JP3105200B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JP3105200B2
JP3105200B2 JP10285222A JP28522298A JP3105200B2 JP 3105200 B2 JP3105200 B2 JP 3105200B2 JP 10285222 A JP10285222 A JP 10285222A JP 28522298 A JP28522298 A JP 28522298A JP 3105200 B2 JP3105200 B2 JP 3105200B2
Authority
JP
Japan
Prior art keywords
semiconductor element
resin
shielding plate
semiconductor device
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP10285222A
Other languages
English (en)
Other versions
JP2000114292A (ja
Inventor
孝雄 風間
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP10285222A priority Critical patent/JP3105200B2/ja
Priority to US09/225,301 priority patent/US6153923A/en
Publication of JP2000114292A publication Critical patent/JP2000114292A/ja
Application granted granted Critical
Publication of JP3105200B2 publication Critical patent/JP3105200B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49503Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644Gold [Au] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0612Layout
    • H01L2224/0613Square or rectangular array
    • H01L2224/06134Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136Covering only the central area of the surface to be connected, i.e. central arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826Connecting between the body and an opposite side of the item with respect to the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485Material
    • H01L2224/48505Material at the bonding interface
    • H01L2224/48599Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485Material
    • H01L2224/48505Material at the bonding interface
    • H01L2224/48599Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48644Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73215Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3025Electromagnetic shielding

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、樹脂封止型半導体
装置およびその製造方法、特に、LOC(Lead O
n Chip)型の半導体装置およびその製造方法に関
するものである。
【0002】
【従来の技術】近年、半導体素子は1つの素子内に多く
の機能を含めるために、そのサイズが大型化する傾向に
ある。逆に、半導体パッケージの動向としては電気製品
高密度実装化背景により小型化を求められている。
【0003】その結果、半導体パッケージに大型のデバ
イスを収容しなければならなくなり、LOC(Lead
On Chip)パッケージが提案されている。
【0004】LOCパッケージはデバイスの表面に、熱
可塑性絶縁性両面接着テープを介してリードを固定し、
このリードとデバイス表面に設けられている電極とを接
続し、これらデバイス、リードを樹脂にて封止する技術
である。
【0005】このような技術は、例えば、特開平8−2
74234号公報に開示されているものがある。
【0006】
【発明が解決しようとする課題】しかしながら、従来の
LOCパッケージでは半導体素子の表面にリードが存在
しているため、樹脂封止時に半導体素子の表面と裏面と
で樹脂の注入速度が異なる場合がある。このため、樹脂
の注入速度の不均一性に起因するチップ上面のボイドの
発生が問題となっている。
【0007】
【課題を解決するための手段】上記課題を解決するため
に、本願発明の半導体装置は、表面に複数の電極を有す
る半導体素子と、半導体素子の表面に絶縁層を介して固
着されたインナーリードと、半導体素子の第1の側辺近
傍に配置される遮蔽板と、半導体素子、インナーリー
ド、遮蔽板を封止する封止樹脂とを含み、封止樹脂は、
半導体素子の第1の側辺と対向する半導体素子の第2の
側辺方向から注入される。
【0008】
【発明の実施の形態】以下、図面を用いて本願発明の実
施形態について説明する。
【0009】図1は、本願発明の第1の実施形態に係る
半導体装置の上面図、図2は図1のA−A’における断
面図、図3は図1のB−B’における断面図、図4は樹
脂の注入状態を示す図である。
【0010】半導体素子1上には複数の電極2が形成さ
れている。この半導体素子1の表面にインナーリード3
が絶縁テープ4により固定されている。絶縁テープとし
ては、表裏面に接着剤の塗布されたポリイミドテープな
どが用いられる。インナーリード3の先端と電極2とは
導電性のワイヤ5により接続されている。導電性のワイ
ヤとしては例えば金線が用いられる。
【0011】遮蔽板6は、最も外側のインナーリード
3’に接続されている。また、この遮蔽板5には、半導
体素子1の下面側に折り曲げられた傾斜部6’が設けら
れている。これら半導体素子1、インナーリード3、
3’、遮蔽板6は樹脂7により封止されている。
【0012】この樹脂注入について、図4を用いて説明
する。半導体装置はモールド上金型10とモールド下金
型11とにより挟まれて固定される。この上下金型に挟
まれた空間にゲート部12から樹脂が注入される。ゲー
ト部12は下金型11に設けられている。この注入され
た樹脂13は半導体素子1まで達し、その後半導体素子
1の上面と下面とに分かれて注入が進んでいく。
【0013】この時、半導体素子1の上面はインナーリ
ード3が存在するため、抵抗が大きくなり、流速が遅く
なる。このため、樹脂7は下面の方が早く注入される。
ここで、遮蔽板6がゲート12が設けられる側と反対側
に設けられているため、半導体素子1の下面を流れてき
た樹脂13がこの遮蔽板5に到達すると、流路が狭くな
り、それ以降は半導体素子1の上面の注入速度が速くな
る。
【0014】このように、遮蔽板6を設けたため、樹脂
封止時の注入速度を半導体素子の上下で最終的に均一に
することが可能となり、半導体素子上面側のボイド発生
を低減できる。
【0015】また、この遮蔽板6には傾斜部6’が設け
られており、樹脂はこの傾斜部6’を境に注入速度が遅
くなり、半導体素子の上面側を流れる樹脂と下面側を流
れる樹脂との最終的な速度をより細かく調整することが
できる。
【0016】次に、本願発明の第2の実施形態について
図5、図6を用いて説明する。
【0017】図5は第2の実施形態の半導体装置を上面
から見た図、図6は図5におけるA−A’の断面図であ
る。
【0018】半導体素子1上には複数の電極2が形成さ
れている。この半導体素子1の表面にインナーリード3
が絶縁テープ4により固定されている。絶縁テープとし
ては、表裏面に接着剤の塗布されたポリイミドテープな
どが用いられる。インナーリード3の先端と電極2とは
導電性のワイヤ5により接続されている。導電性のワイ
ヤとしては例えば金線が用いられる。
【0019】遮蔽板13は、タイバー14およびサイド
レール部15に、接続部16により接続されている。こ
の遮蔽板には下方向に折り曲げられた傾斜部13’が設
けられている。この傾斜部13’は遮蔽板13の形状を
形成した後、プレス金型の曲げ加工により形成すること
ができる。
【0020】このように構成された半導体装置を金型に
入れ、樹脂を注入する場合の樹脂の流れの様子が図6に
示されている。
【0021】図6において、半導体装置はモールド上金
型10とモールド下金型11とにより挟まれて固定され
る。この上下金型に挟まれた空間にゲート部12から樹
脂7が注入される。ゲート部12は下金型11に設けら
れている。この注入された樹脂7は半導体素子1まで達
し、その後半導体素子1の上面と下面とに分かれて注入
が進んでいく。
【0022】この時、半導体素子1の上面はインナーリ
ード3が存在するため、抵抗が大きくなり、流速が遅く
なる。このため、樹脂7は下面の方が早く注入される。
ここで、遮蔽板13がゲート12が設けられる側と反対
側に設けられているため、半導体素子1の下面を流れて
きた樹脂7がこの遮蔽板13に到達すると、流路が狭く
なり、それ以降は半導体素子1の上面の注入速度が速く
なる。
【0023】このように、遮蔽板13を設けたため、樹
脂封止時の注入速度を半導体素子の上下で最終的に均一
にすることが可能となり、半導体素子上面側のボイド発
生を低減できる。
【0024】また、この遮蔽板13に傾斜部13’を設
けた場合、樹脂はこの傾斜部5’を境に注入速度が遅く
なり、半導体素子の上面側を流れる樹脂と下面側を流れ
る樹脂との最終的な速度をより細かく調整することがで
きる。
【0025】さらに、遮蔽板13は、タイバー14およ
びサイドレール15に接続されているため、樹脂注入時
の注入圧力による遮蔽板の位置ずれを抑制することがで
きる。
【0026】次に図7および図8を参照して本願発明の
半導体装置の第3の実施形態について説明する。図3、
図4において、第1実施形態および第2実施形態と同一
構成については同一符号を付し、その説明を省略する。
【0027】図7は半導体装置の上面図、図8は図7の
A−A’における断面図である。
【0028】この第3の実施形態の半導体装置は、第2
の実施形態において説明した半導体装置に加えて、図7
および図8に示すようにゲート部12近傍にも第2の遮
蔽板17が設けられている。この第2の遮蔽板17はタ
イバー14およびサイドレール15に接続されている。
また、この第2の遮蔽板にはスリット18が設けられて
いる。
【0029】このような半導体装置を樹脂封止する場合
の樹脂の流れを図8を用いて説明する。
【0030】図8において、半導体装置はモールド上金
型10とモールド下金型11とにより挟まれて固定され
る。この上下金型に挟まれた空間にゲート部12から樹
脂7が注入される。ゲート部12は下金型11に設けら
れている。この注入された樹脂7は半導体素子1まで達
し、その後半導体素子1の上面と下面とに分かれて注入
が進んでいくが、半導体素子1の上面には、ゲート12
側に設けられた第2の遮蔽板17のスリット18を通り
注入されていく。
【0031】この時、半導体素子1の上面はインナーリ
ード3が存在するため、抵抗が大きくなり、流速が遅く
なる。このため、樹脂7は下面の方が早く注入される。
ここで、遮蔽板13がゲート12が設けられる側と反対
側に設けられているため、半導体素子1の下面を流れて
きた樹脂7がこの遮蔽板13に到達すると、流路が狭く
なり、それ以降は半導体素子1の上面の注入速度が速く
なる。
【0032】このように、遮蔽板13を設けたため、樹
脂封止時の注入速度を半導体素子の上下で最終的に均一
にすることが可能となり、半導体素子上面側のボイド発
生を低減できる。
【0033】また、この遮蔽板13に傾斜部13’を設
けた場合、樹脂はこの傾斜部5’を境に注入速度が遅く
なり、半導体素子の上面側を流れる樹脂と下面側を流れ
る樹脂との最終的な速度をより細かく調整することがで
きる。
【0034】さらに、遮蔽板13は、タイバー14およ
びサイドレール15に接続されているため、樹脂注入時
の注入圧力による遮蔽板の位置ずれを抑制することがで
きる。
【0035】また、このような半導体素子の表面にリー
ドを設けた構造の半導体装置は、リードから見て下側の
樹脂の方が厚くなっている。このため、この上下モール
ド厚不均一などが原因となり、半導体素子が反ってしま
う場合がある。
【0036】この第3の実施形態の半導体装置によれ
ば、第2の遮蔽板17を設けているため、この第2の遮
蔽板17が骨組みの役目を果たし、半導体装置において
上下モールド厚不均一などが原因で起るモールド後のモ
ールド樹脂収縮によるパッケージ反り防止が期待でき
る。
【0037】
【発明の効果】本発明に係る半導体装置によれば、遮蔽
板を設けて半導体素子の上側と下側との樹脂の注入速度
を制御しているため、樹脂の注入速度を最終的に均一に
することができるため、半導体素子の上面側のボイド発
生を抑制することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態を示す上面図である。
【図2】本発明の第1の実施形態におけるA−A’断面
図である。
【図3】本発明の第1の実施形態におけるB−B’断面
図である。
【図4】本発明の第1の実施形態における樹脂の流れを
説明する図である。
【図5】本発明の第2の実施形態を示す上面図である。
【図6】本発明の第2の実施形態おけるA−A’断面図
である。
【図7】本発明の第3の実施形態を示す上面図である。
【図8】本発明の第3の実施形態おけるA−A’断面図
である。
【符号の説明】
1 半導体素子 2 電極 3 インナーリード 4 絶縁テープ 5 ワイヤ 6 遮蔽板 6’ 傾斜部 7 樹脂
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/56,23/28,23/50

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項1】 複数の電極が形成された表面と、この表
    面と反対側の裏面とを有する半導体素子と、 前記半導体素子の前記表面に絶縁層を介して固着された
    インナーリードと、 前記半導体素子の第1の側辺近傍に配置され、前記半導
    体素子の前記裏面方向に曲げられた傾斜部を有する遮蔽
    板と、 前記半導体素子、前記インナーリード、前記遮蔽板を封
    止する封止樹脂とを含み、 前記封止樹脂は、前記半導体素子の前記第1の側辺と対
    向する前記半導体素子の第2の側辺方向から注入される
    ことを特徴とする半導体装置。
  2. 【請求項2】 前記遮蔽板は、隣接する前記インナーリ
    ードから連続して設けられていることを特徴とする請求
    項1記載の半導体装置。
  3. 【請求項3】 前記遮蔽板は、前記半導体素子の前記電
    極とは電気的に接続されないことを特徴とする請求項1
    記載の半導体装置。
  4. 【請求項4】 複数の電極が形成された表面と、この表
    面と反対側の裏面とを有する半導体素子を準備する工程
    と、 複数のインナーリードと、前記インナーリードと略同一
    平面内に配置されるとともにその一部が前記半導体素子
    の前記裏面側に曲げられている遮蔽板とを有するリード
    フレームの前記複数のインナーリードを前記半導体素子
    表面に絶縁層を介して固着する工程と、 前記半導体素子、前記インナーリード、前記遮蔽板を金
    型内に配置し、前記遮蔽板が配置される側と反対の側か
    ら樹脂を注入する工程と、 を含むことを特徴とする半導体装置の製造方法。
JP10285222A 1998-10-07 1998-10-07 半導体装置およびその製造方法 Expired - Fee Related JP3105200B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP10285222A JP3105200B2 (ja) 1998-10-07 1998-10-07 半導体装置およびその製造方法
US09/225,301 US6153923A (en) 1998-10-07 1999-01-05 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10285222A JP3105200B2 (ja) 1998-10-07 1998-10-07 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2000114292A JP2000114292A (ja) 2000-04-21
JP3105200B2 true JP3105200B2 (ja) 2000-10-30

Family

ID=17688694

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10285222A Expired - Fee Related JP3105200B2 (ja) 1998-10-07 1998-10-07 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US6153923A (ja)
JP (1) JP3105200B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7069080B2 (ja) 2019-04-23 2022-05-17 三菱電機株式会社 管制装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6555412B1 (en) * 1999-12-10 2003-04-29 Micron Technology, Inc. Packaged semiconductor chip and method of making same
JP2002289758A (ja) * 2001-03-23 2002-10-04 Hitachi Chem Co Ltd 半導体装置
KR20030018642A (ko) 2001-08-30 2003-03-06 주식회사 하이닉스반도체 스택 칩 모듈

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW199235B (en) * 1991-05-27 1993-02-01 Hitachi Seisakusyo Kk Method to enclose semiconductor devices in resin and semiconductor apparatuses
JPH05291461A (ja) * 1992-04-14 1993-11-05 Toshiba Corp 樹脂封止型半導体装置
JPH0846119A (ja) * 1994-08-02 1996-02-16 Sony Corp リードフレームおよびこれを用いた半導体装置
JPH0888308A (ja) * 1994-09-15 1996-04-02 Toshiba Corp リードフレーム及び半導体装置の製造方法
JPH08274234A (ja) * 1995-03-30 1996-10-18 Hitachi Ltd 半導体装置およびその製造方法並びに半導体実装モジュール
KR100195513B1 (ko) * 1996-10-04 1999-06-15 윤종용 반도체 칩 패키지
US5926695A (en) * 1997-06-10 1999-07-20 National Semiconductor Corporation Lead frame incorporating material flow diverters

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7069080B2 (ja) 2019-04-23 2022-05-17 三菱電機株式会社 管制装置

Also Published As

Publication number Publication date
US6153923A (en) 2000-11-28
JP2000114292A (ja) 2000-04-21

Similar Documents

Publication Publication Date Title
US6756689B2 (en) Power device having multi-chip package structure
US6861734B2 (en) Resin-molded semiconductor device
KR930004246B1 (ko) 수지밀봉형 반도체장치
KR100225333B1 (ko) 리이드프레임및반도체장치
JPH08222681A (ja) 樹脂封止型半導体装置
JPH1131776A (ja) 半導体チップパッケージ
US6893898B2 (en) Semiconductor device and a method of manufacturing the same
JP3105200B2 (ja) 半導体装置およびその製造方法
JP2000196006A (ja) 半導体装置およびその製造方法
JP3173250B2 (ja) 樹脂封止型半導体装置の製造方法
JP3226628B2 (ja) テープキャリア、それを用いた半導体装置及びその製造方法
JP3688440B2 (ja) 半導体装置
JP3702655B2 (ja) 樹脂封止型半導体装置の製造方法
US6909179B2 (en) Lead frame and semiconductor device using the lead frame and method of manufacturing the same
JP3036339B2 (ja) 半導体装置
WO1986002200A1 (en) Lead frame having improved arrangement of supporting leads and semiconductor device employing the same
JP3379221B2 (ja) 樹脂モールド型電子部品
JPH08162596A (ja) リードフレーム及び半導体装置
JP3226015B2 (ja) リードフレーム
JP2795069B2 (ja) 半導体装置
JP2927246B2 (ja) 樹脂封止型回路部品
JP2582534B2 (ja) 半導体装置の製造方法
JPS63273324A (ja) 樹脂封止型回路装置の製造方法
JPH09283549A (ja) 半導体装置およびその製造方法
US20060192275A1 (en) Encapsulation method for semiconductor device having center pad

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20000808

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070901

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080901

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080901

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090901

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090901

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100901

Year of fee payment: 10

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100901

Year of fee payment: 10

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100901

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110901

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120901

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120901

Year of fee payment: 12

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120901

Year of fee payment: 12

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees