KR200156135Y1 - 반도체 패키지 - Google Patents
반도체 패키지 Download PDFInfo
- Publication number
- KR200156135Y1 KR200156135Y1 KR2019950040670U KR19950040670U KR200156135Y1 KR 200156135 Y1 KR200156135 Y1 KR 200156135Y1 KR 2019950040670 U KR2019950040670 U KR 2019950040670U KR 19950040670 U KR19950040670 U KR 19950040670U KR 200156135 Y1 KR200156135 Y1 KR 200156135Y1
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor chip
- wire
- inner lead
- semiconductor package
- present
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
본 고안은 반도체패키지의 와이어본딩구조에 관한 것으로, 종래에는 인너리드의 높이가 반도체칩의 칩패드보다 낮은 상태에서 와이어로 와이어본딩하게 됨으로써 전체적인 와이어의 루프의 길이가 길어져 작업효율이 떨어지고 와이어 처짐에 의한 접촉이나 단선 등의 문제점이 있었는 바, 본 고안은 반도체칩의 상면에 설치되는 칩패드와 연결되는 인너리드의 일부를 상향절곡하여 칩패드와 인너리드를 같은 높이에서 와이어본딩함으로써 와이어의 루프 길이가 짧아지게 하고 또 완만하게 한다. 따라서 캐필러리에 의한 와이어본딩의 작업효율을 향상을 통해 생산성을 높이고 또 와이어의 처짐에 의한 접촉 및 단선 문제를 해결하여 반도체패키지 조립공정의 불량률을 낮추는 것이다.
Description
제1도는 종래의 반도체패키지의 내부구조를 보인 단면도.
제2도는 본 고안에 따른 반도체패키지의 내부구조를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 패들 2 : 반도체칩
3 : 칩패드 4,4' : 와이어
5,5' : 인너리드
본 고안은 반도체패키지에 관한 것으로, 특히 인너리드의 높이를 반도체 칩의 패드가 있는 상면과 같은 높이로 상향절곡하여 본딩되는 와이어 루프의 안정도를 높이고 와이어의 변형을 감소시킬 수 있는 반도체패키지에 관한 것이다.
제1도는 종래의 반도체패키지의 내부구조를 개략적으로 도시한 것으로, 이에 도시한 바와 같이, 리드프레임 일부로서 제공되는 패들(1) 위에 반도체칩(2)이 부착되고, 반도체칩(2)의 상면에 칩회로의 전기접속을 위한 단자로서 형성되는 다수의 패드(3)는 리드프레임의 인너리드(5)는 와이어(4) 본딩으로 상호 전기접속된다. 도면에는 생략되어 있으나 패들(1)과 반도체칩(2)과 와이어(4) 및 인너리드(5)의 주위는 열경화성 수지인 에폭시 등을 몰딩하여 봉지되며, 이때 역시 도면에는 없으나 그 인너리드(5) 끝에 연장되어 있는 아울터리드가 그 봉지된 에폭시 몰드물 외부로 돌출된다. 아울터리드는 도시하지 않은 회로기판 등에 실장되어 외부회로와 접속된다.
상기한 바와 같은 종래의 반도체패키지 구조는 패들(1)위에 부착된 반도체칩(2)의 패드(3)가 있는 상면보다 인너리드(5)의 높이가 현저히 낮기 때문에 그 패드(3)와 인너리드(5)를 접속하도록 본딩되는 와이어(4)의 루프 길이가 길어지고 그 굴곡도 심해진다. 와이어(4)의 길이가 길어지면 그만큼 와이어본딩을 위한 캐필러리의 운동반경이 커져 작업이 더디게 진행되므로 비효율적이며, 본딩후 와이어 처짐에 의해 상호 접촉되는 불량문제가 쉽게 발생됨은 물론, 특히 TSOP와 같은 낮은 루프를 만들어 주는 제품에서는 루프의 굴곡이 심하게 되어 쉽게 단선되는 등의 심각한 손상이 우려되는 문제점이 있다.
따라서 본 고안의 목적은 인너리드의 높이를 반도체칩의 패드가 있는 상면과 인너리드가 같은 높이로 되어진 상태에서 와이어본딩을 할 수 있게 하여 와이어의 루프 길이가 짧아지고 그 굴곡도 완만해질 수 있게 함으로써 와이어 처짐이나 접촉 및 단선 등의 문제를 해결할 수 있도록 구조가 개선된 반도체패키지를 제공함에 있다.
상기한 바와 같은 본 고안의 목적을 달성하기 위하여 상면에 다수의 패드를 갖는 반도체칩과, 이 반도체칩을 부착지지하는 패들과, 상기 반도체칩의 상면과 동일 높이로 상향 절곡된 부분을 갖는 다수의 인너리드와, 상기 반도체칩의 패드와 인너리드의 단부를 전기접속하도록 본딩된 와이어와, 상기 인너리드의 다른 부분 끝에 연장되어 외부회로 접속할 수 있는 다수의 아웃터리드, 그리고 상기 반도체칩과 인너리드 및 와이어 주위를 봉지하기 위해 몰딩된 몰드물을 포함하여 되는 반도체패키지에 있어서, 인너리드의 단부가 반도체칩에 대해 그 상면 높이로 상향절곡되어, 상기 와이어가 그 반도체칩의 상면과 인너리드의 단부가 이루는 동일평면상에서 본딩되어 있는 것을 특징으로 하는 반도체패키지가 제공된다.
상기한 바와 같은 본 고안의 반도체패키지의 실시예가 도시된 제2도를 참조하여 설명하면 다음과 같다. 편의상 제2도에는 앞에 설명된 제1도와 동일한 부분에 대하여 동일한 부호가 부여되어 있다.
도시된 바와 같이 본 고안에 따른 반도체패키지의 조립공정에 투입되는 패들(1)과 인너리드(5') 및 도시되지 않은 아웃터리드를 포함하는 리드프레임은 그 조립공정에 투입되기 전에 그 인너리드(5') 일부, 즉 내측 단부가 패들(1) 위에 부착되는 반도체칩(2)의 패드(3)가 있는 상면과 동일 높이로 되게 미리 상향절곡된다. 이와 같이 인너리드(5')의 내측 단부가 상향절곡된 상태로 투입되는 리드프레임의 패들(1) 위에 통상과 같이 반도체칩(2)을 다이본딩에 의해 접착한 다음 캐필러리에 의한 와이어본딩을 하여 그 동일 높이에 있는 반도체칩(2)의 패드(3)와 인너리드(5')의 상향절곡된 내측 단부를 와이어(4')로 접속한다. 이후에는 통상과 같이 에폭시를 몰딩하여 상기 패들(1)과 반도체칩(2)과 와이어(4') 및 인너리드(5') 전체 주위를 봉지한다. 물론 도시되지 않은 아웃터리드는 그 봉지되는 에폭시 몰드물 외부로 돌출되는 것이다.
상기한 바와 같은 본 고안에 따른 반도체패키지에 의하면, 인너리드(5')의 내측 단부가 상향절곡되어 반도체칩(2)의 패드(3)가 있는 상면과 같은 높이로 되어 있으므로 그 인너리드(5')와 반도체칩(2)의 패드(3)를 접기접속하도록 본딩된 와이어(4')의 길이가 종래에 비하여 짧아지므로 그 짧아진 만큼 와이어본딩을 위한 캐필러리의 운동반경이 작아져 작업이 신속해진다. 또한 와이어(4')의 루프가 완만해져서 와이어 처짐에 의한 접촉이나 단선 등의 문제가 거의 발생되지 않는다.
따라서 본 고안은 와이어본딩의 작업시간을 단축시킬 수 있어서 그 작업효율을 향상과 함께 반도체패키지의 생산성을 높인다. 또한 와이어 처짐에 의한 접촉이나 단선 문제를 획기적으로 줄여서 패키지의 조립불량을 크게 감소시키는 효과를 제공하는 것이다.
Claims (1)
- (2회정정) 상면에 다수의 패드를 갖는 반도체칩과, 이 반도체칩을 부착지지하는 패들과, 상기 반도체칩의 상면과 동일높이로 상향 절곡된 부분을 갖는 다수의 인너리드와, 상기 반도체칩의 패드와 인너리드의 단부를 전기접속하도록 본딩된 와이어와, 상기 인너리드의 다른 부분 끝에 연장되어 외부회로 접속할 수 있는 다수의 아웃터리드, 그리고 상기 반도체칩과 인너리드 및 와이어 주위를 봉지하기 위해 몰딩된 몰드물을 포함하여 되는 반도체패키지에 있어서, 상기한 인너리드의 단부가 반도체칩에 대해 그 상면 높이로 상향절곡되어, 상기 와이어가 그 반도체칩의 상면과 인너리드의 단부가 이루는 동일평면상에서 본딩되어 있는 것을 특징으로 하는 반도체패키지.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR2019950040670U KR200156135Y1 (ko) | 1995-12-13 | 1995-12-13 | 반도체 패키지 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR2019950040670U KR200156135Y1 (ko) | 1995-12-13 | 1995-12-13 | 반도체 패키지 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR970046772U KR970046772U (ko) | 1997-07-31 |
KR200156135Y1 true KR200156135Y1 (ko) | 1999-09-01 |
Family
ID=19433680
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR2019950040670U KR200156135Y1 (ko) | 1995-12-13 | 1995-12-13 | 반도체 패키지 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR200156135Y1 (ko) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100481927B1 (ko) * | 1997-11-19 | 2005-08-11 | 삼성전자주식회사 | 반도체패키지및그제조방법 |
-
1995
- 1995-12-13 KR KR2019950040670U patent/KR200156135Y1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR970046772U (ko) | 1997-07-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6157074A (en) | Lead frame adapted for variable sized devices, semiconductor package with such lead frame and method for using same | |
US5479050A (en) | Leadframe with pedestal | |
KR19980032479A (ko) | 표면 설치 to-220 패키지 및 그의 제조 공정 | |
KR19980055817A (ko) | 버텀리드 반도체 패키지 및 그 제조 방법 | |
KR200156135Y1 (ko) | 반도체 패키지 | |
JP3634381B2 (ja) | 集積半導体回路 | |
US6093959A (en) | Lead frame having supporters and semiconductor package using same | |
KR100243555B1 (ko) | 반도체패키지 및 그 제조방법 | |
KR0140458B1 (ko) | 반도체 패키지 제조용 리드프레임 | |
KR100221918B1 (ko) | 칩 스케일 패키지 | |
KR920000380B1 (ko) | 반도체장치 | |
KR0132403Y1 (ko) | 반도체 패키지 | |
JPS6336699Y2 (ko) | ||
KR100481927B1 (ko) | 반도체패키지및그제조방법 | |
KR0138302Y1 (ko) | 와이어 본딩이 용이한 반도체 장치 | |
KR0179922B1 (ko) | 직립형 패키지 | |
KR970003183Y1 (ko) | 반도체 팩키지의 와이어 본딩 구조 | |
KR200286323Y1 (ko) | 반도체패키지 | |
KR0142756B1 (ko) | 칩홀딩 리드 온 칩타입 반도체 패키지 | |
KR0129004Y1 (ko) | 리드 프레임 | |
KR950000516B1 (ko) | 반도체 조립장치 | |
JPS61194861A (ja) | 樹脂封止型半導体装置 | |
JPS61240644A (ja) | 半導体装置 | |
KR100273693B1 (ko) | 반도체 패키지용 리드 프레임 | |
KR19980085416A (ko) | 홈을 갖는 리드 프레임 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
AMND | Amendment | ||
E601 | Decision to refuse application | ||
AMND | Amendment | ||
J201 | Request for trial against refusal decision |
Free format text: TRIAL AGAINST DECISION OF REJECTION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL |
|
B701 | Decision to grant | ||
REGI | Registration of establishment | ||
FPAY | Annual fee payment |
Payment date: 20090526 Year of fee payment: 11 |
|
LAPS | Lapse due to unpaid annual fee |