JP3634381B2 - 集積半導体回路 - Google Patents
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Description
本発明は、集積半導体回路、例えば半導体メモリであって、半導体チップを有し、この半導体チップを収容するハウジングを有し、さらに半導体チップの接点面と集積半導体回路の外部端子との間を接続するための個々のリードから成るリードフレームを有し、接点面に接続されるリードフレームの第１の領域と外部端子に接続されるリードフレームの第２の領域とが実質的に同一平面に存在する、集積半導体回路、例えば半導体メモリに関する。
半導体メモリ、例えば16メガビット半導体メモリにはほぼ1mmのハウジング厚を有するいわゆるTSOPハウジング（TSOP＝Thin small outline package）か又はほぼ2.5mmのハウジング厚を有するいわゆるSOJハウジング（SOJ＝Small Outline J−Bend）が使用される。これらのハウジングがLOC技術（LOC＝Lead−On−Chip）で構成される場合、ハウジング端子はハウジングにおいて点対称に乃至は中心に設けられる。同じことはリードフレームのリードのガイドにも妥当する。これらのリードは半導体チップのそれぞれの接点面乃至は接点箇所をハウジング端子に接続する。この場合、接点面はリードフレームでの半導体チップの機械的固定のために使用され、他方で例えばゴールドワイヤを介してボンディングパッドへの電気的接続が行われる。
これは既存のハウジングを相当小さい半導体チップに対して使用しなくてはならない場合に言えることだが、この半導体チップがこのハウジングよりもはるかに小さい場合には、半導体チップが存在しない比較的大きな領域がハウジング内に残ってしまう。
図３は既存の集積半導体回路の平面図を示しており、この集積半導体回路の断面図が図４に図示されている。この集積半導体回路は、半導体チップ１、この半導体チップ１の上に配置された接点面２、これら接点面２に機械的に接続されたリードフレーム４のリード３、これらリード３と電気的接点（「ボンディングパッド」）９との間を電気的に接続するために使用される例えば金から成るボンディングワイヤ10ならびに可塑材料、例えばエポキシ樹脂から成るハウジング５を有する。図面を簡略化するために接点面２は図４にのみ図示されており、この図４はその他にあたかもハウジング５を取り去ったかのようにリード３を示している。図３及び４から見て取れるように、ここでは比較的小さい半導体チップ１がこの半導体チップ１に比べて大きなハウジング５の中に収容されている。ゾーンＡがあり、このゾーンＡには側面を向いて半導体チップ１及びハウジング５があり、他方で半導体チップ１の領域の外側にあるゾーンＢにはリードフレーム４のリード３ならびにハウジング５の可塑材料が存在する。図３及び４は半導体チップ１がハウジング５の中心に配置されている事例を示しているにもかかわらず、図３及び４において半導体チップの右側及び左側に存在するこれらのゾーンＢは比較的大きい。ハウジング５の中心からずらして半導体チップ１を配置した場合、すなわち図３及び４においてハウジング５の中で例えば半導体チップ１の収容箇所を左へとシフトした場合、これらのゾーンＢのうちの一方、つまりこの事例では図３及び４において右側に位置するゾーンＢの方がその寸法においてさらに大きくなってしまう。
これは、この図示された集積半導体回路においてゾーンＡには半導体チップ１及びハウジング５が存在し、他方でゾーンＢにはハウジング５及びリード３が存在することを意味する。半導体チップ１の半導体材料及びリード３の熱膨張係数は比較的互いに近接している。しかし、ハウジング５の可塑材料の熱膨張係数は半導体材料及びリードの熱膨張係数とはかなり異なる。従って、この集積半導体回路はゾーンＡにおいて熱的に調整され（balanced package）、他方でこのような熱的な調整はゾーンＢでは起こらない（non−balanced package）。よって、この集積半導体回路では図４において破線で示されているようなたわみが発生する。ハウジング５の厚みが小さければ小さいほど、そしてゾーンＢがゾーンＡよりも膨張すればするほど、このようなたわみが大きくなる。集積半導体回路の取り付けにおいてこのようなたわみはきわめて望ましくない。というのも、このようなたわみによって集積半導体回路のハウジング寸法が変化し、場合によっては他の構成部材とハウジング寸法との同一平面性（coplanarity）が失われる。これは製品の機械的特性に対しても電気的特性に対してもネガティブな影響を及ぼす。
日本特許英文抄録18（43）（E1640）及びJP−Ａ−6252333には半導体チップ、リードフレーム及び周囲ハウジングを有する半導体装置が記述されている。この半導体チップはリードフレームのチップアイランドに載置される。端子フィンガは、交互に端子フィンガの部分が半導体構成素子の上側表面及び下側表面に接続できるように形成されている。さらにハウジングの側面において外側へと導かれている端子フィンガが存在する。このようにして端子フィンガの大きなピッチ間隔が得られる。
日本特許英文抄録16（014）（E1154）及びJP−Ａ−3235360には半導体チップ、リードフレーム及び周囲ハウジングを有する半導体装置が記述されている。この半導体装置においては、Lead on Chip原理に従って端子フィンガの一方の端部が半導体チップの上側表面に固定されている。ハウジングの内部にある端子フィンガの領域は段差のついた形式を有する。この結果、この端子フィンガの領域はこのハウジングの中心面を通る。この半導体チップは、端子フィンガにおける段差によってほぼハウジングの中心面に載置される。
本発明の課題は次のような集積半導体回路を提供することである。すなわち、ハウジング内で実際の半導体チップが比較的小さい空間しか占めず、リードが非中心的にガイドされていても、このハウジングのたわみが確実に回避される、集積半導体回路を提供することである。
上記課題は本発明では請求項１の上位概念記載の集積半導体回路において、リードフレームのリードは第３の領域において第１及び第２の領域の平面から接点面に対向配置された半導体チップの上側表面へと低下されており、この第３の領域は第１の領域と第２の領域との間に存在し半導体チップの周囲の外側に設けられていることによって解決される。この場合、リードの相応の部分がほぼ集積半導体回路の中心面乃至はこの集積半導体回路のハウジングの中心面に設けられるまでこの低下は行われる。第３の領域におけるリードフレームのリードの低下によってここでも簡単なやり方で熱的調整が達成され、この結果、たわみが確実に回避される。この低下自体は、リードフレームがその製造の際に相応にエンボシングされることによって簡単なやり方で達成される。このようなエンボシングによって相応に形成され低下された部分を設けられたリードフレームは次いで通常のやり方で半導体チップに接続され、ハウジングの中にモールドされる。
本発明の改善実施形態では、第３の領域の低下部分はほぼハウジングの中心面にまで達する。すなわち、第３の領域においてリードフレームのリードが集積半導体回路乃至はこの集積半導体回路のハウジングの上側表面及び下側表面からほぼ等距離に存在するならば、この場合簡単に熱的調整が達成される。
本発明はリードフレーム及びハウジングのための特殊な材料に限定されないが、リードフレームがハウジングの上側表面及び下側表面からほぼ等距離に配置される場合に熱的調整が行われるので、リードフレームの有利な材料はニッケル／鉄合金又は銅合金であり、ハウジングの有利な材料はエポキシベースの可塑材料である。
本発明の他の改善実施例では、第３の領域は、半導体チップとハウジングの周縁との間の間隔が最大であるような集積半導体回路のゾーンに存在する。このようにしてとりわけハウジングの大きなたわみが確実に回避される。
最後に本発明の改善実施形態は、集積半導体回路の製造方法に存する。この場合、第３の領域における低下部分はリードフレームの製造の際に下方へのエンボシングによって形成され、さらに半導体チップはリードフレームに接続されてハウジングにモールドされる。このようにしてリードフレームのとりわけ簡単な低下が可能である。
本発明を次に図面に基づいて詳しく説明する。
図１は本発明の集積半導体回路の側面図である。
図２は図１の半導体回路の平面図である。
図３は既存の集積半導体回路の平面図である。
図４は図３の半導体回路の側面図である。
図１〜図４には半導体チップ及びリードフレームのリードが本発明をわかりやすくするために図示されている。ただしこれら自体はハウジング５によって大きく被覆されている。さらに全ての図面において互いに対応する部分は同一の参照符号が付けられている。
図１及び図２に示されているように、ここには半導体チップ１の接点面２を集積半導体回路の外部端子７に接続するリードフレーム４のリード３は、領域６において低下されている。この領域６は図２では破線で示されており、とりわけ半導体チップ１とハウジング５の周縁との間の間隔が比較的大きな集積半導体回路の部分に存在する。このようにして領域６のリード３において低下部分８（図１参照）が成立する。この低下部分８はハウジング５のほぼ中心面９に存在する。これによって、この集積半導体回路は領域６においても熱的に調整される。というのも、ハウジング５の上側表面及び下側表面からこの低下部分８までの距離がほぼ等しいことによって、熱が加えられた際にたわみが確実に回避されるからである。わかりやすく図示するために図１及び図２では接点９及びボンディングワイヤ10は示されていない。
本発明は有利には、リードフレームのリードが簡単な手段によって調整された状態にもたらされなければならないLOC技術乃至はCDL技術の全ての集積半導体回路に適用可能である。
半導体メモリ、例えば16メガビット半導体メモリにはほぼ1mmのハウジング厚を有するいわゆるTSOPハウジング（TSOP＝Thin small outline package）か又はほぼ2.5mmのハウジング厚を有するいわゆるSOJハウジング（SOJ＝Small Outline J−Bend）が使用される。これらのハウジングがLOC技術（LOC＝Lead−On−Chip）で構成される場合、ハウジング端子はハウジングにおいて点対称に乃至は中心に設けられる。同じことはリードフレームのリードのガイドにも妥当する。これらのリードは半導体チップのそれぞれの接点面乃至は接点箇所をハウジング端子に接続する。この場合、接点面はリードフレームでの半導体チップの機械的固定のために使用され、他方で例えばゴールドワイヤを介してボンディングパッドへの電気的接続が行われる。
これは既存のハウジングを相当小さい半導体チップに対して使用しなくてはならない場合に言えることだが、この半導体チップがこのハウジングよりもはるかに小さい場合には、半導体チップが存在しない比較的大きな領域がハウジング内に残ってしまう。
図３は既存の集積半導体回路の平面図を示しており、この集積半導体回路の断面図が図４に図示されている。この集積半導体回路は、半導体チップ１、この半導体チップ１の上に配置された接点面２、これら接点面２に機械的に接続されたリードフレーム４のリード３、これらリード３と電気的接点（「ボンディングパッド」）９との間を電気的に接続するために使用される例えば金から成るボンディングワイヤ10ならびに可塑材料、例えばエポキシ樹脂から成るハウジング５を有する。図面を簡略化するために接点面２は図４にのみ図示されており、この図４はその他にあたかもハウジング５を取り去ったかのようにリード３を示している。図３及び４から見て取れるように、ここでは比較的小さい半導体チップ１がこの半導体チップ１に比べて大きなハウジング５の中に収容されている。ゾーンＡがあり、このゾーンＡには側面を向いて半導体チップ１及びハウジング５があり、他方で半導体チップ１の領域の外側にあるゾーンＢにはリードフレーム４のリード３ならびにハウジング５の可塑材料が存在する。図３及び４は半導体チップ１がハウジング５の中心に配置されている事例を示しているにもかかわらず、図３及び４において半導体チップの右側及び左側に存在するこれらのゾーンＢは比較的大きい。ハウジング５の中心からずらして半導体チップ１を配置した場合、すなわち図３及び４においてハウジング５の中で例えば半導体チップ１の収容箇所を左へとシフトした場合、これらのゾーンＢのうちの一方、つまりこの事例では図３及び４において右側に位置するゾーンＢの方がその寸法においてさらに大きくなってしまう。
これは、この図示された集積半導体回路においてゾーンＡには半導体チップ１及びハウジング５が存在し、他方でゾーンＢにはハウジング５及びリード３が存在することを意味する。半導体チップ１の半導体材料及びリード３の熱膨張係数は比較的互いに近接している。しかし、ハウジング５の可塑材料の熱膨張係数は半導体材料及びリードの熱膨張係数とはかなり異なる。従って、この集積半導体回路はゾーンＡにおいて熱的に調整され（balanced package）、他方でこのような熱的な調整はゾーンＢでは起こらない（non−balanced package）。よって、この集積半導体回路では図４において破線で示されているようなたわみが発生する。ハウジング５の厚みが小さければ小さいほど、そしてゾーンＢがゾーンＡよりも膨張すればするほど、このようなたわみが大きくなる。集積半導体回路の取り付けにおいてこのようなたわみはきわめて望ましくない。というのも、このようなたわみによって集積半導体回路のハウジング寸法が変化し、場合によっては他の構成部材とハウジング寸法との同一平面性（coplanarity）が失われる。これは製品の機械的特性に対しても電気的特性に対してもネガティブな影響を及ぼす。
日本特許英文抄録18（43）（E1640）及びJP−Ａ−6252333には半導体チップ、リードフレーム及び周囲ハウジングを有する半導体装置が記述されている。この半導体チップはリードフレームのチップアイランドに載置される。端子フィンガは、交互に端子フィンガの部分が半導体構成素子の上側表面及び下側表面に接続できるように形成されている。さらにハウジングの側面において外側へと導かれている端子フィンガが存在する。このようにして端子フィンガの大きなピッチ間隔が得られる。
日本特許英文抄録16（014）（E1154）及びJP−Ａ−3235360には半導体チップ、リードフレーム及び周囲ハウジングを有する半導体装置が記述されている。この半導体装置においては、Lead on Chip原理に従って端子フィンガの一方の端部が半導体チップの上側表面に固定されている。ハウジングの内部にある端子フィンガの領域は段差のついた形式を有する。この結果、この端子フィンガの領域はこのハウジングの中心面を通る。この半導体チップは、端子フィンガにおける段差によってほぼハウジングの中心面に載置される。
本発明の課題は次のような集積半導体回路を提供することである。すなわち、ハウジング内で実際の半導体チップが比較的小さい空間しか占めず、リードが非中心的にガイドされていても、このハウジングのたわみが確実に回避される、集積半導体回路を提供することである。
上記課題は本発明では請求項１の上位概念記載の集積半導体回路において、リードフレームのリードは第３の領域において第１及び第２の領域の平面から接点面に対向配置された半導体チップの上側表面へと低下されており、この第３の領域は第１の領域と第２の領域との間に存在し半導体チップの周囲の外側に設けられていることによって解決される。この場合、リードの相応の部分がほぼ集積半導体回路の中心面乃至はこの集積半導体回路のハウジングの中心面に設けられるまでこの低下は行われる。第３の領域におけるリードフレームのリードの低下によってここでも簡単なやり方で熱的調整が達成され、この結果、たわみが確実に回避される。この低下自体は、リードフレームがその製造の際に相応にエンボシングされることによって簡単なやり方で達成される。このようなエンボシングによって相応に形成され低下された部分を設けられたリードフレームは次いで通常のやり方で半導体チップに接続され、ハウジングの中にモールドされる。
本発明の改善実施形態では、第３の領域の低下部分はほぼハウジングの中心面にまで達する。すなわち、第３の領域においてリードフレームのリードが集積半導体回路乃至はこの集積半導体回路のハウジングの上側表面及び下側表面からほぼ等距離に存在するならば、この場合簡単に熱的調整が達成される。
本発明はリードフレーム及びハウジングのための特殊な材料に限定されないが、リードフレームがハウジングの上側表面及び下側表面からほぼ等距離に配置される場合に熱的調整が行われるので、リードフレームの有利な材料はニッケル／鉄合金又は銅合金であり、ハウジングの有利な材料はエポキシベースの可塑材料である。
本発明の他の改善実施例では、第３の領域は、半導体チップとハウジングの周縁との間の間隔が最大であるような集積半導体回路のゾーンに存在する。このようにしてとりわけハウジングの大きなたわみが確実に回避される。
最後に本発明の改善実施形態は、集積半導体回路の製造方法に存する。この場合、第３の領域における低下部分はリードフレームの製造の際に下方へのエンボシングによって形成され、さらに半導体チップはリードフレームに接続されてハウジングにモールドされる。このようにしてリードフレームのとりわけ簡単な低下が可能である。
本発明を次に図面に基づいて詳しく説明する。
図１は本発明の集積半導体回路の側面図である。
図２は図１の半導体回路の平面図である。
図３は既存の集積半導体回路の平面図である。
図４は図３の半導体回路の側面図である。
図１〜図４には半導体チップ及びリードフレームのリードが本発明をわかりやすくするために図示されている。ただしこれら自体はハウジング５によって大きく被覆されている。さらに全ての図面において互いに対応する部分は同一の参照符号が付けられている。
図１及び図２に示されているように、ここには半導体チップ１の接点面２を集積半導体回路の外部端子７に接続するリードフレーム４のリード３は、領域６において低下されている。この領域６は図２では破線で示されており、とりわけ半導体チップ１とハウジング５の周縁との間の間隔が比較的大きな集積半導体回路の部分に存在する。このようにして領域６のリード３において低下部分８（図１参照）が成立する。この低下部分８はハウジング５のほぼ中心面９に存在する。これによって、この集積半導体回路は領域６においても熱的に調整される。というのも、ハウジング５の上側表面及び下側表面からこの低下部分８までの距離がほぼ等しいことによって、熱が加えられた際にたわみが確実に回避されるからである。わかりやすく図示するために図１及び図２では接点９及びボンディングワイヤ10は示されていない。
本発明は有利には、リードフレームのリードが簡単な手段によって調整された状態にもたらされなければならないLOC技術乃至はCDL技術の全ての集積半導体回路に適用可能である。
Claims (4)
- 集積半導体回路であって、
半導体チップ（１）を有し、該半導体チップ（１）と個々のリード（３）から成るリードフレーム（４）とを収容するハウジング（５）を有し、前記リード（３）は前 記半導体チップ（１）の接点面（２）を集積半導体回路 の外部端子（７）に接続し、前記接点面（２）に接続される前記リードフレーム（４）の第１の領域と前記外部端子（７）に接続される前記リードフレーム（４）の第２の領域とは実質的に同一平面に存在し、前記リードフレーム（４）の前記リード（３）は第３の領域（６）において前記第１の領域及び第２の領域の平面から前記接点面（２）に対向配置された前記半導体チップ（１）の上側表面へと低下されており、前記第３の領域（６）は、前記第１の領域と第２の領域との間に存在し前記半導体チップ（１）の周囲の外側に設けられている、集積半導体回路において、
前記第３の領域（６）における前記リードフレーム（４）の前記リード（３）の低下部分は前記ハウジング（５）のほぼ中心面にまで達していることを特徴とする、集積半導体回路。 - リードフレームはニッケル／鉄合金又は銅合金から成り、ハウジングはエポキシベースの可塑材料から成ることを特徴とする請求項１記載の集積半導体回路。
- 第３の領域（６）は、半導体チップ（１）とハウジング（５）の周縁との間の間隔が最大であるような集積半導体回路のゾーンに設けられていることを特徴とする請求項１又は２記載の集積半導体回路。
- 第３の領域（６）におけるリード（３）の低下部分はリードフレーム（４）の製造の際に下方にエンボシングすることによって形成され、
半導体チップ（１）は前記リードフレーム（４）に接続されハウジング（５）にモールドされることを特徴とする請求項１〜３までのうちの１項記載の集積半導体回路の製造の方法。
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