JPH04162640A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH04162640A
JPH04162640A JP2290289A JP29028990A JPH04162640A JP H04162640 A JPH04162640 A JP H04162640A JP 2290289 A JP2290289 A JP 2290289A JP 29028990 A JP29028990 A JP 29028990A JP H04162640 A JPH04162640 A JP H04162640A
Authority
JP
Japan
Prior art keywords
pellet
lead
electrode pad
film
tsop
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2290289A
Other languages
English (en)
Inventor
Masachika Masuda
正親 増田
Hiroshi Yano
洋 矢野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2290289A priority Critical patent/JPH04162640A/ja
Publication of JPH04162640A publication Critical patent/JPH04162640A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、樹脂封止型半導体装置に関し、特に、半導体
チップ（以下、ペレットという）の電極パッドをペレッ
トの回路形成面の短辺の両端部から中心部又は中央部に
向けて配列し、該電極パッドとインナーリードとを結線
する技術に関するものである。
〔従来の技術〕
現在ではペレットが大型化され、それを搭載するパッケ
ージが非常に小さくなっており、パッケージ内にタブを
用い、周りにインナーリードを引き回せない高密度実装
パッケージとなっている。
ペレット／パッケージ面積比で、７０％くらいを超す場
合におけるパッケージ構造として、ｃＯＬ　（Ｃｈｉｐ
　Ｏｎ　Ｌｅａｄ）やＬＯＣ（Ｌｅａｄ　Ｏｎ　Ｃｈｉ
Ｐ）が製品化されてきている。また、パッケージの薄小
型化として、パッケージの短辺より外部リード（アウタ
ーリード）が突出しているＴＳＯＰ（Ｔｈｉｎ　Ｓｍｏ
ｌｌ　０ｕｔｌｉｎｅ　Ｐａｃｋａｇｅ）　（Ｉ　）及
びパッケージの長辺よりアウターリードが突出している
ＴＳＯＰ　（ＩＩ）が製品化されている（日経マイクロ
デバイス、１９９０年６月号、ｐ３５，３７．４３）。
このＴＳＯＰ　（１）については、パッケージの短辺よ
りアウターリードが突出しているので、ペレットの電極
パッドレイアウトは、短辺側に配列された方がインナー
リードとの結線引き回しが容易である。
反対にＴＳＯＰ　（ＩＩ）については、パッケージの長
辺よりアウターリードの突出があるため、電極パッドと
インナーリードとの結線を小型にするには、ペレットの
長辺側に電極パッドレイアウトにした方が設計、製造し
やすい。
小型化としてはＴＳＯＰ　（Ｉ）の方が面積上水さいが
リードピッチが０　、５　ｍｍとせまく、逆にＴｓｏｐ
　（ｎ）はピッチ１．２７ｍｍと実装しやすいものとな
っている。精密な実装ができぬ場合、ＴＳＯＰ　（ＩＩ
）指向となるが、より小型実装を指向する場合はＴＳＯ
Ｐ　（１）でなければならない。
〔発明が解決しようとする課題〕
しかしながら、本発明者は、前記従来技術を検討した結
果、以下のような問題点を見出した。
（１）ペレットの電極パッドレイアウトにより、リード
引き回しを容易にするためには、同方向からのアウター
リード結線となるが、異方向に対するアウターリード結
線においては、インナーリード引き回しが困難となる。
（２）ペレットの電極パッドレイアウトの決定により、
ＴＳＯＰ　（１）にするかＴＳＯＰ　（ＩＩ）にするか
が決定されるので、ユーザの要望通りの小型薄形パッケ
ージが作成できなくなる場合がある。
本発明の目的は、ペレットの電極パッドとアウターリー
ドとの結線における同方向、異方向のいずれの方向の結
線においても、インナーリードの引き回しを容易にする
ことができる技術を提供することにある。
本発明の他の目的は、一つのペレットを、小型薄形パッ
ケージであるＴＳＯＰ　（Ｉ）あるいはＴｓｏｐ　（ｎ
）に搭載しても、ワイヤボンディング結線を容易にでき
る技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。
〔課題を解決するための手段〕
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下のとおりである。
ペレットの回路形成面に絶縁膜を介して配線膜を形成し
、その配線膜の一部である電極パッド部を残して他部を
パッシベーション膜又はペレットコーテイング膜で被い
、その電極パッド部とリードとを電気的に接続し、樹脂
で封止する半導体装置において、前記電極パッドをペレ
ットの回路形成面の短辺の両端部から中心部又は中央部
に向けて配列した樹脂封止型半導体装置である。
〔作　　用〕
前述した手段によれば、電極パッドをペレットの回路形
成面の短辺の両端部から中心部又は中央部に向けて配列
したので、ペレットの電極パッドとアウターリードとの
結線における同方向、異方向のいずれの方向の結線にお
いても、インナーリードの引き回しを容易にすることが
できる。
また、一つのペレットを、小型薄形パッケージであるＴ
ＳＯＰ　（Ｉ）あるいはＴＳＯＰ　（ＩＩ）　ニ搭載し
ても、ワイヤボンディング結線を容易にできる。これに
より、ユーザの要望通りの小型薄形パッケージを作成す
ることができる６ 〔発明の実施例〕 以下、本発明の一実施例を図面を用いて具体的に説明す
る。
なお、実施例を説明するための全図において、同一機能
を有するものは、同一符号を付け、その繰り返しの説明
は省略する。
〔実施例１〕 第１図は、本発明をＬＳＩメモリに適用した実施例１の
ＴＳＯＰ　（１）の概略構成を示す上半分の封止樹脂を
除去した平面図、 第２図は、第１図に示すＡ−Ａ線で切ったＬＳＩメモリ
の断面図、 第３図は、第１図に示すＬＳＩメモリのペレット上の電
極パッド配置を示す平面図、 第４図は、本発明をＬＳＩメモリに適用した実施例１の
ＴＳＯＰ　（ｎ）の概略構成を示す上半分の封止樹脂を
除去した平面図である。
本実施例１のＴＳＯＰ　（１）のＬＳＩメモリは、第１
図及び第２図に示すように、ペレット１の回路形成面上
に絶縁膜を介してアルミニウム配線膜を形成し、そのア
ルミニウム配線膜の一部である電極パッド部２を残して
他部をパッシベーション膜又はペレットコーテイング膜
で被う。このパッシベーション膜又はペレットコーテイ
ング膜の上に絶縁フィルム５を介してリード３の内部リ
ード（インナーリード）３Ｂがペレット１の短辺側に配
置されている。前記電極パッド部２とリード３のインナ
ーリード３Ｂの先端とをＡｕ線（ワイヤ）４で電気的に
接続し、樹脂６で封止したものである。
前記電極パッド２は、第３図に示すように、ペレット１
の回路形成面の短辺の両端部から中心部に向けて配列さ
れている。第３図において、１１はメモリマット、１２
は周辺回路を構成する論理回路である。なお、ウェハー
の取りしるにウェハー表裏がわかるマーキング（エツチ
ング加工で作成する）を入れておく。また、前記ウェハ
ーの取りしるにペレット特性チエツクを可能とするＴＥ
Ｇを設けておき、ペレット特性チエツクやエツチング加
工チエツクを可能にしておく。
本実施例１のＴＳＯＰ　（ＩＩ）のＬＳＩメモリは、第
４図に示すように、前記実施例１と同じである電極パッ
ド２がペレット１の回路形成面の短辺の両端部から中心
部に向けて配列されているペレット１（第３図）を用い
て、前記パッシベーション膜又はペレットコーテイング
膜の上に絶縁フィルム５（図示していない）を介してリ
ード３の内部リード（インナーリード）３Ｂがペレット
１の長辺側に配置されている。前記電極パッド２のペレ
ット１の回路形成面の短辺の両端部から中心部に向けて
配列される角度は、例えば、短辺に対して３０″〜６０
”が好ましい。　前記リード３はＦｅ系あるいはＣｕ系
のものを用いる。
絶縁フィルム５の両面には、堅硬化性の接着剤があらか
じめ塗布されている。
また、リード３のインナーリード３Ｂの先端（Ａｇメツ
キが施こされている）は、ペレット１の電極パッド部２
の近くまで伸ばし、該電極パッド部とインナーリード３
Ｂの先端とをＡｕ線４によりワイヤボンディング結線し
て電気的に接続する。
前記樹脂６による封止（モールド封止）は、従来の如く
トランスファモールドで行う。
アウタリード３Ａのみをガルウィング形状に成形切断を
行う。
以上の説明かられかるように、本実施例１によれば、電
極パッド部２をペレット１の回路形成面の短辺の両端部
から中心部に向けて配列したので、ペレット１の電極パ
ッド部２とアウターリード３Ａとの結線における同方向
、異方向のいずれの方向の結線においても、インナーリ
ード３Ｂの引き回しを容易にすることができる。
また、一つのペレット１を、小型薄形パッケージである
ＴＳＯＰ　（Ｉ）あるいはＴＳＯＰ　（ＩＩ）に搭載し
ても、Ａｕ線４によりワイヤボンディング結線を容易に
できる。これにより、ユーザの要望通りの小型薄形パッ
ケージを作成することができる。
〔実施例２〕 第５図は、本発明をＬＳＩマイクロコンピュータに適用
した実施例１のＴＳＯＰ　（１）の概略構成を示す上半
分の封止樹脂を除去した平面図、第６図は、第５図に示
すＢ−Ｂ線で切ったＬＳＩマイクロコンピュータの断面
図、 第７図は、第５図に示すＬＳＩマイクロコンピュータの
ペレット上の電極パッド配置を示す平面図、 第８図は、本発明をＬＳＩマイクロコンピュータに適用
した実施例２の’ｒｓｏｐ　（ｎ）の概略構成を示す上
半分の封止樹脂を除去した平面図である。
本実施例１のＴＳＯＰ　（Ｉ）のＬＳＩマイクロコンピ
ュータは、第５図及び第６図に示すように、ペレット１
の回路形成面上に絶縁膜を介してアルミニウム配線膜を
形成し、そのアルミ配線膜の一部である電極パッド部２
を残して他部をパッシベーション膜又はペレットコーテ
イング膜で被う。
このパッシベーション膜又はペレットコーテイング膜の
上に絶縁フィルム５を介してリード３の内部リード（イ
ンナーリード）３Ｂがペレット１の短辺側に配置されて
いる。前記電極パッド部２とリード３のインナーリード
３Ｂの先端とをＡｕ線（ワイヤ）４でワイヤボンディン
グに電気的に接続し、樹脂６で封止したものである。
前記電極パッド２は、第７図に示すように、ペレット１
の回路形成面の短辺の両端部から中央部に向けてＬ状、
」状、］状、Ｆ状に配列されている。第７図において、
２１は８ビツトの中央演算処理部（ＣＰＵ）、２２は制
御プログラム、専用プログラム等が格納されているＲＯ
Ｍ、２３はユーザロジック、２４．２５は処理情報を格
納するＲＡＭ、２６は８ビツトのＡＤ／ＤＡ変換器、２
７はユーザロジックと工／○バス、２８はＡＤ変換器、
２９はＩｌｏである。
本実施例２（７）ＴＳＯＰ　（Ｉｆ）（７）ＬＳＩ？イ
クロコンピュータは、第８図に示すように、前記第６図
に示す電極パッド２がペレット１の回路形成面の短辺の
両端部から中央部に向けてＬ状、」状。
］状、「状に配列されているペレット１を用いて、前記
パッシベーション膜又はペレットコーテイング膜の上に
絶縁フィルム５を介してリード３の内部リード（インナ
ーリード）３Ｂがペレット１の長辺側に配置されている
。
このように電極パッド２を設けることにより、前記実施
例１と同様の効果を得ることができる。
以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
〔発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る ペレットの電極パッド部と外部リード（アウターリード
）との結線における同方向、異方向のいずれの方向の結
線においても、インナーリードの引き回しを容易にする
ことができる。
薄形小型パッケージで、外部リードの突出タイプが２種
ある、ＴＳＯＰ　（Ｉ）やＴＳＯＰ　（Ｉｆ）に、ＬＯ
Ｇ構造を用い、搭載することができる。
これにより、ユーザの要望通りの小型薄形パッケージを
作成することができる。
【図面の簡単な説明】
第１図は、本発明をＬＳＩメモリに適用した実施例１の
ＴＳＯＰ　（１）の概略構成を示す上半分の封止樹脂を
除去した平面図、 第２図は、第１図に示すＡ−Ａ線で切ったＬＳＩメモリ
の断面図、 第３図は、第１図に示すＬＳＩメモリのペレット上の電
極パッド配置を示す平面図。 第４図は、本発明をＬＳＩメモリに適用した実施例１の
ＴＳＯＰ　（ｎ）の概略構成を示す上半分の封止樹脂を
除去した平面図、 第５図は、本発明をＬＳＩマイクロコンピュータに適用
した実施例１のＴＳＯＰ　（１）の概略構成を示す上半
分の封止樹脂を除去した平面図。 第６図は、第５図に示すＥ−Ｂ線で切ったＬＳＩメモリ
の断面図、 第７図は、第５図に示すＬＳＩマイクロコンビ二一タの
ベレット上の電極パッド配置を示す平面図、 第８図は、本発明をＬＳＩマイクロコンピュータに適用
した実施例２のＴＳＯＰ　（Ｉｆ）の概略構成を示す上
半分の封止樹脂を除去した平面図である。

Claims (1)

    【特許請求の範囲】
  1. １、半導体チップの回路形成面に絶縁膜を介して配線膜
    を形成し、その配線膜の一部である電極パッド部を残し
    て他部をパッシベーション膜又は半導体チップコーティ
    ング膜で被い、その電極パッド部とリードとを電気的に
    接続し、樹脂で封止する半導体装置において、前記電極
    パッドを半導体チップの回路形成面の短辺の両端部から
    中心部又は中央部に向けて配列したことを特徴とする樹
    脂封止型半導体装置。
JP2290289A 1990-10-25 1990-10-25 半導体装置 Pending JPH04162640A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2290289A JPH04162640A (ja) 1990-10-25 1990-10-25 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2290289A JPH04162640A (ja) 1990-10-25 1990-10-25 半導体装置

Publications (1)

Publication Number Publication Date
JPH04162640A true JPH04162640A (ja) 1992-06-08

Family

ID=17754216

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2290289A Pending JPH04162640A (ja) 1990-10-25 1990-10-25 半導体装置

Country Status (1)

Country Link
JP (1) JPH04162640A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5329157A (en) * 1992-07-17 1994-07-12 Lsi Logic Corporation Semiconductor packaging technique yielding increased inner lead count for a given die-receiving area
US5532934A (en) * 1992-07-17 1996-07-02 Lsi Logic Corporation Floorplanning technique using multi-partitioning based on a partition cost factor for non-square shaped partitions
US5561086A (en) * 1993-06-18 1996-10-01 Lsi Logic Corporation Techniques for mounting semiconductor dies in die-receiving areas having support structure having notches
WO1998000867A1 (de) * 1996-06-28 1998-01-08 Siemens Aktiengesellschaft Integrierte halbleiterschaltung

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5329157A (en) * 1992-07-17 1994-07-12 Lsi Logic Corporation Semiconductor packaging technique yielding increased inner lead count for a given die-receiving area
US5340772A (en) * 1992-07-17 1994-08-23 Lsi Logic Corporation Method of increasing the layout efficiency of dies on a wafer and increasing the ratio of I/O area to active area per die
US5341024A (en) * 1992-07-17 1994-08-23 Lsi Logic Corporation Method of increasing the layout efficiency of dies on a wafer, and increasing the ratio of I/O area to active area per die
US5532934A (en) * 1992-07-17 1996-07-02 Lsi Logic Corporation Floorplanning technique using multi-partitioning based on a partition cost factor for non-square shaped partitions
US5561086A (en) * 1993-06-18 1996-10-01 Lsi Logic Corporation Techniques for mounting semiconductor dies in die-receiving areas having support structure having notches
WO1998000867A1 (de) * 1996-06-28 1998-01-08 Siemens Aktiengesellschaft Integrierte halbleiterschaltung
KR100381934B1 (ko) * 1996-06-28 2003-07-16 지멘스 악티엔게젤샤프트 집적반도체회로

Similar Documents

Publication Publication Date Title
EP0554742B1 (en) Lead-on-chip semiconductor device
JP2582013B2 (ja) 樹脂封止型半導体装置及びその製造方法
KR100361725B1 (ko) 멀티-다이반도체다이어셈블리및그제조방법
KR980006178A (ko) 칩 사이즈 반도체 패키지 및 그 제조 방법
JP3643706B2 (ja) 半導体装置
US6281578B1 (en) Multi-chip module package structure
JP2983620B2 (ja) 半導体装置及びその製造方法
JPH0541149U (ja) 半導体パツケージ
US8809118B2 (en) Chip on leads
JPH04162640A (ja) 半導体装置
JP3497775B2 (ja) 半導体装置
KR20010022174A (ko) 반도체 장치 및 그 제조방법
JP2918574B2 (ja) 半導体装置
JPH0546098B2 (ja)
JP3842241B2 (ja) 半導体装置
JPH07312404A (ja) 樹脂封止型半導体装置
JPH06188333A (ja) 半導体装置
US20030201546A1 (en) Resin-sealed semiconductor device
JP2758677B2 (ja) 半導体装置及びその製造方法
KR100235108B1 (ko) 반도체 패키지
JP3082507U (ja) ダブルサイドチップパッケージ
KR19990086280A (ko) 반도체 패키지
JPH02143449A (ja) 半導体封止容器
JPH06101493B2 (ja) プラスチツクチツプキヤリア
JP3055362B2 (ja) 半導体装置