KR20020001521A - 집적 회로를 위한 평탄화된 플라스틱 패키지 모듈 - Google Patents

집적 회로를 위한 평탄화된 플라스틱 패키지 모듈 Download PDF

Info

Publication number
KR20020001521A
KR20020001521A KR1020010031081A KR20010031081A KR20020001521A KR 20020001521 A KR20020001521 A KR 20020001521A KR 1020010031081 A KR1020010031081 A KR 1020010031081A KR 20010031081 A KR20010031081 A KR 20010031081A KR 20020001521 A KR20020001521 A KR 20020001521A
Authority
KR
South Korea
Prior art keywords
chip
lead
capsule
chip package
lead frame
Prior art date
Application number
KR1020010031081A
Other languages
English (en)
Other versions
KR100444242B1 (ko
Inventor
칼레트카데이비드브이.
카퍼제임스엘.
신코타존피.
호스포드키비비.
이리시게리에이치.
라자존제이.주니어
오스본고든씨.주니어
람세이챨스알.
스미쓰로버트엠.
배드나이스마이클제이.
Original Assignee
포만 제프리 엘
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 포만 제프리 엘, 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 포만 제프리 엘
Publication of KR20020001521A publication Critical patent/KR20020001521A/ko
Application granted granted Critical
Publication of KR100444242B1 publication Critical patent/KR100444242B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Packaging Frangible Articles (AREA)

Abstract

반도체 모듈은 반도체 칩, 리드 핑거를 구비한 리드 프레임, 휘어짐을 감소시키고 리드 핑거와 캡슐 사이의 열적 응력을 균형잡아 더 평탄한 패키지를 제공하기 위한 캡슐 내의 다운 세트 구성요소를 포함한다. 다운 세트 구성요소는 리드 프레임의 만곡부일 수 있다. 이는 견본 반도체 칩과 같은 별도의 본체일 수도 있다.

Description

집적 회로를 위한 평탄화된 플라스틱 패키지 모듈{PLANARIZED PLASTIC PACKAGE MODULES FOR INTEGRATED CIRCUITS}
본 발명은 일반적으로 집적 회로에 대한 플라스틱 패키지에 관한 것으로서, 특히 플라스틱 패키지 모듈의 휘어짐을 감소시키고 보다 평탄환된 모듈을 제공하는 개선된 구조에 관한 것이다. 더 상세하게는, 본 발명은 보다 평탄화된 모듈을 제공하는 개선된 리드 프레임에 관한 것이다.
집적 회로 칩은 통상적으로 고전도성의 리드 프레임을 통해 외부에 전기적으로 연결된다. 칩의 배선 결합 패드는 미세한 1 밀 지름 배선으로 보다 두껍고 견고한 리드 프레임 전도체에 연결되어 있다. 칩 및 배선이 손상되는 것을 방지하기 위해서 칩, 미세 배선 및 리드 프레임의 인접부는 몰딩 플라스틱으로 캡슐화되고, 플라스틱 외부로 연장된 리드 프레임 도체부가 인쇄 회로 기판과 같은 다음 단계의부품에 납땜을 위해 사용될 수 있다.
이러한 패키지 개념과 관련하여 다양한 문제가 제기되었는데, 이중 하나는 휘어짐 현상이다. 완성 모듈을 휘게하거나 고응력으로 인해 집적 회로 칩이 파손되거나 적절히 기능을 수행하지 못하게 될 수 있다. 휘어지고 파손되는 것은 패키지 공정 또는 칩 패키지가 고객이 사용하는 전자 장치에 실장된 이후에 발생할 수 있다. 수율 감소는 패키지화된 칩의 비용을 상당히 증가시키고, 사용 중에 고장을 일으켜 고객을 짜증스럽게 한다.
칩이 파손되지 않는다 하더라도 패키지의 휘어짐 현상은 모듈의 리드 프레임을 인쇄 기판에 부착하는 납땜 공정 중에 심각한 문제를 일으킬 수 있다. 플라스틱 패키지 모듈이 휘게되면, 리드 팁의 위치가 평탄하지 않게 움직일 수 있고, 일부 리드 팁이 납땜 단계 도중 기판의 패드에 접촉되지 않을 수 있다. 이러한 문제를 방지하기 위해서, JEDEC에 의해 제정된 산업 평탄성 규격서, MS-024에서는 서로 4 밀을 초과하여 빗나가는 두 리드가 없도록 모든 리드가 평탄해야 함을 규정한다.
패키지 휘어짐 현상은 패키지가 열팽창 계수(TCE)가 다른 재료들로 만들어지면 발생한다. 통상적으로 실리콘 칩, 금속 리드 프레임, 플라스틱 캡슐은 매우 다른 TCE를 가져, 패키지는 제조 또는 사용 중에 상당한 온도 변화를 겪을 수 있다. 그러므로, 휘어짐을 초래하는 열적 응력을 방지하기 위해 플라스틱 패키지화를 위한 보다 나은 해결책이 요구되고 있으며, 본 발명은 이러한 해결책을 제시한다.
따라서, 본 발명의 목적은, 플라스틱 패키지의 휘어짐을 감소 또는 완전 방지하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 휘어짐을 감소시키는 리드 프레임 설계를 제공하는 것이다.
본 발명의 다른 목적은 온도가 변할 때 휘어짐을 방지하기 위해서 힘의 균형을 잡는 리드 프레임을 제공하는 것이다.
본 발명의 특징은 리드 프레임이 플라스틱 캡슐 내에 제1 레벨에는 전기적으로 칩에 접속하는 구성 요소와 제2 레벨에는 응력을 균형잡는 여분의 구성 요소를 구비하는 것이다.
본 발명의 유리함은 응력이 균형을 이루어서 패키지가 큰 온도 변화를 겪어도 휘어짐을 방지할 수 있다는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따르면, 접촉 패드 및 접촉 패드로부터 최소한 제1 거리 떨어지고 접촉 패드와 인접한 제1 레벨에 위치한 리드 핑거를 구비한 리드 프레임 및 반도체 칩을 포함하는 칩 패키지를 제공한다. 칩과 리드 프레임의 일부를 캡슐에 캡슐화한다. 제2 레벨에 위치한 재료도 캡슐 안에 있다. 이 재료는 제2 레벨에 길이 및 폭을 가진 영역을 구비한다. 또한, 이 재료는 두께 및 두께보다 큰 길이 및 폭을 갖는다. 이 재료는 칩으로부터 제1 거리보다 긴 제2 거리만큼 연장된다. 제2 레벨의 이 재료는 리드 프레임과 캡슐간의 열적 응력을 균형잡아 더욱 평탄한 패키지를 제공하기 위한 것이다.
본 발명의 발명자들은 통상적으로 칩이 패키지보다 상당히 작은 영역을 차지할 때 휘어짐 현상 문제가 크다는 점에서 인식하였다. 즉, 패키지의 크기는 그대로 유지되면서 칩의 크기가 더욱 작게 생산될수록 휘어짐 현상 문제는 증가되었다. 본 발명은 휘어짐의 증가없이 패키지 내에 더욱 작은 칩을 제공하는 방법을 제공한다. 본 발명의 양호한 실시예에서, 상기 재료는 리드 프레임의 필수부이다. 칩에 전기적으로 연결된 부분과 다른 레벨의 캡슐내 리드 프레임의 만곡부이다. 상기 재료는 패키지 완료시 리드에 전기적으로 연결된 리드 프레임의 일부를 포함할 수 있다. 다른 실시예에서, 상기 재료는 배선으로 칩의 결합 패드에 전기적으로 연결되지 않은 제2 반도체 칩과 같은 본체이다. 제2 반도체 칩은 조립 도중 위치를 고정하기 위해 테이프에 실장될 수 있다.
도 1a는 반도체 칩 및 리드 핑거로부터 분리된 다운 세트부를 구비한 리드 프레임을 포함하는 모듈을 3차원으로 도시하는 도면.
도 1b는 리드 프레임의 리드 핑거의 링크된 단부에 연결된 다운 세트부를 도시하는 도 1a의 리드 프레임을 3차원으로 도시하는 도면.
도 2는 반도체 칩 및 다운 세트부를 가진 리드 핑거를 구비한 리드 프레임을 포함하는 모듈을 도시하는 다른 실시예를 3차원으로 도시하는 도면.
도 3은 반도체 칩 및 리드 핑거에 연결된 다운 세트부를 구비한 리드 프레임을 포함하는 모듈을 도시하는 다른 실시예를 3차원으로 도시하는 도면.
도 4a는 반도체 칩, 리드 프레임, 견본 칩, 리드 핑거보다 낮은 레벨에 위치한 견본 칩을 포함하는 모듈을 도시하는 다른 실시예를 3차원으로 도시하는 도면.
도 4b의 좌측은 스탠오프에 의해 도 4a의 견본 칩보다 낮은 레벨에 고정된 본체를 포함하는 모듈을 도시하는 상면도이고, 우측은 칩과 유사한 두께를 가지고 테이프로 리드 프레임 타이 바에 부착된 본체를 도시하는 상면도.
도 4c는 도 4b의 실시예의 단면도.
도 4d-4f는 다양한 형태를 가진 본체의 상면도.
도 4g-4i는 다양한 형태를 가진 본체의 측면도.
<도면의 주요 부분에 대한 부호의 설명>
20, 20a : 다운 세트 타이 바
22, 22a : 리드 프레임
24, 24a, 24b, 24a', 24b' : 만곡부
26 : 캡슐
32, 32a, 32a', 32b, 33, 33' : 리드 핑거
34 : 칩
본 발명의 발명자들은 플라스틱 패키지 내에 힘을 균형잡아서 휘어짐(warpage)이 감소되고 방지될 수 있음을 인지하였다. 리드 프레임(lead frame) 위의 플라스틱의 두께가 리드 프레임 아래의 두께와 다를 때, 패키지가 바이메탈 스트립(bimetallic strip)처럼 작용하고 온도에 따라 휘어진다는 것을 알아내었다. 휘어짐을 감소시키거나 방지하기 위해서, 본 발명의 발명자들은 힘을 균형잡기 위해서 리드 프레임의 연결 리드와 다른 레벨의 플라스틱에 추가적인 재료층을 제공하였다. 일실시에에서, 힘을 균형잡기 위해서 리드 프레임의 나머지 부분에 사용되는 것과 다른 레벨로 리드 프레임 재료의 일부가 만곡된다. 다른 실시예에서, 리드 핑거(lead fingers)가 그 리드 핑거상의 힘을 더 잘 균형잡기 위해서 아래로 만곡되었다가 다시 위로 만곡된다.
도 1a에 도시된 바와 같이, 리드 프레임(22)의 다운 세트 타이 바(down settie bar)(20)는 플라스틱 캡슐(26) 내의 만곡부(bend) 및 만곡부(24b)에서 리드 프레임(22)의 리드 핑거(32)의 레벨(30)보다 상당히 낮은 레벨로 만곡된다. 레벨(28)은 모듈(36)의 리드 핑거(32) 및 집적 회로 칩(34)상의 힘의 일부 또는 전부를 균형잡는 이질(bimaterial) 만곡력을 제공하도록 선택된다. 또한, 다운 세트 타이 바(20)는 다운 세트 타이 바(20)의 면적을 최대화하고 다운 세팅(down setting)의 효과를 최대화하기 위해 패키지의 한 끝에 인접한 위치로부터 칩(34)의 한 에지(edge)에 인접한 위치까지 연장된다. 그러므로, 패키지 휘어짐은 감소되거나 제거된다. 양호하게는, 다운 세트 타이 바(20)는 리드 핑거(32)에 의해 제공되는 공간 내에서 최대 면적을 제공하고 기계적 강도 및 견고성을 제공하기 위해 에이(A) 형태를 갖는다. 안정성도 다운 세트 타이 바(20)의 내부 내에 몇개의 지지대(20')의 제공으로 인해 증가한다. 지지대(20')는 액체 플라스틱 화합물이 본체를 채우는 동안 타이 바가 들어올려지지 않도록 몰딩 중의 액체 플라스틱 화합물의 흐름과 평행한 방향을 가진다. 가능한 다운 세트 타이 바(20)의 최대 면적을 제공하면 보다 높은 리드 핑거(32)의 힘을 받기 위한 최고의 힘을 제공한다. 양호하게는, 다운 세트 타이 바(20)는 리드 핑거(32)와 평행하고 다른 평면상에 있다. 만곡부(24a, 24b)는 타이 바(20)에 인접한 리드 프레임(22)을 고정하고 나서, 만곡 동작이 완료될 때, 다운 세트 타이 바가 소기의 높이에 있고 리드 핑거(32)와 평행하도록 두 만곡부를 제공하는 수단으로써 타이 바(20) 위를 압착하는 수단에 의해 달성된다. 다운 세트 타이 바(20)는 모듈(36) 내에서 전기적 단락 또는 기계적 접촉을 방지하기 위해서 인접한 리드 핑거(32)에 32밀(mils)의 최소 여유를 허용하고명목적 크기를 갖고 배치된 칩(34)의 에지에 23밀의 최소 여유를 허용하도록 설계된다. 이 차원은 ±1밀의 허용 오차를 갖는다. 또한, 다운 세트 타이 바(20)는 캡슐(26) 내에 하강 경사를 가지도록 제공될 수 있다.
바람직하게는, 칩(34)의 결합 패드(35)에 와이어 결합 와이어(37)를 통해 연결된 리드 핑거(32)가 캡슐(26)에 높이 위치한다. 모듈(36)과 모듈이 부착되는 인쇄 회로 기판(도시되지 않음) 사이의 응력은 리드 핑거(32)가 모듈(36)의 캡슐(26) 내에서 높아지는 정도로 감소된다. 그러므로, 모듈(26) 내에서의 높은 위치로 인한 응력이 캡슐(26) 내의 열적 응력을 균형잡기 위해 다운 세트 타이 바(20)를 제공하여 감소시키므로 회로 기판으로의 연결에 대한 신뢰성은 리드 핑거(32)가 캡슐(26)을 빠져나오도록 높이 제공하여 강화된다.
플라스틱으로 캡슐화하는 것이 완료된 후, 리드 핑거(32)의 연결된 끝(38)(도 1b)이 절단되고 리드 핑거(32)는 인쇄 회로 기판에 실장할 위치로 만곡된다. 캡슐(26) 이상으로 연장된 다운 세트 타이 바(20)의 링크된 끝(38')(도 1b)은 캡슐(26)의 에지(26')를 따라 절단된다. 이제 다운 세트 타이 바(20)는 리드 프레임(22)의 나머지 부분 및 칩(34)으로부터 완전히 분리된다.
다운 세트 타이 바(20)의 도입으로 얇고 작은 아웃라인 플라스틱 패키지(TSOP: thin small outline plastic packages)의 만곡부를 3 1/2 밀에서 2 밀로, 즉 42% 감소시켰다. 이 40 밀의 두꺼운 플라스틱 패키지는 약 13의 TCE를 갖는 몰딩된 캡슐을 사용하였고, 3.5의 TCE를 갖는 실리콘 칩과 약 4의 TCE를 갖는 합금 42로 만들어진 리드 프레임을 구비한다. 리드 핑거(32)는 약 5 밀의 두께이고 캡슐(26)의 상면으로부터 약 9 밀, 캡슐의 밑면으로부터 약 26 밀의 위치에 있다. 칩(34)은 약 12 밀 두께이고 캡슐(26)의 상면으로부터 약 17 밀의 위치에 있다. 리드 핑거(32)는 약 3밀 두께인 테이프(46a)를 사용하여 칩(34)상에 실장된다(도 4). 다운 세트 타이 바(20)는 휘어짐을 개선하기 위해서 캡슐(26) 내에서 리드 핑거(32)보다 약 15밀 낮게 다운 세팅되었다. 그 이상의 휘어짐의 개선은 다운 세트 타이 바(20)의 면적을 증가시키거나 다운 세트량을 증가시켜 달성될 수 있다. 모듈(36) 내에서 전기적 단락 또는 기계적 접촉을 방지하기 위해서, 다운 세트 타이 바(20)는 인접 리드 핑거(32)까지 2 밀의 최소 여유를 허용하고 칩(34)의 끝까지 23 밀의 최소 여유를 허용하도록 설계된다.
대안적 실시예에서, 도 2에 도시된 바와 같이, 리드 핑거(32a)의 일부는 영역(32a')을 따라 다운 세트된다. 이 경우, 리드 핑거(32a)는 리드 프레임(22a)의 리드 핑거(32a)의 레벨보다 낮은 레벨에 다운 세트 영역(32a')을 제공하기 위한 만곡부(40a, 40b)를 구비한다. 리드 핑거(32a)의 다운 세트 영역(32a')은 다운 세트 타이 바(20)에 추가로 또는 그대신 제공될 수 있다. 또한, 다운 세트 영역(33')을 구비한 추가적인 핑거(33)가 리드 핑거(32a) 사이의 정상적으로 빈 공간에 제공될 수 있다.
다른 대안적 실시예에서, 도 3에 도시된 바와 같이, 다운 세트 타이 바(20a)는 하나 이상의 리드 핑거(32b)에 연결될 수 있다. 이 경우, 만곡부(24a', 24b')는 리드 프레임(22a)의 리드 핑거(32a)의 레벨(30)보다 낮은 레벨(28)에 다운 세트 타이 바(20a)를 제공한다. 양호하게는, 리드 핑거(32b)에 다운 세트 타이 바(20a)가 접지에 전기적으로 연결된다. 다운 세트 타이 바(20a)는 도 3에 도시된 바와 같이 필요하면 분할될 수 있다.
다른 대안적 실시예에서, 도 4a에 도시된 바와 같이, 견본 반도체 칩과 같은 본체(44)가 리드 핑거(32a)의 레벨(30)보다 캡슐(26) 내의 낮은 레벨(28)에 제공된다. 본체(44)는 리드 핑거(32a)에 의해 제공된 힘을 균형잡기 위한 힘을 제공한다. 본체(44)는 능동 집적 회로 칩(34)과 대략 동일한 레벨에 위치할 수 있다. 이 경우, 본체(44) 및 칩(34) 모두는 조립 중에 본체(44) 및 칩(34)의 위치를 고정하기 위한 테이프(46a, 46b) 상에 실장된다. 대안적으로, 본체(44')는 도 4b 및 4c에 도시된 바와 같이, 칩(34)보다 낮게 위치할 수 있다. 이 경우, 스탠드오프(standoffs)(50)가 본체(44)를 리드 핑거(32a)에 테이프(46b)를 사용하여 연결한다. 스탠드오프의 높이에 의해 힘이 제어될 수 있다. 스탠드오프(50)는 본체(44')와 일체화되거나 몰딩(molding) 또는 스탬핑(stamping) 동작으로 제조될 수 있다. 반도체 이외에, 본체(44,44')는 합금 42, 인바(Invar), 코바(Kovar), 또는 구리 인바 구리(cooper-invar-cooper)와 같은 금속으로 만들어 질 수 있다. 이는 세라믹 또는 액정 폴리머와 같은 절연체로 만들어 질 수도 있다. 본체(44, 44')는 도 4d-4f에 도시된 바와 같이 다양한 형태(44a. 44b, 44c)를 가질 수 있다. 이 형태들은 조립 중에 캡슐의 흐름을 제어하고, 크고 평편한 표면을 분리하고, 본체(44, 44')를 캡슐내에 위치 고정하도록 설계될 수 있다. 캡슐과의 접촉을 강화하고 습도로 인한 문제를 방지하기 위해, 본체(44, 44')를 통과해서 부분적으로 연장된 구멍을 제공하여 평편한 표면을 분리한다.
본 발명의 몇가지 실시예가 변형예와 함께 상세한 설명에 기술되고 첨부된 도면에 도시되었지만, 본 발명의 범위를 벗어나지 않고서도 다운 세트 구성요소의 설계를 변형할 수 있음은 자명하다. 본 명세서의 설명은 첨부된 특허 청구 범위보다 좁게 본 발명을 한정하는 것이 아니며, 주어진 예들은 단지 본 발명을 예시하기 위한 것이다.
상기한 바와 같이, 본 발명에 따르면, 휘어짐의 증가없이 패키지 내에 더욱 작은 칩을 제공할 수 있다.

Claims (23)

  1. 칩 패키지(chip package)에 있어서,
    (a) 접촉 패드(contact pads)를 구비한 반도체 칩과,
    (b) 상기 접촉 패드로부터 최소한 제1 거리 떨어지고 상기 접촉 패드에 인접한 제1 레벨에 위치한 리드 핑거(lead fingers)를 구비한 리드 프레임(lead frame)과,
    (c) 상기 칩 및 상기 리드 프레임의 일부를 캡슐화하는 캡슐과,
    (d) 상기 캡슐 내의 재료 -상기 재료는 제2 레벨에 위치하고 상기 제2 레벨에서 길이와 폭을 갖는 면적을 가지며, 상기 재료는 두께를 더 가지고, 상기 길이및 상기 폭은 상기 두께보다 크며, 상기 재료는 상기 칩으로부터 제2 거리 연장되어 있음- 를 포함하고, 상기 제2 거리는 상기 제1 거리보다 길고, 상기 제2 레벨상의 상기 재료는 상기 리드 핑거와 상기 캡슐 사이의 열적 응력을 균형잡아 더 평편한 패키지를 제공하는 칩 패키지.
  2. 제1항에 있어서, 상기 칩은 상기 패키지보다 상당히 작은 면적을 갖는 칩 패키지.
  3. 제1항에 있어서, 상기 칩은 상부 표면을 구비하고 상기 리드 핑거는 상기 상부 표면에 걸쳐 연장되고, 상기 제1 레벨은 상기 상부 표면에 의해 정의되는 칩 패키지.
  4. 제1항에 있어서, 상기 재료는 리드 프레임 재료인 칩 패키지.
  5. 제4항에 있어서, 상기 재료는 상기 리드 프레임의 만곡부(bent portion)를 포함하고, 상기 만곡부는 상기 캡슐 내에 있는 칩 패키지.
  6. 제5항에 있어서, 상기 만곡부는 상기 캡슐의 에지(edge)에 인접한 부분으로부터 상기 칩의 에지에 인접한 부분까지 연장되는 칩 패키지.
  7. 제5항에 있어서, 상기 만곡부는 에이(A) 형태를 갖는 칩 패키지.
  8. 제5항에 있어서, 상기 만곡부는 몰딩 중에 액체 플라스틱 화합물의 흐름과 평행한 방향의 지지대를 포함하는 칩 패키지.
  9. 제5항에 있어서, 상기 재료는 패키지화가 완료될 때 리드 핑거에 전기적으로 연결되지 않는 상기 리드 프레임의 일부를 포함하는 칩 패키지.
  10. 제9항에 있어서, 상기 재료는 리드 핑거에 단락되는 것을 방지하기 위해서 리드 핑거로부터 충분히 분리되는 칩 패키지.
  11. 제4항에 있어서, 상기 재료는 만곡된 리드 핑거의 일부를 포함하는 칩 패키지.
  12. 제1항에 있어서, 상기 캡슐은 제1 열팽창계수(TCE: Thermal coefficient of expansion)를 가지며, 상기 리드 프레임은 제2 TCE를 가지며, 상기 칩은 제3 TCE를 가지고, 상기 재료는 제4 TCE를 가지며, 상기 제4 TCE는 상기 제1 TCE보다 상당히 작은 칩 패키지.
  13. 제12항에 있어서, 상기 제4 TCE는 상기 제2 TCE와 상기 제3 TCE의 범위 내에 있는 칩 패키지.
  14. 제12항에 있어서, 상기 제4 TCE는 상기 제2 TCE와 대략 동일한 칩 패키지.
  15. 제1항에 있어서, 상기 접촉 패드는 배선(wire)으로 상기 리드 핑거에 연결되고, 상기 재료는 배선으로 상기 리드 핑거에 전기적으로 연결되지 않는 본체를 포함하는 칩 패키지.
  16. 제15항에 있어서, 테이프-상기 테이프는 조립 중에 상기 본체를 제위치에 고정하기 위해서 상기 본체와 상기 리드 핑거를 연결함-를 더 포함하는 칩 패키지.
  17. 제16항에 있어서, 상기 본체는 스탠드오프(standoffs) -상기 스탠드오프는 조립 중에 상기 본체를 제위치에 고정하기 위해 상기 테이프에 실장됨- 를 더 포함하는 칩 패키지.
  18. 제1항에 있어서, 상기 리드 핑거는 기판에 연결하기 위한 상기 캡슐 외부의 영역을 구비하고, 상기 리드 핑거는 상기 기판에 연결하기 위한 상기 영역 위의 상기 제1 레벨상에 상기 캡슐 외부로 연장되며, 상기 제2 레벨은 상기 제1 레벨 미만인 칩 패키지.
  19. 칩 패키지 제조 방법에 있어서,
    (a) 접촉 패드를 구비한 반도체 칩을 제공하는 단계와,
    (b) 상기 접촉 패드로부터 최소한 제1 거리 떨어지고 상기 접촉 패드에 인접한 제1 레벨에 위치한 리드를 구비한 리드 프레임을 제공하는 단계와,
    (c) 상기 칩 및 상기 리드 프레임의 일부를 캡슐화하는 단계와,
    (d) 상기 캡슐 내에 재료 -상기 재료는 제2 레벨에 위치하고 상기 제2 레벨상에 길이와 폭을 갖는 면적을 가지며, 상기 재료는 두께를 더 가지고, 상기 길이 및 상기 폭은 상기 두께보다 크며, 상기 재료는 상기 칩으로부터 제2 거리 연장되어 있음- 를 제공하는 단계를 포함하고, 상기 제2 거리는 상기 제1 거리보다 크고, 상기 제2 레벨상의 상기 재료는 상기 리드와 상기 캡슐 사이의 열적 응력을 균형잡아서 더 평편한 패키지를 제공하는 칩 패키지 제조 방법.
  20. 제19항에 있어서, 상기 (b) 단계는 상기 (d) 단계의 상기 재료를 형성하기 위해 상기 리드 프레임의 일부를 만곡시키는 단계를 포함하고, 상기 만곡부는 상기 캡슐 내에 있는 칩 패키지 제조 방법.
  21. 제20항에 있어서, 상기 리드 프레임의 일부를 만곡시키는 단계에서 상기 리드 프레임의 일부는 제1 만곡부와 제2 만곡부를 포함하며, 상기 일부는 상기 리드 프레임의 다른 부분과 평행하고 상기 리드 프레임의 상기 다른 부분 아래로 특정 거리에 있고, 상기 만곡부를 제공하는 (b) 단계는 상기 제1 및 제2 만곡부를 제공하기 위해서 상기 리드 프레임을 클램핑(clamping)하고 도구로 상기 일부를 압착하는 단계를 포함하는 칩 패키지 제조 방법.
  22. 제20항에 있어서, 상기 만곡부는 상기 캡슐 내에서 경사진 칩 패키지 제조 방법.
  23. 제19항에 있어서, 상기 캡슐은 상부 표면과 하부 표면을 구비하고, 상기 리드는 상기 하부 표면보다 상기 상부 표면에 더 근접하게 상기 캡슐 외부로 연장하는 칩 패키지 제조 방법.
KR10-2001-0031081A 2000-06-28 2001-06-04 집적 회로를 위한 평탄화된 플라스틱 패키지 모듈 KR100444242B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/605,173 US6603195B1 (en) 2000-06-28 2000-06-28 Planarized plastic package modules for integrated circuits
US09/605,173 2000-06-28

Publications (2)

Publication Number Publication Date
KR20020001521A true KR20020001521A (ko) 2002-01-09
KR100444242B1 KR100444242B1 (ko) 2004-08-11

Family

ID=24422553

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0031081A KR100444242B1 (ko) 2000-06-28 2001-06-04 집적 회로를 위한 평탄화된 플라스틱 패키지 모듈

Country Status (9)

Country Link
US (1) US6603195B1 (ko)
JP (1) JP2002043494A (ko)
KR (1) KR100444242B1 (ko)
CN (1) CN1180478C (ko)
BR (1) BR0102606A (ko)
CA (1) CA2350057A1 (ko)
HK (1) HK1042591B (ko)
MY (1) MY119889A (ko)
TW (1) TWI231026B (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7323765B2 (en) * 2004-10-13 2008-01-29 Atmel Corporation Die attach paddle for mounting integrated circuit die
CN101483166B (zh) * 2008-01-10 2011-09-07 力成科技股份有限公司 具有下沉扰流板连接结构的导线架与半导体封装构造
JP4755214B2 (ja) * 2008-02-22 2011-08-24 力成科技股▲分▼有限公司 リードフレーム及びそれを用いる半導体装置
US7812430B2 (en) * 2008-03-04 2010-10-12 Powertech Technology Inc. Leadframe and semiconductor package having downset baffle paddles
CN101540307B (zh) * 2008-03-20 2010-10-20 力成科技股份有限公司 引脚在芯片上的半导体封装构造
US7750444B2 (en) * 2008-05-19 2010-07-06 Powertech Technology Inc. Lead-on-chip semiconductor package and leadframe for the package
CN103624909B (zh) * 2012-08-24 2016-09-07 无锡华润安盛科技有限公司 用于减小塑封体弯曲的夹具及其方法
US8884414B2 (en) * 2013-01-09 2014-11-11 Texas Instruments Incorporated Integrated circuit module with dual leadframe
US9496214B2 (en) 2013-05-22 2016-11-15 Toyota Motor Engineering & Manufacturing North American, Inc. Power electronics devices having thermal stress reduction elements
US20140374892A1 (en) * 2013-06-24 2014-12-25 Yit Meng LEE Lead frame and semiconductor device using same
US9917039B2 (en) * 2016-04-20 2018-03-13 Amkor Technology, Inc. Method of forming a semiconductor package with conductive interconnect frame and structure
CN115274571B (zh) * 2022-09-30 2022-12-16 东屹半导体科技(江苏)有限公司 一种带有翘起组件的半导体封装模块

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5229329A (en) * 1991-02-28 1993-07-20 Texas Instruments, Incorporated Method of manufacturing insulated lead frame for integrated circuits
US5585600A (en) * 1993-09-02 1996-12-17 International Business Machines Corporation Encapsulated semiconductor chip module and method of forming the same
US5686698A (en) 1994-06-30 1997-11-11 Motorola, Inc. Package for electrical components having a molded structure with a port extending into the molded structure
US5789806A (en) 1995-08-02 1998-08-04 National Semiconductor Corporation Leadframe including bendable support arms for downsetting a die attach pad
KR0184076B1 (ko) * 1995-11-28 1999-03-20 김광호 상하 접속 수단이 패키지 내부에 형성되어 있는 3차원 적층형 패키지
JP3108856B2 (ja) 1995-12-28 2000-11-13 ローム株式会社 樹脂パッケージ型半導体装置およびこれを実装した電子回路基板
JPH09186286A (ja) * 1996-01-05 1997-07-15 Matsushita Electron Corp リードフレーム及び半導体チップの実装方法
US5872398A (en) * 1996-01-11 1999-02-16 Micron Technology, Inc. Reduced stress LOC assembly including cantilevered leads
US6277225B1 (en) * 1996-03-13 2001-08-21 Micron Technology, Inc. Stress reduction feature for LOC lead frame
KR100196285B1 (ko) * 1996-04-18 1999-06-15 윤종용 폴리이미드의 불완전 경화 상태를 이용한 리드 온 칩형 반도체 칩 패키지의 리드와 반도체 칩 부착 방법
KR0174983B1 (ko) * 1996-05-10 1999-02-01 김광호 유체상태의 접착제를 이용한 반도체 칩 실장 방법 및 그에 이용되는 loc형 반도체 칩 패키지의 리드 프레임
US5733800A (en) * 1996-05-21 1998-03-31 Micron Technology, Inc. Underfill coating for LOC package
JPH09312367A (ja) 1996-05-23 1997-12-02 Mitsubishi Electric Corp 高周波半導体装置
JPH1070230A (ja) * 1996-08-27 1998-03-10 Hitachi Cable Ltd Ｌｏｃ用リードフレーム
KR100216991B1 (ko) * 1996-09-11 1999-09-01 윤종용 접착층이 형성된 리드 프레임
US6522299B2 (en) * 1999-04-08 2003-02-18 Cypress Semiconductor Corp. PC card retractable antenna

Also Published As

Publication number Publication date
HK1042591A1 (en) 2002-08-16
TWI231026B (en) 2005-04-11
CA2350057A1 (en) 2001-12-28
BR0102606A (pt) 2002-02-13
CN1334603A (zh) 2002-02-06
HK1042591B (zh) 2005-05-13
KR100444242B1 (ko) 2004-08-11
US6603195B1 (en) 2003-08-05
CN1180478C (zh) 2004-12-15
MY119889A (en) 2005-07-29
JP2002043494A (ja) 2002-02-08

Similar Documents

Publication Publication Date Title
US6343019B1 (en) Apparatus and method of stacking die on a substrate
US5367124A (en) Compliant lead for surface mounting a chip package to a substrate
KR960004562B1 (ko) 반도체 장치 패키지
JPH06132453A (ja) 半導体装置及びその製造方法
JP2001313363A (ja) 樹脂封止型半導体装置
US7064420B2 (en) Integrated circuit leadframe with ground plane
EP0710982B1 (en) Personalized area leadframe coining or half etching for reduced mechanical stress at device edge
KR100444242B1 (ko) 집적 회로를 위한 평탄화된 플라스틱 패키지 모듈
US20060249830A1 (en) Large die package and method for the fabrication thereof
WO2006091940A1 (en) Integrated circuit package with lead stops
US6642082B2 (en) Method for manufacturing a resin-sealed semiconductor device
JP4530863B2 (ja) 樹脂封止型半導体装置
GB2317989A (en) Lead frames for semiconductor packages
US7253514B2 (en) Self-supporting connecting element for a semiconductor chip
US20090102029A1 (en) Semiconductor Device
KR950014677B1 (ko) Ic 실장장치
KR0157857B1 (ko) 반도체 패키지
KR970000219B1 (ko) 반도체 장치 및 그 제조 방법
KR100381934B1 (ko) 집적반도체회로
US20020135050A1 (en) Semiconductor device
JP3495566B2 (ja) 半導体装置
JP3061715B2 (ja) 樹脂封止型半導体装置
KR0177006B1 (ko) 복합 리드 구성을 가진 반도체 장치
KR950000516B1 (ko) 반도체 조립장치
KR100355639B1 (ko) 수지봉지형 반도체소자 및 그를 이용한 반도체장치의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070727

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee