KR100186816B1 - 반도체용 패키지 - Google Patents

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KR100186816B1
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준이찌 구도
고지 야마까와
기요시 이오기
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사또 후미오
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Abstract

PGA나 BGA 등의 반도체용 패키지에 있어서, 반도체 소자의 고집적화에 따른 입출력 신호 수의 증가 및 반도체 소자로부터의 발열량의 증대에 대응시킨 것으로, GHz 를 초과한 고주파 신호의 전송 특성을 향상시킴과 동시에, 그 오차를 저감한다.
반도체 소자의 탑재면(2a)와 단자 형성면(2b)를 가짐과 동시에, 반도체소자에 전기적으로 접속되는 배부 배선층(5)가 설치된 질화 알루미늄 다층 기판 등의 세라믹스 다층 기판(2)를 구비한다. 세라믹스 다층 기판(2)의 단자 형성면(2b)에는 내부 배선층(5)와 전기적으로 접속된 입출력 단자군(3)이 배열되어 있다. 입출력 단자군(3)은 신호 단자(4a, 4c)그라운드 단자(4b) 및 전원 단자 (4d)를 갖는다. 이들 중 신호 단자(4a, 4c)는 적어도 1개의 그라운드 단자(4b)또는 단자(4d)와 인접하여 배열되어 있다.

Description

반도체용 패키지
제1도는 본 발명의 반도체용 패키지를 PGA용 패키지에 적용한 한 실시 형태를 도시하는 단면도.
제2도는 제1도에 도시하는 PGA용 패키지의 입출력 핀의 한 배열 예를 도시하는도면.
제3도는 제1도에 도시하는 PGA용 패키지의 주요부를 도시하는 분해 사시도.
제4도는 본 발명과의 비교로서 도시한 PGA용 패키지의 주요부 분해 사시도.
제5도는 제1도 및 제2도에 도시하는 PGA용 패키지에서 신호 배선의 측정 주파수와 전송 손실과의 관계의 한 예를 도시하는 도면.
제6도는 종래의 PGA용 패키지에서의 신호 배선의 측정 주파수와 전송 손실과의 관계의 한 예를 도시하는 도면.
제7도는 제1도에 도시하는 PGA용 패키지의 입출력 핀의 다른 배열 예를 도시하는 도면.
제8도는 제1도에 도시하는 PGA용 패키지에 반도체 소자를 탐재하여 구성한 패키지 부품의 구성 예를 도시하는 도면.
제9도는 본 발명의 반도체용 패키지를 BGA용 패키지에 적용한 실시 형태의 구성을 도시하는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체용 패키지 2 : 질화 알루미늄 다층 기판
2c, 2d, 2e, 2f, 2g : 질화 알루미늄층 3 : 입출력 핀 군
4 : 입출력 핀 4a, 4c : 신호 핀
5 : 내부 배선층 8 : 제 1신호 배선층
9 : 그라운드 배선층 10 : 제2 신호 배선층
11 : 전원 배선층 21 : 반도체 소자
32 : 범프 단자군 33 : 범프 단자
본 발명은 고주파 전송 특성의 개선을 도모한 반도체용 패키지에 관한 것이다. 일반적으로, 반도체 소자의 패키징에는 플라스틱 패키지, 메탈 패키지, 세라믹스 패키지가 사용되고 있다. 이들 중, 세라믹스 패키지는 우수한 절연성, 방열성, 내습성 등을 갖고 있기 때문에, 컴퓨터의 연산부에 이용하는 CMOS 게이트 어레이나 ECL 게이트 어레이 등의 패키징에 사용되고 있다.
그런데, 최근 반도체 소자의 1 소자당 입출력 신호 수는 소자의 고집적화에 의해 증가하는 경향이 있다. 또, 반도체 소자로부터의 발열량도 중대하는 경향이 있다 그래서, 반도체용 패키지에 대해서는 입출력 신호 수의 증가로 대응을 도모함과 동시에, 방열성을 높이는 것이 크게 요구되고 있다.
이 때문에, QFP(Quad Flat Package) 등에 비해 다단자화에 용이하게 대응가능 함과 동시에, 방열성이 우수한 세라믹스제 PGA(Pin Grid Array)패키지나 BGA(Ball Grid Array)패키지가 주목되고 있다. 이와같이 세라믹스제 PGA 패키지나 BGA 패키지 등을 이용함으로써, 반도체 소자의 다단자화나 발열량의 증대 등에는 대응할 수 있다.
그러나, 최근의 반도체 소자에서는 동작 속도의 고속화를 도모하기 위해, 동작 주파수를 고주파화하는 경향이 강하다. 종래 구조의 세라믹스제 PGA 패키지나 BGA패키지에서는 MHZ 영역 정도까지의 고주파 신호에 대해서는 대응할 수 있지만, GHz를 초과한 고주파 신호이면 이하에 도시하는 바와 같은 문제가 발생하는 것이 염려되고 있다.
즉, 종래 구조의 PGA 패키지나 BGA 패키지 등에서는 패키지 내의 신호선의 배치 위치 등에 의해 전송 특성에 오차가 있다. 이 전송 특성의 오차는 신호선의 전송 특성이 부분적으로 저하하는 것을 의미하고 있다. 이 전송 특성의 부분적인 저하에 의해 종래 구조의 PGA 패키지나 BGA 패키지 등은 반도체 소자에 오동작이 발생시키기 쉽다라는 문제를 갖고 있다.
한편, 최근의 반도체 소자는 ASIC에서 볼 수 있는 바와 같이 설계의 자유도를 높이는 방향으로 추진되고 있다. 이 때문에, 이미 패키지 측에서 각 신호선의 신호 통과 특성을 정하는 것이 곤란하게 된다. 따라서, 대다수의 신호선의 고주파 전송 특성을 향상시키는 것이 요구되고 있다.
상술한 바와 같이, 최근의 반도체 소자의 고집적화나 고속 동작화 등에 수반하여 반도체용 패키지에 대한 요구 특성은 입출력 수의 증가에의 대응, 고방열성화, 고주파수 신호의 전송 특성의 향상 및 오차 방지 또는 그것에 따른 오동작의 방지 등 점점 엄격해지고 있다.
예를 들면, 입출력 신호 수의 증가나 고방열성화에 대해서는 세라믹스제 PGA 패키지나 BGA 패키지가 유효하다. 그러나 GHz를 초과한 고주파 신호의 전송 특성에 대해서는 신호선의 위치 등에 오차가 존재하고 있기 때문에, 이 고주파 신호의 전송 특성의 오차를 방지하는 것, 또는 그것에 따른 오동작 등을 방지하는 것이 요구되고 있다.
본 발명은 이와 같은 과제에 대처하기 위한 것으로, 반도체 소자의 고집적화나 고속 동작화 등에 대해 실용적으로 대응가능하게 한 반도체용 패키지를 제공하는 것을 목적으로 하고, 구체적으로 반도체 소자의 고집적화에 따른 입출력 신호수의 증가 및 반도체 소자로부터의 발열량의 증대에 대응시킨 후, 반도체 소자의 고속 동작화에 따른 GHz를 초과한 고주파 신호의 전송 특성을 향상시킴과 동시에, 그 오차를 저감한 반도체용 패키지를 제공하는 것을 목적으로 하고 있다.
본 발명의 반도체용 패키지는 제공하는 것을 목적으로 하고 있다.
본 발명의 반도체용 패키지는 청구항 1에 기재한 바와 같이 반도체 소자의 탑재면과 단자 형성면을 갖고, 반도체 소자와 전기적으로 접속되는 내부 배선층을 갖는 세라믹스 다층 기판과, 상기 내부 배선층과 전기적으로 접속됨과 동시에, 상기 세라믹스 다층 기판의 단자 형성면에 설치되어, 신호단자, 그라운드 단자 및 전원 단자를 갖는 입출력 단자군을 구비하고, 상기 신호 단자 중 주된 신호 단자는 적어도 1개의 상기 그라운드 단자 또는 전원 단자와 인접하여 배열되어 있는 것을 특징으로 하고 있다.
또, 본 발명의 반도체용 패키지는 청구한 6에 기재한 바와 같이 반도체 소자의 탑재면과 단자 형성면을 갖는 세라믹스 다층 기판과, 상기 세라믹스 다층 기판의 내부에 설치된 신호 배선층, 그라운드 배선층 및 전원 배선층을 갖고, 상기 그라운드 배선층 및 전원 배선층 중 적어도 한쪽이 상기 세라믹스 다층 기판 내에 평면 형태로 형성되어 있는 내부 배선층과, 상기 그라운드 배선층과 전기적으로 접속되어 상기 세라믹스 다층 기판의 단자 형성면에 설치된 그라운드 단자와, 상기 전원 배선층과 전기적으로 접속되어 상기 세라믹스 다층 기판의 단자 형성면에 설치된 전원 단자와, 상기 신호 배선층과 전기적으로 접속되어 상기 세라믹스 다층 기판의 단자 형성면에 설치된 신호 단자를 구비하고, 상기 신호 단자 중 주된 신호 단자는 적어도 1개의 상기 그라운드 단자 또는 전원 단자와 인접하여 배열되어 있는 것을 특징으로 하고 있다.
GHz를 초과한 고주파 신호의 전송 특성에 영향을 끼치는 요인으로서는 신호 배선의 배선 길이, 도금 배선의 유무, 신호 배선과 그라운드 배선 및 전원 배선의 기준 전위 배선과의 전자적 결합 등이 고려된다. 이들 중, 신호 배선과 기준 전위배선과의 전자적 결합의 비율이 고주파 신호의 전송 특성에 큰 영향을 끼친다. 특히, 세라믹스제 PGA 패키지나 BGA 패키지에서는 내부 배선층을 갖는 세라믹스 다층 기판을 이용하기 때문에, 기준 전위 배선에 흐르는 리턴 전류의 경로가 고주파신호의 전송 특성에 큰 영향을 끼친다. 이 리턴 전류의 경로가 고주파 신호의 전송 특성에 큰 영향을 끼친다. 이 리턴 전류의 경로 길이의 오차를 억제함과 동시에, 각 신호 배선과 기준 전위 배선과의 전자적 결합의 차를 매우 적게 함으로써, GHz를 초과한 고주파 신호의 전송 특성을 향상시킬 수 있고, 또한 그 오차를 적게할 수 있다. 본 발명은 이와 같은 식견에 기초하여 이루어진 것이다.
본 발명의 반도체용 패키지에서, 주된 신호 단자는 적어도 1개의 그라운드 단자 또는 전원 단자와 인접하여 배열되어 있다. 구체적으로는, 50%이상의 신호 단자를 적어도 1개의 그라운드 단자 또는 전원 단자와 인접하여 배열하고 있다. 따라서, 주된 신호 단자에 기초한 리턴 전류의 경로 길이를 적게 할 수 있음과 동시에, 그 오차를 대폭 저감할 수 있다. 또, 주된 신호 단자와 그라운드 단자 또는 전원 단자와의 전자적 결합 조건을 대략 일정하게 할 수 있다. 이것에 의해, 신호배선의 고주파 전송 특성을 향상시킴과 동시에, 그 오차를 저감시키는 것이 가능하게 된다. 따라서, 본 발명의 반도체용 패키지에는 각종 설계의 반도체 소자를 자유롭게 탑재할 수 있고, 그것에 탑재한 반도체 소자의 오동작 등을 방지하는 것이 가능하게 된다.
이하, 본 발명을 실시하기 위한 형태에 대해 설명한다.
제1도는 본 발명의 반도체용 패키지를 PGA용 패키지에 적용한 한 실시 형태의 구성을 도시하는 단면도이다. 이 PGA용 패키지는 표면 실장형 PGA 및 삽입 실장형 PGA 중 어느 것에도 적용가능하다.
제1도에 도시하는 반도체용 패키지(1)은 상면(2a)가 CMOS 게이트 어레이나 ECL 게이트 어레이 등의 반도체 소자의 탑재면이 되고, 또한 이 소자 탑재면과 반대측인 면, 즉 하부면(2b)가 단자 형성면이 된 질화 알루미늄 다층 기판(2)와, 이 질화 알루미늄 다층 기판(2)의 단자 형성면(2b)에 접합된 입출력 핀 군(3 : 입출력 핀(4)로 주로 구성되어 있다.
질화 알루미늄 다층 기판(2)는 5층의 질화 알루미늄층(2c, 2d, 2e, 2f, 2g) 를 다 층 일체화함으로써 구성한 다층 배선 기판이다. 각 질화 알루미늄층 상에는 소정의 배선 패턴을 갖고, 후에 상술하는 내부 배선층(5)가 설치되어 있다. 이와 같은 질화 알루미늄 다층 기판(2)는, 예를 들면 기판 자체(각 질화 알루미늄층)과 내부 배선층 등으로 이루어지는 도전성 물질을 동시 소성함으로써 제작된다.
또,상술한 입출력 핀군(3)은 질화 알루미늄 다층 기판(2)의 하부면(단자 형성면 : 2b) 에, 예를 들면 격자 형태로 규칙적으로 배열되어 있다. 입출력 핀군(3)은 질화 알루미늄 다층 기판(2)의 내부에 설치된 내부 배선층(5)와 각각 전기적으로 접속되어 있다.
다음에, 상기 질화 알루미늄 다층 기판(2)의 내부에 설치된 내부 배선층(5)의 구성과, 이 내부 배선층(5)와 입출력 핀군(3)과의 관계에 대해 상술한다. 또, 이하에 설명하는 내부 배선층(5)와 입출력 핀군(3)과의 관계는 제1도에 도시된 내부 배선층(5)의 일부에 관계하는 것으로, 입출력 핀군(3)전부가 제1도의 관계를 만족하는 것은 아니다.
최상층인 제1 질화 알루미늄층(2c)상에는 칩 탑재부(6)과 표면 배선층(7)이, 예를 들면 내부 배선층(5)와 마찬가지로 동시 소성에 의해 형성되어 있다. 또 제2질화 알루미늄층(2d)상에는 신호선의 일부를 끌어들이기 소정의 배선 패턴을 갖는 제1 신호 배선층(8)이 설치되어 있다.
제1 신호 배선층(8)의 한단은 도전성 물질이 충전된 비아 홀(8a)에 의해 표면 배선층(7)과 전기적으로 접속되어 있다. 제1 신호 배선층(8)의 다른 단은 질화 알루미늄 다층 기판(2)의 하부면(2b)까지 연장하여 설치된 마찬가지인 비아 홀(8b)와 전기적으로 접속되어 있다. 비아 홀(8b)는 입출력 핀군(3)중 최외주에 위치하는 입출력 핀(4a)와 전기적으로 접속되어 있다. 즉, 이 입출력 핀(4a)는 신호 핀(신호 단자)이 된다.
제3 질화 알루미늄층(2e)상에는 그라운드 배선층(9)가 설치되어 있다. 이 그라운드 배선층(9)는 제3 질화 알루미늄층(2e)상에 평면 형태(헤더 형태)로 형성되어 있다. 그라운드 배선층(9)의 한단은 도시를 생략한 비아 홀에 의해 표면 배선층(7)과 전기적으로 접속되어 있다. 그라운드 배선층(9)의 다른 단은 질화 알루미늄 다층 기판(2)의 하부면(2b)까지 연장되어 실치된 비아 홀(9a)와 전기적으로 접속되어 있다. 비아 홀(9a) 는 상술한 신호 핀으로 이루어지는 입출력 핀(4a)근처에 배열된 입출력 핀(4b)와 전기적으로 접속되어 있다. 즉, 이 입출력 핀(4b) 는 그라운드 핀(그라운드 단자)가 된다.
또, 제4 질화 알루미늄층(2f) 상에는 다른 신호선을 끌어들이기 위한 소정의 배선 패턴을 갖는 제2 신호 배선층(10)이 설치되어 있다. 제2 신호 배선층(10)의 한 단은 도시를 생략한 비아 홀에 의해 표면 배선층(7)과 전기적으로 접속되어 있다. 제2 신호 배선층(10)의 다른 단은 질화 알루미늄 다층 기판(2)의 하부며(2b)까지 연장되어 설치된 비아 홀(10a)와 전기적으로 접속되어 있다. 비아 홀(10a)는 상기한 그라운드 핀으로 이루어지는 입출력 핀(4b)근처에 배열된 입출력 핀(4c)와 전기적으로 접속되어 있다. 즉, 이 입출력 핀(4c)는 신호 핀(신호 단자)이 된다.
제5 질화 알루미늄층(2g)상에는 전원 배선층(11)이 설치되어 있다. 이 전원 배선층(10)은 제5 질화 알루미늄층(2g)상에 평면 형태(헤더 형태)로 형성되어 있다. 전원 배선층(10)의 한단은 도시를 생략한 비아 홀에 의해 표면 배선층(7)과 전기적으로 접속되어 있다. 전원층(11)의 다른 단은 질화 알루미늄 다층 기판(2)의 하부면(2b)까지 연장되어 설치된 비아 홀 (11a)와 전기적으로 접속되어 있다. 비아 홀(11a)는 상기한 신호 핀으로 이루어지는 입출력 핀(4c)근처에 배열된 입출력 핀(4d)와 전기적으로 접속되어 있다. 비아 홀(11a)는 상기한 신호 핀으로 이루어지는 입출력 핀(4c)근처에 배열된 입출력 핀(4d) 와 전기적으로 접속되어 있다. 즉, 이 입출력 핀(4d)는 전원 핀(전원 단자)이 된다.
상술한 신호 배선층(8,10), 그라운드 배선층(9), 전원 배선층(11) 및 그것에 전기적으로 접속된 각 비아 홀에 의해 질화 알루미늄 다층 기판(2)의 내부 배선층(5)가 구성되어 있다.
그리고, 이들 내부 배선층(5)의 형성 위치나 처리를 적절하게 선택함으로써 제1도에 도시되는 입출력 핀군(3)은신호 핀(4a, 4c)에 인접하여 기준 전위의 그라운드핀(4b)또는 전원 핀(4d)가 위치하도록 배열되어 있다. 또, 신호 배선층(8, 10)과 그라운드 배선층(9) 및 전원 배선층(11)은 상술한 바와 같이 질화 알루미늄 다층 기판(2)의 적층 방향에 대해 번갈아 배치되어 있다. 다시 말하면, 각 신호 핀(4a, 4c)에 접속된 시호 배선층(8,10)은 그라운드 배선층(9)나 전원 배선층(11)과 각각 인접 배치되어 있다.
제1도를 참조하여 설명한 입출력 핀(4a, 4b, 4c, 4d)는 입출력 핀군(3)의 일부이고, 입출력 핀군(3)의 전체 배열의 한 예를 제2도에 도시한다. 제2도에 도시하는 바와 같이, 입출력 핀군(3)은 격자 형태로 규칙적으로 배열되어 있다. 신호 핀 S는 적어도 1개의 그라운드 핀 G 또는 전원 핀 P 라 인접하도록 배열되어 있다. 즉, 전체 신호 핀 S의 배열상의 4개소의 인접위치 중 적어도 1개소에는 그라운드 핀 G 또는 전원 핀 P가 배치되어 있다. 다른 인접 위치는 그라운드 핀 G나 전원 핀 P가 반드시 배치되어 있어야만 하는 것은 아니고, 제2도에 도시한 바와 같이 다른 신호 핀 S가 배치되어도 좋다.
상술한 바와 같이, 이 실시 형태의 반도체용 패키지(1)에서는 전체 신호 핀 S 중적어도 1개소의 인접 위치에 그라운드 핀 G 또는 전원 핀 P가 위치하도록 입출력 핀군(3)을 배열하고 있다. 이 때문에, 전체 신호 핀 S는 반드시 1개의 그라운드 핀 G 또는 전원 핀 P 와 인접하여 있다. 이와 같은 핀 배열을 적용함으로써, 리턴 전류의 경로 길이를 단축할 수 있음과 동시에, 리턴 전류의 경로 길이의 오차를 적게 할 수 있다.
제3도는 제1도에 도시한 반도체용 패키지(1)중 표면 배선층(7) 및 제1 신호 배선층(8)의 일부와 그라운드 배선층(9)를 도시하는 주요부 부분 사시도이다. 여기에서, 신호 배선층(8)에 신호 전류가 흐른 경우, 인접하는 그라운드 배선층(9)에 리턴 전류가 흐른다. 이 리턴 전류의 경로 길이는 고주파 신호의 전송 특성에 큰 영향을 끼친다. 즉, 리턴 전류의 경로가 길게 되면, 고주파 신호의 전송 특성이 저하한다.
여기에서, 리턴 전류의 경로에는 그라운드 핀( 4b)나 전원 핀(4d)의 형성 위치가 크게 영향을 끼친다. 제3도에 도시하는 바와 같이, 신호 핀(4a)의 인접한 위치에는 그라운드 핀(4b)가 존재하고 있다. 신호 핀(4a)에 접속된 신호 배선층(8)에 신호전류가 흐른 경우, 신호 핀(4a)에 인접한 그라운드 핀(4b)의 형성 위치에 기초하여 리턴 전류(제3도 중 화살표로 표시함)가 흐른다. 즉, 그라운드 배선층(9)에 흐르는 리턴 전류의 경로 길이를 짧게 할 수 있다. 이것은 신호 핀(4a)가 전원 핀(4d)와 인접하는 경우도 마찬가지이다.
그리고, 제2도에 도시한 바와 같이, 전체 신호 핀 S는 반드시 1개의 그라운드 핀 G 또는 전원 핀 P 와 인접하고 있기 때문에, 전체 신호 배선에 기초한 리턴 전류의 경로 길이를 짧게 할 수 있다. 이와 같이 해서, 리턴 전류의 경로 길이를 단축 할수 있음과 동시에, 리턴 전류의 경로 길이의 오차를 작게 할 수 있다. 따라서, 전체 신호 배선의 고주파 전송 특성을 향상시킬 수 있다. 또, 고주파 전송 특성의 오차를 억제하는 것이 가능하게 된다.
한편, 제4도에 도시하는 바와 같이 신호 핀(4a)의 인접한 위치에 그라운드 핀이나 전원 핀이 존재하지 않는 경우에는 리턴 전류의 경로 길이(제4도 중 화살표로 표시함)는 길게 된다. 또, 신호 핀과 그랑누드 핀이나 전원 핀과의 거리의 오차에 따라 각 신호 배선에서 리턴 전류의 경로 길이가 다르게 된다.보 발명은 이와 같은 리턴 전류으 경로 길이의 오차에 기인하는 고주파 전송 특성의 저하를 억제한 것이다. 이상의 설명으로부터, 신호 핀과 그라운드 핀이나 전원 핀과의 위치 관계가 고주파 전송 특성에 큰 영햐을 미치는 것이 명백하다.
이 실시 형태의 반도체용 패키지(1)에서는 또 신호 배선층(8, 10)과 그라운드 배선층(9) 및 전원 배선층(99)을 번가라 배치하고 있다. 따라서, 신호 배선층(8, 10)과 명면 형태의 그라운드 배선층(11)을 번갈아 배치하고 있다. 따라서, 신호 배선츠(8,10)과 평면 형태의 그라운드 배선층(9) 및 전원 배선층(11)과의 전자적 결합 조건을 대략 일정하게 할 수 있다. 이것은 신호 배선층(8, 10)의 임피던스 제어에 크게 공헌한다. 즉, 각 신호 배선층(8, 10)의 임피던스를 대략 일정하게 함으로써, 고주파 신호의 전송 특성의 안정화를 도모할 수 있다. 평면 형태의 그라운드 배선층(9) 및 전원 배선층(11)은 리턴 전류의 경로 단축에도 효과를 발휘한다.
상술한 바와 같이, 이 실시 형태의 반도체용 패키지(1)에서는 전체 신호 배선(8,10)의 임피던스를 제어하고 있다. 이것에 의해, 전체 신호 배선의 고주파 전송 특성을 향상시키는 것이 가능하게 된다. 이것은 각종 설계의 반도체 소자를 자유롭게 탑재할 수 있는 것을 의미한다.
즉, 최근의 반도체 소자는 ASIC에서 관찰한 바와 같이 설계의 자유도를 높이는 방향으로 추진되고 있다. 이 때문에, 미리 패키지측에 각 신호선의 신호 통과 특성을 정하는 것이 곤란하게 된다. 이와 같은 현상에 대해 전체 신호 배선의 고주파 전송 특성을 높임으로써, 이와 같은 반도체 소자를 탑재한 경우에서도 오동작 등을 발생시키지 않고 양호하게 동작시키는 것이 가능하게 된다.
제5도는 제2도에 도시한 입출력 핀군(3)을 갖는 반도체용 패키지(1)에서, 내부 배선층(5) 중의 신호 배선(8, 10, 4a, 4c)의 전송 특성(S21파라메터)을 0.1 GHz 에서 10.1 GHz까지의 대역 폭을 갖는 네트워크 아날라이저(HP8510C : 휴렛팩커드사제)를 사용하여 실제로 측정한 결과이다. 제5도는 사용 주파수와 전송 특성(전송 손실)과의 관계를 도시하고 있다.
구체적인 측정 방법은 이하에 도시하는 바와 같다. 먼저, 신호 배선 중에서 인접한 2개를 임의로 선택하고, 이들 선택한 2개의 신호 배선을 표면 배선층(7) 측에서 단락했다. 한편, 신호 배선의 신호 핀 S로부터 입력하고, 그 신호 배선층을 통해 단락시킨 표면 배선층(7)에서 다른 신호 배선층에 경유하고, 다른 쪽의 신호 핀S로부터 출력을 갖는다. 또, 이 때 그라운드 배선층(9) 및 전원 배선층(11)은 전부 단락시켰다.
한편, 본 발명과의 비교로서, 종래 구조의 반도체용 패키지를 제작했다. 즉, 질화 알루미늄 다층 기판의 하면 중심 부근에 모아 전원 핀 및 그라운트 핀을 배치 하고, 그 주위에 신호 핀을 배치했다. 이 입출력 핀군의 배열 이외는 상기 실시 형태의 반도체용 패키지와 동일 재질로 마찬가지 구조의 패키지를 제작했다. 이 비교 예의 반도체용 패키지를 이용하여 실시 형태와 마찬가지로 신호선의 전송 특성(S21파라메터)를 측정했다. 측정용 신호 배선(신호 핀)은 주위의 인접 위치에 전부 다른 신호 핀이 배치된 것을 선택했다. 이 측정 결과를 제6도에 사용 주파수와 전송 특성(전송 손실)과의 관계로서 표시한다.
제5도로부터 명백해진 바와 같이 상기 실시 형태에 의한 반도체 패키지(1)에서 는 측정한 주파수 전역에 걸쳐 전송 손실이 작고, GHz역의 고주파 신호에 대해서도 우수한 전송 특성이 얻어지는 것을 알 수 있다. 또, 다른 신호 배선에 대해서도 마찬가지로 전송 특성을 측정한 경우, 전체 신호 배선에서 마찬가지인 양호한 결과가 얻어졌다.. 이것에 의해, 고주파 신호의 전송 특성의 오차가 작은 것이 확인되었다.
한편 제6도로부터 명백해진 바와 같이, 종래 구조의 반도체용 패키지는 측정 주파수가 고주파수가 되는 만큼 전송 손실이 증대하고, 고주파 신호의 전송 특성이 열화했다. 또, 종래 구조의 반도체용 패키지에서도,일부의 신호 배선은 본 발명의 실시 형태와 마찬가지인 결과를 얻었지만, 많은 경우는 제6도에 도시한 바와 같은 특성을 표시하고, 신호 배선의 위치에 의해 전송 특성을 오차가 큰 것이 확인되었다.
또, 상술한 실시 형태의 반도체용 패키지(1)에서는 다층 배선 기판으로서 열전도성이 우수한 질화 알루미늄 다층 기판(2)를 사용하고 있다. 이것에 의해, 패키지로서의 고방열성화를 실현하고 있다. 이점에서도 오동작 등의 방지나 반도체 소자의 고속 동작화로의 대응이 도모되고 있다. 또, 패키지의 소형화를 도모한 것에서, 입출력 핀의 증대에 대응할 수 있다.
또, 본 발명의 반도체용 패키지에서의 세라믹스 다층 기판은 질화 알루미늄 다층 기판에 한정되는 것은 아니고, 산화 알루미늄 다층 기판이나 질화 규소 다층 기판 등을 이용하는 것도 가능하다. 단, 상기한 바와 같은 방열성의 점에서 질화 알루미늄 다층 기판을 이용하는 것이 바람직하다. 상술한 실시 형태의 반도체용 패키지(1)에서는 고집적화나 고속 동작화된 반도체 소자, 구체적으로는 CPU 소자 등의 탑재용으로서 적절하다.
상술한 실시 형태의 반도체용 패키지(1)에서는 전체 신호 핀 S가 반드시 1개의 그라운드 핀 G 또는 전원 핀 P 와 인접하도록 입출력 핀군(3)을 배열했다. 본 발명은 이것에 한정되는 것은 아니고, 적어도 50% 이상의 신호 핀 S가 적어도 1개의 그라운드 핀 G 또는 전원 핀 P 와 인접하도록 배열하면, 반도체 소자 탑재시의 설계의 자유도를 충분히 유지할 수 있다.
예를 들면, 16비트의 CPU인 경우, 적어도 16개의 신호선에 양호한 고주파 전송특성이 요구되다. 마찬가지로, 32비트의 CPU 인 경우에는 적어도 32개, 64비트의 CPU인 경우에는 적어도 64개의 신호선에 양호한 고주파 전송 특성이 요구된다. 따라서, 50% 이상의 신호 핀 S가 적어도 1개의 그라운드 핀 G 또는 전원핀 P 와 인접하도록 배열되면, 상술한 바와 같은 각종 CPU에 대해 충분히 대응할 수 있다.
이와같이 전체 신호 핀 S를 반드시 그라운드 핀 G또는 전원 핀 P 와 인접시켜야만 하는 것은 아니다. 입출력 핀의 배열의 자유도를 높이고자 하는 경우에는 50 ~ 80 % 의 신호 핀 S를 1개의 그라운드 핀 G 또는 전원 핀 P와 인접하도록 배열하는 것이 바람직하다. 이와 같은 경우에서도, 상술한 실시 형태와 거의 마찬가지인 효과가 얻어지고, 그것에서 입출력 핀의 배열의 자유도를 높일 수 있다.
본 발명의 반도체용 패키지에서의 입출력 핀군(3)의 배열은 제2도에 도시한 바와 같이 신호 핀 S에 인접한 적어도 1개소에 그라운드 핀 G 또는 전원 핀 P 가 위치하도록 배열하면 좋다. 또, 예를 들면 제7도에 도시하는 바와 같이 전체 신호핀 S의 배열 상의 4개소의 인접 위치에, 전체 그라운드 핀 G 또는 전원 핀 P를 배치하도록 배열해도 좋다. 이 경우, 보다 한층 고주파 전송 특성의 향상을 꾀할 수 있으며, 그 오차를 더욱 적게 할 수 있다.
상술한 실시 형태의 반도체용 패키지(1)은, 예를 들면 제8도에 도시하는 바와 같이 반도체 소자(21)이 탑재되어 패키지 부품(반도체 부품)으로서 사용된다. 즉, 반도체 소자(21)은 질화 알루미늄 다층 기판(2)의 칩 탑재부(6)에 접합되어 있다. 반도체 소자(21)은 본딩 와이어(22)를 통해 표면 배선층(7)과 전기적으로 접속되어 있다.
또, 반도체 소자(21)은, 예를 들면 질화 알루미늄 소결체(燒結體) 로 이루어지는 밀봉 부재(23)으로 덮힘으로써 기밀 밀봉되어 있다. 질화 알루미늄제 밀보 부재(23)은 글자 형태 단면의 블록(凸) 형태 외연부의 단면이 질화 알루미늄 다층 기판(2)의 반도체 소자 탑재면에 당접되고, 또한 오목(凹) 형태부 내에 반도체 소자(21)이 수용되도록 접합되어 있다. 질화 알루미늄 다층 기판(2)와 질화 알루미늄제 밀봉부재(23)과의 접합은 pb-Sn 땜납, Au-Sn 땜납, 글라스 등으로 행해진다.
상술한 실시 형태는 본 발명의 반도체용 패키지를 입출력 단자로서 입출력 핀 을 이용한 PGA용 패키지에적용한 예이지만, 다른 입출력 단자를 갖는 반도체용 패키지, 예를 들면 입출력 범프를 입출력 단자로서 갖는 BGA용 패키지에 적용하는 것도 가능하다.
제9도는 본 발명의 반도체용 패키지를 BGA용 패키지에 적용한 실시 형태의 구성을 도시하는 단면도이다. 제9도에 도시하는 BGA용 패키지(31)은 질화 알루미늄 다층 기판(2)의 단자 형성면(2b)에 배열된 범프 단자군(32 : 범프 단자(33))를 갖고 있다. 범프 단자(33)은 땜납 홀을 단자 형성면(2b)에 접합함으로써 형성한 것이다.
그이외의 구성은 제1도에 도시한 PGA용 패키지(1)과 동일 구성을 갖고 있다.
범프 단자(33a, 33c)는 신호 단자이다. 또, 범프 단자(33b)는 그라운드 단자, 범프 단자(33d)는 그라운드 단자이다. 이와 같이 범프 단자(33)을 배열한 BGA용 패키지(31)에서도 전술한 PGA용 패키지(1)과 마찬가지로 신호 배선의 고주파 전송 특성을 향상시킬 수 있다. 그리고, 이와 같은 반도체 소자를 탑재한 경우에서도 오동작 등을 생성시키지 않고, 양호하게 동작시키는 것이 가능하게 된다.
상기한 각 실시 형태에서는 반도체 소자를 질화 알루미늄 다층 기판(2)의 일주면 상에 탑재하는 예에 대해 설명했지만, 본 발명은 이것에 한정되는 것은 아니고, 캐비티를 갖는 반도체용 패키지에 본 발명을 적용하는 것도 가능하다.
또, 실개평 7-27164호 공보에는 플랫 패키지에서 신호선으로서의 리드와 그라운드선 또는 전원선으로서의 리드를 번갈아 배열한 반도체 장치가 기재되어 있다. 이것은 QFP와 같은 리드 프레임을 이용한 패키지에 관한 것으로, 본 발명에 의한 세라믹스 다층 기판을 이용한 PGA나 BGA용 반도체용 패키지와는 명백하게 구성이 다르다. 또, 본 발명은 세라믹스 다층기판을 이용한 반도체용 패키지에 특유한 리턴 전류에 관한 문제점을 해결한 것으로, 이 점에서도 본 발명과 상기 공보에 기재되어 있는 반도체 장치와는 다른 것이다.
이것에 추가하여, 본 발명이 대상으로 하는 PGA나 BGA용의 반도체용 패키지 에서도 원래 입출력 단자의 30 ~ 40 % 가 그라운드 단자나 전원 단자이기 때문에, 특히 그라운드 단자나 전원 단자의 개수를 증가시키지 않고, 상술한 바와 같은 단자 배열이 실현가능하다. 한편, QFP의 경우에는 그라운드용 리드나 전원용 리드를 증가할 필요가 있고, 그 만큼 신호 배선용 리드 수가 감소한다. 이것은 반도체 소자의 입출력 신호선의 증가에 역행하는 것이다.
또, QFP의 경우에는 리드와 반도체 소자를 직접 전기적으로 접속할 필요가 있기 때문에, 리드의 배열이 반도체 소자측의 전극 위치를 제한하게 된다. 이것에 대해, 본 발명에서는 내부 배선층에 자유롭게 신호 배선 등을 끌어들일 수 있기 때문에, 특히 반도체 소자측의 전극 위치가 제한되는 것은 아니다. 따라서, 각종 반도체 소자를 자유롭게 탑재할 수 있다. 이점도 큰 차이이다.
이상 설명한 바와 같이 본 발명의 반도체용 패키지에 의하면, GHz를 초과한 고주파 신호의 우수한 전송 특성이 얻어짐과 동시에, 그 오차를 저감할 수 있다. 따라서, 예를 들면, 고속 동작화된 각종 설계의 반도체 소자를, 오동작을 억제함으로써 자유롭게 탑재할 수 있다. 이것에 의해, 반도체 소자의 고집적화나 고속 동작화에 실용적으로 대응가능한 반도체용 패키지를 제공하는 것이 가능하게 된다.

Claims (6)

  1. 반도체 소자의 탑재면과 단자 형성면을 갖고, 반도체 소자와 전기적으로 접속 되는 내부 배선층을 갖는 세라믹스 다층 기판 ; 및 상기 내부 배선층과 전기적으로 접속됨과 동시에, 상기 세라믹스 다층 기판의 단자 형성면에 설치되고, 신호 단자, 그라운드 단자 및 전원 단자를 갖는 입출력 단자군 을 구비하고, 상기 신호 단자 중 주된 신호 단자는 적어도 1개의 상기 그라운드 단자 또는 전원 단자와 인접하여 배열되어 있는 것을 특징으로 하는 반도체용 패키지.
  2. 제1항에 있어서, 상기 신호 단자는 그 50 % 이상이 적어도 1개의 상기 그라운드 단자 또는 전원 단자와 인접하여 배열되어 있는 것을 특징으로 하는 반도체용 패키지.
  3. 제1항에 있어서, 상기 신호 단자는 그 전부가 적어도 1개의 상기 그라운드 단자 또는 전원 단자와 인접하여 배열되어 있는 것을 특징으로 하는 반도체용 패키지.
  4. 제1항에 있어서, 상기 내부 배선층은 신호 배선층, 그라운드 배선층 및 전원 배선층을 갖고, 상기 신호배선층과 상기 그라운드 배선층 및 전원 배선층 중 적어도 한쪽이 상기 세라믹스 다층 기판의 적층 방향에 대해 번갈아 배치되어 있는 것을 특징으로 하는 반도체용 패키지.
  5. 제1항에 있어서, 상기 입출력 단자군은 핀 단자 또는 범프 단자를 갖는 것을 특징으로 하는 반도체용 패키지.
  6. 반도체 소자의 탑재면과 단자 형성면을 갖는 세라믹스 다층 기판; 상기 세라믹스 다층 기판 내부에 설치된 신호 배선층, 그라운드 배선층 및 전원 배선층을 갖고, 상기 그라운드 배선층 및 전원 배선층 중 적어도 한쪽이 상기 세라믹스 다층 기판 내에 평면 형태로 형성되어 있는 내부 배선층 ; 상기 그라운드 배선층과 전기적으로 접속되고, 상기 세라믹스 다층 기판의 단자 형성면에 설치된 그라운드 단자 ; 상기 전원 배선층과 전기적으로 접속되고, 상기 세라믹스 다층 기판의 단자 형성면에 설치된 전원 단자 ; 및 상기 신호 배선층과 전기적으로 접속되고, 상기 세라믹스 다층 기판의 단자 형성면에 설치된 신호 단자를 구비하고, 상기 신호 단자 중 주된 신호 단자는 적어도 1개의 상기 그라운드 단자 또는 전원 단자와 인접하여 배열되어 있는 것을 특징으로 하는 반도체용 패키지.
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