JPH0378290A - 多層配線基板 - Google Patents

多層配線基板

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JPH0378290A
JPH0378290A JP1214542A JP21454289A JPH0378290A JP H0378290 A JPH0378290 A JP H0378290A JP 1214542 A JP1214542 A JP 1214542A JP 21454289 A JP21454289 A JP 21454289A JP H0378290 A JPH0378290 A JP H0378290A
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signal
multilayer wiring
wiring board
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Akio Idei
昭男 出居
Yoshiaki Hotta
堀田　美明
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Hitachi Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、電子機器に用いられる多層配線基板に係り、
特に、給電電圧、ピン数、サイズ等の異なる複数の半導
体等の部品を任意に組合せて、搭載することに好適な多
層配線基板に関する。
［従来の技術］ ＬＳ’Ｉ等の半導体部品の実装に用いられる多層配線基
板は、基板材料としてセラミックを用い、これを多層に
積層すると共に、各層ごとに導体を配置し、さらに、目
的の導体を層間に渡って接続するスルーホールを設けた
構成となっている。そして、一方の主面をＬＳＩチップ
等の部品搭載面とし、他方の面をピン接続面としている
。
多層配線基板に設けられる前記導体層としては、信号を
伝送する信号層と、給電またはインピーダンス整合を行
う電源層とが、主に設けられる。これらの積層構造には
、電源層と信号層とをそれぞれまとめて積層する形式の
構造と、信号層を電源層の間に挾んで積層する形式の構
造等がある。後者の構造は、積層数が多くなるが、イン
ピーダンス整合およびクロストークの低減の面で、優れ
ている。
なお、多層配線基板の構造については、例えば、日経サ
イエンスＶｏ１．１３．Ｎｏ９（１９８３年）第１３頁
〜２５頁、および、ｒ１９ｔｈ　Ｄｅｓｉｇｎ　Ａｕｔ
ｏｍａｔｉｏｎ　ＣｏｎｆｅｒｅｎｃｅＪＰａｐｅｒ　
９．４　ＰＰ９６〜１０３“ＰＰ９９　Ｆｉｇｕｒｅ５
”に記載されている。
この種の多層配線基板は、次のように形成される。まず
、原材料を混合し、シート状に成形して、いわゆるグリ
ーンシートを形成し、これにスルーホール用の孔を打ち
抜く。そして、グリ−シートごとに、所定のパターンを
有する印刷マスクを用いて、電源層、信号層等の導体パ
ターンを印刷し、これを積層して、焼成し、さらに、め
っき等の仕上げを行って形成する。
［発明が解決しようとする課題］ ところで、このような多Ｎ配線基板には、その目的にし
たがって、種々のＬＳＩ等の半導体部品が搭載され、そ
れに伴って、多種類の電圧に対応する多種の電源が必要
となる。そのため、積層される電源層も、それに対応し
て用意される。また、電源層および信号層は、搭載する
ＬＳＩの種類によって、 また、レイアウトによって、種々異なる。例えば、給電
電圧、ピン数、サイズ等が異なる半導体部品を搭載する
場合、また、同一の部品を用いても、部品の配置位置が
異なる場合には、それに伴って、信号層および電源層の
パターンも変わらざるを得ず、そのため、この種の多層
配線基板は、搭載するＬＳＩの種類が異なる場合はもち
ろん、レイアウトが変わるたびに、各層ごとに、電源層
や信号層のパターンを用意しなければならない。
このような多層配線基板は、一般に、多品種少量生産で
あることが多いため、多数の導体パターンを有する印刷
マスクを用意しなければならず、しかも、搭載するＬＳ
Ｉ等の半導体部品の種類が多い基板はど必要なパターン
数が多くなる。そのため、仕様の異なる多層配線基板が
必要となるたびに、新たに導体パターンの設計を行うと
共に、この新たに設計されたパターンを印刷するための
マスクを新たに設けなければならない。このため、多く
の設計工数を要することとなる。
また、導体パターンの変更に伴って、スルーホールの位
置も変更されることとなり、打ち抜きのための工具、検
査治具等も、これにあわせて変更する必要が生じ、製造
工程が煩雑となり、製造工程の簡素化および容易化を困
難にする。
さらに、導体パターンの変更およびスルーホールの位置
の変更に伴って、多層配線基板の入出力ピンの配置も変
更され、場合によっては、当該多層配線基板を実装する
プリント基板の配線パターンについても設計変更する必
要が生じることとなる、という問題もある。
これらは、多層配線基板のコストの低減および納期の短
縮化の障害となる。
しかし、従来、これらの点について配慮した技術はなく
、これは、多層配線基板における解決すべき課題であっ
た。
本発明の目的は、導体パターンの一部を共通化できる構
造として、多層配線基板の設計工数の低減および用意す
べき印刷マスクの枚数を減少でき、しかも、製造の容易
化を図り得る多層配線基板を提供することにある。
［課題を解決するための手段］ 上記目的を達成するため、本発明は、複数層の信号層と
、複数層の電源層と、搭載される部品の電圧の種類に対
応する１層または２層以上の電源整合層と、前記各層を
絶縁する絶縁層とを積層したものを備え、前記電源整合
層を、部品搭載面側に集中して積層することを特徴とす
る。
すなわち、本発明によれば、絶Ｒ層上に信号層となる導
体パターンを設けたものと、絶縁層上に電源層となる導
体パターンを設けたものとを複数枚交互に積層し、この
積層したものの少なくとも一方、の面側に、絶縁層上に
電源整合層となる導体パターンを設けたものを、搭載さ
れる部品の電圧種類に対応して１層または２層以上積層
して構成される多層配線基板が提供される。
また、本発明によれば、複数層の信号層と、複数層の電
源層と、搭載される部品の電圧の種類に対応するＩＮま
たは２層以上の電源整合層と、前記各層を絶縁する絶縁
層とを積層したものを備え。
前記電源整合層を、部品搭載面となる表裏両面側に各々
集中して積層して構成される、両面実装型多層配線基板
が提供される。
この場合、好ましくは、基板側面に、信号層、電源層お
よび電源整合層を外部と接続するコネクタ機構を設け、
基板の表裏両面に半導体チップを搭載する構成とする。
本発明において搭載される半導体部品としては、例えば
、ＬＳＩ等の半導体チップが挙げられる。
本発明の多層配線基板は、例えば、一方の面を部品搭載
面とし、他方の面を入出力ビン接続面として、搭載され
る部品および／または接続される入出力ピンと前記信号
層とを接続するための信号用スルーホールと、搭載され
る部品と前記電源整合層を接続する給電用スルーホール
と、前記電源整合層および／または電源層と前記入出力
ピンを接続するための給電用スルーホールとを設けるこ
とができる。
また、本発明は、該部品搭載面の各チップサイトごとに
、給電用接続端子部および信号用接続端子部を設け、か
つ、前記給電用接続端子部を当該サイトに搭載する半導
体部品の電圧種類に対応する電源整合層に接続するため
の給電用スルーホールと、前記信号用接続端子部を対応
する信号層に接続するための信号用スルーホールとを設
ける構成としてもよい。
一方、両面実装型の多層配線基板は、例えば、搭載され
る部品と前記信号層とを接続するための信号用スルーホ
ールと、搭載される部品と前記電源整合層を接続する給
電用スルーホールと、前記表裏両面にある電源整合層と
電源層を接続するための給電用スルーホールとを設ける
ことができる。
前記した各態様の信号用スルーホールと給電用スルーホ
ールとは、各チップサイトごとに共通の配置パターンと
することができる。
前記したように構成される多層配線基板は、部品搭載面
に半導体チップを搭載し、入出力ピン接続面に入出力ピ
ンを接続して、各々対応するスルーホールと接続するこ
とにより、実装を行う。
本発明は、チップキャリヤに適用することもできる。す
なわち、本発明によれば、一方の面に、搭載されるべき
半導体チップと接続するためのチップ接続端子部を設け
、他方の面に多層配線基板と接続するための基板接続端
子部を設け、かつ、内部に、搭載される半導体チップの
電圧の種類に対応する１層または２層以上の電源整合層
を設け、さらに、前記チップ接続端子部および基板接続
端子部のうち、給電に用いるものを、スルーホールを介
して前記電源整合層の対応する層に各々接続して構成さ
れるチップキャリヤが提供される。
このようなチップキャリヤの搭載に好適な多層配線基板
としては、例えば、絶縁層上に信号層となる導体□パタ
ーンを設けたものと、絶縁層上に電源層となる導体パタ
ーンを設けたものとを複数枚交互に積層すると共に、前
記チップキャリヤの基板接続端子部のうち、信号用に用
いるものを前記信号層と接続するための信号用スルーホ
ールと、前記チップキャリヤの基板接続端子部のうち、
給電に用いるものを電源層に接続するためのスルーホー
ルとを設け、かつ、この積層したものの少なくとも一方
の面を、チップキャリヤ搭載面とし、該搭載面に前記チ
ップキャリヤを搭載する構成とすることができる。
［作用］ 部品搭載面側に、電源整合層を設けたことにより１部品
搭載面側に給電位置の異なる半導体部品を搭載した場合
、または、半導体部品の搭載レイアウトを変更した場合
において、給電位置の不整合を電源整合層で吸収するこ
とで、その他の層は、給電スルーホール位置を全く同じ
にする。
それによって、電源整合層より下の層、すなわち、電源
層もしくはインピーダンス整合層、および、信号層と電
源層の間にある絶縁層についてのスルーホール用孔あけ
位置が、搭載部品の相違、レイアウト変更等に伴う給電
位置変更があっても、それらに影響されずに、全く同一
となるので、多品種の多層配線板において、設計工数、
マスク作成工数、製造工数、検査工数等の低減を図るこ
とができる。
（以下余白） 口実施例］ 以下、本発明の実施例について、図面を参照して説明す
る。
なお、以下の各実施例において、同一構成要素について
は同一符号を付することとして、説明を省略ないし簡略
にする。
第１図は、本発明の多層配線基板の第１実施例の断面図
である。
第１図において、１，２．３は、半導体チップである。
ただし、基板接続面での電源バンプの給電電圧値は、そ
れぞれ異なっている。
４は多層配線基板、５は給電用Ｉ１０ピン、６は信号用
Ｉ１０ピン、７は拡大層、８は電源整合層、９は信号層
、１０は電源層である。電源層１０は、インピーダンス
整合層と電源層を兼ねている。
１１は、半導体チップに接続する信号用スルーホール、
１２、は工／○ビンに接続する信号用スルーホール、１
３は、Ｉ１０ビンに接続する給電用スルーホール、１４
は、半導体チップに接続する給電用スルーホールである
。
本発明による多層配線基板４は、拡大層７、電源整合層
８、信号層９．電源層１０、および、接続するスルーホ
ール１１，１２，１３，１４がら構成されている。
前記拡大層７は、搭載する半導体チップと接続されるバ
ンプ１６とスルーホール１１との整合等を行なうための
配線層である。この拡大層７は省略することもできる。
電源整合層８は、搭載される半導体チップ１〜３の電圧
の種類に対応して設けられる。すなわち、これらの半導
体チップ１〜３について、３種類の電圧が必要であれば
、３層分設ける。従って、この電源整合層８は、搭載す
る半導体部品が異なるもの、レイアウトが異なるものを
開発する場合、それに対応して設計される。
信号層９は、信号の伝送に用いられ、信号用スルーホー
ル１２と、搭載される半導体部品１〜３に接続されるス
ルーホール１１とについて、各々信号を伝送するための
接続を行なう。第１図では、信号層９は、電源／１１０
ごとに１層ずつ設けられているが、２層ずつ設けてもよ
い。この信号層９は、搭載する半導体部品の種類が異な
ったり、レイアウトが異なるごとに、その配線パターン
の設計が行なわれる。
電源層１ｏは、前記信号層９を層間に挾んで設けられ、
電源の供給とインピーダンスの整合を行なう。この電源
層１０は、信号層９に対応して設けられる。なお、この
電源層１０は、給電用スルーホール１３との接続位置お
よびその回避位置。
ならびに、信号用スルーホール１１および１２の回避位
置を固定的に定めておく。従って、各層の電源層１０の
導体パターンは、搭載する半導体部品の種類およびレイ
アウトのいかんにかかわらず、一定のものが複数種用意
されていればよい。
電源層１０の導体パターンは、例えば、第１図Ａ−Ａ線
部分では、第３図に示すように形成されている。同図に
おいて斜線部分は、導体が形成されている部分である。
また、白丸部分は、この導体と接触せずに貫通するスル
ーホールである。
方、黒丸で示す部分は、この導体と接続しているスルー
ホールである。
前記拡大層７、電源整合層８．信号層９および電源層１
０は、いずれも、例えば、グリーンシート上に、予め設
計されたパターンを印刷して、これらを積層し、焼成す
ることにより形成される。
従って、これらの層は、いずれも絶縁層１７によって層
間を絶縁されている。
この際、スルーホール１１〜１４も同時に形成される。
スルーホール１１〜１４は、それが設けられる拡大層７
、信号層９、電源層１０、絶縁層１７および電源整合層
８の各々に、孔を設け、該孔に、例えば、導電性材料を
充填して形成される。
この場合、接続すべき層では、さらに、当該層における
導体パターンとの接続がとられる。
また、スルーホール１１〜１４の端部は、それぞれ信号
用接続端子部または給電用接続端子部（いずれも図示せ
ず）に接続される。なお、各スルーホール１１〜１４の
端部そのものを、対応する前記各接続端子部としてもよ
い。
前記バンプ１６は、これらの接続端子部のうち、スルー
ホール１１および１２の端部に設けられるものに接続さ
れる。
スルーホール１２および１３の端部の接続端子部は、各
々対応する信号用Ｉ１０ピン６と電源用Ｉ１０ピン５に
接続される。
多層配線基板の一生面には、複数の異なる半導体部品１
〜３のチップが搭載され、他の一生面には、Ｉ１０ピン
５および６がロウ材により接続されている。
第１図において、半導体部品に接続する信号用スルーホ
ール１１は、最下層の信号層まで設けられており、信号
用Ｉ１０ピン６に接続する信号用スルーホール１２は、
最上層の信号層まで設けている。また、半導体チップの
電源バンプ１６と接続している給電用スルーホール１４
は、電源整合層８と接続点１５で接続している。給電用
スルーホール１３は、接続点１５′からまつすぐ下に降
りて、電源用Ｉ１０ピン５と接続し、途中で電源層１０
と接続点１５′で接続している。
第１図に示す多層配線基板４は、部品搭載面に異なる種
数の半導体チップ１，２．３が搭載しであるにもかかわ
らず、異なる半導体チップ１，２゜３間の各種電源の給
電バンプの違いを、電源整合層８で吸収し、そこから、
Ｉ１０ピン５，６側に。
チップサイト毎に同じ繰り返しで、電源スルーホール１
３に接続することで、信号配線層９、および、インピー
ダンス整合兼電源層１０は、半導体チップの種類に関係
なく、チップサイト毎に同じパターンの繰り返しができ
る。
また、半導体チップ１．．２．３に接続されている信号
用スルーホール１１は、拡大層７でチップサイト毎に共
通な位置に変更され、最下層の信号層９まで設けられて
いる。すなわち、電源整合層８より下側の電源Ｍ１０、
および、各スルーホール１１〜１３の位置は、チップサ
イト毎に共通になっている。
次に、本発明の第２実施例について説明する。
第２図に示す多層配線基板の断面図は、第１図に示す多
層配線基板と同じ位置の断面図を表わしている。
本実施例は、半導体チップの搭載レイアウトが第１図の
搭載レイアウトとは異なる例である。ここで、第２図の
半導体チップ１，２．３は、第１図の半導体チップｌ、
２．３とそれぞれ同じである。
第２図において、電源整合層８より下側の電源層１０、
および、信号、電源の各スルーホール１１〜１３の位置
は、第１図のそれと全く同一になっている。これは、拡
大層７および電源整合層８で半導体チップ１，２．３の
搭載レイアウトの変更を、すべて拡大層７と電源整合層
８で吸収したために、電ｇＮ１０、および、信号用スル
ーホール１１，１２、電源スルーホール１３の各ノ（タ
ーンは、第１図のそれと全く同じになってｌ、Ｎる。
従って、電源層１０についてのＡ−Ａ線断面は、第３図
に示すものと同じである。
このように、部品搭載面側に、拡大層および電源整合層
を配置することにより、異なる種類の半導体チップを、
何種類かの異なるレイアウト上しこ搭載しても、拡大層
、および、電源整合層の設計のみを行なえば、電源整合
層より下側の電源層は、再設計をする必要性がなくなり
、かつ、どのような半導体チップ搭載レイアウトでも、
それらの間でＩ１０ビンの共通化を行なうことができる
。
この点について、第４〜７図を参照して説明する。
第４図は、電源整合層を有しない従来の多層配線基板４
に、比較のため、第１図に示す実施例と同じ半導体チッ
プ１〜３を搭載したものを示す。
一方、第５図は、同様に従来の多層配線基板４について
、第２図に示す実施例のように、半導体チップ１〜３の
レイアウトを変更したものを示す。
これらの電源層１０についての、Ｂ−Ｂ線断面図および
ｃ−ｃｍ断面図を、第６図および第７図に示す。
これらの図を比較すれば明らかなように、非接触スルー
ホール（白丸）および接続スルーホール（黒丸）の位置
が両者で異なって６＞る。従って、両者は、異なる導体
パターンを設計する必要カスある。この点、前述した本
発明の第１．第２実施例は、第３図に示すように電源層
１０のパターンが全く同一となっている。従って、電源
層は、同一の設計パターンでよい。
前述した各実施例によれば、多品種の多層配線基板にお
ける電源（インピーダンス整合を含む）系について、電
源層と、信号ピンおよび電源ビンとを共通化して、設計
工数を削減すると共に、必要な印刷マスク数を減少でき
て、製造原価の低減が図れる。
また、多層配線基板の電源系の設計が、共通化した電源
層と、各搭載部品に対応する部品搭載層、拡大層および
電源整合層とで行なえ、信号層とは別に設計が可能とな
って、設計工数と製造原価の低減を図ることができる。
一方、信号層の設計は、信号ピンの共通化に伴って固定
化されたスルーホールの位置を考慮して行なえばよい。
従って、電源系と信号系とは、共通化部分を前提として
、各々独立して設計が可能となる。
また、部品搭載面のレイアウトにかかわらず、Ｉ１０ピ
ン側の配列を共通化できる。従って、前記電源層の共通
化と相俟って、スルーホールの位置の一定化ができて、
孔あけ、検査等の工程が簡素化でき、製造コストの低減
が図り得る。
以上述べた設計工数の低減、マスク数の低減等は、多品
種少量生産の場合、製造原価が占める割合が大きいので
、電源整合層の枚数分だけ積層数が増加することによる
コスト増分を吸収して、なお余りある効果がある。
この他、多層配線基板が実装されるプリント基板につい
ても、Ｉ１０ピンに対する配線レイアウトを一定化でき
る利点がある。
次に、本発明を適用した第３実施例について説明する。
第８図に、本発明の第３実施例の構成を示す。
本実施例は、電源整合層をチップキャリヤに設けた例で
ある。
本実施例は、半導体チップ２１，２２．２３を各々チッ
プキャリヤ３１，３２．３３に搭載したものを、多層配
線基板４０上に搭載して構成される。
多層配線基板４０は、信号層９および電源層１０を有し
、かつ、スルーホール１１，１２゜１３および４１を設
け、さらに、Ｉ１０ビン５および６を設けて構成される
。この多層配線基板４０は、第１．第２実施例に示す拡
大層７および電源整合層８を有していないほかは、これ
らの実施例の多層配線基板と同様に構成される。この実
施例でも、チップサイト毎に、同一パターンが繰り返さ
れている。
なお１本実施例では、チップキャリヤ３１〜３３の電源
整合層３５と多層配線基板４０の電源層１０との接続は
、チップキャリヤ３１〜３３内のスルーホール３８と多
層配線基板４０内のスルーホール４１とを給電接続用の
バンプ１９を介して接続することにより行なう構成とな
っている。
この点は、第１図に示す実施例とは異なっている。
前記スルーホール３６，３７．３８の各端部は。
半導体チップ搭載面側では、チップ接続端子部を形成し
、多層配線基板４０に載置される面側では、基板接続端
子部を形成し、これらの端子部に、前記バンプ１８およ
び１９が接続される。
チップキャリヤ３１，３２．３３は、一方の面に半導体
チップ２１〜２３に対応するバンプ１８が接続され、他
方の面に、多層配線基板４０に対応するバンプ１９が接
続される。また、その内部には、拡大層３４と、電源整
合層３５とを有している。
拡大層３４は、バンプ１８と１９との位置のずれを吸収
して、スルーホール３６を介して両者を接続する。
また、電源層３５は、搭載する半導体チップの電圧の種
類に対応した層数分設けられ、前記バンプ１８のうち給
電用のものとスルーホール３７を介して接続され、かつ
、バンプ１９のうち給電用のものとスルーホール３８を
介して接続される。
スルーホール３７は、給電用バンプ１８対応に、また、
スルーホール３８は給電用バンプ１９対応に、各々複数
本設けられる。
本実施例によれば、搭載する半導体チップの種類が異な
る場合でも、また、レイアウトが異なる場合でも、第８
図に示すように、チップキャリヤ３１〜３３の電源整合
層により給電状態の変化に対応できるため、多層配線基
板４０は、電源層１０、スルーホール１１〜１３、およ
び、Ｉ１０ピン５，６を共通化することができる。従っ
て、搭載する半導体チップの異なる多層配線基板４０を
設計する際には、信号層９の設計と、チップキャリヤ３
１〜３３の設計とを別個に行なえて、前述した第１．第
２実施例と同様に、設計工数の削減と、製造の容易化が
図れると共に、マスク数の削減ができて、開発期間の短
縮と共に、製造原価の低減が図れる。
第８図に示す実施例では、チップキャリヤに拡大層３４
を設けているが、省略することも可能である。
次に、本発明を適用した第４実施例について、第９図を
参照して説明する。
本実施例は、両面実装型の多層配線基板の例であって、
基板の２つの主面が半導体部品搭載面となり、いずれか
の側面（第９図では左側面）がコネクタ接合面となるも
のである。
本実施例の多層配線基板６０は、信号層９と電源層１０
とを絶縁１１１７を介して複数層（第９図の例では、信
号層９を４層、電源層１０を３層）積層したものの表裏
両面に、各々電源整合層８１゜８２を絶縁層１７を介し
て複数層積層しである。
また、この多層配線基板６ｏは、半導体チップ５１〜５
６との接続用バンプ１６が両生面に設けられると共に、
信号用のスルーホール１１が信号層９と接続するために
、また、給電用スルーホール１４が電源整合層８１また
は８２と接続するために設けられている。さらに、電源
整合層８１と８２とを接続するスルーホール６１が、多
層配線基板６０内に設けられている。
本実施例における信号および電力の入出力は、コネクタ
７ｏを介して行なう。多層配線基板６０の側面に、電源
整合層８１．８２と、信号層９と、電源層１０とに対応
して１図示しないコネクタ用リードが設けられている。
これに、接続ピンおよび嵌合機構（いずれも図示せず）
が設けられている。このコネクタ７０は、１側面に限ら
ず、２以上の側面に設けてもよい。
本実施例によれば、両面に半導体チップを搭載できるの
で、基板１枚当たりのチップ実装密度を向上させること
ができる。しかも１本実施例は。
搭載する半導体チップの数が多くなることに伴う、必要
な電圧種類の増大に対し、多層配線基板６０の両面にあ
る電源整合層８１．８２を増設することにより対応でき
、内部の電源層１０には影響を与えない。すなわち、導
体パターンの変更、スルーホールの変更等を要せず、種
々の半導体チップを搭載したり、レイアウトの様々な多
層配線基板を、設計工数を削減して実現することができ
る。
この他、製造の容易化、製造コストの低減についても、
前述した他の実施例と同様に効果がある。
なお、本実施例と前述した第８図の実施例を組み合わせ
ることも可能である。この場合は、電源整合層８１およ
び８２は、共に、各チップキャリヤ内に設けられること
になる。
以上の各実施例において、搭載する半導体チップによっ
て使用する電圧の種類が異なる多層配線基板を設計する
場合、電源整合層をそれに合わせて増減変更すればよい
。また、信号層が増加する場合、それに合わせて、イン
ピーダンス整合およびまたは電源として機能する電源層
を増設すればよい。この場合、電源層は、電圧種に対応
するスルーホールとの接続点を決めるのみでよいので、
新たに設計する手間が省ける。
［発明の効果コ 以上説明したように本発明によれば、電源整合層より下
側の電源層は、異なる種類の半導体チップを異なる位置
に搭載しても、それらの間で全く共通なパターンを作成
することができ、かつ、■１０ピン側の共通化を行なう
ことができる。これによって、次のような効果を奏する
ことができる。
すなわち、電源層等の共通化によって、多層配線基板の
設計工数の低減と共に、用意すべき印刷マスクの枚数の
減少を図ることができる。また、４゜ スルーホールの位置も共通化できるため、多品種を生産
する場合でも、製造工程が煩雑化せず、製造が容易とな
る。従って、製品開発期間の短縮と原価の低減が可能と
なる。
【図面の簡単な説明】
第１図は本発明の第１実施例の構成を模式的に示す断面
図、第２図は本発明の第２実施例の構成を模式的に示す
断面図、第３図は第１図および第２図のＡ−Ａ＠断面図
、第４図および第５図は従来の多層配線基板の構成を模
式的に示す断面図、第６図は第５図のＢ−Ｂ線断面図、
第７図は第６図のＣ−Ｃ線断面図、第８図は本発明の第
３実施例の構成を模式的に示す断面図、第９図は本発明
の第４実施例の構成を模式的に示す断面図である。 Ｌ、２．３・・半導体チップ、４・・・多層配線基板、
５・・・電源用■／○ピン、６・・・信号用工／○ピン
、７・・・拡大層、８・・・電源整合層、９・・・信号
層、１−０・・・電源層、１１・・・信号用スルーホー
ル、１２・・・Ｉ１０ピン側信等用スルーホール、１３
・・・給電用スルーホール、１４・・・Ｉ１０ピン側給
電用スルーホール、１５．１５’ 読点。 １５′・・・接

Claims (12)

    【特許請求の範囲】
  1. １．複数層の信号層と、複数層の電源層と、搭載される
    部品の電圧の種類に対応する１層または２層以上の電源
    整合層と、前記各層を絶縁する絶縁層とを積層したもの
    を備え、前記電源整合層は、部品搭載面側に集中して積
    層されることを特徴とする多層配線基板。
  2. ２．絶縁層上に信号層となる導体パターンを設けたもの
    と、絶縁層上に電源層となる導体パターンを設けたもの
    とを複数枚交互に積層し、この積層したものの少なくと
    も一方の面側に、絶縁層上に電源整合層となる導体パタ
    ーンを設けたものを、搭載される部品の電圧種類に対応
    して１層または２層以上積層して構成されることを特徴
    とする多層配線基板。
  3. ３．複数層の信号層と、複数層の電源層と、搭載される
    部品の電圧の種類に対応する１層または２層以上の電源
    整合層と、前記各層を絶縁する絶縁層とを積層したもの
    を備え、前記電源整合層は、部品搭載面となる表裏両面
    側に各々集中して積層されることを特徴とする多層配線
    基板。
  4. ４．一方の面に、搭載されるべき半導体チップと接続す
    るためのチップ接続端子部を設け、他方の面に多層配線
    基板と接続するための基板接続端子部を設け、かつ、内
    部に、搭載される半導体チップの電圧の種類に対応する
    １層または２層以上の電源整合層を設け、さらに、前記
    チップ接続端子部および基板接続端子部のうち、給電に
    用いるものを、スルーホールを介して前記電源整合層の
    対応する層に各々接続して構成されることを特徴とする
    チップキャリヤ。
  5. ５．一方の面を部品搭載面とし、他方の面を入出力ピン
    接続面として、搭載される部品および／または接続され
    る入出力ピンと前記信号層とを接続するための信号用ス
    ルーホールと、搭載される部品と前記電源整合層を接続
    する給電用スルーホールと、前記電源整合層および／ま
    たは電源層と前記入出力ピンを接続するための給電用ス
    ルーホールとを設けた請求項１または２記載の多層配線
    基板。
  6. ６．搭載される部品と前記信号層とを接続するための信
    号用スルーホールと、搭載される部品と前記電源整合層
    を接続する給電用スルーホールと、前記表裏両面にある
    電源整合層と電源層を接続するための給電用スルーホー
    ルとを設けた請求項３記載の多層配線基板。
  7. ７．一方の面を部品搭載面とし、該部品搭載面の各チッ
    プサイトごとに、給電用接続端子部および信号用接続端
    子部を設け、かつ、前記給電用接続端子部を当該サイト
    に搭載する半導体部品の電圧種類に対応する電源整合層
    に接続するための給電用スルーホールと、前記信号用接
    続端子部を対応する信号層に接続するための信号用スル
    ーホールとを設けた請求項１または２記載の多層配線基
    板。
  8. ８．前記信号用スルーホールと給電用スルーホールとを
    、各チップサイトごとに共通の配置パターンとする請求
    項５、６または７記載の多層配線基板。
  9. ９．部品搭載面に半導体チップを搭載し、入出力ピン接
    続面に入出力ピンを接続して、各々対応するスルーホー
    ルと接続して構成される、請求項５記載の多層配線基板
    。
  10. １０．絶縁層上に信号層となる導体パターンを設けたも
    のと、絶縁層上に電源層となる導体パターンを設けたも
    のとを複数枚交互に積層すると共に、前記チップキャリ
    ヤの基板接続端子部のうち、信号用に用いるものを前記
    信号層と接続するための信号用スルーホールと、前記チ
    ップキャリヤの基板接続端子部のうち、給電に用いるも
    のを電源層に接続するためのスルーホールとを設け、か
    つ、この積層したものの少なくとも一方の面を、チップ
    キャリヤ搭載面とし、該搭載面に前記請求項４記載のチ
    ップキャリヤを搭載することを特徴とする多層配線基板
    。
  11. １１．基板側面に、信号層、電源層および電源整合層を
    外部と接続するコネクタ機構を設けた、請求項３または
    ６記載の多層配線基板。
  12. １２．基板側面に、信号層、電源層および電源整合層を
    外部と接続するコネクタ機構を設け、基板の表裏両面に
    半導体チップを搭載した請求項６記載の多層配線基板。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002185141A (ja) * 2000-12-15 2002-06-28 Ibiden Co Ltd 多層プリント配線板

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2675946B1 (fr) * 1991-04-25 1993-08-20 Sorep Procede de montage d'une puce a circuit integre sur un substrat de cablage.
JP2960276B2 (ja) * 1992-07-30 1999-10-06 株式会社東芝 多層配線基板、この基板を用いた半導体装置及び多層配線基板の製造方法
US5382827A (en) * 1992-08-07 1995-01-17 Fujitsu Limited Functional substrates for packaging semiconductor chips
US5475262A (en) * 1992-08-07 1995-12-12 Fujitsu Limited Functional substrates for packaging semiconductor chips
FR2715771B1 (fr) * 1994-02-02 1996-04-26 Matra Marconi Space France Assemblage de microcircuits intégrés de type puce à protubérances.
US5543661A (en) * 1994-05-31 1996-08-06 Sumitomo Metal Ceramics Inc. Semiconductor ceramic package with terminal vias
US5714801A (en) * 1995-03-31 1998-02-03 Kabushiki Kaisha Toshiba Semiconductor package
US5777383A (en) * 1996-05-09 1998-07-07 Lsi Logic Corporation Semiconductor chip package with interconnect layers and routing and testing methods
JPWO2004004000A1 (ja) * 2002-06-26 2005-11-04 富士通株式会社 半導体装置への電源接続構造

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4245273A (en) * 1979-06-29 1981-01-13 International Business Machines Corporation Package for mounting and interconnecting a plurality of large scale integrated semiconductor devices
JPS5939057A (ja) * 1982-08-27 1984-03-03 Hitachi Ltd 半導体記憶装置
US4754371A (en) * 1984-04-27 1988-06-28 Nec Corporation Large scale integrated circuit package
JPS63131560A (ja) * 1986-11-17 1988-06-03 インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション チップ接続構造体
JPS63245952A (ja) * 1987-04-01 1988-10-13 Hitachi Ltd マルチチップモジュ−ル構造体

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002185141A (ja) * 2000-12-15 2002-06-28 Ibiden Co Ltd 多層プリント配線板

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KR930001621B1 (ko) 1993-03-06

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