KR0171235B1

KR0171235B1 - 반도체장치와 그의 제조방법

Info

Publication number: KR0171235B1
Application number: KR1019950024471A
Authority: KR
Inventors: 나오끼 마키타; 타다요시 미야모또
Original assignee: 쯔지 하루오; 샤프 가부시끼가이샤
Priority date: 1994-08-25
Filing date: 1995-08-05
Publication date: 1999-03-30
Also published as: US5710050A; CN1043103C; TW267257B; CN1120739A; JP3072005B2; JPH0864831A

Abstract

본 발명의 반도체장치는 절연성 표면을 갖는 기판; 상기 기판의 절연성 표면상에 형성되고, 결정성을 갖는 규소막으로 이루어지는 활성영역을 구비하며, 상기 활성영역은 비정질 규소막을 선택적으로 결정화시킨 결정성 규소영역내에 형성되고, 활성영역은 또한 상기 비정질 규소막의 비정질 규소영역과 상기 결정성 규소영역간의 경계를 사용한 마스크 얼라인먼트를 행하여 위치된다.

Description

반도체장치와 그의 제조방법

제1a도 및 제1b도는 본 발명의 제1실시예에 따른 반도체장치와 그의 제조방법을 설명하기 위한 평면도이다.

제2a도∼제2f도는 본 발명의 제1실시예에 따른 반도체장치의 제조방법을 공정순으로 나타내는 단면도이다.

제3a도 및 제3b도는 본 발명의 기본 원리를 설명하기 위한 평면도로서, 원형패턴을 가지는 제1마스크의 얼라인먼트 마크와, 원형 패턴을 가지는 제2마스크의 얼라인먼트 마크를 각각 나타낸다.

제4도는 본 발명의 기본 원리를 설명하기 위한 평면도로서, 다중 동심원 패턴을 가지는 제2마스크의 얼라인먼트 마크를 나타낸다.

제5a도 및 제5b도는 본 발명의 기본 원리를 설명하기 위한 평면도로서, 선형패턴을 가지는 제1마스크의 얼라인먼트 마크와, 선형 패턴을 가지는 제2마스크의 얼라인먼트 마크를 각각 나타낸다.

제6도는 본 발명의 기본 원리를 설명하기 위한 평면도로서, 스트라이프형 패턴을 가지는 제2마스크의 얼라인먼트 마크를 나타낸다.

제7a도 및 제7b도는 종래의 마스크 얼라인먼트법을 설명하기 위한 평면도이다.

제8a도 및 제8b도는 일본국 공개특허공고제 93-136048호 공보에 기재된 결정성장 방법을 공정순으로 나타내는 단면도이다.

* 도면의 주요부분에 대한 부호의 설명

10 : 박막 트랜지스터 100 : 반도체장치

101 : 유리기판 102 : 절연성 하지막

103 : 비정질규소막 103a : 결정성규소영역

103b : 횡방향 비결정성장 영역 103c : 비정질규소영역

103i : 결정성규소막 107 : 게이트 절연막

108 : 게이트 전극 109 : 산화물층

110 : 채널영역 111 : 소오스영역

112 : 드레인영역 113 : 중간 절연막

114,115 : 전극배선

본 발명은 반도체장치와 그의 제조방법에 관한 것으로, 더 상세하게는, 비정질규소막을 결정화시켜 얻어진 결정성규소막을 활성영역으로 사용하는 반도체장치와 그 반도체장치를 제조하는 방법에 관한 것이다. 특히, 본 발명은, 절연기판상에 제공된 박막 트랜지스터(TFT)를 포함하는 반도체장치에 유효하고, 액티브 매트릭스형 액정표시장치, 밀착형 이미지 센서, 3차원 IC 등에 적용될 수 있다.

고해상도의 대형 액정표시장치, 고해상도의 고속, 밀착형 이미지 센서 또는 3차원 IC 등을 실현하기 위해, 유리기판과 같은 절연기판이나 절연막상에 고성능 반도체소자를 형성하기 위해 많은 노력이 행해져 왔다. 이들 장치에 이용되는 반도체소자에 박막 규소반도체층을 사용하는 것이 일반적이다.

그러한 박막 규소반도체층은, 비정질규소(a-Si)반도체로 된 것과 결정성규소반도체로 된 것의 2가지로 대별된다. 그러한 2가지 형의 박막 규소반도체들중, 비정질규소반도체가 현재 가장 일반적으로 사용되고 있는데, 이것은, 비정질규소반도체가 결정성규소반도체에 비하여 낮은 온도에서 기상(氣相) 성장법으로 보다 용이하게 대량생산될 수 있기 때문이다. 이러한 이점에도 불구하고, 비정질규소반도체의 도전성 등의 물성이 결정성규소반도체에 비하여 열등하다. 따라서, 더욱 높은 성능 특성을 실형하기 위해, 결정성규소반도체로 된 반도체장치를 제조하는 방법의 확립이 강하게 요구되어 왔다. 결정성규소반도체의 예로서는, 다결정규소, 미결정(微結晶)규소, 결정 성분을 함유하는 비정질규소, 결정성과 비정질성의 중간의 상태를 나타내는 세미아몰퍼스 규소 등이 있다.

이들 결정성을 나타내는 박막 규소반도체층을 얻기 위해 현재 이용되는 방법으로서는 다음과 같은 3가지가 있다.

(1) 결정성규소반도체막의 성막(成膜)중에 그 반도체막을 기판상에서 직접 성장시킨다.

(2) 비정질규소반도체막을 성막하고, 그후 레이저 비임 에너지 등을 사용하여 그 반도체막을 결정화시킨다.

(3) 비정질규소반도체막을 성막하고, 그후 열 에너지를 가하는 것에 의해 그 반도체막을 결정화시킨다.

그러나, 이들 종래의 방법은 다음과 같은 문제점들을 가진다.

(1)의 방법에서는, 반도체막의 성막공정과 동시에 결정화가 진행하기 때문에, 큰 입경의 입자들로 구성된 결정성규소막을 얻기 위해서는 두꺼운 규소막을 성막하는 것이 불가결하다. 그러나, 만족한 반도체 물성을 가지는 막을 기판의 전체 표면에 걸쳐 균일하게 성막하는 것은 기술적으로 어렵다. 더욱이, 그러한 막이 600℃ 이상의 비교적 높은 온도에서 성막되기 때문에, 저렴한 유리판은 이 방법에서 사용될 수 있는 기판으로 부적당하여, 필요 비용이 불리하게 높게 된다.

(2)의 방법에서는, 막의 응용 및 고화 과정중에 결정화 현상을 이용한다. 그결과 얻어진 결정의 입경이 작을지라도 결정입계가 양호하게 처리된다. 그리하여, 고품질의 결정성규소막이 얻어질 수 있다. 이 (2)의 방법이 그러한 이점들을 가지지만, 예를 들어, 현재 가장 일반적으로 사용되는 엑시머 레이저 비임이 조사될 때, 레이저 조사 면적이 작아, 처리량이 불리하게 낮게 된다. 또한, 대면적 기판의 전체 표면을 균일하게 처리하기에는 엑시머 레이저의 안정성이 충분하지 않다. 이들 문제점들에 비추어, (2)의 방법은 차세대의 기술로 간주된다.

(3)의 방법은 (1) 및 (2)의 방법들과 비교하면 대면적 기판의 처리에 적용될 수 있다고 하는 이점은 있으나, 결정화를 실현하기 위해서는, 600℃ 이상의 고온에서 수 십 시간에 걸친 가열처리가 필요하다. 그리하여, 저렴한 유리기판을 사용하여 비용을 낮추고 처리량을 향상시키기 위해서는, 비용을 감소시키기 위해 가열 온도를 낮추어야하는 것과 처리량을 향상시키기 위해 단시간에 결정화를 실현해야 하는 것의 2가지 상반되는 목적이 동시에 달성되어야 한다.

또한, (3)의 방법이 고상(固相)결정화(에피택시)현상을 이용하기 때문에, 결정입자가 기판 표면에 대하여 평행하게 횡방향으로 성장되어, 수 μm의 입경을 가지는 입자들이 얻어진다. 그 결과, 그렇게 성장한 결정입자들이 서로 접촉하여 결정입계를 형성한다. 그 결정입계가 캐리어에 대한 트랩 준위로 작용하기 때문에, 결정입계의 존재는 TFT의 전계효과 이동도를 저하시키는 원인으로 되었다.

일본국 공개특허공고제 89-57615호, 제 92-119633호, 제 94-29320호, 제 91-155124호 및 제 93-136048호 공보에, 상기한 (3)의 방법을 이용하여 상기한 결정입계의 문제점들을 해결하는 방법들이 제안되어 있다. 이들 방법에서는, 어떤 수단을 사용하여 비정질규소막의 일부를 선택적으로 결정화시킨 다음, 그 결정화 영역을 시이드(seed)로 사용하여, 그 결정화한 비정질규소막의 주위에 결정성장을 행하여, 결정입계를 제어하고 있다.

더 구체적으로는, 일본국 공개특허공고제 89-57615호, 제 92-119633호 및 제 94-29320호 공보에서는, 시이드영역을 선택적으로 결정화시키기 위해 레이저 비임, 전자 비임 또는 적외선이 사용되는 에너지 비임 조사법을 이용하고 있다. 일본국 공개특허공고제 89-57615호 공보에는, 시이드영역을 특정하는 상세한 공정 단계들에 관해서는 기재되어 있지 않다. 일본국 공개특허공고제 92-119633호 공보에서는, 비정질규소막상에 산화규소막을 형성하고, 에너지 비임을 반사시키는 반사막으로 작용하는 금속막을 그 산화규소막상에 더 형성하고, 에너지 비임을 조사하기 위한 구멍을 그 금속막의 일부에 형성하여, 금속막의 구멍 아래의 비정질규소막의 한정된 영역만을 선택적으로 결정화시키고 있다.

한편, 일본국 공개특허공고제 94-29320호 공보에서는, 산화규소막과 규소막의 2개 층을 비정질규소막상에 형성하고, 그 상부층의 규소막들에 구멍을 형성하여 하부층의 비정질규소막상에 형성하고, 그 상부층의 규소막들에 구멍을 형성하여 하부층의 비정질규소막에 에너지 비임을 조사하도록 하고 있다. 상부층의 규소막들이 에너지 비임을 흡수하기 때문에, 상부층의 규소막들에 의해 덮힌 영역에서는 하부층의 비정질규소막이 에너지 비임을 받지 않고, 따라서, 구멍 아래의 비정질규소막의 한정된 영역만이 선택적으로 결정화된다. 상기한 양 특허 공보에서는, 에너지 비임조사 단계후에 가열처리를 행하여, 선택적으로 결정화된 시이드영역으로부터 결정성을 반영한 결정성규소막을 성장시키고 있다.

일본국 공개특허공고제 91-155124호 및 제 93-136048호 공보에 기재된 방법에서는, 결정성장의 핵으로 되는 이물(異物)을 비정질규소막내에 도입시킨 다음, 그 규소막을 열처리함으로써, 큰 입경을 가지는 결정입자들로 구성된 결정성규소막이 그 이물을 핵으로 사용하여 성장될 수 있다.

일본국 공개특허공고제 91-155124호 공보에 기재된 방법에서는, 이온 주입법에 의해 규소(Si⁺) 이온을 비정질규소막내에 주입시킨 다음, 그 규소막을 열처리함으로써, 수 μm의 입경을 가지는 결정입자들로 구성된 다결정규소막을 얻는다. 일본국 공개특허공고제 93-136048호 공보에 기재된 방법에서는, 10∼100nm의 입경을 가지는 Si입자를 고압 질소가스와 함께 비정질규소막에 뿌려 성장핵을 형성하고 있다.

상기 방법들 모두에서는, 포토레지스트로된 주입 마스크를 비정질규소막상에 형성하고, 그 주입 마스크를 통해 비정질규소막에 이물을 선택적으로 도입시키고, 열처리를 행하여 시이드영역을 형성한다. 그후, 그 시이드영역 주위의 비정질규소막을 결정화시킴으로써 고품질의 결정성규소막을 형성하고, 얻어진 결정성규소막을 이용하여 반도체소자를 형성한다.

본 발명자들의 연구에 의하면, 니켈, 팔라듐 또는 납과 같은 금속원소를 미량으로 비정질규소막의 표면에 도입시킨 다음, 550℃에서 약 4시간 동안 그 막을 열처리함으로써 비정질규소막을 결정화시킬 수 있다는 것이 판명되었다.

이 메카니즘은 다음과 같이 이해될 수 있다. 먼저, 열처리의 초기 단계에서 금속원소를 결정성장의 핵으로 한 결정핵 발생이 일어나고, 그후, 그 금속원소가 촉매로 되어 결정성장을 조장하여 결정화를 빠르게 진행시킨다. 이후, 이들 금속원소를 촉매원소로 부른다. 이들 촉매원소에 의해 결정화가 조장되어 결정성장한 결정성규소막은, 일반적으로 사용되는 고상 성장법에 의해 하나의 결정핵으로부터 성장된 결정입자의 쌍정 구조와 달리, 다수의 침상 결정과 주상 결정을 가진다. 각각의 침상 결정과 주상 결정은 이상적인 단결정 상태로 되어 있다.

비정질규소막의 일부에 촉매원소를 선택적으로 도입시킴으로써, 그 도입 영역에서만 저온에서 결정화가 일어나고, 그 외의 다른 영역들은 비정질규소막으로 남아있는다. 초기 결정화후 열처리를 더 계속하면, 결정성장 부분이, 촉매원소의 선택적인 도입에 의해 결정화한 부분으로부터 그 주변부의 비정질부분쪽을 횡방향으로(기판의 표면에 평행한 방향으로) 연장한다. 이 횡방향 결정성장 영역에서는, 침상 결정 또는 주상 결정이 기판의 표면에 평행한 성장 방향을 따라 1차원적으로 연장하고, 그 성장 방향을 따라서는 결정입계가 존재하지 않는다. 따라서, 이 횡방향 결정성장 영역을 이용하여 반도체장치의 활성영역을 형성하는 것에 의해 고성능 반도체장치를 실현하는 것이 가능하다.

활성영역으로 되는 결정성규소막을 제조하는 방법에 관해서는, (3)의 방법으로 앞에서 설명된 바와 같이 기판내에서 결정성이 어느 정도 안정되어 있는 고상 결정화법이 대면적 기판을 처리하는 관점에서 현재 가장 바람직하다. 그러나, 전술한 바와 같이, 종래의 고상 결정화법으로 제조된 결정성규소막은 결정입계에 의해 크게 영향을 받을 수 있고, 단일의 결정입자내에도 많은 결함을 가지는 쌍정 구조를 나타낸다.

따라서, 결정입계의 문제를 최소한으로 억제하기 위해서는, 일본국 공개특허공고제 89-57615호, 제 92-119633호, 제 94-29320호, 제 91-155124호 및 제 93-136048호 공보에 기재된 기술들과, 미량의 촉매원소를 선택적으로 도입시켜 횡방향으로 결정화시키는 본 발명자들이 발견한 기술과 같이 결정입계를 인위적으로 제어하는 전술한 방법들은 매우 유효한 방법으로 간주될 수 있다.

이들 방법을 사용하여 고성능 반도체장치를 얻을 수 있으나, 그의 제조공정중에 어떤 중대한 문제들이 간헐적으로 일어난다.

결정입계를 인위적으로 제어하는 상기한 기술들에서는, 비정질규소막의 일부를 어떤 작용에 의해 선택적으로 결정화시키고, 그후, 그 결정화 영역을 하나의 큰 시이드로 사용하여, 그 영역 주위에 횡방향으로 결정성장을 행한다. 이전의 공정에서 결정화된 시이드로 되는 영역에서는, 결정핵이 랜덤하게 발생되고, 그 영역이 더 결정화된다. 그러나, 시이드로 작용하는 결정화 영역 주위에 성장하는 결정성규소영역에서는, 시이드영역 주변부의 결정성을 반영하여 결정이 성장하기 때문에, 성장방향이 제어된 매우 양호한 결정성을 나타낸다. 따라서, 시이드로 사용되는 영역(핵이 인위적으로 발생된 영역)의 결정성규소막의 결정성은 그 시이드 주위에 횡방향으로 성장한 영역에서의 결정성과 전혀 다르게 된다. 그러한 결정성규소막상에 랜덤하게 다수의 반도체소자를 형성하면, 활성영역으로 되는 결정성규소막의 결정성의 차이 때문에 균일한 특성을 가지는 만족한 반도체장치를 얻는 것이 불가능하다.

따라서, 결정입계를 인위적으로 제어하는 상기한 기술들을 사용하는 경우에는, 필요로 하는 결정성규소영역에 소망의 반도체소자들을 정확히 형성하는 것이 필요하다. 따라서, 활성영역으로 되는 규소막의 패터닝중에 마스크 얼라인먼트 공정을 행하는 것이 불가결하다. 이러한 마스크 얼라인먼트가 여러 공정 단계에서 행해지는 한편, 제1마스크에 의해 형성된 얼라인먼트 마크가 후의 마스크 얼라인먼트 공정들에도 일반적으로 사용된다. 그러나, 상기한 기술을 사용하는 경우에는, 제1마스크가 시이드로 되는 결정화 영역으로부터 결정을 선택적으로 성장시키기 위한 마스크로 된다.

일본 공개특허공고제 93-136048호 공보에 기재된 기술을 예로서 설명한다. 먼저, 제8a도에 나타낸 바와 같이, 절연기판(801)상에 형성된 비정질규소막(802)에 제1마스크로 작용하는 포토레지스트(803)를 도포하고, 그 제1마스크를 통하여 그 비정질규소막(802)의 소정 부분을 광에 노출시키는 것에 의해, 선택적으로 결정화시킬 영역(800)위에 포토레지스트 구멍(803a)을 형성한다. 이 공보에 기재된 것에서는, 결정핵을 인위적으로 발생시키기 위해 Si입자(804)를 포토레지스트(803)위에 뿌리지만, 결정화가 선택적으로 행해질 수 있는한 어떤 방법이라도 사용될 수 있다.

그 다음, 제8b도에 나타낸 바와 같이, 포토레지스트(803)를 제거하고, 가열처리를 행하여 영역(800)의 비정질규소막을 먼저 결정화시킨다. 그 결과, 시이드로 되는 결정성규소영역(802a)이 형성된다. 가열처리를 계속하면, 그 시이드영역(802a)으로부터 화살표(805)로 나타낸 바와 같이 횡방향으로 결정성장이 행해져, 횡방향으로 결정성장한 결정성규소영역(802b)이 형성된다. 그후, 이 결정성규소막을 이용하여 소자로 되는 활성영역을 형성한다. 이 단계에서, 제1마스크를 사용하여 패터닝된 얼라인먼트 마크는, 상기 시이드영역(802a)과 상기 방향으로 결정성장한 결정성규소영역(802b)과의 경계(806)에서 쉽게 인지될 수 있다. 영역(802a)과 영역(802b)과의 결정성의 차이에 의한 미묘한 색의 농담에 의거하여 얼라인먼트가 다음 공정 단계중에 행해진다. 그러나, 그 얼라인먼트를 정확하게 행하는 것은 매우 어렵고, 대량 생산에 불가결한 오토얼라인먼트가 행해질 수 없다.

이 문제는 결정입계를 제어하는 상기한 다른 방법들에서도 존재한다. 일본국 공개특허공고제 89-57615호, 제 92-119633호, 제 94-29320호 및 제 91-155124호 공보에 기재된 방법들과, 본 발명자들에 의해 발견된 촉매원소 선택첨가법에서도 이러한 중대한 문제를 해결할 수 없다.

종래의 방법에 따르면, 예를 들어, 제7a도에 나타낸 바와 같은 얼라인먼트 마크에 의존하여 마스크 얼라인먼트가 행해지는 것이 일반적이다. 제1마스크가 선택적 결정화를 위해 사용되는 경우에는, 제1마스크의 얼라인먼트 마크(700)를 따라 구멍이 형성되는 것으로 한다. 그러면, 선택적으로 결정화된 시이드영역(701)이 그 얼라인먼트 마크(700) 내측에 형성되고, 그 얼라인먼트 마크(700) 외측에는, 그 시이드영역(701) 주변부의 결정성을 반영하여 횡방향으로 결정이 성장한 결정성규소영역(702)이 형성된다. 제7a도가 이 상태를 나타낸다. 다음에, 제2마스크의 얼라인먼트 마크(710)가 제1마스크의 얼라인먼트 마크(700)와 맞추어지도록 그 제2마스크의 얼라인먼트 마크(710)가 제7b도에 나타낸 바와 같이 배치된다. 제1마스크의 얼라인먼트 마크(700)는 그 얼라인먼트 마크(700) 내측의 시이드영역(701)의 결정성과 그 얼라인먼트 마크(700) 외측의 결정성규소영역(702)의 결정성과의 미묘한 차이에 의해 인지될 수 있기 때문에, 이들 두 영역들(701,702) 사이에 색의 농담이 거의 존재하지 않아 얼라인먼트 마크(710)를 얼라인먼트 마크(700)에 맞추는 것이 매우 어렵다.

본 발명의 반도체장치는, 절연성 표면을 갖는 기판; 및 상기 기판의 절연성 표면상에 형성되고, 결정성 규소막으로 구성되는 활성영역을 구비하며, 상기 활성영역은 비정질 규소막의 선택적 결정화에 의해 형성된 결정성 규소영역내에 형성되고, 상기 활성영역은 상기 비정질 규소막의 비정질 규소영역과 상기 결정성 규소영역간의 경계를 사용한 마스크 얼라인먼트를 행하여 위치된다.

1 실시예에 있어서, 상기 비정질 규소막의 가열처리에 의한 결정화를 촉진하는 촉매원소가 상기 결정성 규소 영역에 도입된다.

본 발명의 다른 양태에 의하면, 반도체장치의 제조방법이 제공된다. 이 방법은, 기판상에 비정질 규소막을 형성하는 공정; 상기 비정질 규소막의 일부분을 선택적으로 결정화시키는 공정; 상기 비정질 규소막의 선택적 결정화에 의해 형성된 결정성 규소영역과 아직 결정화되지 않은 상기 비정질 규소막의 비정질 규소영역간의 경계를 사용하여 마스크 얼라인먼트를 행하는 공정; 및 상기 마스크 얼라인먼트에 기초하여 상기 비정질 규소막을 패터닝하는 공정을 포함한다.

본 발명의 또 다른 양태에 의하면, 반도체장치의 제조방법이 제공된다. 이 방법은, 기판상에 비정질 규소막을 형성하는 공정; 상기 기판상에 비정질 규소막을 형성하는 공정의 전 또는 후에 상기 비정질 규소막의 결정화를 촉진하는 촉매원소를 상기 비정질 규소막에 선택적으로 도입하는 공정; 상기 촉매원소가 선택적으로 도입된 영역의 주변부에 있어서, 기판의 표면에 대해 대략 평행한 방향으로 결정들이 성장되도록, 가열 처리에 의해 상기 비정질 규소막을 선택적으로 결정시키는 공정; 상기 결정성 규소영역의 외주단에 위치되는, 상기 기판의 표면에 대해 대략 평행한 방향으로 상기 비정질 규소막의 선택적 결정화에 의해 형성된 결정성 규소영역과 아직 결정화되지 않은 비정질 규소영역간의 경계를 사용하여 마스크 얼라인먼트를 행하는 공정; 및 상기 마스크 얼라인먼트에 기초하여 상기 비정질 규소막을 패터닝하여 활성영역을 형성하는 공정을 포함한다.

본 발명의 또 다른 양태에 의하면, 반도체장치의 제조방법이 제공된다. 이 방법은, 기판상에 비정질규소막을 형성하는 공정; 상기 비정질 규소막의 한 영역을 선택적으로 결정화하고, 그에 따라, 상기 선택적으로 결정화된 영역과 비정질 규소영역간의 경계를 규정하는 마스크 얼라인먼트 마크를 형성하는 공정; 및 상기 마스크 얼라인먼트 마크를 사용하여 마스크 얼라인먼트를 행하는 공정을 포함한다.

1 실시예에 있어서, 상기 마스크 얼라인먼트 마크를 형성하는 공정은: 상기 비정질규소막의 상기 선택적으로 결정화된 영역에 포함되는 시이드(seed) 영역을 최초로 결정화시키고; 상기 시이드영역으로 부터 횡방향으로 상기 비정질 규소막을 결정화시키며; 상기 마스크 얼라인먼트 마크의 사이즈를 상기 비정질 규소막의 결정화에 따라 크게하는 공정을 포함한다.

다른 실시예에 있어서, 상기 마스크 얼라인먼트를 행하는 공정은, 제2마스크 얼라인먼트 마크의 위치를 상기 마스크 얼라인먼트 마크의 위치에 정합시키는 공정을 포함하며, 상기 제2마스크 얼라인먼트 마크는 규칙적으로 배열된 복수의 곡선 및/또는 직선으로 형성된다.

또 다른 실시예에 있어서, 상기 제2마스크 얼라인먼트 마크는 동심원상으로 배열된 3개 이상의 폐곡선으로 형성된다.

또 다른 실시예에 있어서, 상기 마스크 얼라인먼트 마크를 형성하는 공정은 상기 비정질 규소막의 상기 시이드영역에, 상기 비정질 규소막의 결정화를 촉진하는 촉매원소를 선택적으로 도입하는 공정을 포함한다.

또 다른 실시예에 있어서, 상기 촉매원소로서 Ni, Co, Pd, Pt, Cu, Ag, Au, In, Sn, Al, P, As 및 Sb로 구성되는 그룹에서 선택된 적어도 하나의 원소가 사용된다.

상기 목적을 달성하기 위해 비정질 규소막의 결정성에 대해 연구한 결과, 본 발명자들은 다음과 같은 결과를 얻었다.

상기 방법을 사용하여 입자경계를 제어하는 경우, 비정질 규소막을 선택적으로 결정화시키기 위해 포토리소그라피 공정을 행하는 것이 필요하다. 그러나, 물론 결정성을 보다 향상시키기 위해서는 가열처리를 행하기 전에 마스크층으로 사용되는 포토레지스트 또는 금속막이 제거될 필요가 있다. 따라서, 기판의 전체면이 결정화될 경우, 결정성 규소막의 시이드영역과 횡방향으로 결정화된 영역간의 경계만 소자영역의 패터닝시 마스크 얼라인먼트를 행하기 위해 사용될 수 있다. 이러한 경우, 마스크 얼라인먼트는 결정성의 차에 의해 야기된 농담에 기초하여 행해질 수 밖에 없어, 얼라인먼트를 정확히 행하는 것이 곤란하다. 따라서, 본 발명의 목적을 달성하기 위해서는, 비정질 규소영역을 남긴 상태로, 또한 소자형성에 충분한 결정성 규소영역이 형성된 상태로 비정질 규소막의 결정화를 비종료시키는 것이 필요하다. 다음, 상기 비정질 규소막과 결정성 규소막간의 경계를 사용하여 얼라인먼트를 행하는 것이 필요하다. 상기 경계는 비정질 규소막과 결정성 규소막간의 광학특성과 표면상태의 겉보기차에 따라 용이하게 인식될수 있다.

비정질 규소막의 광학특성은 결정성 규소막의 광학특성과 매우 다르다. 예컨대, 비정질 규소막의 굴절률이 약 4.0인 반면에, 결정성 규소막의 굴절률은 약 3.6 내지 3.8의 범위에 있다. 또한, 두 개의 막간의 표면 모폴리지에 있어서도 차이가 있다. 예컨대, 비정질 규소막의 표면은 재결정화에 의해 형성된 결정성 규소막의 표면에 비해 요철이 적고 평탄하며 스무드하다. 따라서, 비정질 규소막과 결정성 규소막간의 경계는 이러한 차에 따라 매우 용이하게 인식될 수 있다. 따라서, 마스크 얼라인먼트에 대해 이 경계에 의해 규정된 마스크 얼라인먼트 마크를 사용함으로써, 정확한 위치정함이 가능하고 장치의 양산화에 필요한 포토리스그라피 공정에서의 자동 얼라인먼트가 가능하게 된다.

본 발명의 반도체 장치에 있어서, 비정질 규소막의 선택적 결정화에 의해 형성된 결정성 규소막내에 활성영역이 형성되며, 비정질 규소막과 결정성 규소막간의 경계를 사용하여 마스크 얼라인먼트가 행해진다. 따라서, 농담이 명백히 상이한 비정질 규소막과 결정성 규소막간의 경계에 기초하여 활성영역이 위치될수 있다. 그 결과, 활성영역을 용이하고 정확하게 위치시킬 수 있다.

이에 따라, 반도체장치의 특성 열화나 불균일로 인한 각종 요인을 제거할 수 있고, 대규모 반도체장치에 있어서는 특히 중요한 수율이 크게 향상된다.

또한, 본 발명의 반도체장치에 있어서, 비정질 규소막의 가열처리에 의한 결정화를 촉진하는 촉매원소가 비정질 규소막내로 도입되어 결정성 규소막을 형성한다. 따라서, 비정질 규소막의 결정화로 부터 얻어지는, 활성영역을 포함하는 결정성 규소막이 일반적으로 사용되는 고상성장법으로 부터 얻어지는 결정성보다 높은 결정성을 갖는다. 이와 같은 경우, 고품질의 결정성 규소영역에 대해 소자영역의 오토 얼라인먼트가 가능하게 되어, 결정입계가 제어된 반도체막을 사용하는 반도체장치를 대량생산할 수 있다.

본 발명의 반도체 제조방법에 의하면, 비정질 규소막의 선택적 결정화에 의해 형성된 비정질 규소영역과 아직 결정화가 되지 않은 비정질 규소영역간의 경계를 사용하여 마스크 얼라인먼트가 행해지기 때문에, 상기 선택적으로 결정화된 비정질 규소막이 상이한 농담차를 갖는 비정질 규소영역과 결정성 규소영역간의 경계부에 기초하여 용이하고 정확히 패터닝될 수 있다.

또한, 본 발명의 반도체 제조방법에 의하면, 촉매원소가 도입된 비정질 규소막이 가열처리에 의해 선택적으로 결정화된다. 상기 비정질 규소막은 또한 상기 기판의 표면에 대해 대략 평행한 방향으로 촉매원소가 선택적으로 도입되는 영역주위에 결정화되고; 상기 비정질 규소영역과 아직 결정화되지 않은 비정질 규소영역간의 경계를 사용하여 마스크 얼라인먼트를 행하며, 상기 경계는 이에 얻어진 결정성 규소영역의 외주단에 위치된다. 그 결과, 통상적으로 사용되는 고상성장법에 의해 얻어진 결정성과 비교하여 보다 높은 결정성을 갖는 결정성 규소막이 600℃이하의 열처리를 행하여 형성될 수 있으며, 각 공정동안 마스크 얼라인먼트가 용이하게 행해질 수 있다.

이에 따라, 상기 본 발명은 600℃이하의 열처리를 행함으로써 통상적으로 사용되는 고상성장법에 의해 얻어진 결정성보다 높은 결정성을 갖는 결정성 규소막을 형성할 수 있고, 각 공정시에 마스크 얼라인먼트가 용이하게 행해질 수 있는 생산성이 높은 반도체 장치 및 그의 제조방법을 제공한다.

본 발명의 상기한 이점과 다른 이점들은, 첨부 도면들을 참조하여 기술된 하기 상세한 설명으로부터 본 기술에 숙련된 자들에 명백해질 것이다.

먼저, 본 발명의 기본 원리를 설명한다.

본 발명은 다음의 2가지 포인트를 가진다. 하나는, 비정질규소영역을 남긴 상태에서 선택적 결정화를 종료시키는 것이고, 또 하나는, 그 비정질규소영역과 선택적으로 결정화시킨 결정성규소영역과의 경계를 사용하여 다음 공정의 마스크 얼라인먼트를 행하는 것이다.

본 발명에서는, 제1마스크의 얼라인먼트 마크(300)를 제3a도에 나타낸 바와 같은 원형 패턴(300a)을 가지는 것으로 한다. 그 얼라인먼트 마크(300) 내측에 구멍이 마련되고, 그 구멍 내측에, 예를 들어, 선택적으로 결정화된 시이드영역(301)이 배치된다. 이 경우, 그 시이드영역(301)의 결정성을 반영하는 횡방향 결정성장영역(302)이 얼라인먼트 마크(300)의 주변부에 위치된다.

결정화를 위한 가열처리가 결정화를 완료하기 전에 중단되면, 횡방향 결정성장이 미치지 않은 영역이 비정질규소영역(303)으로 남는다. 제3a도에 나타낸 바와 같이, 시이드영역(301)의 형상, 즉, 얼라인먼트 마크(300)의 형상을 반영하여 횡방향 결정성장(304)이 행해지기 때문에, 그 결과로서 생기는 횡방향 결정성장 영역(302)이 도넛 형상으로 되고 얼라인먼트 마크(300)와 동심이다. 그리하여, 이 단계에서, 제1마스크의 얼라인먼트 마크(300)는 시이드영역(301)의 결정성과 횡방향 결정성장 영역(302)의 결정성과의 차이에 의해서만 확인될 수 있어, 그 얼라인먼트 마크(300)가 거의 인지될 수 없다. 한편, 횡방향 결정성장 영역(302)과 비정질규소영역(303)사이에 얼라인먼트 마크(300)와 동심으로 경계(305)가 형성되고, 이 경계는 매우 쉽게 인지될 수 있다.

따라서, 제3b도에 나타낸 바와 같이, 횡방향 결정성장 영역(302)과 비정질규소영역(303)과의 경계(305)와 맞추어질 수 있는 원형 패턴(310a)을 가지는 제2마스크의 얼라인먼트 마크(310)를 사용하는 것에 의해, 정확한 위치맞춤이 가능하게 된다. 그러한 경우에는, 횡방향 결정성장 영역(302)의 성장거리를 예상하여 제2마스크의 얼라인먼트 마크(310)의 직경을 설정할 필요가 있다. 횡방향 결정성장 영역(302)의 기대되는 성장거리가 불명한 경우에는, 제2마스크의 얼라인먼트 마크(310)가, 제4도에 나타낸 바와 같이 나무의 생장테와 닮은 여러개의 동심원들(31b₁∼31b_N)로 이루어진 다중 동심원 패턴(31b)을 가지는 것이 요구된다. 즉, 성장거리, 또는 횡방향 결정성장 영역(302)의 길이에 상응하는 동심원(31bx)을 사용하여 위치맞춤을 행할 수 있다. 이 경우, 동심원들의 중심점(306)은 제1마스크의 원형 얼라인먼트 패턴의 중심점과 일치한다.

이 예에서는 본 발명의 원리가 원형 얼라인먼트 마크를 사용하여 설명되었으나, 동일한 개념을 실현할 수 있으면 다른 형상의 어떠한 패턴도 사용될 수 있다.

예를 들어, 제5a도 및 제5b도에 나타낸 바와 같은 선형 패턴(500a)을 가지는 얼라인먼트 마크(500)를 사용하는 경우를 설명한다. 이 경우에는, 시이드영역(501)이 그 얼라인먼트 마크(500) 내측에 있는 것으로 한다. 그 다음, 화살표(504)로 나타낸 바와 같이 선형 얼라인먼트 마크에 대하여 수직인 방향으로 결정성장이 행해져, 횡방향 결정성장 영역(502)이 형성된다. 결정성장이 미치지 않은 영역은 비정질규소막(503)으로 남는다. 그러한 경우, 제5a도에 나타낸 바와 같이, 얼라인먼트 마크(500)의 형상을 반영하도록 선형의 경계(505)가 2개의 영역들, 즉, 횡방향 결정 성장 영역(502)과 비정질규소막(503) 사이에 형성된다.

따라서, 제5b도에 나타낸 바와 같이, 2개의 평행한 선으로 이루어진 선형 패턴(510a)을 가지는 제2마스크의 얼라인먼트 마크(510)를 사용하고, 경계(505)에 그 얼라인먼트 마크(510)가 거의 겹치도록 그 얼라인먼트 마크(510)의 위치맞춤을 행하는 것에 의해, 정확한 얼라인먼트가 행해질 수 있다.

횡방향 결정성장 영역(502)의 기대되는 성장거리가 불명한 경우에는, 제2마스크의 얼라인먼트 마크(510)는 제6도에 나타낸 바와 같이 다수의 평행한선들(51b₁∼51b_N)로 이루어진 스트라이프(stripe)형 패턴(51b)을 가지는 것이 요구된다. 즉, 경계(505)에 상응하는 선(51b_N)을 사용하여 위치맞춤이 행해질 수 있다. 이 경우, 제2마스크의 얼라인먼트 마크를 구성하는 선들(51b₁∼51b_N)은 제1마스크의 선형 얼라인먼트 마크의 중앙선(506)에 대하여 선대칭이 되도록 배치된다.

니켈, 팔라듐 및 납과 같은 금속원소를 비정질규소막에 미량으로 선택적으로 도입하고 가열처리를 행하는 것에 의해 횡방향 결정성장을 행하는, 본 발명자들이 발견한 방법은, 다른 방법들에 비하여, 예를 들어 580℃ 이하의 낮은 온도에서 결정화를 실현하는 이점을 가진다. 또한, 본 발명의 방법은, 단시간의 가열처리에 의해 필요한 결정화가 종료될 수 있어, 매우 유효한 방법이다.

즉, 저렴한 유리기판을 사용하는 경우에는, 결정화를 위한 가열처리공정에서 기판의 수축 또는 휨 등의 문제가 발생한다. 예를 들어, 액티브 매트릭스형 액정표시장치에 일반적으로 사용되는 코닝 7059 유리(코닝사에서 제조되는 상품명)는 유리 왜곡점(distortion point)이 593℃이다. 그리하여, 기판의 대면적화를 고려한 경우, 그 유리 찌그러짐점 보다 높은 온도에 의한 가열에는 문제가 있다. 한편, 종래의 고상(固相) 성장법을 이용하는 경우에는, 출발 a-Si막을 성장시키는 방법과 조건에도 의존하지만, 적어도 600℃의 가열온도에서 20시간 이상의 열처리가 필요하다. 예를 들어, 일본국 공개특허공보제 93-136048호 공보에 기재된 기술에서는, 650℃ 이상에서 열처리가 행해진다.

그러나, 본 발명자들이 발견한 촉매원소에 의한 결정화법에서는, 촉매원소가 도입되는 반도체막의 영역(시이드영역)과 그 막의 횡방향 결정성장 영역 사이에서 촉매원소의 농도가 크게 다르다. 그리하여, 촉매원소 도입 영역이 소자 형성 영역 내에 포함되도록 TFT(박막 트랜지스터) 등을 형성하는 경우, 그 촉매원소 도입 영역이 채널 형성 영역에 포함되면, 결정성의 차이에 의해 TFT의 특성의 변동이 야기되고, 또한, 고농도의 촉매원소에 의해 누설 전류가 증가하여 TFT의 특성을 불리하게 저하시킨다. 따라서, 촉매원소에 의한 선택적 결정화 기술을 이용하는 경우에는, 다른 결정입계 제어법에 비하여 더욱 정확하게, 선택적으로 결정화된 규소영역에 소자 영역을 정렬시키는 것이 필요하다. 따라서, 본 발명이 그 기술에 매우 효과적으로 적용될 수 있다.

이후, 첨부 도면들을 참조하여 본 발명의 실시예를 설명한다.

[실시예 1]

제1a도 및 제1b도는 본 발명의 일 실시예에 따른 박막 트랜지스터(TFT)와 그의 제조방법을 설명하기 위한 평면도이고, 제2a도∼제2f도는 본 발명의 이 실시예에 따른 TFT를 제조하는 방법을 공정순으로 나타내는, 제1a도의 선 a-a'에 따른 단면도이다.

제2f도에 나타낸 바와 같이, 반도체장치(100)는 N형 TFT(10)를 포함한다. 그 TFT(10)는 산화규소막과 같은 절연성 하지막(下地膜)(102)을 사이에 두고 유리기판(101)상에 형성되어 있다. 그 절연성 하지막(102)상에는 TFT(10)를 구성하는 섬 형상의 결정성규소막(103i)이 형성되어 있고, 그 섬 형상의 결정성규소막(103i)의 중앙 부분은 채널영역(110)으로 되어 있고, 그의 양측 부분은 소오스영역(111)과 드레인영역(112)으로 되어 있다. 알루미늄으로 된 게이트 전극(108)이 게이트 절연막(107)을 사이에 두고 채널영역(110)위에 설치되어 있고, 그 게이트 전극(108)의 표면이 산화물층(109)으로 덮혀 있다. TFT(10)의 전체 표면이 층간 절연막(113)으로 덮혀 있고, 소오스영역(111)과 드레인영역(112)에 대응하는 부분들에서 층간 절연막(113)을 관통하여 콘택트 홀(113a)을 통하여 전극배선들(114,115)에 각각 접속되어 있다.

제1a도에 나타낸 바와 같이, 상기 결정성규소막(103i)은, 그 결정성규소막 부근의 결정성규소영역(103a)으로부터 기판의 표면에 평행한 방향으로 결정성장이 진행하여 형성된 횡방향 결정성장 영역(103b)의 일부이다. 그 결정성규소막(103i)은 횡방향 결정성장 영역(103b)과 결정화가 미치지 않은 비정질규소영역(103c)과의 경계를 사용한 마스크 얼라인먼트에 의해 위치결정되어 있다. 가열처리에 의한 비정질규소막의 결정화를 조장하는 촉매원소(이 예에서는, 예를 들어, 니켈)가 결정성규소영역(103a)과 횡방향 결정성장 영역(103b)에 도입되고, 이들 두 영역들(103a,103b)은, 결정입자가 거의 단결정 상태에 있는 침상 결정 또는 주상 결정으로 이루어져 있다.

이 실시예의 TFT(10)는, 액티브 매트릭스형 액정표시장치의 드라이버 회로와 화소 부분을 구성하는 소자로서 사용될 수 있을 뿐만 아니라, 이들 회로와 화소 부분을 동일 기판상에 탑재한 중앙처리장치(CPU)를 구성하는 소자로서도 사용될 수 있다. 또한, 이 TFT는 액정표시장치는 물론, 소위 박막 집적회로에도 응용될 수 있다.

다음에, TFT(10)를 제조하는 방법에 관하여 설명한다.

먼저, 스퍼터링법 등에 의해, 두께 200nm 정도의 산화규소로 된 하지막(102)을 유리기판(101)상에 형성한다. 이 산화규소막은 유리기판(101)으로부터의 불순물의 확산을 방지하기 위해 제공된다. 다음에, 저압화학증착(LPCVD)법 또는 플라즈마 CVD법에 의해, 두께 25∼100nm, 예를 들어, 80nm의 진성(I형) 비정질규소막(a-Si막)(103)을 하지막상에 성막(成膜)한다.

다음에, 산화규소막 또는 질화규소막 등으로 구성된 마스크(104)를 형성한다. 이 마스크(104)의 슬리트(slit) 형상의 구멍(104a)을 통하여 a-Si막(104)이 노출되어 있다. 즉, 제2a도의 상태의 장치(100)를 위로부터 보면, 제1a도에 나타낸 바와 같이 a-Si막(103)이 영역(100a)에서 슬리트 형상으로 노출되고, 다른 부분은 마스크된 상태로 되어 있다.

이 실시예에서는, 제1a도에 나타낸 바와 같이 소오스영역(111)과 드레인영역(112)이 횡방향 결정성장의 방향(106)을 따라 배치되도록 TFT(10)가 제조되지만, 제1b도에 나타낸 바와 같이, 소오스영역(111)과 드레인영역(112)이 상기 방향(106)에 수직의 방향으로 배치되어도, 동일한 방법으로 전혀 문제없이 TFT가 제조될 수 있다.

마스크(104)를 형성한 후, 제2b도에 나타낸 바와 같이, 초산니켈 또는 질산니켈 등을 함유하는 니켈염의 수용액(105)을 기판의 전체 표면에 도포한 다음, 스피너에 의해 균일하게 건조시킨다. 이 경우, 상기 수용액(105)내 니켈의 농도는 10∼200 ppm인 것이 적당하고, 바람직하게는 100 ppm이다. 영역(100a)내에서는, 석출한 Ni 이온이 a-Si막(103)과 접촉하여 있고, 따라서, 미량의 니켈이 영역(100a)에 선택적으로 이미 첨가된 것으로 된다. 이 실시예에서는, 비정질규소막의 결정화를 조장하는 촉매원소로서 니켈이 사용되지만, 니켈 대신, 코발트, 팔라듐, 백금, 은, 금, 인듐, 주석, 알루미늄, 인, 비소, 또는 안티몬을 사용하여도 동일한 효과를 얻을 수 있다. 또한, 촉매원소 첨가법으로서도, 상기 방법 이외에 다른 방법들, 즉, 니켈 초박막(너무 얇아서 쉽게 관찰되지 않는)을 형성하는 방법, 또는 이온 도핑법 등의 방법을 사용하여도 좋다.

그 다음, 그 막을 수소환원 분위기(수소의 분압이 바람직하게는 0.1∼1기압인) 또는 불활성 분위기(대기압)하에, 520∼580℃의 가열온도에서 수 시간에서 수십 시간, 이 실시예에서는, 예를 들어 550℃에서 16시간 어닐링하여 결정화시킨다.

이 경우, 미량의 니켈이 첨가된 영역(110a)에서는, 유리기판(101)에 수직인 방향으로 비정질규소막(103)의 결정화가 일어나, 시이드영역으로 사용될 결정성규소영역(103a)이 형성된다. 그 다음, 제2c도에서 화살표(106)로 나타낸 바와 같이, 영역(100a)으로부터 횡방향(기판에 평행한 방향)으로 결정성장이 행해져, 횡방향으로 결정성장한 결정성규소영역(103b)이 형성된다. 비정질규소막의 다른 영역들은 그대로 비정질규소영역(103c)으로 남는다. 결정이 성장할 때, 화살표(106)로 나타낸 바와 같은 기판에 평행한 방향으로의 결정성장의 거리는 대략 80 μm이다.

그후, 제2d도에 나타낸 바와 같이, 마스크(104)를 제거하고, 규소막의 패터닝에 의해 결정성규소막(103a, 103b, 103c)의 불필요한 부분들을 제거하여, 개개의 TFT들을 분리시키고, 후에 TFT의 활성영역(소오스영역, 드레인영역 및 채널영역)으로 되는 결정성규소막(103i)을 형성한다.

이 패터닝 공정을 행하기 위해, 제3a도, 제3b도 및 제4도에 나타낸 것과 같은 원형 얼라인먼트 마크나, 제5a도, 제5b도 및 제6도에 나타낸 것과 같은 선형 얼라인먼트 마크중 어느 한 가지가 본 발명의 기본 원리인 설명에서 기술된 바와 같이 사용될 수 있으나, 유사한 형상의 마스크 얼라인먼트 마크도 사용될 수 있다. 어떤 경우에도, 마스크 얼라인먼트가 전술한 방식으로 행해진다.

즉, 종래의 방법에서는, 마스크 얼라인먼트가 결정성규소막의 시이드영역(103a)과 횡방향 결정성장 영역(103b)과의 경계를 사용하여 행해지고, 그 다음, 개개의 TFT들을 분리시키기 위해 포토리소그라피(photolithography) 공정이 행해지지만, 이 실시예의 방법에서는, 횡방향으로 결정성장한 결정성규소영역(103b)과 비정질규소영역(103c)과의 경계(101a)를 사용하여 마스크 얼라인먼트가 행해지고, 그 다음, 개개의 TFT들을 분리시키기 위해 포토리소그라피 공정이 행해진다. 이 때문에, 마스크 얼라인먼트가 더욱 정확하게 행해질 수 있고, 따라서, 시이드영역(103a)에 비하여 더욱 만족한 결정성이 나타나고 촉매원소의 농도도 낮은 횡방향으로 결정성장한 결정성규소영역(103b)내에 제어성 좋게 반도체소자를 형성할 수 있다. 또한, TFT 특성의 열화 및 변동과 같은 불안정 요인이 감소될 수 있어, 안정된 특성을 가지는 TFT의 제조가 가능하게 된다.

다음에, 활성영역으로 되는 결정성규소막(103i)를 덮도록 20∼150nm, 예를 들어, 100nm의 두께를 가지는 산화규소막을 게이트 절연막(107)으로서 형성한다. 그 산화규소막은, RF 플라즈마 CVD법에 의해, 150∼600℃, 보다 바람직하게는, 300∼450℃의 온도에서 기판을 가열하여 산소와 함께 원료 가스로 사용되는 테트라에폭시실란(TEOS)을 분해, 퇴적시킴으로써 형성된다. 또한, 상기 산화규소막은, 저압 CVD법 또는 상압 CVD법에 의해, 350∼600℃, 보다 바람직하게는, 400∼550℃의 온도에서 기판을 가열하여 오존과 함께 원료 가스로 사용되는 TEOS를 분해, 퇴적시킴으로써 형성될 수도 있다. 산화규소막이 성막된 후, 게이트 절연막 자체의 벌크 특성과 결정성규소막과 게이트 절연막 사이 계면의 특성을 향상시키기 위해, 400∼600℃의 온도에서 30∼60분간 어닐링을 한다.

그후, 400∼800 nm, 예를 들어 600 nm의 두께를 가지도록 산화규소막에 알루미늄을 스퍼터링법에 의해 성막한다. 그 다음, 그 알루미늄막을 패터닝하여, 게이트전극(108)을 형성한다. 그 알루미늄 게이트 전극(108)의 표면을 양극산화하여, 제2e도에 나타낸 바와 같이 그 표면에 산화물층(109)을 형성한다. 이 경우, 그 양극산화는, 주석산을 1∼5% 함유하는 에틸렌글리콜 용액에서 행하고, 최초 일정 전류에서 220V까지 전압을 올린 다음, 그 상태를 1시간 동안 유지하여 처리를 종료시킨다. 얻어진 산화물층(109)의 두께는 200 nm이다. 그 산화물층(109)의 두께가 뒤의 이온 도핑 공정에서 옵셋 게이트 영역의 길이로 되기 때문에, 옵셋 게이트 영역의 길이가 양극산화 공정에 의해 제어된다.

다음에, 게이트 전극(108)과 그 게이트 전극(108)을 덮는 산화물층(109)을 마스크로 사용하여, 이온 도핑법에 의해 활성영역에 불순물(인)을 주입한다. 도핑 가스로서 포스핀(PH₃)이 사용되고, 가속 전압은 60∼90 kV, 예를 들어, 80kV이도록 설정되며, 도스(dose)량은 1 × 10¹⁵∼ 8 × 10¹⁵cm^-2, 예를 들어, 2 × 10¹⁵cm^-2이도록 설정된다. 이 공정에 의해, 불순물이 주입된 영역들은 후에 TFT(10)의 소오스영역(111)과 드레인영역(112)으로 되고, 게이트 전극(108)과 그 주위의 산화물층(109)에 의해 마스크된 불순물이 주입되지 않은 영역은 후에 TFT(10)의 채널영역(110)으로 된다.

그후, 제2e도에 나타낸 바와 같이, 레이저 비임의 조사에 의해 어닐링을 행하여, 이온 주입한 불순물의 활성화를 행함과 동시에, 상기 불순물 주입 공정에서 결정성이 나빠진 부분의 결정성을 개선시킨다. 이 레이저 비임 조사 단계에서는, XeCl 엑시머 레이저(파장: 308 nm, 펄스폭: 40 nsec)가 150∼400 mJ/㎠, 보다 바람직하게는 200∼250 mJ/㎠의 에너지 밀도로 조사된다. 이렇게하여 형성된 N형 불순물(인)영역의 시이트(sheet) 저항은 200∼800 Ω/□이었다.

그 다음, 약 600 nm의 두께를 가지는 산화규소막 또는 질화규소막을 층간 절연막(113)으로서 형성한다. 산화규소막이, TEOS를 원료로 하여, 산소를 사용하는 플라즈마 CVD법이나, 오존을 사용하는 저압 CVD법 또는 상압 CVD법에 의해 형성되면, 단차 피복성이 우수한 양호한 층간 절연막이 얻어질 수 있다. 또한, 질화규소막이 SiH₄와 NH₃를 원료 가스로 사용하여 플라즈마 CVD법에 의해 형성되면, 활성영역/게이트절연막의 계면에 공급되는 수도원자에 의해 댕글링(dangling) 결합이 종결되고, TFT의 특성의 열화가 유리하게 억제될 수 있다.

그 다음, 콘택트 홀(113a)을 층간 절연막(113)에 형성하여, 질화티탄 및 알루미늄과 같은 금속재료로된 다층막을 사용하여 TFT의 전극배선들(114,115)을 형성한다. 마지막으로, 1기압의 수소 분위기하에 350℃에서 30분간 어닐링을 행하여, 제2f도에 나타낸 것과 같은 TFT(10)을 완성시킨다.

이렇게 하여 얻어진 TFT가 화소 전극을 위한 스위칭 소자로 사용되는 경우에는, 전극배선들(114,115)중 하나가 인듐 주석 산화물(ITO) 등으로 된 투명 도전막에 의해 형성된 화소 전극에 접속되고, 다른 전극으로부터 신호가 입력된다. 그 TFT가 박막 집적회로에 사용되는 경우에는, 게이트 전극(108)에도 콘택트 홀을 형성하고, 필요로 하는 배선들을 제공하는 것이 요구된다. 이 실시예의 방법에 따라 제조된 N형 TFT는 만족한 특성들을 나타낸다. 즉, 이 TFT의 전계효과 이동도가 80∼120㎠/Vs이고, 임계 전압(threshold voltage)이 2∼3 V이다.

상기한 바와 같이, 이 실시예에서는, 비정질규소막(103)의 선택적 결정화에 의해 형성된 결정성 규소영역(103b)과, 비정질규소막(103)의 결정화가 미치지 않은 비정질규소영역(103c)과의 경계(101a)를 사용하여 마스크 얼라인먼트를 행하기 때문에, 선택적으로 결정화시킨 비정질규소막의 패터닝을, 농담이 명료하게 다른 비정질규소영역(103a)과 결정성규소영역(103b)과의 경계 부분을 기준으로 하여 정확하고 용이하게 행할 수 있다.

따라서, 반도체소자의 특성의 열화와 변동을 야기하는 각종 요인들이 거의 제거될 수 있고, 대규모반도체장치에 특히 중요한 생산 수율이 크게 향상될 수 있다. 또한, 고품질의 결정성규소영역(103b)에 대하여 활성영역(103i)의 오토얼라인먼트가 가능하게 되어, 결정입계가 제어된 반도체막을 사용하여 반도체장치의 대량 생산이 가능하게 된다.

더욱이, 촉매원소가 도입된 비정질규소막(103)을 열처리에 의해 선택적으로 결정화시키고, 또한, 촉매원소가 선택적으로 도입된 영역(103a)의 주변부에서 기판 표면에 대략 평행한 방향으로 결정성장을 행하게 하여 결정성규소영역(103b)을 형성하기 때문에, 일반적으로 사용되는 고상 성장법으로 얻어지는 결정성 보다 더 높은 결정성을 가지는 고품질의 결정성규소막을 600℃ 이하의 열처리에 의해 형성할 수 있고, 각 공정 단계에서의 마스크 얼라인먼트를 쉽게 행할 수 있다.

본 발명의 바람직한 실시예가 상세히 설명되었으나, 본 발명이 상기한 실시예에 한정되는 것이 아니고, 본 발명의 기술적 사상에 의거하여 여러가지 변형이 행해질 수 있다. 예를 들어, 일본국 공개특허공고제 89-57615호, 제 92-119633호, 제 94-29320호, 제 91-155124호 및 제 93-136048호 공보에서 제안된 바와 같이 레이저 비임의 선택적 조사 또는 Si⁺이온의 주입에 의해 시이드영역을 형성한 다음, 그 시이드영역을 가열처리에 의해 결정화시키는 경우, 또는 결정입계를 제어하는 다른 기술들을 이용하는 경우에도, 본 발명에 의해 정확한 마스크 얼라인먼트가 가능하게 된다. 그 결과, 소망의 결정성규소영역에 제어성 좋게 반도체소자를 형성하는 것이 가능하게 된다.

본 발명은 액정표시용의 액티브 매트릭스형 기판 이외의 여러가지 소자들에 응용될 수 있다. 예를 들어, 본 발명은, 밀착형 이미지 센서, 드라이버 내장형의 서멀 헤드, 유기계 EL(Electroluminescence)소자를 발광소자로 이용하는 드라이버 내장형의 광 기록소자 또는 표시소자, 3차원 IC와 같은 반도체소자 등의 여러가지 소자에 응용될 수 있다. 여기서, 유기계 EL 소자는 유기재료를 발광재료로 사용하는 전계발광소자이다.

이들 소자에 본 발명을 응용하는 경우, 이들 소자의 고속, 고해상도화 등의 고성능화가 실현될 수 있다. 또한, 본 발명은 상기한 실시예에서 설명된 금속산화막반도체(MOS)형 트랜지스터 뿐만 아니라, 결정성반도체를 소자재료로 이용하는 바이폴러 트랜지스터, 또는 정전유도 트랜지스터 등을 위한 반도체 공정 전반에 광범위하게 응용할 수 있다.

상기한 바와 같이, 본 발명에 따르면, 비정질규소막의 선택적 결정화에 의해 형성된 결정성규소영역과 결정화가 미치지 않은 비정질규소영역과의 경계를 사용하여 마스크 얼라인먼트가 행해지기 때문에, 선택적으로 결정화시킨 비정질규소막의 패터닝을, 농담이 명료하게 다른 비정질규소막과 결정성규소막과의 경계 부분을 기준으로하여 용이하고 정확하게 행할 수 있다.

따라서, 반도체소자의 특성의 열화와 변동을 야기하는 각종 요인들이 사실상 제거될 수 있고, 대규모반도체장치에 특히 중요한 생산 수율이 크게 향상될 수 있다. 또한, 고품질의 결정성규소영역에 대하여 활성영역의 오토얼라인먼트가 가능하게 되어, 결정입계가 제어된 반도체막을 사용하여 반도체장치의 대량 생산이 가능하게 된다.

또한, 본 발명에 따르면, 촉매원소를 도입한 비정질규소막을 열처리에 의해 선택적으로 결정화시키고, 촉매원소가 선택적으로 도입된 영역의 주변부에서 기판 표면에 대략 평행한 방향으로 결정성장을 행하게 하고, 이렇게 하여 형성된 결정성규소영역의 외주에 위치된, 결정성규소영역과 결정화가 미치지 않은 비정질규소영역과의 경계를 사용하여 마스크 얼라인먼트를 행하기 때문에, 일반적으로 사용되는 고상성장법으로 얻어지는 결정성 보다 더 높은 결정성을 가지는 고품질의 결정성규소막을 600℃ 이하의 열처리에 의해 형성할 수 있고, 각 공정 단계에서의 마스크 얼라인먼트를 용이하게 행할 수 있다.

상기한 설명으로부터 명백한 바와 같이, 본 발명은 고성능의 대규모 반도체장치를 낮은 제조 비용으로 대량생산하는 것을 가능하게 한다.

본 발명의 범위 및 정신으로부터 벗어남이 없이 여러가지 다른 변형이 본 기술에 숙련된 자들에 명백할 것이고 그들에 의해 쉽게 행해질 수 있다. 따라서, 첨부된 특허청구의 범위가 여기에 기재된 설명에 한정되는 것이 아니고, 특허청구의 범위가 넓게 해석되어야 한다.

Claims

절연성 표면을 갖는 기판; 및 상기 기판의 절연성 표면상에 형성되고, 결정성 규소막으로 구성되는 활성영역을 구비하며, 상기 활성영역은 비정질 규소막의 선택적 결정화에 의해 형성된 결정성 규소영역내에 형성되고, 상기 활성영역은 상기 비정질 규소막의 비정질 규소영역과 상기 결정성 규소영역간의 경계를 사용한 마스크 얼라인먼트를 행하여 위치되는 반도체장치.
제1항에 있어서, 상기 비정질 규소막의 가열처리에 의한 결정화를 촉진하는 촉매원소가 상기 결정성 규소 영역에 도입되는 반도체장치.
제2항에 있어서, 상기 촉매원소로서 Ni, Co, Pd, Pt, Cu, Ag, Au, In, Sn, Al, P, As 및 Sb로 구성되는 그룹에서 선택된 적어도 하나의 원소가 사용되는 반도체장치.
기판상에 비정질 규소막을 형성하는 공정; 상기 비정질 규소막의 일부분을 선택적으로 결정화시키는 공정; 상기 비정질 규소막의 선택적 결정화에 의해 형성된 결정성 규소영역과 아직 결정화되지 않은 상기 비정질 규소막의 비정질 규소영역간의 경계를 사용하여 마스크 얼라인먼트를 행하는 공정; 및 상기 마스크 얼라인먼트에 기초하여 상기 비정질 규소막을 패터닝하는 공정을 포함하는 반도체장치의 제조방법.
기판상에 비정질 규소막을 형성하는 공정; 상기 기판상에 비정질 규소막을 형성하는 공정의 전 또는 후에 상기 비정질 규소막의 결정화를 촉진하는 촉매원소를 상기 비정질 규소막에 선택적으로 도입하는 공정; 상기 촉매원소가 선택적으로 도입된 영역의 주변부에 있어서, 기판의 표면에 대해 대략 평행한 방향으로 결정들이 성장되도록, 가열 처리에 의해 상기 비정질 규소막을 선택적으로 결정화시키는 공정; 상기 결정성 규소영역의 외주단에 위치되는, 상기 기판의 표면에 대해 대략 평행한 방향으로 상기 비정질 규소막의 선택적 결정화에 의해 형성된 결정성 규소영역과 아직 결정화되지 않은 비정질 규소영역간의 경계를 사용하여 마스크 얼라인먼트를 행하는 공정; 및 상기 마스크 얼라인먼트에 기초하여 상기 비정질 규소막을 패터닝하여 활성영역을 형성하는 공정을 포함하는 반도체장치의 제조방법.
제5항에 있어서, 상기 촉매원소로서 Ni, Co, Pd, Pt, Cu, Ag, Au, In, Sn, Al, P, As 및 Sb로 구성되는 그룹에서 선택된 적어도 하나의 원소가 사용되는 반도체장치의 제조방법.
기판상에 비정질규소막을 형성하는 공정; 상기 비정질 규소막의 한 영역을 선택적으로 결정화하고, 그에 따라, 상기 선택적으로 결정화된 영역과 비정질 규소영역간의 경계를 규정하는 마스크 얼라인먼트 마크를 형성하는 공정; 및 상기 마스크 얼라인먼트 마크를 사용하여 마스크 얼라인먼트를 행하는 공정을 포함하는 반도체장치의 제조방법.
제7항에 있어서, 상기 마스크 얼라인먼트 마크를 형성하는 공정은; 상기 비정질 규소막의 상기 선택적으로 결정화된 영역에 포함되는 시이드(seed) 영역을 최초로 결정화시키고; 상기 시이드영역으로 부터 횡방향으로 상기 비정질 규소막을 경정화시키며; 상기 마스크 얼라인먼트 마크의 사이즈를 상기 비정질 규소막의 결정화에 따라 크게하는 공정을 포함하는 반도체장치의 제조방법.
제8항에 있어서, 상기 마스크 얼라인먼트를 행하는 공정은, 제2마스크 얼라인먼트 마크의 위치를 상기 마스크 얼라인먼트 마크의 위치에 정합시키는 공정을 포함하며, 상기 제2마스크 얼라인먼트 마크는 규칙적으로 배열된 복수의 곡선 및/또는 직선으로 형성되는 반도체장치의 제조방법.
제9항에 있어서, 상기 제2마스크 얼라인먼트 마크는 동심원상으로 배열된 3개 이상의 폐곡선으로 형성되는 반도체장치의 제조방법.
제8항에 있어서, 상기 마스크 얼라인먼트 마크를 형성하는 공정은 상기 비정질규소막의 상기 시이드영역에, 상기 비정질 규소막의 결정화를 촉진하는 촉매원소를 선택적으로 도입하는 공정을 포함하는 반도체장치의 제조방법.
제11항에 있어서, 상기 촉매원소로서 Ni, Co, Pd, Pt, Cu, Ag, Au, In, Sn, Al, P, As 및 Sb로 구성되는 그룹에서 선택된 적어도 하나의 원소가 사용되는 반도체장치의 제조방법.