JPH04119633A - 薄膜半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、エレクトロルミネッセンスデイスプレィ、液
晶デイスプレィ等各種装置の駆動用等に利用されている
薄膜半導体装置に係り、特に、薄膜半導体としてポリシ
リコン膜が適用された薄膜半導体装置の製造方法に関す
るものである。

〔従来の技術〕

この種の薄膜半導体装置として、例えばＭＯ３型半導体
を例に挙げて説明すると、第８図〜第９図に示すように
ガラス基板（ａ）と、このガラス基板（ａ）上に設けら
れ活性層として作用する薄膜のポリシリコン膜（Ｃ）と
、このポリシリコン膜（Ｃ）の両端部に接続されたソー
ス電極（Ｓ）ドレイン電極（Ｄ）と、ゲート絶縁膜（ｂ
）を介しポリシリコン膜（ｃ）上に設けられたゲート電
極（Ｇ）とでその主要部を構成する装置が知られている
。

そして、この種のＭＯ３型半導体装置においては上記ソ
ース電極（Ｓ）　　・ドレイン電極（Ｄ）間にドレイン
電圧（Ｖｏ）を印加し、かつ、ゲート電極（Ｇ）に所定
のゲート電圧（ＶＣ）を印加することでポリシリコン膜
（Ｃ）にチャネルが形成され、ＯＮ状態となってドレイ
ン電流（Ｉ　Ｄ）が流れる一方、ゲート電圧（ＶＧ）を
下げて「しきい値電圧ＶＴＨｊ以下にすると上記半導体
装置はＯＦＦ状態となってドレイン電流（■、）が流れ
なくなるもので上述した各種装置の駆動用等に利用され
ているものである。

ところで、この種の薄膜半導体装置において上記ポリシ
リコン膜の形成に際しては、従来、ガラス基板等の適宜
部位にアモルファスシリコン膜を成膜し、かつこのアモ
ルファスシリコン膜を５５０℃〜６００℃程度に加熱し
この膜内に存在するシリコン微結晶核を成長核にして結
晶成長させポリシリコン膜にする方法が採られていた。

しかし、このような方法にて形成されたポリシリコン膜
はその結晶粒径が直径１０００〜２０００人と小さいた
め、第１Ｏ図に示すように結晶粒（ｆ）界面でのキャリ
アの散乱が多く、かつ、結晶粒（ｆ）界面でのトラップ
数も多いことから、上記ＭＯＳ型の半導体装置において
はポリシリコン膜（Ｃ）のチャネル形成領域を流れるド
レイン電流（Ｉ、）が小さくなる欠点があり、かつ、「
しきい値電圧ＶＴＨＡ　も高（なってその制御特性が悪
くなる欠点かあった。

そこで、この欠点を解消するポリシリコン膜の形成方法
として、例えば、Ａ、　Ｃｈｉａｎｇ等により以下に示
すような形成方法が提案されている（Ｍａｔ、　Ｒｅｓ
。

Ｓｏｃ、　Ｓｙｍｐ、　Ｐｒｏｃ、　１０６＜１９８８
＞ｐｐ３０５−３１０）。

すなわち、この形成方法は、第１１図（Ａ）に示すよう
に絶縁性基板（ａ）に成膜されたアモルファスシリコン
膜（Ｃｏ）内へイオン注入法にてシリコンイオンを注入
し、この膜（Ｃｏ）内に存在するシリコン微結晶核（ｇ
）の一部を破壊させてその残存核密度を減少させた後（
第１１図Ｂ参照）、上記アモルファスシリコン膜（Ｃｏ
）を５５０°Ｃ〜６０００Ｃ程度に加熱し、この膜（Ｃ
ｏ）内に残存するシリコン微結晶核（ｇ）を成長核にし
て結晶成長させポリシリコン膜を形成する方法であった
。

そして、このポリシリコン膜の形成方法においては、成
長核が少ない分だけ結晶成長時における成長核同士のぶ
つかり合いが少なくなるため、各成長核の結晶成長が促
進されてその結晶粒径の大きいポリシリコン膜が得られ
る方法であった。

従って、この方法により求められたポリシリコン膜（ｃ
）を活性層とする薄膜半導体装置においては、その結晶
粒（ｆ）界面でのキャリアの散乱や結晶粒（ｆ）界面で
のトラップ数が減少するため、上記ポリシリコン膜（Ｃ
）のチャネル形成領域を流れるドレイン電流（１，）が
大幅に増大し、ゲートの「しきい値電圧ＶｙＨｊも低く
なってその制御特性が著しく改良される利点を有する方
法であった。

〔発明が解決しようとする課題〕

しかし、これ等Ａ、　Ｃｈｉａｎｇ等の従来法において
は、いづれも成膜されたアモルファスシリコン膜内に自
然発生的に存在するシリコン微結晶を成長核にしてポリ
シリコン膜を求める方法であるため、成長初期段階にお
ける成長核が小さく、従って、求められたポリシリコン
膜の結晶粒径の大きさもこれを原因とした一定の限界が
あるため、より導電率が高いポリシリコン膜を求める場
合に大きな問題点となっていた。

本発明はこのような問題点に着目してなされたもので、
その課題とするところは、その結晶粒径か従来より大き
いポリシリコン膜を形成できるようにして動作特性に優
れた薄膜半導体装置の製造方法を提供することにある。

〔課題を解決するための手段〕

すなわち本発明は、 絶縁性基板に設けられたシリコン膜を結晶成長させてポ
リシリコン膜にする薄膜半導体装置の製造方法を前提と
し、 上記シリコン膜面の選択された複数領域に熱エネルギを
照射しその照射部位を結晶成長させて位置規制された複
数のポリシリコン領域を形成すると共に、 これ等ポリシリコン領域を成長核にして上記シリコン膜
を結晶成長させその結晶粒径の大きいポリシリコン膜に
することを特徴とするものである。

この様な技術的手段において上記絶縁性基板としては、
従来同様、ガラス、石英、及びセラミックス等が適用で
きる。

また、絶縁性基板に設けられるシリコン膜としては、プ
ラズマＣＶＤ法、減圧ＣＶＤ法、スパッタリング法等で
成膜されるアモルファスシリコン（ａ−３ｉ）が適用で
きる他、成膜時における絶縁性基板温度を若干高く設定
することで成膜できるポリシリコン（ｐｏｌｙ−３ｉ）
等の適用も可能である。

尚、この技術的手段において後者のポリシリコンを適用
した場合、通常、成膜時におけるポリシリコン膜の結晶
粒径は小さいためその導電率が十分でないのに対し、こ
の方法を適用することにより上記結晶粒径をより大きく
成長させることが可能となり、従って、導電率のより優
れたポリシリコン膜を求められるという技術的意味を有
する。

次に、上記シリコン膜面の選択された複数領域へ照射す
る熱エネルギ手段としては、Ａｒ”、Ｋｒ＝等のイオン
レーザ、ＣＯ２等のガスレーザ、及びＡｒＦ、ＸｅＣＬ
　ＫｒＦ等のエキシマレーザ等が適用でき、また、その
照射領域を特定する手段としては、例えば、照射領域に
対応した部位に開口を有するマスクを上記シリコン膜上
に直接若しくは透明皮膜材を介して被覆する方法が挙げ
られる。尚、上記マスクの構成材料としては、耐熱性や
加工性に優れ、かつ反射率の高いアルミニウム、クロム
、チタン等の金属材料、及びこれに準した特性を有する
材料が適用できる。また、上記マスクの開口面積、開口
間隔、開口形状、並びに開口部のレイアウト等は、シリ
コン結晶核の成長方向、及び、目的とするポリシリコン
膜の結晶粒径の大きさ等を考慮して適宜設定される。

また、シリコン膜のポリシリコン領域を成長核にして上
記シリコン膜を結晶成長させるアニール手段としては、
従来と同様に、ファーネス・アニール（炉アニール）や
上述したレーザ・アニール等が適用できる。

尚、この技術的手段の適用範囲については、上述したＭ
Ｏ３型薄膜半導体装置の製造に適用できる他、「バイポ
ーラ型」の薄膜半導体装置の製造にも適用可能である。

〔作用〕

上述したような技術的手段によれば、 シリコン膜面の選択された複数領域に熱エネルギを照射
しその照射部位を結晶成長させて位置規制された複数の
ポリシリコン領域を形成すると共に、 コレ等ポリシリコン領域を成長核にして上記シリコン膜
を結晶成長させその結晶粒径の大きいポリシリコン膜を
求めているため、 成長初期段階における成長核自体が従来法に較べて大き
く、しかも、上記ポリシリコン領域の成長核は他の部位
の未成長シリコン領域に較べて安定な状態にあり、未成
長シリコン領域の結晶成長時に影響を受けずに上記ポリ
シリコン領域の成長核もそのまま結晶成長するため、従
来に較べてその結晶粒径が著しく大きいポリシリコン膜
を求めることが可能となる。

〔実施例〕

以下、本発明をＭＯＳ型の薄膜半導体装置に適用した実
施例について図面を参照して詳細に説明する。

すなわち、この実施例に係る薄膜半導体装置は、第１図
〜第２図に示すようにガラス基板（１）と、このガラス
基板（１）上に成膜された厚さ１ｏｏｏ人のポリシリコ
ン膜（２）と、このポリシリコン膜（２）上に形成され
たＳｉＯ□のゲート酸化膜（３）と、このゲート酸化膜
（３）上に設けられたポリシリコンのゲート電極（Ｇ）
と、上記ポリシリコン膜（２）の両端部位に設けられた
ソース電極（Ｓ）　　・ドレイン電極（Ｄ）と、装置全
体を被覆するＳｉＯ＋の層間絶縁膜（４）と、コンタク
トホール（５）を介して上記各電極に接続されたアルミ
ニウムの配線（６）とでその主要部が構成されているも
のである。

そして、この薄膜半導体装置は以下のような工程を経て
製造されているものである。

まず、第４図（Ａ）に示すようにガラス（商品名コーニ
ング７０５９）基板（１）面上に減圧ＣＶＤ法にて１０
００人のアモルファスシリコン膜（２０）と厚さ３００
人の５ｉＯ１の透明皮膜材（１０）を成膜し、かつ、こ
の透明皮膜材（１０）上にスパッタリング法にて１００
０人の金属膜（１１）を着膜する。

次に、第４図（Ｂ）及び第５図に示すように上記金属膜
（１１）をパターニングして１μｍ角の矩形状開口（１
２）が５μｍ間隔で複数形成されたマスク（１３）を設
け、かつ、このマスク（１３）面上から第４図（Ｃ）に
示すようにそのエネルギ密度が２００ｍＪ／ｃＴ１以上
のエキシマ・レーザ光を照射して上記開口（１２）直下
のアモルファスシリコンを結晶成長させ、第６図（Ａ）
及び第７図（Ａ）に示すように位置規制された複数のポ
リシリコン領域（２１）を形成する。すなわち、上記エ
キシマ・レーザ光はマスク（１３）の非開口面（すなわ
ち遮光面）では反射され上記開口（１２）のみを通過す
ることになるため、開口（１２）直下のアモルファスシ
リコン膜のみが融解し、かつ、結晶化してポリシリコン
になる。このとき、非開口面直下のアモルファスシリコ
ンは熱エネルギが供給されないことから不活性状態にあ
り上記開口（１２）直下のアモルファスシリコンのみが
優先的に結晶化するため、第６図（Ａ）及び第７図（Ａ
）に示すようにその結晶粒径は大きく（〜５０００人）
、かつ１μｍ角の開口（１２）内に数個（図においては
４個）の結晶粒（２２）　Ｌか存在しないことになる。

尚、この実施例においては上記エキシマ・アニール処理
を大気中にて行っているため、このアニール処理中、空
気中の酸素等がアモルファスシリコン膜内へ入り込まな
いよう上記透明皮膜材（１０）で保護している。従って
、このアニール処理を不活性ガス雰囲気下で行う場合に
は上記透明皮膜材（１０）を省略することができる。

次いで、第６図（Ｂ）に示すように上記マスク（１３）
と透明皮膜材（１０）をエツチング処理により除去した
後、従来同様、上記アモルファスシリコン膜（２０）を
、５５０°０１１０時間のファーネス・アニール（炉ア
ニール）処理を施し、上記ポリシリコン領域（２１）を
成長核にしアモルファスシリコン膜（２０）を結晶成長
させて第６図（Ｃ）及び第７図（Ｂ）に示すようにその
結晶粒径の大きいポリシリコン膜（２°）を求める。こ
の場合、上記アモルファスシリコン膜（２０）のポリシ
リコン領域（２１）を成長核にして結晶成長させている
ため、成長初期段階における成長核自体が従来法に較べ
て大きく、しかも、ポリシリコン領域（２１）の成長核
は他の部位の未成長アモルファスシリコン領域（２３）
に較べて安定な状態にあり、未成長アモルファスシリコ
ン領域（２３）の結晶成長時に影響を受けずに上記ポリ
シリコン領域（２１）の成長核もそのまま結晶成長する
ことになる。従って、上述したように従来に較べてその
結晶粒径が著しく大きいポリシリコン膜（２°）を求め
ることが可能となる。

この様にして第４図（Ｄ）に示すように結晶粒径の大き
いポリシリコン膜（２′）を形成した後、通常のフォト
リゾグラフィー法に従い上記ポリシリコン膜（２”）上
に第４図（Ｅ）に示すようなレジスト膜（ｒ）を形成し
、このレジスト膜（ｒ）から露出するポリシリコン膜（
２′）をエツチング処理により除去して第４１１（Ｆ）
に示すような活性層用のポリシリコン膜（２）とする。

次に、この面上に４３０℃の条件下、減圧ＣＶＤ法によ
り１０００人の５ｉＱｚのゲート酸化膜ｔ３）を成膜し
、かつ、このゲート酸化膜（３）を緻密化させるため、
６００℃、５時間の加熱処理を施した後、この面上に減
圧ＣＶＤ法にて３０００人のポリシリコン層（Ｇ′）を
形成しく第４図Ｇ参照）、更に第４図（Ｈ）に示すよう
にポリシリコン層（Ｇ′）内にイオン注入法にてｐ＋イ
オンを注入し、かっ、これをパターニングして第４図（
Ｉ）に示すようにゲート電極（Ｇ）を形成した。

次いで、第４図（Ｊ）に示すように上記ゲート電極（Ｇ
）をマスクにしてｐ＋イオンをイオン注入することによ
り、第４図（Ｋ）に示すようにゲート電極（Ｇ）に対し
て位置整合されたソース電極（Ｓ）　　・ドレイン電極
（Ｄ）とを形成した後、減圧ＣＶＤ法により７０００人
の５ｉｆｔＯ層開絶縁膜（４）を成膜しく第４図り参照
）、更に、６００℃、２４時間の加熱処理を施してイオ
ン注入されたドーパント（ｐ＋イオン）の活性化を行う
。

次に、通常のフォトリゾグラフィー処理とエツチング処
理とを施して上記層間絶縁膜（４）とゲート酸化膜（３
）にコンタクトホール（５）を開設し、かつアルミニウ
ムの配線（６）を形成して第１図〜第２図並びに第４図
（Ｍ）に示したＭＯＳ型の薄膜半導体装置は製造されて
いる。

そして、このようにして製造されたＭＯＳ型の薄膜半導
体装置においては、その活性層を構成するポリシリコン
膜（２）の結晶粒が粗大化されることにより第３図に示
すように結晶粒（２２）界面でのキャリアの散乱が減少
し、同時に結晶粒（２２）界面でのトラップ数も激減す
るため、チャネル移動度が増大すると共にしきい値電圧
も低下することになる。

従って、このＭＯＳ型の薄膜半導体装置においては、そ
の動作スピードが速くなると共にそのしきい値の制御特
性が改良される利点を有している。

〔発明の効果〕

本発明によれば、 成長初期段階における成長核自体が従来法に較べて大き
く、しかも、上記ポリシリコン領域の成長核は他の部位
の未成長シリコン領域に較べて安定な状態にあり、未成
長シリコン領域の結晶成長時に影響を受けずに上記ポリ
シリコン領域の成長核もそのまま結晶成長するため、従
来に較べてその結晶粒径か著しく大きいポリシリコン膜
を求めることが可能となる。

従って、製造された薄膜半導体装置においてはそのポリ
シリコン膜の導電率が高くなる効果を有しており、例え
ば、ＭＯＳ型薄膜半導体装置においてはポリシリコン膜
のチャネル形成領域を流れるドレイン電流が大きくなる
と共にゲートのしきい値電圧が低くなる効果を有してい
る。

【図面の簡単な説明】

第１図〜第７図は本発明の実施例を示しており、第１図
はその実施例に係る薄膜半導体装置の斜視図、第２図は
第１図の■−■面断面図、第３図は第２図の一部拡大図
、第４図（Ａ）〜（Ｍ）はその製造工程を示す工程説明
図、第５図は製造工程途上において形成されるマスクの
斜視図、第６図（Ａ）〜（Ｃ）はアモルファスシリコン
膜がポリシリコン膜に結晶成長する工程の概念断面図、
第７図（Ａ）〜（Ｂ）はその概念平面図であり、また、
第８図は従来のＭＯＳ型薄膜半導体装置の斜視図、第９
図は第８図のＩＸ−ＩＸ面断面図、第１０図はその半導
体装置に適用されたポリシリコン膜の部分拡大図、第１
１図（Ａ）　〜（Ｂ）はＡ、Ｃｈｉａｎｇ等によるポリ
シリコン膜形成方法の工程説明図である。 〔符号説明〕 （１）・・・ガラス基板 （２）・・・ポリシリコン膜 （２１）・・・ポリシリコン領域 （２２）・・・結晶粒 特　許　出　願　人　富士ゼロックス株式会社代　理　
人　弁理士　中　村　智　廣（外２名）第 図 第 図 第４ 図 第 図 第 図 第 図 第 図 第１０ 図 第１１図

Claims (1)

1. 【特許請求の範囲】 絶縁性基板に設けられたシリコン膜を結晶成長させてポ
   リシリコン膜にする薄膜半導体装置の製造方法において
   、 上記シリコン膜面の選択された複数領域に熱エネルギを
   照射しその照射部位を結晶成長させて位置規制された複
   数のポリシリコン領域を形成すると共に、 これ等ポリシリコン領域を成長核にして上記シリコン膜
   を結晶成長させその結晶粒径の大きいポリシリコン膜に
   することを特徴とする薄膜半導体装置の製造方法。