KR0125116B1 - 다층 리드 프레임 - Google Patents

다층 리드 프레임

Info

Publication number
KR0125116B1
KR0125116B1 KR1019940011157A KR19940011157A KR0125116B1 KR 0125116 B1 KR0125116 B1 KR 0125116B1 KR 1019940011157 A KR1019940011157 A KR 1019940011157A KR 19940011157 A KR19940011157 A KR 19940011157A KR 0125116 B1 KR0125116 B1 KR 0125116B1
Authority
KR
South Korea
Prior art keywords
ceramic plate
layer
lead frame
multilayer lead
power supply
Prior art date
Application number
KR1019940011157A
Other languages
English (en)
Other versions
KR940027145A (ko
Inventor
또시까즈 다께노우찌
뀨니유끼 호리
미쓰하루 시미즈
Original Assignee
이노우에 사다오
신꼬오 덴기 고오교오가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이노우에 사다오, 신꼬오 덴기 고오교오가부시끼가이샤 filed Critical 이노우에 사다오
Publication of KR940027145A publication Critical patent/KR940027145A/ko
Application granted granted Critical
Publication of KR0125116B1 publication Critical patent/KR0125116B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49589—Capacitor integral with or on the leadframe
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)

Abstract

[목적]
10nF 이상의 큰 정전용량을 달성할 수 있다.
[구성]
적어도 신호층(12), 전원층(14), 접지층(20)을 절연체를 통하여 적층해서 된 다층 리드 프레임에 있어서 전원층(14)와 접지층(20)사이에 강유전체로 된 세라믹판(22)을 개장하고, 이 세라믹판(22)과 전원층(14), 접지층(20)사이를 도전성의 접착재(24)로 고착한 것을 특징으로 한다.

Description

다층 리드 프레임
제1도는 제1의 실시예를 나타낸 단면도.
제2도는 세라믹판의 정면도.
제3도는 세라믹판의 양면에 금속피막을 형성한 실시예를 나타낸 부분단면도.
제4도는 클록주파수와 정전용량과의 관계를 나타낸 그래프.
* 도면의 주요 부분에 대한 부호의 설명
10 : 다층 리드 프레임 12 : 신호층
14 : 전원층 16 : 절연시트
20 : 접지층 22 : 세라믹판
24 : 도전성필림 28 : 금속피막.
본 발명은 수지봉함형 반도체장치에 사용되는 리드프레임에 관한 것이다.
다층의 리드프레임은 적어도 신호층, 전원층, 접지층의 3층을 폴리이미드 필림 등의 절연시트를 통해 적층한 것이며 전원층과 접지층사이에 디커플링콘덴서(decoupling condenser)가 형성되어 있으므로 바운스(bounce)라 불리우는 일종의 전원 잡음을 적게할 수 있으며, 반도체 소자의 스이칭에 수반되어 생기는 전원계, 접지계의 전위변동을 적게할 수 있는 이점이 있다.
그런데 근래에는 디바이스가 더욱더 고속화되어 입출력 버퍼의 동시 스위칭에 따른 전원계, 접지계에 생기는 전압강하가 커지고 있으며 오동작할 우려가 많아졌다. 이를 개선하기 위해서는 상기의 디커플링콘덴서의 정전용량을 크게하면 된다. 이 때문에 일본 특개평4-73825호에서는 전원층과 접지층 사이의 절연시트에 절연성 수지 속에 고유전율을 갖는 산화 탄탈분말 또는 티탄산바륨분말을 혼입한 시트를 사용하여 디커플링콘덴서의 정전용량을 크게 하도록 하고 있다.
그러나 상기 종래의 다층 리드 프레임에는 다음과 같은 문제점이 있다.
즉 절연성 수지 속에 단순히 고유전체 분말을 혼입시킨 것만으로는 이유는 분명하지 않지만 기대하는 이론치정도의 정전용량이 얻어지지 않음이 판명되었다. 구체적으로는 티탄산바륨 분말을 혼입한 것의 유전율(ε)이 10정도이다. 특히 근래에는 10nF∼50nF정도의 큰 정전용량을 갖는 디커플링콘덴서가 요구되어지고 있으므로 상기 종래의 것으로는 도저히 이 요구에 응할 수가 없다.
보다 큰 정전용량을 얻기 위해서는 절연성 수지 속에 보다 다량의 고유전체 분말을 혼입시키면 될 것으로 생각되나, 이 경우에는 절연성 수지의 접착성이 손상되어 사용 불능이 되는 사정이 있다.
그래서 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로서 그 목적하는 바는 10nF 이상의 큰 정전용량을 달성할 수 있는 디커플링콘텐서를 내장하는 다층 리드 프레임을 제공하는데 있다.
본 발명은 상기 목적을 달성하기 위하여 다음과 같은 구성을 갖춘다. 즉 적어도 신호층, 전원층, 접지층을 절연체를 통해서 적층하여 형성되는 다층 리드 프레임에 있어서, 상기 전원층과 접지층 사이에 강유전체로 된 세라믹판을 개장(介裝)하고, 이 세라믹판과 상기 전원층, 접지층 사이를 도전성의 접착재로 고착시킨 것을 특징으로 하고 있다.
상기 세라믹판을 티탄산 바륨 혹은 티탄산스트론튬을 주성분으로 하는 세라믹판을 사용하면 좋다. 이 세라믹판을 그린시트(green sheet) 또는 분말성형품을 소결하여 얻는다.
상기 도전성의 접착재는 접착성을 갖는 수지속에 금속분말을 혼입한 도전성 필림을 사용하면 좋다. 세라믹판의 양 표면에 금속피막을 형성하면 더욱 좋다.
강유전체 분말 또는 그린시트를 소결한 치밀한 세라믹판을 개장하였으므로 10nF 이상의 큰 정전용량의 디커플링콘덴서를 내장한 다층 리드 프레임으로 형성할 수 있다.
또 세라믹판의 양면에 금속피막을 형성함으로써 보다 큰 정전용량의 디커플링콘덴서를 형성할 수 있으며 또한 고주파 특성도 우수하다.
[실시예]
이하 본 발명에 적합한 실시예를 첨부도면에 의거하여 설명한다.
제1도는 다층 리드 프레임(10)의 단면도를 나타낸다.
12는 신호층이며, 금속판을 에칭가공 혹은 프레스 가공하여 내부리드, 외부리드를 갖는 프레임형상으로 형성되어 있다.
14는 전원층이며, 금속판을 에칭 또는 프레스가공하여 틀형으로 형성되어 있다.
이 전원층(14)은 양면에 접착재가 부착된 절연시트(16)에 의해 신호층(12)의 내부리드에 겹쳐서 적층된다. 전원층(14)의 내단측(內端側)은 내부리드 선단보다도 더 내부방향으로 돌출하여 탑재되는 반도체소자의 전원단장에 임의의 위치에서 와이어본딩 가능하게 되었다.
전원층(14)는 외부방향으로 돌출한 접촉자(18)에 의해 내부리드 속의 전원선에 접속된다.
20은 접지층이며, 금속판에 의해 방형형으로 형성되어 강유전체로 된 세라믹판(22)을 끼고 세라믹판(22)양면에 도전성 접착재(24, 24)에 의해 전원층(14)에 겹쳐서 적층되어 있다.
접지층 (20)의 상면에 반도체소자(도시하지 않음)가 탑재된다.
탑재한 반도체소자와 신호층(12), 전원층(14), 접지층(20)사이에 와이어등에 의해 전기적 접속이 이루어지고 반도체소자를 수지 봉함함으로써 반도체 장치로 완성된다.
또 봉함수지와의 밀착성을 향상시키기 위하여 각 절연시트(16), 전원층(14), 세라믹판(22), 도전성 접착재(24, 24), 접지층(20)에는 봉함수지 브리지용의 관통구멍을 형성하면 좋다.
제2도에는 세라믹판(22)에 관통구멍(26)을 형성한 예를 나타낸다.
세라믹판(22)은 티탄산 바륨, 티탄산 스트론튬, 산화탄탈등의 강유전체 분말과 용제, 유기바인더, 그리고 소결조제를 혼련한 슬러리를 시트형으로 형성한 그린시트를 소결하고 0.1mm∼0.3mm 정도의 필요한 두께로 연마하여 형성한다.
티탄산 바륨을 주로한 세라믹판(22)의 경우에는 유전율이 2000으로부터 3000 경우에 따라서는 6000이상의 강유전체가 된다.
세라믹판(22)은 전원층(14)과 거의 동일 형상의 틀형으로 형성한다. 틀형으로 형성하려면 시트형으로 소결, 연마한 후 초음파 가공, 또는 레이저가공등에 의해 형성할 수 있다.
또 그린시트 단계에서 틀형으로 미리 가공할 수도 있으나 소결에 의한 줄어듦으로 치수가 변동한다거나 휘어짐등의 변형이 생기기 쉬워지므로 바람직하지 못하다.
도전성 접착재(24, 24)로는 땜납도 사용할 수가 있으나 세라믹판(22)과의 열팽창률의 차가 커서 세라믹판(22)에 균열등이 생기므로 접착성을 갖는 수지에 은 등의 금속분말을 혼입하여 필림형으로 형성한 도전성수지 필름을 사용하면 좋다.
상기와 같이 해서 형성한 다층 리드 프레임(10)에 의해서 10nF이상의 큰 정전용량의 디커플링콘덴서를 내장하는 다층 리드 프레임으로 형성할 수 있었다. 이는 강유전체 분말을 소결한 치밀한 세라믹판을 개장하였기 때문이다.
상기에서는 3층의 리드프레임으로 형성하였으나 전원층을 2층으로 형성하는 등, 전체로서 4층 이상의 다층으로도 형성할 수 있다.
제3도는 다른 실시예를 나타낸다. 이 제3도는 전원층(14)와 접지층(20)사이의 부분 단면도이다.
본 실시예에서는 세라믹판(22)의 양면에 무전해금 도금층 등으로 된 금속피막(28, 28)을 형성하고 있다. 이 금속피막(28, 28)은 증착 또는 스퍼터링(sputtering)등에 의해서도 형성할 수 있다.
이와 같이 세라믹판(22)의 양면에 금속피막(28, 28)을 형성하므로써 디커플링콘덴서의 정전용량을 가일층 크게 할 수 있을 뿐만 아니라 고주파 특성도 현격히 뛰어나다는 것을 알 수 있었다.
제4도는 세라믹판(22)을 그대로 사용한 경우 A와 세라믹판(22)의 양면에 금(Au)의 금속피막(28, 28)을 형성한 경우 B의 클록주파수와 정전용량과의 관계를 나타낸 그래프이다.
제4도로부터 명백한 바와 같이 세라믹판(22)에 금속피막을 형성한 쪽이 정전용량이 현격히 커진다. 또 세라믹판(22)을 그대로 사용한 경우에는 클록주파수가 300MHZ부근에서 급격히 저하되는데 대하여 금속피막을 형성한 경우에는 10KHZ부근까지는 정전용량이 일정하고, 20KHZ부근에서부터 비로TH 급격히 저하하는 것을 알 수 있다.
세라믹판(22)의 양면에 금속피막을 형성함으로써 정전용량이 커지는 것은 금속피막(28, 28)을 형성함으로써 도전성 필림(24, 24)의 접촉저항이 감소하고 또 금속피막(28, 28) 이 전극으로서의 기능을 하여 전극간 거리가 적어지는 것 등에 의한 것으로 생각된다. 금속피막(28, 28)을 형성한 경우에 정전용량이 높은 주파수까지 안정한 이유는 분명하지 않다.
이상 본 발명에 적합한 실시예를 들어 여러 가지로 설명하였으나, 본 발명은 이 실시예에 한정되는 것은 아니고 발명의 정신을 일탈하지 않은 범위내에서 많은 개변을 할 수 있음은 물론이다.
본 발명에 의하면 10nF 이상의 큰 정전용량을 달성할 수 있는 디커플링콘덴서를 내장하는 다층 리드 프레임을 제공할 수가 있다.
또 세라믹판의 양면에 금속피막을 형성함으로써 보다 큰 정전용량의 디커플링콘덴서를 형성할 수 있고 또한 고주파 특성도 뛰어난 효과를 나타낸다.

Claims (4)

  1. 적어도 신호층, 전원층, 접지층을 절연체를 통하여 적층해서 된 다층 리드 프레임에 있어서, 상기 전원층과 접지층 사이에 강유전체로 된 세라믹판을 개장하고, 이 세라믹판과 상기 전원층, 접지층 사이를 도전성의 접착재로 고착한 것을 특징으로 하는 다층 리드 프레임.
  2. 제1항에 있어서, 상기 세라믹판이 티탄산 바륨 혹은 티탄산 스트론튬을 주성분으로 하는 세라믹판인 것을 특징으로 하는 다층 리드 프레임.
  3. 제1항 또는 제2항에 있어서, 상기 도전성의 접착재가 접착성을 갖는 수지 속에 금속분말을 혼입한 도전성 필림인 것을 특징으로 하는 다층 리드 프레임.
  4. 제1항 또는 제2항에 있어서, 세리믹판의 양 표면에 금속피막이 형성되어 있는 것을 특징으로 하는 다층 리드 프레임.
KR1019940011157A 1993-05-24 1994-05-23 다층 리드 프레임 KR0125116B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP5121328A JPH06334105A (ja) 1993-05-24 1993-05-24 多層リードフレーム
JP93-121328 1993-05-24

Publications (2)

Publication Number Publication Date
KR940027145A KR940027145A (ko) 1994-12-10
KR0125116B1 true KR0125116B1 (ko) 1997-12-11

Family

ID=14808539

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940011157A KR0125116B1 (ko) 1993-05-24 1994-05-23 다층 리드 프레임

Country Status (5)

Country Link
US (1) US5576577A (ko)
EP (1) EP0626725B1 (ko)
JP (1) JPH06334105A (ko)
KR (1) KR0125116B1 (ko)
DE (1) DE69416341T2 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5583372A (en) * 1994-09-14 1996-12-10 Micron Technology, Inc. Adhesion enhanced semiconductor die for mold compound packaging
US6066514A (en) * 1996-10-18 2000-05-23 Micron Technology, Inc. Adhesion enhanced semiconductor die for mold compound packaging
KR0177744B1 (ko) * 1995-08-14 1999-03-20 김광호 전기적 특성이 향상된 반도체 장치
SG60099A1 (en) 1996-08-16 1999-02-22 Sony Corp Semiconductor package and manufacturing method of lead frame
KR100218368B1 (ko) * 1997-04-18 1999-09-01 구본준 리드프레임과 그를 이용한 반도체 패키지 및 그의 제조방법
FR2764115B1 (fr) * 1997-06-02 2001-06-08 Sgs Thomson Microelectronics Dispositif semiconducteur et procede de connexion des fils internes de masse d'un tel dispositif
US6878572B2 (en) * 2002-05-30 2005-04-12 Intel Corporation High capacitance package substrate
JP3943096B2 (ja) * 2004-03-31 2007-07-11 シャープ株式会社 半導体装置、及びその電気的検査方法、並びにそれを備えた電子機器
TWI246760B (en) * 2004-12-22 2006-01-01 Siliconware Precision Industries Co Ltd Heat dissipating semiconductor package and fabrication method thereof
CN101627450B (zh) * 2007-03-08 2013-10-30 日本电气株式会社 电容元件、印刷布线板、半导体封装以及半导体电路
US9484320B2 (en) * 2012-04-27 2016-11-01 Freescale Semiconductor, Inc. Vertically packaged integrated circuit

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5332233B1 (ko) * 1968-12-25 1978-09-07
JPS61108160A (ja) * 1984-11-01 1986-05-26 Nec Corp コンデンサ内蔵型半導体装置及びその製造方法
BE904407A (fr) * 1985-03-13 1986-06-30 Rogers Corp Condensateur de decouplage et methode de fabrication de celui-ci.
US5089878A (en) * 1989-06-09 1992-02-18 Lee Jaesup N Low impedance packaging
JP2784235B2 (ja) * 1989-10-16 1998-08-06 新光電気工業株式会社 リードフレーム及び半導体装置
US5237202A (en) * 1989-10-16 1993-08-17 Shinko Electric Industries Co., Ltd Lead frame and semiconductor device using same
JP2828326B2 (ja) * 1990-07-12 1998-11-25 新光電気工業株式会社 多層リードフレームおよびその製造方法
JPH0479264A (ja) * 1990-07-20 1992-03-12 Nec Corp Ｌｓｉパッケージ
JP2833170B2 (ja) * 1990-07-25 1998-12-09 富士ゼロックス株式会社 電子写真感光体の製造方法
JPH04114462A (ja) * 1990-09-04 1992-04-15 Sumitomo Electric Ind Ltd リードフレーム
JPH04119659A (ja) * 1990-09-10 1992-04-21 Sumitomo Electric Ind Ltd リードフレーム
JPH05160334A (ja) * 1991-12-09 1993-06-25 Shinko Electric Ind Co Ltd 多層リードフレーム及びこれに用いるコンデンサー部品並びに半導体装置
JP3081335B2 (ja) * 1991-12-27 2000-08-28 新光電気工業株式会社 多層リードフレーム及びこれを用いた半導体装置
US5311057A (en) * 1992-11-27 1994-05-10 Motorola Inc. Lead-on-chip semiconductor device and method for making the same

Also Published As

Publication number Publication date
KR940027145A (ko) 1994-12-10
DE69416341T2 (de) 1999-07-01
EP0626725A3 (en) 1995-04-19
JPH06334105A (ja) 1994-12-02
EP0626725A2 (en) 1994-11-30
EP0626725B1 (en) 1999-02-03
DE69416341D1 (de) 1999-03-18
US5576577A (en) 1996-11-19

Similar Documents

Publication Publication Date Title
US10614960B2 (en) Composite electronic component and board having the same
KR0125116B1 (ko) 다층 리드 프레임
US10699846B2 (en) Composite electronic component and board having the same
US20150016015A1 (en) Multi-layered capacitor
US11848162B2 (en) Multilayer ceramic electronic component with metal terminals for high withstand voltage and reduced mounting area
JPH0745468A (ja) セラミックコンデンサおよびセラミックコンデンサを取り付けた半導体装置
US4630171A (en) Support for a high-speed component, in particular a microwave frequency component, the support including incorporated decoupling members
US10629374B2 (en) Composite electronic component and board having the same
CN110970220B (zh) 复合电子组件
JPH025019B2 (ko)
JP2003234246A (ja) 複合コンデンサ
KR102351179B1 (ko) 복합 전자부품
JPH0620874A (ja) 可変静電容量素子
KR20020075814A (ko) 콘덴서 내장 표면실장형 압전 부품
JP2997379B2 (ja) 半導体装置
JPH07245233A (ja) 薄膜コンデンサ
JPH0923066A (ja) コンデンサ内蔵基板
US7245477B2 (en) Decoupling capacitor and method
JP3187239B2 (ja) 半導体素子収納用パッケージ
JPS61102021A (ja) コンデンサ
JP2001127577A (ja) 圧電振動部品
JPH09312457A (ja) 容量素子付き回路基板
JPH06120764A (ja) 圧電共振子およびコルピッツ型回路に用いる圧電共振子
KR20210063718A (ko) 복합 전자부품
JPH05218783A (ja) セラミック発振子

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20040924

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee