JPH04114462A - リードフレーム - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体素子の雑音による誤動作を防ぐのに適
した構造のリードフレームに関するものである。
した構造のリードフレームに関するものである。
半導体装置において電源線より伝搬するノイズは、素子
の誤動作の要因となるのでシステムの機能保護上、その
対策が重要である。
の誤動作の要因となるのでシステムの機能保護上、その
対策が重要である。
そのための従来技術としては、第５図に示すように、半
導体装置２０の電源リード２１、接地リード２２をつな
ぐ電源線２３と接地線２４間にコンデンサ２５を載置し
、このコンデンサでノイズを吸収する方法が最も一般化
している。
導体装置２０の電源リード２１、接地リード２２をつな
ぐ電源線２３と接地線２４間にコンデンサ２５を載置し
、このコンデンサでノイズを吸収する方法が最も一般化
している。
また、アルミナ等を主成分とするセラミックとタングス
テン等を主成分とする金属とを印刷積層と焼成により交
互に形成して内部に多層配線を生じさせ、これを第６図
のようにボディ２６として利用するいわゆる同時焼成多
層セラミックパッケージに半導体素子２７を搭載するタ
イプのものでは、図のようにボディ内部の多層配線２８
間にコンデンサ２５を配置したものがある。図中２９は
金属キャップ、３０はボンディングワイヤを示す。
テン等を主成分とする金属とを印刷積層と焼成により交
互に形成して内部に多層配線を生じさせ、これを第６図
のようにボディ２６として利用するいわゆる同時焼成多
層セラミックパッケージに半導体素子２７を搭載するタ
イプのものでは、図のようにボディ内部の多層配線２８
間にコンデンサ２５を配置したものがある。図中２９は
金属キャップ、３０はボンディングワイヤを示す。
第５図のような、通常のリードフレームを用いた安価な
半導体装置は、パッケージ内にコンデンサを内蔵し難い
ため、図のように外付けせざるを得す、そのため、電源
インダクタンスの増加によリノイズ吸収効果が減少して
しまうと云う欠点がある。
半導体装置は、パッケージ内にコンデンサを内蔵し難い
ため、図のように外付けせざるを得す、そのため、電源
インダクタンスの増加によリノイズ吸収効果が減少して
しまうと云う欠点がある。
また、第６図に示す多層セラミックパンケージタイプの
ものは、パンケージ内にコンデンサを組込めるもの−、
パッケージそのもの＼コストが前者のタイプのものに比
較し、て非常に高価であると云う欠点を有している。
ものは、パンケージ内にコンデンサを組込めるもの−、
パッケージそのもの＼コストが前者のタイプのものに比
較し、て非常に高価であると云う欠点を有している。
従って、安価に得られるリードフレーム構造のもの一内
部に電源ノイズ除去用のコンデンサを内蔵させて前２者
の利点のみを生かすことが技術面での課題となっていた
。
部に電源ノイズ除去用のコンデンサを内蔵させて前２者
の利点のみを生かすことが技術面での課題となっていた
。
本発明の目的は、か＼る課題を解決することにある。
本発明のリードフレームは、上記の課題を解決するため
、素子搭載部の少なくとも素子搭載側表面の全域に結線
用の第１金属層を設け、この第１金属層の上面周縁部に
第１金属層の結線領域を素子搭載領域の周囲に確保して
額縁状に誘電体層を設け、さらに、この誘電体層上に結
線用の第２金属層を設け、電源リード、接地リートのい
ずれが一方を第２金属層に、他方を第１金属層に各々電
気的に接続する構成を採用する。
、素子搭載部の少なくとも素子搭載側表面の全域に結線
用の第１金属層を設け、この第１金属層の上面周縁部に
第１金属層の結線領域を素子搭載領域の周囲に確保して
額縁状に誘電体層を設け、さらに、この誘電体層上に結
線用の第２金属層を設け、電源リード、接地リートのい
ずれが一方を第２金属層に、他方を第１金属層に各々電
気的に接続する構成を採用する。
〔作用］
額縁状の誘電体層は、第１及び第２金属層を電極として
電源リードと接地リートとの間でノイズ除去用のコンデ
ンサとして働く。このように、リードフレームそのもの
にコンデンサが含まれているので、チップコンデンサ等
を外付けする必要がなく、コストも高まらない。
電源リードと接地リートとの間でノイズ除去用のコンデ
ンサとして働く。このように、リードフレームそのもの
にコンデンサが含まれているので、チップコンデンサ等
を外付けする必要がなく、コストも高まらない。
また、電源−接地間のインダクタンスが単層のリードフ
レームを用いる場合に比べて著しく下がるので、安定化
の面でもより一層有利になる。
レームを用いる場合に比べて著しく下がるので、安定化
の面でもより一層有利になる。
さらに、第１、第２金属層が素子搭載域の周囲に露出し
ており、それ等の層を経由して半導体素子上の電源及び
接地パッドをリードに接続できるのでリードビンのレイ
アウトの自由度が高まり、ビン数削減とこれによる半導
体装置の更なる小サイズ化にも有効に働く。
ており、それ等の層を経由して半導体素子上の電源及び
接地パッドをリードに接続できるのでリードビンのレイ
アウトの自由度が高まり、ビン数削減とこれによる半導
体装置の更なる小サイズ化にも有効に働く。
このほか、耐熱性に問題のある樹脂シートや接着剤を使
用していないので、封止法についての規制もなくなり、
トランスファーモールド法等による封止のみならず、セ
ラミック板と樹脂ガラスを用いた高気密パッケージング
も可能となる。
用していないので、封止法についての規制もなくなり、
トランスファーモールド法等による封止のみならず、セ
ラミック板と樹脂ガラスを用いた高気密パッケージング
も可能となる。
第１図に、本発明のリードフレームの一興体例を示す。
図の１は素子搭載部３に連なった接地リード、２は他の
リード群、即ち、電源、信号リードである。
リード群、即ち、電源、信号リードである。
素子搭載部３の上面には、第２図に示すようにその全域
にワイヤーポンディングの可能な第１金属層４を設けで
ある。また、この第１金属層の上面周縁部には誘電体薄
膜層５を額縁状に設け、さらにこの層５上に第２金属層
６を設けである。
にワイヤーポンディングの可能な第１金属層４を設けで
ある。また、この第１金属層の上面周縁部には誘電体薄
膜層５を額縁状に設け、さらにこの層５上に第２金属層
６を設けである。
各金属層４．６は、ＡＩ、Ａｇ、Ａｕ等の結線の可能な
任意の金属で構成される。これ等の層４．６は、湿式メ
ツキ、気相コーティングの何れの方法で形成してもよい
が、両層が短絡すると誘電体薄膜層５がコンデンサとし
て機能しないので注意を要する。
任意の金属で構成される。これ等の層４．６は、湿式メ
ツキ、気相コーティングの何れの方法で形成してもよい
が、両層が短絡すると誘電体薄膜層５がコンデンサとし
て機能しないので注意を要する。
また、誘電体薄膜層５は、素子搭載域との間に第１金属
層４の結線用領域が残されるように配置する。
層４の結線用領域が残されるように配置する。
図示のリードフレームは、任意の複数本のり一層２をＡ
Ｉ等から成るボンディングワイヤ７で第１金属層４に接
続しである。このようにしておくと、誘電体薄膜層５が
金属層４．６を電極とするコンデンサとなり、電源系ノ
イズを除去する。
Ｉ等から成るボンディングワイヤ７で第１金属層４に接
続しである。このようにしておくと、誘電体薄膜層５が
金属層４．６を電極とするコンデンサとなり、電源系ノ
イズを除去する。
なお、上記とは逆にリード１を電源用、リード２を接地
用として用いても、誘電体薄膜層５によるノイズ除去作
用が生じる。
用として用いても、誘電体薄膜層５によるノイズ除去作
用が生じる。
以下に、更に詳細な実施例を挙げる。
（実験１）
一プラスチック封止パッケージ用
リードフレーム−
第１図に示す構造のリードフレームを用いて第３図に示
すようなＪＥＤＥＣ規格の１６４ビンＱＦＰのプラスチ
ック封止コンデンサ（ＰＱＦＰ）による半導体装置を作
った。素子搭載部３の上面全体に先ず第１金属層４を形
成し、次いで、その層４の上部周縁に厚さ１０ｔｊｒａ
のアルミナの誘電体薄膜層５を下記の方法、即ち、１．
Ｏ−’Ｔｏｒｒの酸素雰囲気中でアルミナ焼結体を電
子線加熱で広着する方法で形成した。そして、さらに、
この層４上に第２金属層６を４との短絡がないように形
成した。
すようなＪＥＤＥＣ規格の１６４ビンＱＦＰのプラスチ
ック封止コンデンサ（ＰＱＦＰ）による半導体装置を作
った。素子搭載部３の上面全体に先ず第１金属層４を形
成し、次いで、その層４の上部周縁に厚さ１０ｔｊｒａ
のアルミナの誘電体薄膜層５を下記の方法、即ち、１．
Ｏ−’Ｔｏｒｒの酸素雰囲気中でアルミナ焼結体を電
子線加熱で広着する方法で形成した。そして、さらに、
この層４上に第２金属層６を４との短絡がないように形
成した。
なお、ここでは、第１金属層４を接地側電極、第２金属
層６を電源側電極として働かせるために、層４を素子搭
載部３に連なった接地リード１によって外部リードへ引
出し、層６は、φ５０趨のＡ１ボンディングワイヤ７で
任意の複数のり一層２に接続して外部リードへ引出した
。
層６を電源側電極として働かせるために、層４を素子搭
載部３に連なった接地リード１によって外部リードへ引
出し、層６は、φ５０趨のＡ１ボンディングワイヤ７で
任意の複数のり一層２に接続して外部リードへ引出した
。
次に、このリードフレームにリード１．２を電気回路の
電極端として通電し、誘電体薄膜層５の容量を測定した
ところ、０．７ｎＦはとであり、層５が電源系ノイズの
除去用コンデンサとして充分に機能し得ることを確認し
た。
電極端として通電し、誘電体薄膜層５の容量を測定した
ところ、０．７ｎＦはとであり、層５が電源系ノイズの
除去用コンデンサとして充分に機能し得ることを確認し
た。
そこで、このり−Ｆ′フレームを用いて電極バ・ンド数
が２８０個（内電源２５個、接地２５個）の半導体素子
１０（第３回参照）をφ２５ＪＪｍのＡｕ線を用いた下
表のワイヤリングで第３図のように素子搭載部３上に実
装し、周囲をモールド樹脂のボディ１１で封止してプラ
スチック封止パッケージに仕上げた。
が２８０個（内電源２５個、接地２５個）の半導体素子
１０（第３回参照）をφ２５ＪＪｍのＡｕ線を用いた下
表のワイヤリングで第３図のように素子搭載部３上に実
装し、周囲をモールド樹脂のボディ１１で封止してプラ
スチック封止パッケージに仕上げた。
電源（２）の２５本のワイヤは、第３図中の電源ボンデ
ィングワイヤ８に相当し、また、接地（２）の２５本の
ワイヤは同図中の接地ボンディングワイヤ９に相当する
。信号入出力のＡｕワイヤは同図中では省略しである。
ィングワイヤ８に相当し、また、接地（２）の２５本の
ワイヤは同図中の接地ボンディングワイヤ９に相当する
。信号入出力のＡｕワイヤは同図中では省略しである。
上表から明らかなように、従来の単層リードフレームを
用いるならば１８０ビン以上のものが必要であるのに対
し、本発明によれば、１６４ビンのリードフレームで間
に合い、省ピン、省スペースの効果も大きい。
用いるならば１８０ビン以上のものが必要であるのに対
し、本発明によれば、１６４ビンのリードフレームで間
に合い、省ピン、省スペースの効果も大きい。
（実験２）
一ガラス・セラミック封止パッケージ用リードフレーム
− 実験１と同様、第１図の構造のリードフレームを用いて
第４図に示すようなガラス・セラミック封止パッケージ
（ＣＱＦＰ）による半導体装置を作った。
− 実験１と同様、第１図の構造のリードフレームを用いて
第４図に示すようなガラス・セラミック封止パッケージ
（ＣＱＦＰ）による半導体装置を作った。
アルミナセラミック基板１２−１上に封止ガラス１３−
Ｉを印刷し、前述のリードフレームを搭載して上限温度
４５０℃、Ｎ、雰囲気中でガラス付けした。その後、半
導体素子１０を鑞付けし、実験１と同一内容のワイヤリ
ングを施し、封止ガラス１３−２を下面周縁に額縁状に
印刷しであるセラミックキャップ板１２−ｔを接合し、
図の状態に仕上げである。
Ｉを印刷し、前述のリードフレームを搭載して上限温度
４５０℃、Ｎ、雰囲気中でガラス付けした。その後、半
導体素子１０を鑞付けし、実験１と同一内容のワイヤリ
ングを施し、封止ガラス１３−２を下面周縁に額縁状に
印刷しであるセラミックキャップ板１２−ｔを接合し、
図の状態に仕上げである。
この装置は、使用した複層構造のリードフレームが無機
物の複合体であるので、５００ ’Ｃ程度までの耐熱性
を有し、また、気密封止の信顛性が樹脂封止型のものに
比べて大きく高まっている。
物の複合体であるので、５００ ’Ｃ程度までの耐熱性
を有し、また、気密封止の信顛性が樹脂封止型のものに
比べて大きく高まっている。
以上述べた本発明のリードフレームは、プラスチック封
止型パンケージ、ガラス・セラミック封止型パッケージ
のいずれに用いてもセラミック多層パッケージ（ＰＧＡ
）と同等以上の電気特性をもたせることができる。即ち
、電源系ノイズに対処できる１ｎＦレベルのコンデンサ
を内蔵していること、電源、接地のための第１、第２金
属層が面状になっておりインダクタンスが低減されるこ
とによりノイズの除去に効果を奏する。
止型パンケージ、ガラス・セラミック封止型パッケージ
のいずれに用いてもセラミック多層パッケージ（ＰＧＡ
）と同等以上の電気特性をもたせることができる。即ち
、電源系ノイズに対処できる１ｎＦレベルのコンデンサ
を内蔵していること、電源、接地のための第１、第２金
属層が面状になっておりインダクタンスが低減されるこ
とによりノイズの除去に効果を奏する。
また、面状の第１、第２金属層を中継点として結線を行
うことができるので、省ビン、省スペース化が計れる。
うことができるので、省ビン、省スペース化が計れる。
実施例は、電源、接地とも８ビンずつ削減されているが
、この効果は信号入出力数に比して電源系の数が多い高
集積ＬＳＩにおいては更に高まり、装置の小型につなが
る。
、この効果は信号入出力数に比して電源系の数が多い高
集積ＬＳＩにおいては更に高まり、装置の小型につなが
る。
さらに、パッケージコストも、本１ＪＣＱＦＰＯ方が従
来のＰＣＡよりも低く、本１１１ＰＱＦＰはＣＱＦＰよ
り更に低いため、同数のビン数、耐ノイズ性を要求され
る高集積ＬＳＩの分野で利用すると非常に有利になる。
来のＰＣＡよりも低く、本１１１ＰＱＦＰはＣＱＦＰよ
り更に低いため、同数のビン数、耐ノイズ性を要求され
る高集積ＬＳＩの分野で利用すると非常に有利になる。
第１図は、本発明のリードフレームの一例を示す斜視図
、第２図は第１図の鎖線枠で囲った部分の拡大斜視図、
第３図、第４図は、いずれも第１図のリードフレームを
用いた半導体装置の断面図、第５図は従来のノイズ除去
策の一般的な形を示す斜視図、第６図はコンデンサを内
蔵した多層セラミンクパッケージの要部を示す断面図で
ある。 １・・・・・・接地リード、 ２・・・・・・電源
・信号リード、３・・・・・・素子搭載部、 ４・・
・・・・第１金属層、５・・・・・・誘電体薄膜層、
６・・・・・・第２金属層、７・・・・・・ボンディン
グワイヤ、 ８・・・・・・電源ボンディングワイヤ、９・・・・・
・接地ボンディングワイヤ、１０・・・・・・半導体素
子。
、第２図は第１図の鎖線枠で囲った部分の拡大斜視図、
第３図、第４図は、いずれも第１図のリードフレームを
用いた半導体装置の断面図、第５図は従来のノイズ除去
策の一般的な形を示す斜視図、第６図はコンデンサを内
蔵した多層セラミンクパッケージの要部を示す断面図で
ある。 １・・・・・・接地リード、 ２・・・・・・電源
・信号リード、３・・・・・・素子搭載部、 ４・・
・・・・第１金属層、５・・・・・・誘電体薄膜層、
６・・・・・・第２金属層、７・・・・・・ボンディン
グワイヤ、 ８・・・・・・電源ボンディングワイヤ、９・・・・・
・接地ボンディングワイヤ、１０・・・・・・半導体素
子。
Claims (1)
- （１）素子搭載部の少なくとも素子搭載側表面の全域に
結線用の第１金属層を設け、この第１金属層の上面周縁
部に第１金属層の結線領域を素子搭載領域の周囲に確保
して額縁状に誘電体層を設け、さらに、この誘電体層上
に結線用の第２金属層を設け、電源リード、接地リード
のいずれか一方を第２金属層に、他方を第１金属層に各
々電気的に接続するようにしてあるリードフレーム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2235214A JPH04114462A (ja) | 1990-09-04 | 1990-09-04 | リードフレーム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2235214A JPH04114462A (ja) | 1990-09-04 | 1990-09-04 | リードフレーム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04114462A true JPH04114462A (ja) | 1992-04-15 |
Family
ID=16982774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2235214A Pending JPH04114462A (ja) | 1990-09-04 | 1990-09-04 | リードフレーム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04114462A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0626725A3 (en) * | 1993-05-24 | 1995-04-19 | Shinko Electric Ind Co | Multilayer conductive frame for a semiconductor device. |
-
1990
- 1990-09-04 JP JP2235214A patent/JPH04114462A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0626725A3 (en) * | 1993-05-24 | 1995-04-19 | Shinko Electric Ind Co | Multilayer conductive frame for a semiconductor device. |
| US5576577A (en) * | 1993-05-24 | 1996-11-19 | Shinko Electric Industries Co., Ltd. | Multi-layer lead-frame for a semiconductor device |
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