JP2001044354A - 大型のハーメチックでないマルチチップモジュールパッケージ - Google Patents

大型のハーメチックでないマルチチップモジュールパッケージ

Info

Publication number
JP2001044354A
JP2001044354A JP20644699A JP20644699A JP2001044354A JP 2001044354 A JP2001044354 A JP 2001044354A JP 20644699 A JP20644699 A JP 20644699A JP 20644699 A JP20644699 A JP 20644699A JP 2001044354 A JP2001044354 A JP 2001044354A
Authority
JP
Japan
Prior art keywords
package
pads
board
substrate
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP20644699A
Other languages
English (en)
Other versions
JP3122434B1 (ja
Inventor
T Winslow David
デイビッド・ティー・ウィンスロウ
Tansabatodei Manii
マニー・タンサバトディ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Raytheon Co
Original Assignee
Raytheon Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Raytheon Co filed Critical Raytheon Co
Priority to JP20644699A priority Critical patent/JP3122434B1/ja
Application granted granted Critical
Publication of JP3122434B1 publication Critical patent/JP3122434B1/ja
Publication of JP2001044354A publication Critical patent/JP2001044354A/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

(57)【要約】 【課題】本発明は、集積回路をパッケージするための大
型のハーメチックでないマルチチップモジュールを提供
すること目的とする。 【解決手段】基板11と、この基板11に取付けられた高密
度多層相互接続板20と、基板11の縁部に配置されて基板
11に接着され、一方の縁部に隣接した配置された複数の
外部取付けパッド14と、他方の縁部に隣接した配置され
て部品15, 17を取付けるために使用される複数の接続パ
ッド15a とを備え、接続パッド15a を外部取付けパッド
14に接続する転移部分を構成している印刷配線板13と、
高密度多層相互接続板20に取付けられた電子集積回路チ
ップ21と、電子集積回路チップ21およびワイヤボンド18
上に設けられたチップ・オン・ボード被覆22と、パッケ
ージの縁部に露出された外部取付けパッド14を除いてパ
ッケージを覆っているカバー25とを具備していることを
特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、集積回路パッケー
ジに関し、とくに集積回路をパッケージするために使用
される大型のハーメチックでないマルチチップモジュー
ルに関する。
【０００２】
【従来の技術】従来、種々の異なったパッケージ方法が
開発されており、種々の異なった形式の集積回路パッケ
ージが提供されている。チップ・オン・ボードはパッシ
ベーション層により与えられる通常の環境に対する保
護、或いはディスクリートなパッケージに代わるもので
あるが、この方法では複数の集積回路パッケージ方法を
統合して大型のハーメチックシールされた、或いはハー
メチックでない（ハーメチックシールされていない）パ
ッケージを形成することはない。例えばセラミックまた
はプラスチックパッケージのようなハーメチックパッケ
ージは単一または多数の集積回路チップのための基本的
な構造を与えるが、そのような構造は寸法が限定されて
いる。高密度多層相互接続板（ＨＤＭＩ）パッケージは
集積回路の高密度パッケージを提供するが、多数のパッ
ケージ技術を統合したパッケージを与えるものではな
い。取外し可能な高密度多層相互接続板（ＨＤＭＩ）デ
カールはＨＤＭＩデカールの除去を可能にするパッケー
ジ方法である。超ＭＣＭはこの技術を使用可能な製品に
統合する。
【０００３】
【発明が解決しようとする課題】それ故、標準型のハー
メチックパッケージよりも大型で、高密度で、再使用可
能で、多数のパッケージ方法を単一構造に統合すること
のできるパッケージを提供することは非常に望ましいこ
とである。したがって、本発明の目的は、集積回路をパ
ッケージするために使用される大型のハーメチックでな
いマルチチップモジュールを提供し、多数のパッケージ
方法を統合して単一の構造体を得ることである。
【０００４】
【課題を解決するための手段】この目的を達成するため
に、本発明は、大型のマルチチップモジュールを生成
し、超ＭＣＭパッケージと呼ばれている大型のハーメチ
ックシールされていないパッケージを提供する。本発明
の超ＭＣＭパッケージを生成する方法は、取外し可能お
よび標準型の少なくとも一方の高密度多層相互接続板
（ＨＤＭＩ）デカール基板および再使用可能なチップ・
オン・ボード（ＣＯＢ）プロセスを含む複数のマルチチ
ップモジュール技術を統合し、それらの全ては機械的に
信頼でき、熱伝導性のハーメチックでないマルチチップ
パッケージ中に収容され、これらの装置の高いレベルの
集積を行うことができる。
【０００５】本発明は、非常に高密度のパッケージを提
供し、大きいパッケージ面積を可能にし、標準的な電子
装置組立てプロセスを使用して集積される。ハーメチッ
ク手段によるスペースおよび価格の無駄は生じない。さ
らに、従来の通常のパッケージ材料（セラミック）は廉
価な金属（アルミニウム）で置換される。本発明により
得られるハーメチックでないパッケージはチップ・オン
・ボードプロセスの結果として一体性における妥協を生
じない。
【０００６】ハーメチックでない超ＭＣＭパッケージは
アルミニウム等の基板を具備している。アルミニウム／
シリコンカーバイド基板は電子集積回路チップの熱膨脹
係数に整合する低い熱膨脹係数を与える。アルミニウム
・ベリリウム基板は整合しないが低い熱膨脹係数を与
え、さらに高い熱伝導性と大きい剛性を与える。また印
刷配線板も基板として使用可能である。高密度多層相互
接続板は基板に取付けられて電子集積回路チップのため
の取付けインターフェイスと相互接続パッドを提供す
る。
【０００７】２個の小さい印刷配線板はパッケージの両
側の縁に配置され、それはワイヤボンド可能なチップの
接続パッドからハンダ接続可能な接続パッドへの転移部
を提供する。印刷配線板は一方の縁部に隣接して外部取
付けパッドの列を有し、他方の縁部に隣接して金メッキ
したワイヤボンド接続パッドの列を有する。ハンダ接続
可能な接続パッドとワイヤボンド可能な接続パッドは必
要により各印刷配線板の内部層を通って接続されてい
る。ワイヤボンド可能な接続パッドの列は高密度多層相
互接続板に接続され、外部取付けパッドの列は、通常の
ハンダ処理によって外部回路または装置に接続されるこ
とが可能である。印刷配線板は接着剤によって基板また
は高密度多層相互接続板に接着される。
【０００８】電子集積回路チップは高密度多層相互接続
板に接着され、ワイヤボンド、テープ自動ボンド（ＴＡ
Ｂ）、ボールグリッドアレイまたはマイクロボールグリ
ッドアレイ、或いはその他のチップ取付け方式を使用し
て電気的に接続されることができる。ワイヤボンドは高
密度多層相互接続板と印刷配線板との間で行われて電気
接続が形成される。
【０００９】その後、電子集積回路チップはチップ・オ
ン・ボード被覆プロセスを使用して被覆される。カバー
が全体の構造体を実質上覆って取付けられ、電子集積回
路チップと印刷配線板に対する機械的な保護を行う。カ
バーは全てのワイヤボンドされた区域を覆うが、パッケ
ージの縁部に露出された外部取付けパッドを残し、した
がって、ワイヤボンドを機械的な損傷から保護し、回路
の残りの部分に対するハンダ付け可能なインターフェイ
スを与える。カバーは、プラスチック、金属、または複
合材料のような任意の適当な材料で構成されることがで
きる。補強体および支柱が使用されてカバーが荷重が加
えられることにより曲げられて内部の部品が損傷を受け
ることを防止する。カバーには取外しを可能にするため
に小さいリップを有する。
【００１０】パッケージはまた、リボン接続を行うこと
ができるように外部接続パッドの代わりに、或いはそれ
に付加して外側にワイヤボンド可能な接続パッドを備え
ることもできる。パッケージの両方の縁部に印刷配線板
を設けることは絶対に必要なことではなく、一方の縁部
だけでもよい。付加的な印刷配線板は試験のアクセスま
たは別のハーネスをパッケージの外側に接続するため、
またはリングフレームに接続するために使用されること
ができる。
【００１１】
【発明の実施の形態】本発明の種々の特徴および利点
は、添付図面を参照にした以下の詳細な説明によって容
易に理解されることができる。図１を参照すると、本発
明の原理による例示的な大型のハーメチックでないパッ
ケージ10、すなわち超ＭＣＭパッケージ10が示されてい
る。大型のハーメチックでないパッケージ10は取外し可
能型、または標準型のいずれかの一方または両方の高密
度多層相互接続（ＨＤＭＩ）デカール基板（以下高密度
多層相互接続板と言う）20を含む複数のマルチチップモ
ジュール技術および再使用可能なチップ・オン・ボード
（ＣＯＢ）プロセスを統合し、それらの全ては機械的に
良好で、熱伝導性のよいハーメチックでないマルチチッ
プパッケージ中に収容され、これらの装置の高レベルの
集積を行う。
【００１２】大型のハーメチックでないパッケージ10は
基板11を備え、この基板11はアルミニウムで構成される
ことができる。実用的な具体化された１実施形態では、
基板11はほぼ６インチ×６インチの大きさである。ハー
メチックでない超ＭＣＭパッケージ10の厚さは、例えば
約０．０２５インチでよい。しかしながら、基板11とし
てその他の材料もまた使用可能である。アルミニウム／
シリコンカーバイド基板11は、電子集積回路チップの熱
膨脹係数に整合する低い熱膨脹係数を与えるので優れた
選択である。また、アルミニウム・ベリリウム基板11
は、整合しないが低い熱膨脹係数を与え、さらに高い熱
伝導性と大きい剛性を与える。基板11を形成するために
使用される材料は、これらの特定の材料に限定されな
い。注文材料もまたそれらの特性の利点により使用され
ることができる。また印刷配線板も基板11として使用可
能である。
【００１３】高密度多層相互接続板20は基板11に直接取
付けられるか、或いは接着剤12を使用して基板11に接着
される。高密度多層相互接続板20はそこに取付けられる
電子回路チップ（電子集積回路チップ）21に対する取付
けインターフェイスおよび相互接続パッドを提供する。
【００１４】２個の比較的小さい印刷配線板13は超ＭＣ
Ｍパッケージ10の互いに反対側に位置する縁部に取付け
られている。これらの印刷配線板13は、演算増幅器15ま
たは集積回路15のような能動部品15および（ハンダ付け
可能な）外部取付けパッド14に接続されるキャパシタま
たは抵抗のような受動部品17を含む種々の部品に接続を
行うために使用されるチップ接続パッドからの転移部を
構成している。
【００１５】印刷配線板13は、一方の縁部に隣接して外
部取付けパッド14の列を有し、他方の縁部に隣接して金
メッキしたワイヤボンド接続パッド15a の列を有する。
外部取付けパッド14およびワイヤボンド接続パッド15a
は通常の方法で、必要に応じて各印刷配線板13の中間層
（図示せず）を通って接続されている。ワイヤボンド接
続パッド15a の列は、例えばワイヤボンド18のような電
気接続18により高密度多層相互接続板20に対する接続を
与え、一方、外部取付けパッド14の列は、通常のハンダ
処理によって外部回路または装置（図示せず）に接続す
るために使用される。印刷配線板13は接着剤12によって
基板11に接着される。印刷配線板13はまた回路設計に応
じて高密度多層相互接続板に接続されることもできる。
【００１６】電子集積回路チップ（またはダイ）21は接
着剤12を使用して高密度多層相互接続板20に接着され、
ワイヤボンド18、テープ自動ボンド（ＴＡＢ）、ボール
グリッドアレイまたはマイクロボールグリッドアレイ、
或いはその他のチップ取付け方式により高密度多層相互
接続板20の接続パッド12a に電気的に接続されることが
できる。さらに、ワイヤボンド18は必要に応じて高密度
多層相互接続板20と印刷配線板13の接続パッド15a との
間の電気接続を形成することもできる。
【００１７】この段階において、超ＭＣＭパッケージ10
は開放されたパッケージであり、このレベルの完成度で
電気的なテストが行われてもよい。電気的なテストの
後、要求に応じて、電子集積回路チップ21は本出願人の
開発したチップ・オン・ボード被覆プロセスを使用して
チップ・オン・ボード被覆22を施される。適当なチップ
・オン・ボード被覆プロセスについては本出願人の１９
９６年１２月６日に出願した米国特許出願０８／７６１
２６８号明細書に記載されている。
【００１８】その後、カバー25が全体の構造体を実質上
覆って配置され、電子集積回路チップ21と高密度多層相
互接続板20と印刷配線板13に対する機械的な保護を行
う。カバー25は電気相互接続18（ワイヤボンド18）を含
む全ての区域を覆って配置されるが、パッケージ10の縁
部に露出された外部取付けパッド14を残し、したがっ
て、ワイヤボンド18を機械的な損傷から保護している
が、外部回路または他の装置に対するハンダ付けのため
のインターフェイスを与えることができる。カバー25
は、プラスチック、金属、または複合材料のような任意
の材料で構成されることができる。カバー25は汚染物が
捕捉されることを阻止するために接着される。補強体お
よび支柱26が使用されてカバー25が荷重が加わることに
より曲げられて内部の部品が損傷を受けることを防止す
る。カバー25には取外しを可能にするために小さいリッ
プ27を有する。
【００１９】本発明により与えられる種々のパッケージ
方法は、本発明の基本的な構成を乱すことなく行われる
ことができる。例えば、パッケージ10はハンダ接続の代
わりにリボン接続を行うように外部接続パッド14の代わ
りに、或いはそれに付加して外側にワイヤボンド可能な
接続パッド15a を備えることもできる。パッケージ10の
両側の縁部に印刷配線板13を設けることは絶対に必要な
ことではなく、印刷配線板13は片側の縁部だけに設けら
れてもよい。また、付加的な印刷配線板13が試験のため
に外部からアクセスできるようにするため、または他の
ハーネス接続部をパッケージ10の外部と接続するため、
あるいはリングフレーム（図示せず）に接続するために
用いられてもよい。
【００２０】本発明の超ＭＣＭパッケージ10は、６イン
チ×６インチ×０．０２１インチのパッケージ0 の形態
で実用化された。超ＭＣＭパッケージ10はまた、本出願
人により開発された共通集積プロセッサ（Common Integ
rated Processor ）に対する電気的インターフェイスを
行うために設計された。
【００２１】本発明は、コスト効率のよい電子装置組立
てプロセスを使用する装置を集積しながら、電子装置に
対する非常に高密度のパッケージ方法を提供し、大きい
面積のパッケージを可能にする。スペースとコストはハ
ーメチックでないパッケージにより節約される。さら
に、従来の通常のパッケージ材料（セラミック）はもっ
と廉価な材料（アルミニウムまたは金属合金）の基板に
より置換される。本発明により製造されたハーメチック
でないパッケージ10は、被覆22を設けるために使用され
るチップ・オン・ボードプロセスの結果として一体性と
の妥協の問題は発生しない。
【００２２】以上説明したように、多数のパッケージ方
法により単一の構造体に集積した集積回路を収容する大
型のハーメチックでないマルチチップモジュールパッケ
ージが開示された。ここで記載された実施形態は、本発
明の原理の適用を示す多数の特定の実施形態の一部を単
に例示したものであることを理解すべきである。多くの
別の構成が本発明の技術的範囲を逸脱することなく、当
業者によって考えることができることは明らかである。
【図面の簡単な説明】
【図１】本発明の原理による大型のハーメチックでない
パッケージまたは超ＭＣＭパッケージの概略図。
【手続補正書】
【提出日】平成１２年７月２５日（２０００．７．２
５）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マニー・タンサバトディ アメリカ合衆国、カリフォルニア州 90275、ランチョ・パロス・ベルデス、ビ ア・デ・アンザー 6422

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 基板と、 この基板に取付けられた高密度多層相互接続板と、 パッケージの縁部に配置されて接着剤により基板に接着
    され、一方の縁部に隣接して配置された複数の外部取付
    けパッドと、他方の縁部に隣接した配置されて部品を接
    続するために使用される複数の接続パッドとを具備し、
    接続パッドを外部取付けパッドに接続するための転移部
    分を構成している印刷配線板と、 高密度多層相互接続板に取付けられた電子集積回路チッ
    プと、 接続パッドを部品に接続し、高密度多層相互接続板の接
    続パッドを電子集積回路チップに接続している複数の電
    気接続と、 電子集積回路チップおよびワイヤボンド上に設けられた
    チップ・オン・ボード被覆と、 パッケージの縁部における露出された前記外部取付けパ
    ッドを除いてパッケージを覆って配置されたカバーとを
    具備していることを特徴とする大型のハーメチックシー
    ルでないパッケージ。
  2. 【請求項２】 パッケージの他方の縁部に第２の印刷配
    線板が配置されている請求項１記載のパッケージ。
  3. 【請求項３】 印刷配線板は高密度多層相互接続板に接
    着されている請求項１記載のパッケージ。
  4. 【請求項４】 外部取付けパッドはワイヤボンド可能な
    パッドを含んでいる請求項１記載のパッケージ。
  5. 【請求項５】 印刷配線板は、ワイヤボンド可能なパッ
    ドと、パッケージのリボン接続およびハンダ接続を行う
    ことのできる外部取付けパッドとを具備している請求項
    １記載のパッケージ。
JP20644699A 1999-07-21 1999-07-21 大型のハーメチックでないマルチチップモジュールパッケージ Expired - Fee Related JP3122434B1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP20644699A JP3122434B1 (ja) 1999-07-21 1999-07-21 大型のハーメチックでないマルチチップモジュールパッケージ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP20644699A JP3122434B1 (ja) 1999-07-21 1999-07-21 大型のハーメチックでないマルチチップモジュールパッケージ

Publications (2)

Publication Number Publication Date
JP3122434B1 JP3122434B1 (ja) 2001-01-09
JP2001044354A true JP2001044354A (ja) 2001-02-16

Family

ID=16523522

Family Applications (1)

Application Number Title Priority Date Filing Date
JP20644699A Expired - Fee Related JP3122434B1 (ja) 1999-07-21 1999-07-21 大型のハーメチックでないマルチチップモジュールパッケージ

Country Status (1)

Country Link
JP (1) JP3122434B1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100755832B1 (ko) * 2001-10-18 2007-09-07 엘지전자 주식회사 모듈 패키지 및 모듈 패키징 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100755832B1 (ko) * 2001-10-18 2007-09-07 엘지전자 주식회사 모듈 패키지 및 모듈 패키징 방법

Also Published As

Publication number Publication date
JP3122434B1 (ja) 2001-01-09

Similar Documents

Publication Publication Date Title
US6313528B1 (en) Compliant multichip package
US5307240A (en) Chiplid, multichip semiconductor package design concept
US6865089B2 (en) Module board having embedded chips and components and method of forming the same
KR950012658B1 (ko) 반도체 칩 실장방법 및 기판 구조체
US5620928A (en) Ultra thin ball grid array using a flex tape or printed wiring board substrate and method
US6396136B2 (en) Ball grid package with multiple power/ground planes
US5401688A (en) Semiconductor device of multichip module-type
KR960002762A (ko) 노이즈가 적은 적층 멀티칩 패키지
JP2000223651A (ja) 対向マルチチップ用パッケージ
US6952047B2 (en) Assemblies having stacked semiconductor chips and methods of making same
KR20020055603A (ko) 이중 다이 집적 회로 패키지
US6018463A (en) Large non-hermetic multichip module package
US5504370A (en) Electronic system circuit package directly supporting components on isolated subsegments
GB2117564A (en) Mounting one integrated circuit upon another
KR100768998B1 (ko) 다층인쇄회로기판을 사용한 범프접속형 칩실장모듈
US6351389B1 (en) Device and method for packaging an electronic device
JP3158073B2 (ja) 電子素子のパッケージ方法および電子素子パッケージ
US6933616B2 (en) Multi-chip module packaging device using flip-chip bonding technology
US5719748A (en) Semiconductor package with a bridge for chip area connection
JP3122434B1 (ja) 大型のハーメチックでないマルチチップモジュールパッケージ
JP2865496B2 (ja) マルチチップモジュール
JP2004186362A (ja) 回路装置
KR100207902B1 (ko) 리드 프레임을 이용한 멀티 칩 패키지
KR100370117B1 (ko) 반도체 패키지 및 그 제조방법
JPH07312380A (ja) 半導体デバイスのボンドパッドをリードフレームすなわちフレックス回路に相互接続する薄膜オーバレイを有するデバイスおよび製造方法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071020

Year of fee payment: 7

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081020

Year of fee payment: 8

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091020

Year of fee payment: 9

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091020

Year of fee payment: 9

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 10

Free format text: PAYMENT UNTIL: 20101020

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111020

Year of fee payment: 11

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121020

Year of fee payment: 12

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121020

Year of fee payment: 12

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131020

Year of fee payment: 13

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131020

Year of fee payment: 13

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131020

Year of fee payment: 13

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees