JPWO2019107083A1 - 撮像装置 - Google Patents

撮像装置 Download PDF

Info

Publication number
JPWO2019107083A1
JPWO2019107083A1 JP2019557096A JP2019557096A JPWO2019107083A1 JP WO2019107083 A1 JPWO2019107083 A1 JP WO2019107083A1 JP 2019557096 A JP2019557096 A JP 2019557096A JP 2019557096 A JP2019557096 A JP 2019557096A JP WO2019107083 A1 JPWO2019107083 A1 JP WO2019107083A1
Authority
JP
Japan
Prior art keywords
diffusion region
region
transistor
conductive type
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019557096A
Other languages
English (en)
Other versions
JP7249552B2 (ja
Inventor
平瀬　順司
順司 平瀬
佐藤　好弘
好弘 佐藤
遠藤　康行
康行 遠藤
裕之 網川
裕之 網川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Intellectual Property Management Co Ltd
Original Assignee
Panasonic Intellectual Property Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Intellectual Property Management Co Ltd filed Critical Panasonic Intellectual Property Management Co Ltd
Publication of JPWO2019107083A1 publication Critical patent/JPWO2019107083A1/ja
Application granted granted Critical
Publication of JP7249552B2 publication Critical patent/JP7249552B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/1461—Pixel-elements with integrated switching, control, storage or amplification elements characterised by the photosensitive area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/57—Control of the dynamic range
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/63—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to dark current
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electromagnetism (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

第１導電型の不純物を含む半導体領域と、前記半導体領域に接し、前記第１導電型とは異なる第２導電型の不純物を含み、入射光を電荷に変換する第１拡散領域と、前記第２導電型の不純物を含み、前記第１拡散領域から流入する前記電荷の少なくとも一部を蓄積する第２拡散領域と、を含む半導体基板と、前記半導体基板上に位置する第１ゲート電極を含み、前記第２拡散領域をソース及びドレインの一方として含む第１トランジスタと、前記第２拡散領域に電気的に接続されるコンタクトプラグと、一端が前記コンタクトプラグに電気的に接続される容量素子と、前記半導体基板上に位置する第２ゲート電極を含み、前記第２ゲート電極が前記容量素子の前記一端に電気的に接続される第２トランジスタと、を備える、撮像装置。

Description

本開示は、撮像装置に関する。
デジタルカメラなどにＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）イメージセンサ及びＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサが広く用いられている。よく知られているように、これらのイメージセンサは、半導体基板に形成されたフォトダイオードを有する。
このようなイメージセンサでは、半導体基板にフォトダイオードなどの光電変換部及びその周辺回路を形成するため、ダイナミックレンジを実現しつつ、画素サイズを小さくする工夫がなされている（特許文献１）。
特開２０１５−２３３１２２号公報
暗電流を低減しつつ、ダイナミックレンジの拡大を実現することが望まれている。
本開示の一態様に係る撮像装置は、第１導電型の不純物を含む半導体領域と、前記半導体領域に接し、前記第１導電型とは異なる第２導電型の不純物を含み、入射光を電荷に変換する第１拡散領域と、前記第２導電型の不純物を含み、前記第１拡散領域から流入する前記電荷の少なくとも一部を蓄積する第２拡散領域と、を含む半導体基板と、前記半導体基板上に位置する第１ゲート電極を含み、前記第２拡散領域をソース及びドレインの一方として含む第１トランジスタと、前記第２拡散領域に電気的に接続されるコンタクトプラグと、一端が前記コンタクトプラグに電気的に接続される容量素子と、前記半導体基板上に位置する第２ゲート電極を含み、前記第２ゲート電極が前記容量素子の前記一端に電気的に接続される第２トランジスタと、を備える。
包括的又は具体的な態様は、素子、デバイス、モジュール、システム又は方法で実現されてもよい。また、包括的又は具体的な態様は、素子、デバイス、モジュール、システム及び方法の任意の組み合わせによって実現されてもよい。
開示された実施形態の追加的な効果及び利点は、明細書及び図面から明らかになる。効果及び／又は利点は、明細書及び図面に開示の様々な実施形態又は特徴によって個々に提供され、これらの１つ以上を得るために全てを必要とはしない。
本開示によれば、暗電流を低減しつつ、ダイナミックレンジの拡大を実現することができる撮像装置を提供できる。
図１は、実施の形態に係る撮像装置の回路構成を示す図である。 図２は、実施の形態に係る撮像装置の画素の構成を説明する図である。 図３は、実施の形態の変形例１における画素の構成を説明する図である。 図４は、実施の形態の変形例２における画素の構成を説明する図である。 図５は、実施の形態の変形例３における画素の構成を説明する図である。 図６は、実施の形態の変形例４における画素の構成を説明する図である。 図７は、画素内にフィードバックトランジスタを備える例を示す図である。 図８は、感度の異なる２つの画素を備える画素セルの回路構成の一例を示す図である。 図９は、他の実施の形態に係る撮像装置の画素の構成を説明する図である。
上記した特許文献１に記載の撮像装置では、信号検出回路などの画素回路をフォトダイオードと異なる層に配置することで、ダイナミックレンジの拡大を図っている。しかしながら、特許文献１に記載の撮像装置は、暗電流を低減しつつ、ダイナミックレンジを拡大できているとは言い難い。暗電流を低減しつつ、ダイナミックレンジの拡大を実現することが望まれている。
本開示の一態様の概要は以下のとおりである。
［項目１］
第１導電型の不純物を含む半導体領域と、
前記半導体領域に接し、前記第１導電型とは異なる第２導電型の不純物を含み、入射光を電荷に変換する第１拡散領域と、
前記第２導電型の不純物を含み、前記第１拡散領域から流入する前記電荷の少なくとも一部を蓄積する第２拡散領域と、
を含む半導体基板と、
前記半導体基板上に位置する第１ゲート電極を含み、前記第２拡散領域をソース及びドレインの一方として含む第１トランジスタと、
前記第２拡散領域に電気的に接続されるコンタクトプラグと、
一端が前記コンタクトプラグに電気的に接続される容量素子と、
前記半導体基板上に位置する第２ゲート電極を含み、前記第２ゲート電極が前記容量素子の前記一端に電気的に接続される第２トランジスタと、
を備える、撮像装置。
［項目２］
前記半導体基板は、前記第１拡散領域の上面を覆い、前記第１導電型の不純物を含む第３拡散領域を含む、項目１に記載の撮像装置。
［項目３］
前記半導体基板は、前記第１導電型の不純物を含むウェル領域を含み、
前記第２拡散領域は、前記ウェル領域内に位置する、項目１に記載の撮像装置。
［項目４］
前記半導体基板は、前記第２拡散領域と前記第３拡散領域とを電気的に絶縁する第１分離領域を含む、項目２に記載の撮像装置。
［項目５］
前記第１分離領域は、第２分離領域を含み、
前記第２分離領域における前記第１導電型の不純物の濃度は、前記第３拡散領域における前記第１導電型の不純物の濃度よりも大きい、項目４に記載の撮像装置。
［項目６］
前記半導体基板は、前記第１拡散領域および前記第２拡散領域に接し、前記第２導電型の不純物を含む第４拡散領域を含む、項目１に記載の撮像装置。
［項目７］
前記第２拡散領域は、前記ウェル領域を介して前記第１拡散領域に対向している、項目３に記載の撮像装置。
［項目８］
前記半導体基板は、前記第２導電型の不純物を含む第５拡散領域を含み、
前記第１トランジスタは、前記第５拡散領域をソース及びドレインの他方として含み、
前記第２拡散領域における前記第２導電型の不純物の濃度は、前記第５拡散領域における前記第２導電型の不純物の濃度よりも小さい、項目１から項目７のいずれか一項に記載の撮像装置。
［項目９］
前記半導体基板は、前記第２導電型の不純物を含む第５拡散領域を含み、
前記第１トランジスタは、前記第５拡散領域をソース及びドレインの他方として含み、
前記半導体基板に垂直な方向から見たとき、前記第２拡散領域の面積は、前記５拡散領域の面積よりも小さい、項目１から項目８のいずれか一項に記載の撮像装置。
また、本開示の一態様の概要は以下のとおりである。
本開示の一態様に係る撮像装置は、第１面と、前記第１面に対向する第２面と、を有する半導体基板と、前記半導体基板中に位置し、第１導電型の不純物を含むウェル領域と、前記ウェル領域に接し、前記第１導電型とは異なる第２導電型の不純物を含む第１拡散領域と、前記第１面に露出し、前記第１拡散領域に接し、前記第１導電型の不純物を含む第３拡散領域と、を含み、入射光を電荷に変換する光電変換部と、前記第１面に露出し、前記ウェル領域中に位置し、前記半導体基板内において前記第１拡散領域に電気的に接続され、前記第２導電型の不純物を含み、前記電荷を蓄積する第２拡散領域と、前記第２拡散領域をソース及びドレインの一方として備える第１トランジスタと、前記第２拡散領域に接続されたコンタクトプラグと、前記コンタクトプラグを介して前記第２拡散領域と電気的に接続される容量素子と、ゲートが前記容量素子に電気的に接続された第２トランジスタと、を備える。
このように、光電変換部において、第３拡散領域が第１拡散領域と半導体基板の第１面との間に配置されることにより、第１拡散領域と半導体基板との界面での欠陥に起因して生じ得る暗電流が第３拡散領域においてピニングされる。これにより、第１拡散領域と半導体基板との界面における暗電流をより効果的に低減することができる。
また、第１拡散領域と第２拡散領域とが共に第２導電型の不純物を含み、第２拡散領域が第１拡散領域に電気的に接続されることにより、第１拡散領域で発生した電荷を第２拡散領域に直接蓄積することができる。そのため、光電変換により発生した電荷を第１拡散領域から第２拡散領域に転送する転送トランジスタが不要となる。転送トランジスタを介して電荷を移動させると、転送トランジスタに起因して暗電流が発生する。しかしながら、本開示の一態様に係る撮像装置では、光電変換部の第１拡散領域と、電荷を蓄積する第２拡散領域とが直接電気的に接続されているため、電荷蓄積時における暗電流を低減することができる。また、転送トランジスタが不要であるため、画素回路を小さくすることができる。これにより、光電変換部を大きく形成することができるため、撮像装置のダイナミックレンジの拡大を実現することができる。
また、電荷を蓄積する第２拡散領域と容量素子とが電気的に接続されることにより、第２拡散領域は、より大きな容量値を得ることができる。そのため、ダイナミックレンジのさらなる拡大を実現することができる。
例えば、本開示の一態様に係る撮像装置は、前記第２拡散領域と前記第３拡散領域とを電気的に絶縁する第１分離領域を備えてもよい。
これにより、第１導電型の不純物を含む第３拡散領域と第２導電型の不純物を含む第２拡散領域との間に生じる暗電流を低減することができる。
例えば、本開示の一態様に係る撮像装置は、前記第１分離領域の周辺に位置し、前記第１導電型の不純物を前記第３拡散領域よりも高い濃度で含む第２分離領域を備えてもよい。
このように、本開示の一態様に係る撮像装置は、第１分離領域の周囲、例えば、第１分離領域と第３拡散領域との界面、及び、第１分離領域と第２拡散領域との界面に、第３拡散領域の第１導電型の不純物より高い濃度の第１導電型の不純物を含む第２分離領域を備える。これにより、第２拡散領域と第３拡散領域との間にポテンシャル障壁が形成され、電気的により強く絶縁することができる。そのため、第２拡散領域と第３拡散領域との間に生じる暗電流をさらに低減することができる。
例えば、本開示の一態様に係る撮像装置は、前記第１拡散領域と前記第２拡散領域とに接し、前記第２導電型の不純物を含む第４拡散領域を備えてもよい。
このような構成を有することにより、第１拡散領域と第２拡散領域とが第４拡散領域を介して確実に電気的に接続される。
例えば、本開示の一態様に係る撮像装置では、前記第１拡散領域と前記第２拡散領域とが、前記ウェル領域を介して対向していてもよい。
このような構成を有することにより、ウェル領域がポテンシャル領域として働き、第１拡散領域にたまった電荷が一定量以上になると第３領域に流入する。
例えば、本開示の一態様に係る撮像装置では、前記第２拡散領域は、前記第１トランジスタのソース及びドレインの他方よりも前記第２導電型の不純物の濃度が小さくてもよい。
このように、第２拡散領域に含まれる第２導電型の不純物濃度が、第１トランジスタのソース及びドレインの他方よりも第２導電型の不純物濃度が小さいため、第２拡散領域とウェル領域との接合部における接合濃度が小さくなる。そのため、第２拡散領域における暗電流を低減することができる。
例えば、本開示の一態様に係る撮像装置では、前記半導体基板に垂直な方向から見たとき、前記第２拡散領域は、前記第１トランジスタのソース及びドレインの他方よりも面積が小さくてもよい。
このように、第２拡散領域の面積を小さくすることにより、第２拡散領域における暗電流を低減することができる。
以下、図面を参照しながら、本開示の実施の形態を詳細に説明する。なお、以下で説明する実施形態は、いずれも包括的又は具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置及び接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。各図において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、重複する説明を省略又は簡略化することがある。
また、図面に示す各種の要素は、本開示の理解のために模式的に示したにすぎず、寸法比及び外観などは実物と異なり得る。
なお、本明細書において、撮像装置の受光側を「上方」とし、受光側と反対側を「下方」とする。各部材の「上面」、「下面」についても同様に、撮像装置の受光側に対向する面を「上面」とし、受光側と反対側に対向する面を「下面」とする。なお、「上方」、「下方」、「上面」及び「下面」などの用語は、あくまでも部材間の相互の配置を指定するために用いており、撮像装置の使用時における姿勢を限定する意図ではない。
（実施の形態）
図１は、本実施の形態に係る撮像装置１００Ａの回路構成を示す図である。
図１に示す撮像装置１００Ａは、複数の画素１０Ａと周辺回路とを備える。複数の画素１０Ａは、半導体基板上に２次元に配置されることにより、画素領域を形成している。
図１に示す例では、複数の画素１０Ａは、行方向及び列方向に配置されている。本明細書において、行方向及び列方向とは、行及び列がそれぞれ延びる方向をいう。つまり、図面中、紙面における垂直方向が列方向であり、水平方向が行方向である。なお、複数の画素１０Ａは、１次元に配置されていてもよい。
画素１０Ａのそれぞれは、電源配線５０に接続されている。各画素１０Ａには、電源配線５０を介して所定の電源電圧Ｖｄｄが供給される。後に詳しく説明するように、画素１０Ａのそれぞれは、半導体基板中に位置する光電変換部１２（以下、フォトダイオード１２）を備える。なお、光電変換部１２は、入射光を電荷に変換する第１拡散領域２（図２参照）を含む。また、図示するように、撮像装置１００Ａは、全ての光電変換部１２のアノードに一定に電圧を印加するための蓄積制御線５１を有する。
撮像装置１００Ａの周辺回路は、垂直走査回路３０（「行走査回路」とも呼ばれる）と、負荷回路４２と、カラム信号処理回路４３（「行信号蓄積回路」とも呼ばれる）と、水平信号読み出し回路４０（「列走査回路」とも呼ばれる）と、反転増幅器４５とを含む。図示する構成において、カラム信号処理回路４３、負荷回路４２及び反転増幅器４５は、２次元に配置された画素１０Ａの列毎に配置されている。つまり、この例では、周辺回路は、複数のカラム信号処理回路４３と、複数の負荷回路４２と、複数の反転増幅器４５とを含む。
垂直走査回路３０には、アドレス信号線３１及びリセット信号線３２が接続されている。垂直走査回路３０は、アドレス信号線３１に所定の電圧を出力することにより、各行に配置された複数の画素１０Ａを行単位で選択する。これにより、選択された画素１０Ａの信号電圧の読み出しと、後述する画素電極のリセットとが実行される。
各列に配置された画素１０Ａは、各列に応じた垂直信号線４１を介してカラム信号処理回路４３に電気的に接続されている。垂直信号線４１には、負荷回路４２が接続されている。カラム信号処理回路４３は、相関２重サンプリングに代表される雑音抑圧信号処理及びアナログ−デジタル変換（ＡＤ変換）などを行う。画素１０Ａの列に対応して設けられた複数のカラム信号処理回路４３には、水平信号読み出し回路４０が接続されている。水平信号読み出し回路４０は、複数のカラム信号処理回路４３から水平共通信号線４４に信号を順次読み出す。
図１に例示する構成では、複数の反転増幅器４５が各列に対応して設けられている。反転増幅器４５の負側の入力端子は、対応する垂直信号線４１に接続されている。反転増幅器４５の正側の入力端子には、所定の電圧が供給される。所定の電圧は、例えば１Ｖ又は１Ｖ近傍の正電圧である。また、反転増幅器４５の出力端子は、各列に対応して設けられたフィードバック線４６を介して、その反転増幅器４５の負側の入力端子との接続を有する複数の画素１０Ａに接続されている。反転増幅器４５は、画素１０Ａからの出力を負帰還させるフィードバック回路４７の一部を構成する。反転増幅器４５をフィードバックアンプと呼んでもよい。
フォトダイオード１２は、光の入射を受けて正及び負の電荷、つまり、正孔−電子対を発生させる光電変換領域である。フォトダイオード１２は、例えば、ＰＮ接合のフォトダイオードから構成される。フォトダイオード１２は、蓄積制御線５１との接続を有しており、撮像装置１００Ａの動作時に、蓄積制御線５１には所定の電圧が印加される。所定の電圧を蓄積制御線５１に印加することにより、光電変換により生成された正及び負の電荷のうち、一方の電荷を信号電荷として利用する。
各画素１０Ａは、フォトダイオード１２に電気的に接続された信号検出回路を含む。図１に例示する構成において、信号検出回路は、増幅トランジスタ２２及びリセットトランジスタ２３を含む。この例では、信号検出回路は、さらに、アドレストランジスタ２１を含んでいる。信号検出回路の増幅トランジスタ２２、リセットトランジスタ２３及びアドレストランジスタ２１は、典型的には、半導体基板に形成された電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。以下では、特段の断りのない限り、トランジスタとしてＮチャネルＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いる例を説明する。なお、ＦＥＴの２つの拡散層のうちどちらがソース及びドレインに該当するかは、ＦＥＴの極性及びその時点での電位の高低によって決定される。そのため、どちらかがソース及びドレインであるかはＦＥＴの作動状態によって変動し得る。
また、各画素１０Ａは、さらに、容量素子６０を備える。容量素子６０は、電極間に絶縁膜などの誘電体層が挟まれた構造を有する。本明細書では、電極は、金属から形成された電極に限定されず、ポリシリコン層などを広く含むように解釈される。なお、本明細書における電極は、半導体基板の一部であってもよい。
図１に例示する構成において、第２拡散領域３（図２参照）及び容量素子６０の一方の電極は、電荷蓄積領域を構成している。また、増幅トランジスタ２２のゲートも、電荷蓄積領域を構成している。電荷蓄積領域は、フローティングディフュージョンノードとも呼ばれる。ここで、フローティングディフュージョンノードとは、リセットトランジスタ２３のドレインと、容量素子６０の基準電圧ＰＶＤＤと接続されない側の電極と、増幅トランジスタ２２のゲートと、フォトダイオード２のカソードとを電気的に接続している配線及び第２拡散領域３をいう。フォトダイオード２によって生成された電荷は、電荷蓄積領域に蓄積される。図１において、第２拡散領域３はリセットトランジスタ２３のドレインである。第２拡散領域３は、リセットトランジスタ以外のトランジスタのソース及びドレインの一方であってもよい。
増幅トランジスタ２２のドレインは、撮像装置１００Ａの動作時に各画素１０Ａに所定の電源電圧Ｖｄｄ（例えば、３．３Ｖ程度）を供給する電源配線５０に接続される。換言すれば、増幅トランジスタ２２は、フォトダイオード２によって生成された信号電荷の量に応じた信号電圧を出力する。増幅トランジスタ２２のソースは、アドレストランジスタ２１のドレインに接続される。
アドレストランジスタ２１のソースには、垂直信号線４１が接続される。図示するように、垂直信号線４１は、複数の画素１０Ａの列毎に設けられており、垂直信号線４１の各々には、負荷回路４２及びカラム信号処理回路４３が接続されている。負荷回路４２は、増幅トランジスタ２２と共にソースフォロア回路を形成する。
アドレストランジスタ２１のゲートには、アドレス信号線３１が接続されている。アドレス信号線３１は、複数の画素１０Ａの行毎に設けられている。アドレス信号線３１は、垂直走査回路３０に接続されており、垂直走査回路３０は、アドレストランジスタ２１のオン及びオフを制御する行選択信号をアドレス信号線３１に印加する。これにより、読み出し対象の行が垂直方向（列方向）に走査され、読み出し対象の行が選択される。垂直走査回路３０は、アドレス信号線３１を介してアドレストランジスタ２１のオン及びオフを制御することにより、選択した画素１０Ａの増幅トランジスタ２２の出力を、対応する垂直信号線４１に読み出すことができる。アドレストランジスタ２１の配置は、図１に示す例に限定されず、増幅トランジスタ２２のドレインと電源配線５０との間であってもよい。
アドレストランジスタ２１を介して垂直信号線４１に出力された、画素１０Ａからの信号電圧は、垂直信号線４１に対応して複数の画素１０Ａの列毎に設けられた複数のカラム信号処理回路４３のうち、対応するカラム信号処理回路４３に入力される。
リセットトランジスタ２３のゲートには、垂直走査回路３０との接続を有するリセット信号線３２が接続される。リセット信号線３２は、アドレス信号線３１と同様に複数の画素１０Ａの行毎に設けられる。垂直走査回路３０は、アドレス信号線３１に行選択信号を印加することにより、リセットの対象となる画素１０Ａを行単位で選択することができる。また、垂直走査回路３０は、リセットトランジスタ２３のオン及びオフを制御するリセット信号を、リセット信号線３２を介してリセットトランジスタ２３のゲートに印加することにより、選択された行のリセットトランジスタ２３をオンとすることができる。リセットトランジスタ２３がオンとされることにより、電荷蓄積領域の電位がリセットされる。
この例では、リセットトランジスタ２３のソースが複数の画素１０Ａの列毎に設けられたフィードバック線４６のうちの１つに接続されている。すなわち、この例では、フォトダイオード１２の電荷を初期化するリセット電圧として、フィードバック線４６の電圧が電荷蓄積領域に供給される。ここでは、上述のフィードバック線４６は、複数の画素１０Ａの列毎に設けられた反転増幅器４５のうちの対応する１つにおける出力端子に接続されている。
複数の画素１０Ａの列のうちの１つに注目する。図示するように、反転増幅器４５の入力端子は、その列の垂直信号線４１に接続されている。また、反転増幅器４５の出力端子と、その列に属する１以上の画素１０Ａとが、フィードバック線４６を介して接続されている。撮像装置１００Ａの動作時、反転増幅器４５の非反転入力端子には、所定の電圧Ｖｒｅｆ（例えば１Ｖ又は１Ｖ近傍の正電圧）が供給される。その列に属する１以上の画素１０Ａのうち１つを選択し、アドレストランジスタ２１及びリセットトランジスタ２３をオンとすることにより、その画素１０Ａの出力を負帰還させる帰還経路を形成することができる。帰還経路の形成により、垂直信号線４１の電圧が、反転増幅器４５の非入力端子への入力電圧Ｖｒｅｆに拘束される。換言すれば、帰還経路の形成により、電荷蓄積領域の電圧は、垂直信号線４１の電圧がＶｒｅｆとなるような電圧にリセットされる。電圧Ｖｒｅｆとしては、電源電圧（例えば３．３Ｖ）及び接地電圧（０Ｖ）の範囲内の任意の大きさの電圧を用い得る。このように、撮像装置１００Ａは、反転増幅器４５を帰還経路の一部に含むフィードバック回路４７を有する。
よく知られているように、トランジスタのオン又はオフに伴い、ｋＴＣノイズと呼ばれる熱ノイズが発生する。リセットトランジスタのオン又はオフに伴って発生するノイズは、リセットノイズと呼ばれる。電荷蓄積領域のリセット後、リセットトランジスタ２３をオフとすることによって発生したリセットノイズは、信号電荷の蓄積前の電荷蓄積領域に残留してしまう。しかしながら、図１に例示する構成では、帰還経路の形成により、ｋＴＣノイズの交流成分がリセットトランジスタ２３のソースにフィードバックされる。図１に例示する構成では、リセットトランジスタ２３のオフの直前まで帰還経路が形成されるので、リセットトランジスタ２３のオフに伴って発生するリセットノイズを低減することができる。
次に、実施の形態における画素１０Ａの構成について、図２を用いて説明する。図２は、本実施の形態に係る撮像装置１００Ａの画素１０Ａの構成を説明する図である。
なお、本実施の形態では、トランジスタはＮチャネルＭＯＳトランジスタである例を示しているため、以下、本明細書においては、第１導電型をｐ型、第２導電型をｎ型と称する。
本実施の形態に係る撮像装置１００Ａは、半導体基板１と、複数の画素１０Ａとを備える。半導体基板１は、ｐ型領域９０と、ｎ型領域８０と、を含む。また、半導体基板１は、第１面１ａと、第１面１ａに対向する第２面１ｂと、を有する。第１面１ａは、絶縁層７と接する面である。絶縁層７には、コンタクトプラグ８ａ及び８ｂ、コンタクトプラグ１８ａ及び１８ｂ、並びに、第１配線７１、第２配線７２、第３配線７３及び第４配線７４などが配置されている。
複数の画素１０Ａのそれぞれは、ｐ型領域９０内に、ｐ型の不純物を含むウェル領域１１と、入射光を電荷に変換する光電変換部１２と、電荷を蓄積する第２拡散領域３と、を備える。
光電変換部１２は、第１拡散領域２と、第３拡散領域６とを含む。第１拡散領域２は、ｐ型領域９０およびウェル領域１１に接し、ｐ型とは異なるｎ型の不純物を含む。第３拡散領域６は、第１拡散領域の上面を覆う。第３拡散領域６は、半導体基板１の第１面１ａに露出し、第１拡散領域２に接し、ｐ型の不純物を含む。第１拡散領域２と第３拡散領域６とは、フォトダイオードを構成する。
このように、光電変換部１２において、第３拡散領域６が第１拡散領域２と半導体基板１の第１面１ａとの間に配置されることにより、第１拡散領域２とｐ型領域９０との界面での欠陥に起因して生じ得る暗電流がピニングされる。これにより、第１拡散領域２とｐ型領域９０との界面における暗電流をより効果的に低減することができる。
第２拡散領域３は、半導体基板１の第１面１ａに露出し、ウェル領域１１中に位置し、ｐ型領域９０内において第１拡散領域２に電気的に接続され、ｎ型の不純物を含み、電荷を蓄積する。
これにより、第１拡散領域２で発生した電荷を電荷蓄積領域に直接蓄積することができる。従来の構成では、フォトダイオードと電荷蓄積領域との間に転送トランジスタが配置されている。従来の構成では、転送トランジスタに起因して暗電流が発生する。しかしながら、本開示に係る撮像装置では、第１拡散領域２と電荷蓄積領域とが直接電気的に接続されているため、電荷蓄積時における暗電流を低減することができる。これにより、電荷蓄積効率を向上させることができる。また、画素回路に転送トランジスタを含まないため、画素回路を小さくすることができる。これにより、光電変換部を大きく形成することができるため、撮像装置のダイナミックレンジの拡大を実現することができる。
複数の画素１０Ａのそれぞれは、第２拡散領域３をソース及びドレインの一方として備える第１トランジスタ（以下、リセットトランジスタ２３）と、第２拡散領域３に接続されたコンタクトプラグ８ａと、コンタクトプラグ８ａを介して第２拡散領域３と電気的に接続される容量素子６０と、ゲートが容量素子６０に電気的に接続された第２トランジスタ（以下、増幅トランジスタ２２）と、を備える。
図１及び図２に示す例では、リセットトランジスタ２３は、第２拡散領域３と、ゲート電極４と、ｎ型不純物領域５ａとを備える。第２拡散領域３は、リセットトランジスタ２３のソース及びドレインの一方であり、ｎ型不純物領域５ａはソース及びドレインの他方である。ｎ型不純物領域５ａは、フィードバック線４６に電気的に接続され、ゲート電極４は、リセット信号線３２に電気的に接続されている。増幅トランジスタ２２は、ｎ型不純物領域５ｂと、ゲート電極４と、ｎ型不純物領域５ｃとを備える。ｎ型不純物領域５ｂは、増幅トランジスタ２２のソース及びドレインの一方であり、ｎ型不純物領域５ｃはソース及びドレインの他方である。ｎ型不純物領域５ｂは、所定の電源電圧Ｖｄｄと電気的に接続され、ゲート電極４は、コンタクトプラグ８ｂを介して容量素子６０と電気的に接続されている。アドレストランジスタ２１は、ｎ型不純物領域５ｃと、ゲート電極４と、ｎ型不純物領域５ｄとを備える。ｎ型不純物領域５ｃは、アドレストランジスタ２１のソース及びドレインの一方であり、ｎ型不純物領域５ｄは、ソース及びドレインの他方である。ｎ型不純物領域５ｄは、コンタクトプラグ１８ａを介して垂直信号線４１に電気的に接続され、ゲート電極４は、アドレス信号線３１と電気的に接続されている。
なお、容量素子６０は、半導体基板１内に配置されてもよく、半導体基板１以外の層、例えば、半導体基板１上に積層された絶縁層７内に配置されてもよい。本実施の形態では、容量素子６０は、半導体基板１の上方に積層された絶縁層７内に配置される。容量素子６０は、上部電極１６１と、下部電極１６３と、上部電極１６１及び下部電極１６３の間に位置する誘電体膜１６２と、を備える。上部電極１６１は、容量素子６０の基準電圧ＰＶＤＤと接続されている。下部電極１６３がコンタクトプラグ１８ｂと接続されている。これにより、容量素子６０は、コンタクトプラグ１８ｂ及びコンタクトプラグ８ａを介して第２拡散領域３に接続され、コンタクトプラグ１８ｂ、第１配線７１及びコンタクトプラグ８ｂを介して増幅トランジスタ２２のゲート電極４に接続されている。
図１にて上述したように、容量素子６０は、金属又は金属化合物から形成された２つの電極（ここでは、上部電極１６１及び下部電極１６３）の間に誘電体（ここでは、誘電体膜１６２）が挟まれた構造を有する。以下、金属又は金属化合物から形成された２つの電極の間に誘電体が挟まれた構造を「ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造」と呼ぶことがある。本実施の形態では、容量素子６０は、いわゆる、ＭＩＭ構造を有する容量素子６０として形成される。このように形成された第２拡散領域３と容量素子６０とが電気的に接続されることにより、電荷蓄積領域は、より大きな容量値を得ることができる。そのため、本開示に係る撮像装置は、さらに、ダイナミックレンジの拡大を実現することができる。
また、例えば、容量素子６０の容量値を第２拡散領域３の容量値の２倍以上とすることにより、画素１０Ａ内の飽和性能をさらに向上させることができる。容量素子６０の容量値を第２拡散領域３の容量値の２倍以上とするためには、例えば、容量素子６０をＭＩＭ構造とし、上部電極１６１及び下部電極１６３の２つの電極に挟まれる誘電体膜１６２の比誘電率を１０以上とすればよい。比誘電率が１０以上である誘電体膜としては、例えば、ハフニウム酸化物の膜が挙げられる。ハフニウム酸化物の比誘電率は、２０程度である。なお、従来のＭＩＭ構造の誘電体膜の材料として用いられるシリコン酸化物の比誘電率は、３．８〜４程度である。このように、誘電体膜１６２の比誘電率を大きくすることにより、容量素子６０の容量値を大きくすることができる。
複数の画素１０Ａのそれぞれは、光電変換部１２に電気的に接続された信号検出回路を含む。図２に例示する構成において、信号検出回路は、アドレストランジスタ２１、増幅トランジスタ２２、及びリセットトランジスタ２３を含む。図２に示すように、リセットトランジスタ２３は、第２拡散領域３及びｎ型不純物領域５ａと、ゲート絶縁膜（不図示）の一部と、ゲート絶縁膜上のゲート電極４とを含んでいる。第２拡散領域３及びｎ型不純物領域５ａは、リセットトランジスタ２３のドレイン領域及びソース領域としてそれぞれ機能する。第２拡散領域３は、光電変換部１２の第１拡散領域２によって生成された信号電荷を一時的に蓄積する領域である。
また、本実施の形態では、リセットトランジスタ２３は、ウェル領域１１中に配置されている。ウェル領域１１は、ｐ型領域９０に含まれるｐ型不純物濃度（ｐ−）よりもわずかに高いｐ型不純物濃度（ｐ）を有する。
さらに、本実施の形態では、第２拡散領域３は、リセットトランジスタ２３のソース及びドレインの他方であるｎ型不純物領域５ａよりもｎ型の不純物の濃度が小さい。これにより、第２拡散領域３とウェル領域１１との接合部における接合濃度が小さくなるため、第２拡散領域３とウェル領域１１との界面における暗電流が低減される。
また、半導体基板１に垂直な方向から見たとき、第２拡散領域３は、リセットトランジスタ２３のソース及びドレインの他方であるｎ型不純物領域５ａよりも面積が小さい。このとき、第２拡散領域３及びｎ型不純物領域５ａの面積は、半導体基板１に垂直な方向から見たとき、第２拡散領域３及びｎ型不純物領域５ａがそれぞれリセットトランジスタ２３のゲート電極４と重なる部分を除く面積であってもよい。すなわち、第２拡散領域３及びｎ型不純物領域５ａのそれぞれの面積は、半導体基板１に垂直な方向から見たとき、リセットトランジスタ２３のゲート電極４と重ならない部分の面積であってもよい。
このように、第２拡散領域３の面積を小さくすることにより、第２拡散領域３における暗電流を低減することができる。
本実施の形態に係る撮像装置１００Ａでは、半導体基板１に対して垂直な方向から見たとき、隣接する画素１０Ａの間に、各画素１０Ａの周囲を囲むように分離領域９が配置されている。分離領域９は、隣接する画素１０Ａの間を電気的に分離する絶縁膜であり、ｐ型領域９０内に配置される。これにより、互いに隣接する画素１０Ａの間で、信号検出回路同士を電気的に分離することができる。このような構成により、隣接する画素１０Ａの間の半導体基板１内での混色及びブルーミングを抑制することができる。
また、分離領域９は、隣接する画素１０Ａの間を電気的に分離するだけでなく、例えば、各画素１０Ａ内に配置された隣接する素子の間を電気的に分離するように配置されてもよい。この場合、例えば、分離領域９は、アドレストランジスタ２１の周囲と、増幅トランジスタ２２及びリセットトランジスタ２３の組の周囲とに設けられる。
分離領域９は、二酸化シリコンなどの酸化物を用いて形成される。分離領域９は、さらに、高濃度のｐ型不純物で被覆されてもよい。これにより、分離領域９と隣接する基板又は素子との界面で発生する暗電流を低減することができる。
（変形例１）
次に、本実施の形態の変形例１における画素の構成について、図３を用いて説明する。図３は、本変形例における画素１０Ｂの構成を説明する図である。なお、本変形例に係る撮像装置の回路構成は、図１に示す実施の形態と同じである。
以下、実施の形態と異なる構成について説明する。
本変形例に係る撮像装置では、複数の画素１０Ｂは、第３拡散領域６と第２拡散領域３とを電気的に絶縁する第１分離領域１９を備える。これにより、ｐ型不純物を含む第３拡散領域６と、ｎ型不純物を含む第２拡散領域３との間に生じる暗電流を低減することができる。
なお、第１分離領域１９は、上述した分離領域９と同様、二酸化シリコンなどの酸化物を用いて形成される。
（変形例２）
次に、本実施の形態の変形例２における画素の構成について、図４を用いて説明する。図４は、本変形例における画素１０Ｃの構成を説明する図である。
以下、実施の形態及び変形例１と異なる構成について説明する。
本変形例に係る撮像装置では、複数の画素１０Ｃは、第１分離領域１９の周辺に位置し、ｐ型の不純物を第３拡散領域６よりも高い濃度で含む第２分離領域２０を備える。
上述したように、第１分離領域１９は、二酸化シリコンなどの酸化物を用いて形成される。第１分離領域１９と第２拡散領域３との界面に欠陥が生じる場合があり、界面の欠陥に起因して暗電流が生じることがある。したがって、第１分離領域１９の周囲に高濃度のｐ型不純物から形成された第２分離領域２０で覆うことにより、第３拡散領域６と第２拡散領域３との間にポテンシャル障壁が形成され、電気的により強く絶縁することができる。これにより、第３拡散領域６と第２拡散領域３との間に生じる暗電流をさらに低減することができる。
（変形例３）
次に、本実施の形態の変形例３における画素の構成について、図５を用いて説明する。図５は、本変形例における画素１０Ｄの構成を説明する図である。
以下、実施の形態と異なる構成について説明する。
本変形例に係る撮像装置では、複数の画素１０Ｄは、第１拡散領域２と第２拡散領域３とに接し、ｎ型の不純物を含む第４拡散領域（以下、接続領域１３）を備える。そのため、本変形例に係る撮像装置では、第１拡散領域２と第２拡散領域３とが接続領域１３を介して確実に電気的に接続される。したがって、第１拡散領域２で生じた電荷は、直接、接続領域１３に流入し、第２拡散領域３を含む電荷蓄積領域に蓄積される。
（変形例４）
次に、本実施の形態の変形例４における画素の構成について、図６を用いて説明する。図６は、本変形例における画素１０Ｅの構成を説明する図である。
以下、実施の形態と異なる構成について説明する。
本変形例に係る撮像装置では、複数の画素１０Ｅは、第１拡散領域２と第２拡散領域３とが、ウェル領域１１を介して対向している。上述したように、ウェル領域１１は、ｐ型不純物を含んでいる。このように、ｎ型不純物領域である第１拡散領域２及び第２拡散領域３の間にｐ型不純物領域が挟まれた構造では、ｐ型不純物領域がポテンシャル障壁として機能する。そのため、第１拡散領域２で発生した電荷がある一定量以上になると、第１拡散領域２から第２拡散領域３に電荷が流入する。
以上、本開示に係る撮像装置について、実施の形態及び変形例に基づいて説明したが、本開示は、これらの実施の形態及び変形例に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を実施の形態及び変形例に施したものや、実施の形態及び変形例における一部の構成要素を組み合わせて構築される別の形態も、本開示の範囲に含まれる。
なお、本実施の形態に係る撮像装置１００Ａは、上述のように、回路構成に反転増幅器４５（図１参照）を有するが、反転増幅器４５の代わりに、フィードバックトランジスタを備える構成であってもよい。図７は、画素１０Ｆ内にフィードバックトランジスタ２４を備える例を示す図である。ここでは、図１に示す画素１０Ａと異なる構成についてのみ説明する。
画素１０Ｆは、フィードバックトランジスタ２４及び第２容量素子６１を備える点で画素１０Ａと異なる。図７に図示する構成では、垂直走査回路３０（図１参照）は、フィードバック制御線（不図示）にも接続されている。フィードバックトランジスタ２４のゲートは、フィードバック制御線（不図示）に接続されている。垂直走査回路３０がフィードバック制御線（不図示）に所定の電圧を印加することにより、信号検出回路の出力を、第２容量素子６１又はリセットトランジスタ２３を介して第２拡散領域３にフィードバックさせるフィードバック回路を形成することができる。なお、第２容量素子６１は、いわゆる、カップリングコンデンサである。
また、図２を再び参照すると、本実施の形態では、半導体基板１に垂直な方向から見たときの、第２拡散領域３及びｎ型不純物領域５ａのそれぞれの面積を比較したが、第２拡散領域３及びｎ型不純物領域５ａのそれぞれに接続されるコンタクトプラグとゲート電極４との距離を比較してもよい。ここで、複数の画素１０Ａのそれぞれは、第２拡散領域３に接続されるコンタクトプラグ８ａと、ｎ型不純物領域５ａに接続されるコンタクトプラグ（不図示）と、を備えている。コンタクトプラグ（不図示）は、フィードバック線４６に接続される。この場合、第２拡散領域３のコンタクトプラグ８ａとリセットトランジスタ２３のゲート電極４との距離は、ｎ型不純物領域５ａのコンタクトプラグ（不図示）とリセットトランジスタ２３のゲート電極４との距離よりも小さい。
これにより、第２拡散領域３のコンタクトプラグ８ａからリセットトランジスタ２３のゲート電極４までの距離が短くなるため、第２拡散領域３の抵抗値の上昇を低減することができる。
また、本開示の実施形態及び変形例によれば、暗電流による影響を低減し得るので、高画質で撮像を行うことが可能な撮像装置が提供される。なお、上述のアドレストランジスタ２１、増幅トランジスタ２２、リセットトランジスタ２３の各々は、ＮチャネルＭＯＳであってもよいし、ＰチャネルＭＯＳであってもよい。各トランジスタがＰチャネルＭＯＳである場合、第２導電型の不純物がｐ型不純物であり、第１導電型の不純物がｎ型不純物である。これらのトランジスタの全てがＮチャネルＭＯＳ又はＰチャネルＭＯＳのいずれかに統一されている必要もない。画素中のトランジスタの各々をＮチャネルＭＯＳとし、信号電荷として電子を用いる場合には、これらのトランジスタの各々におけるソース及びドレインの配置を互いに入れ替えればよい。
なお、本実施の形態に係る撮像装置１００Ａは、複数の画素のそれぞれが感度の等しい光電変換部を備えるが、感度の異なる２つの画素を備えていてもよい。
図８は、感度の異なる２つの画素１１０Ａ及び１１０Ｂを備える画素セル１０Ｇの回路構成の一例を示す図である。画素セル１０Ｇは、第１の光電変換部１２０Ａ、第１の転送トランジスタ１２１、第２の光電変換部１２０Ｂ、第２の転送トランジスタ１２３、電荷蓄積部１２４、スイッチトランジスタ１２５、リセットトランジスタ１２６、増幅トランジスタ１２７、第１の電荷蓄積領域１２８、第２の電荷蓄積領域１２９を備える。図８中の破線で囲った高感度画素１１０Ａは、第１の光電変換部１２０Ａ、第１の電荷蓄積領域１２８及び第１の転送トランジスタ１２１に対応する。低感度画素１１０Ｂは、第２の光電変換部１２０Ｂ、第２の電荷蓄積領域１２９、第２の転送トランジスタ１２３及び電荷蓄積部１２４に対応する。
第１の光電変換部１２０Ａ（以下、第１のフォトダイオード１２０Ａとも記す）は、半導体基板に形成されたフォトダイオードであり、光を信号電荷に電変換する。
第１の転送トランジスタ１２１は、例えば、転送制御線ＴＧＬがハイレベルのとき、オン状態になる。その結果、第１の転送トランジスタ１２１は、第１の光電変換部１２０Ａによって光電変換された信号電荷を第１の電荷蓄積領域１２８に転送する。
第２の光電変換部１２０Ｂ（以下、第２のフォトダイオード１２０Ｂとも記す）は、半導体基板に形成されたフォトダイオードであり、第１のフォトダイオード１２０Ａよりも小さい受光面積を有し、光を信号電荷に電変換する。
第２の転送トランジスタ１２３は、例えば転送制御線ＴＧＳがハイレベルのとき、オン状態になる。その結果、第２の転送トランジスタ１２３は、第２の光電変換部１２０Ｂによって光電変換されて電荷蓄積部１２４に蓄積された信号電荷を第２の電荷蓄積領域１２９に転送する。なお、図８に示す構成では、第２のフォトダイオード１２０Ｂで発生した電荷を蓄積する第２拡散領域は、第２の転送トランジスタ１２３のドレインである。第２拡散領域は、第２のフォトダイオード１２０Ｂに電気的に接続され、第２のフォトダイオード１２０Ｂで発生した電荷を第２拡散領域に直接蓄積することができる。
電荷蓄積部１２４は、第２の光電変換部１２０Ｂにおいて光電変換により生成された信号電荷を蓄積する容量素子である。電荷蓄積部１２４は、ＭＩＭ構造として形成され、２つの電極部を有する。２つの電極部のうち一方の電極部は電源電圧ＰＶＤＤに接続され、もう一方の電極部は第２の転送トランジスタ１２３のドレインに接続されている。電荷蓄積部１２４は、第２の光電変換部１２０Ｂの光電変換により生成された信号電荷を蓄積する。電荷蓄積部１２４に蓄積された信号電荷は、転送制御線ＴＧＳがハイレベルのとき、第２の転送トランジスタ１２３によって第２の電荷蓄積領域１２９に転送される。電荷蓄積部１２４は、第２のフォトダイオード１２０Ｂの光電変換により生成された信号電荷の最大蓄積容量（つまり飽和信号電荷量）を大きく増大させる役割を果たす。なお、電荷蓄積部１２４は、容量素子６０（例えば、図２参照）と同様の構成とすることができる。
スイッチトランジスタ１２５は、例えは、スイッチ制御線ＳＷがハイレベルのとき、第１の電荷蓄積領域１２８と第２の電荷蓄積領域１２９とを導通させる。
リセットトランジスタ１２６は、例えば、リセット制御線ＲＳがハイレベルのとき、第２の電荷蓄積領域１２９をハイレベルにリセットする。
増幅トランジスタ１２７は、定電流源回路内の定電流源と対になってソースフォロア回路を構成し、第１の電荷蓄積領域１２８の電位を電圧に変換し、垂直信号線ＶＬに出力する。
第１の電荷蓄積領域１２８は、半導体基板に形成された浮遊拡散層を含み、第１の転送トランジスタ１２１によって転送された信号電荷を保持する。
第２の電荷蓄積領域１２９は、半導体基板に形成された浮遊拡散層を含み、第２の転送トランジスタ１２３によって転送された信号電荷を保持する。
上記のように第１の光電変換部１２０Ａより受光面積が小さい第２の光電変換部１２０Ｂに電荷蓄積部１２４を付加することで、第１の光電変換部１２０Ａよりも感度が小さいながらも、飽和電荷量を大きくすることができる。そのため、低感度画素１１０Ｂは、広ダイナミックレンジを実現できる。これにより、高感度画素１１０Ａで主に低照度画像を撮像し、低感度画素１１０Ｂで高照度画像を撮像することで、広ダイナミックレンジの画像を得ることができる。また、本画素セル１０Ｇの低感度画素１１０Ｂは前述したｋＴＣノイズが発生するが、主に高照度画像を撮像するため、ｋＴＣノイズと比較して信号成分が多く、ｋＴＣノイズの影響は軽微である。
次に、図８に示した画素セル１０Ｇの回路例について、その動作を具体的に説明する。
図８に示すように、本回路例に係る画素セル１０Ｇは、高感度画素１１０Ａと低感度画素１１０Ｂとがスイッチトランジスタ１２５、リセットトランジスタ１２６、増幅トランジスタ１２７を共有する。すなわち、高感度画素１１０Ａは、光電変換を行う素子、例えば第１のフォトダイオード１２０Ａと第１の転送トランジスタ１２１とを有する。低感度画素１１０Ｂは、第２のフォトダイオード１２０Ｂと第２の転送トランジスタ１２３と電荷蓄積部１２４を有する。また、画素セル１０Ｇは、高感度画素１１０Ａと低感度画素１１０Ｂが共有して使用するスイッチトランジスタ１２５と、リセットトランジスタ１２６と、及び増幅トランジスタ１２７を有している。各トランジスタ１２１、１２３、１２５、１２６及び１２７（以下、各トランジスタ１２１〜１２７と記す）としては、例えばＮチャネルＭＯＳトランジスタを用いてもよい。なお、ＮチャネルＭＯＳトランジスタは、ゲート電位が“Ｈｉｇｈ”レベルでオン状態となり、“Ｌｏｗ”レベルでオフ状態になるとする。また、ＰチャネルＭＯＳトランジスタは、ゲート電位が“Ｌｏｗ”レベルでオン状態となり、“Ｈｉｇｈ”レベルでオフ状態となるとする。図８では、各トランジスタ１２１〜１２７は、ＮチャネルＭＯＳトランジスタである例を示している。
第１の転送トランジスタ１２１は、第１のフォトダイオード１２０Ａのカソード電極と第１の電荷蓄積領域１２８との間に接続されている。第１の転送トランジスタ１２１のゲート電極には転送制御線ＴＧＬが接続されている。第１の転送トランジスタ１２１のゲート電極に転送制御線ＴＧＬから転送パルスにて“Ｈｉｇｈ”レベルが与えられると、第１の転送トランジスタ１２１がオン状態となり、第１のフォトダイオード１２０Ａで光電変換されて第１のフォトダイオード１２０Ａに蓄積された信号電荷が第１の電荷蓄積領域１２８へ転送される。この例では、信号電荷は電子である。
第２の転送トランジスタ１２３は、電荷蓄積部１２４の半導体基板に接続する電極部と第２の電荷蓄積領域１２９との間に接続されている。第２の転送トランジスタ１２３のゲート電極には転送制御線ＴＧＳが接続されている。第２の転送トランジスタ１２３のゲート電極に転送制御線ＴＧＳから転送パルスにて“Ｈｉｇｈ”レベルが与えられると、第２の転送トランジスタ１２３がオン状態となり、第２のフォトダイオード１２０Ｂで光電変換されて第２のフォトダイオード１２０Ｂに蓄積された信号電荷と電荷蓄積部１２４において半導体基板と電極部の間に蓄積された信号電荷が第２の電荷蓄積領域１２９へ転送される。
リセットトランジスタ１２６については、ゲート電極にリセット制御線ＲＳが接続され、ドレイン電極に電源配線を介して電源電圧ＶＤＤＣが印加され、ソース電極に第２の電荷蓄積領域１２９が接続されている。また、スイッチトランジスタ１２５については、ゲート電極にスイッチ制御線ＳＷが接続され、ドレイン電極に第２の電荷蓄積領域１２９が接続され、ソース電極に第１の電荷蓄積領域１２８が接続されている。
まず、高感度画素１１０Ａの読み出し制御について述べる。
第１のフォトダイオード１２０Ａから第１の電荷蓄積領域１２８へ信号電荷を転送する前に、リセットトランジスタ１２６のゲート電極にリセット制御線ＲＳを伝達してリセットパルスφＲＳにて“Ｈｉｇｈ”レベルを与える。またスイッチトランジスタ１２５のゲート電極にスイッチ制御線ＳＷを伝達してスイッチパルスにて“Ｈｉｇｈ”レベルを与える。これにより、リセットトランジスタ１２６とスイッチトランジスタ１２５がオン状態となる。これにより、第１の電荷蓄積領域１２８と第２の電荷蓄積領域１２９の電位が電源電圧ＶＤＤＣにリセットされる。第１の電荷蓄積領域１２８と第２の電荷蓄積領域１２９とを電源電圧ＶＤＤＣにリセットした後、リセットトランジスタ１２６のゲート電極にリセットパルスにて“Ｈｉｇｈ”レベルを与え、スイッチトランジスタ１２５のゲート電極にはスイッチパルスにて“Ｌｏｗ”レベルを与える。これにより、第１の電荷蓄積領域１２８はリセット動作が完了した状態となる。
増幅トランジスタ１２７については、ゲート電極が第１の電荷蓄積領域１２８と接続され、ドレイン電極に電源配線を介して電源電圧ＶＤＤＣが印加され、ソース電極が垂直信号線ＶＬと接続されている。増幅トランジスタ１２７は、リセットトランジスタ１２６とスイッチトランジスタ１２５によってリセットされた後の第１の電荷蓄積領域１２８の電位をリセットレベルとして垂直信号線ＶＬへ出力し、さらに、第１の転送トランジスタ１２１によって信号電荷が転送された後の第１の電荷蓄積領域１２８の電位を信号レベルとして垂直信号線ＶＬへ出力する。
次に、低感度画素１１０Ｂの読み出し制御について述べる。電荷蓄積部１２４から第２の電荷蓄積領域１２９へ信号電荷を転送する前に、リセットトランジスタ１２６とスイッチトランジスタ１２５とをオン状態として、第１の電荷蓄積領域１２８と第２の電荷蓄積領域１２９の電位を電源電圧ＶＤＤＣにリセットする。第１の電荷蓄積領域１２８と第２の電荷蓄積領域１２９を電源電圧ＶＤＤＣにリセットした後、リセットトランジスタのゲート電極にリセットパルスφＲＳにて“Ｌｏｗ”レベルを与える。またスイッチトランジスタのゲート電極にはスイッチパルスにて“Ｈｉｇｈ”レベルを与える。これにより、電気的に第１の電荷蓄積領域１２８及び第２の電荷蓄積領域１２９が接続した状態で、リセット動作が完了する。
増幅トランジスタ１２７は、リセットトランジスタ１２６とスイッチトランジスタ１２５によってリセットされた後の第１の電荷蓄積領域１２８及び第２の電荷蓄積領域１２９の電位をリセットレベルとして垂直信号線ＶＬへ出力する。さらに、増幅トランジスタ１２７は、第２の転送トランジスタ１２３によって信号電荷が転送された後の第１の電荷蓄積領域１２８及び第２の電荷蓄積領域１２９の電位を信号レベルとして垂直信号線ＶＬへ出力する。
ここで、第１の電荷蓄積領域１２８及び第２の電荷蓄積領域１２９では、信号電荷量に応じた電圧を、増幅トランジスタ１２７に伝達する。この信号電荷量から電圧への変換式はΔＶ＝Ｑ／Ｃとなり、変換効率ηはη＝１／Ｃで表される。変換効率ηは、第１の電荷蓄積領域１２８及び第２の電荷蓄積領域１２９の容量値Ｃで決定される。低感度画素１１０Ｂの信号電荷を読み出すときは、増幅トランジスタ１２７のゲート電極に第１の電荷蓄積領域１２８と第２の電荷蓄積領域１２９とが接続した状態となっている。一方、高感度画素１１０Ａの信号電圧を読み出すときは、増幅トランジスタ１２７のゲート電極に第１の電荷蓄積領域１２８のみが接続された状態となっている。そのため、低感度画素１１０Ｂの変換効率ηは、高感度画素１１０Ａの変換効率ηに比べて低くなる。
ここで、変換効率ηが高いほど信号電荷量を電圧に効率よく変換することができ、信号振幅の電圧値を大きくすることができる。これにより垂直信号線ＶＬに接続する定電流源回路や読み出し回路で発生するノイズ成分Ｎに対する画素信号Ｓの比率Ｓ／Ｎを向上することができ、高画質の画像を得ることができる。
高感度画素１１０Ａは、低照度の環境下における被写体の画像データを取得し、低感度画素１１０Ｂは高照度の環境下における被写体の画像を取得する。このように、感度の異なる２つの画素から得られる画像データを合成することで、単一の感度を有する画素から得られる画像データよりも広ダイナミックレンジの画像データを得ることができる。
撮像装置は、様々な環境下での画像の取得が可能なように、高画質の画像を生成することが求められる。高感度画素１１０Ａでは、低照度の環境下、特に１ｌｕｘ未満の環境下で高画質の画像を得るために、より高い変換効率ηが求められる。そして、より高い変換効率を実現するには、第１の電荷蓄積領域１２８の容量値Ｃを小さくする必要がある。
一方、低感度画素１１０Ｂでは、高照度の環境下、特に直射日光に晒された環境下で高画質の画像を得るために、電荷蓄積部１２４は、より多くの信号電荷量を蓄積する必要がある。そのため、より低い変換効率ηが求められる。そして、より低い変換効率を実現するためには、第２の電荷蓄積領域１２９の容量値Ｃを大きくする必要がある。
図８に示す構成では、第１の電荷蓄積領域１２８と第２の電荷蓄積領域１２９の間にスイッチトランジスタ１２５が設けられており、第１の電荷蓄積領域１２８に増幅トランジスタ１２７が接続されている。高感度画素１１０Ａの信号電荷を読み出す際には、スイッチトランジスタ１２５をオフ状態にする。これにより、増幅トランジスタ１２７のゲート電極は第１の電荷蓄積領域１２８のみに接続した状態となり、より高い変換効率ηが得られる。また、低感度画素１１０Ｂの信号電荷を読み出す際には、スイッチトランジスタ１２５をオン状態にする。これにより、増幅トランジスタ１２７のゲート電極には第１の電荷蓄積領域１２８と第２の電荷蓄積領域１２９とが接続された状態となり、より低い変換効率ηが得られる。
ここで、低感度画素１１０Ｂに対して所望の変換効率ηを得るため、第２の電荷蓄積領域１２９に容量を付与してもよい。このとき、高感度画素１１０Ａはスイッチトランジスタ１２５をオフ状態として信号電荷の読み出しを行うため、高感度画素１１０Ａの変換効率ηへの影響はなく、高画質を維持できる。
なお、高感度画素１１０Ａの読み出し動作において、低感度画素１１０Ｂの読み出し動作と同様に、スイッチトランジスタ１２５をオン状態とした場合、リセットトランジスタ１２６をオフ状態にするとよい。これにより、第１の電荷蓄積領域１２８及び第２の電荷蓄積領域１２９の変換効率ηを低くして信号電荷の読み出しを行うことができる。高照度の環境下で被写体を撮像するとき、高感度画素１１０Ａの第１のフォトダイオード１２０Ａに蓄積した信号電荷量は、低照度の環境下で被写体を撮像したときの信号電荷量よりも多い。そのため、上記の手法は、電荷信号量の電圧ΔＶが垂直信号線ＶＬのダイナミックレンジを越えるのを防ぐ手段として有効である。
また、画素セル１０Ｇは、１つの高感度画素１１０Ａと１つの低感度画素１１０Ｂとがスイッチトランジスタ１２５、リセットトランジスタ１２６、及び増幅トランジスタ１２７を共有して使用する構成になっているが、２つの高感度画素１１０Ａと２つの低感度画素１１０Ｂとがスイッチトランジスタ１２５、リセットトランジスタ１２６、及び増幅トランジスタ１２７を共有して使用する構成になってもよい。
また、増幅トランジスタ１２７のソースと垂直信号線ＶＬの間に画素アレイの読み出し行に該当する行を選択状態にするための選択トランジスタが増幅トランジスタ１２７と垂直信号線ＶＬとの間に接続されていてもよい。
なお、上記実施の形態及び変形例では、光が第２配線７２〜第４配線７４（以下、配線）側から光電変換部１２に入射する態様、つまり、表面照射型の撮像装置について説明したが、図９に示すような裏面照射型の撮像装置であってもよい。図９は、他の実施の形態に係る撮像装置の画素１０Ｈの構成を説明する図である。以下、上記実施の形態及び変形例における画素と異なる点について対比しながら説明する。
表面照射型の撮像装置では、例えば、図２〜図６のそれぞれに示す画素１０Ａ〜１０Ｅのように、光が配線側から光電変換部１２に入射する。一方、裏面照射型の撮像装置では、例えば、図９に示すように、光は、半導体基板１側から光電変換部１２に入射する。表面照射型の撮像装置では、光電変換部１２への入射光が配線によって遮られないように、光電変換部１２と配線とを配置する必要がある。そのため、光電変換部１２の受光面積を一定以上に大きくすることが難しい。また、配線を配置するスペースも制限される。一方、図９に示すような裏面照射型の撮像装置では、光が光電変換部１２に入射する側と反対側に配線が配置されているため、光電変換部１２への入射光が配線によって遮られない。したがって、光電変換部１２の受光面積を大きくすることができる。また、配線を自由に配置することができる。例えば図９においても、光電変換部１２の上に第２配線７２、第３配線７３、および第４配線７４が配置されている。図９に示す撮像装置において、ｎ型領域８０を薄く形成してもよい。このことにより、光電変換部１２に光を入射させやすくなる。
本開示によれば、暗電流を低減しつつ、ダイナミックレンジの拡大を実現できるため、高画質で撮像が可能な撮像装置が提供される。本開示の撮像装置は、例えばイメージセンサ、デジタルカメラなどに有用である。本開示の撮像装置は、医療用カメラ、ロボット用カメラ、セキュリティカメラ、車両に搭載されて使用されるカメラなどに用いることができる。
１ 半導体基板
１ａ 第１面
１ｂ 第２面
２ 第１拡散領域
３ 第２拡散領域
４ ゲート電極
５、５ａ、５ｂ、５ｃ、５ｄ ｎ型不純物領域
６ 第３拡散領域
７ 絶縁層
８ａ、８ｂ コンタクトプラグ
９ 分離領域
１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ、１０Ｆ、１０Ｈ 画素
１０Ｇ 画素セル
１１ ウェル領域
１２ 光電変換部（フォトダイオード）
１３ 第４拡散領域（接続領域）
１８ａ、１８ｂ コンタクトプラグ
１９ 第１分離領域
２０ 第２分離領域
２１ アドレストランジスタ
２２ 増幅トランジスタ
２３ リセットトランジスタ
２４ フィードバックトランジスタ
３０ 垂直走査回路
３１ アドレス信号線
３２ リセット信号線
４０ 水平信号読み出し回路
４１ 垂直信号線
４２ 負荷回路
４３ カラム信号処理回路
４４ 水平共通信号線
４５ 反転増幅器
４６ フィードバック線
４７ フィードバック回路
５０ 電源配線
５１ 蓄積制御線
６０ 容量素子
６１ 第２容量素子
７１ 第１配線
７２ 第２配線
７３ 第３配線
７４ 第４配線
８０ ｎ型領域
９０ ｐ型領域
１００Ａ 撮像装置
１１０Ａ 高感度画素
１１０Ｂ 低感度画素
１２０Ａ 第１の光電変換部（第１のフォトダイオード）
１２０Ｂ 第２の光電変換部（第２のフォトダイオード）
１２１ 第１の転送トランジスタ
１２３ 第２の転送トランジスタ
１２４ 電荷蓄積部
１２５ スイッチトランジスタ
１２６ リセットトランジスタ
１２７ 増幅トランジスタ
１２８ 第１の電荷蓄積領域
１２９ 第２の電荷蓄積領域
１６１ 上部電極
１６２ 誘電体膜
１６３ 下部電極
ＲＳ リセット制御線
ＳＷ スイッチ制御線
ＴＧＬ 転送制御線
ＴＧＳ 転送制御線
ＶＬ 垂直信号線

Claims (9)

  1. 第１導電型の不純物を含む半導体領域と、
    前記半導体領域に接し、前記第１導電型とは異なる第２導電型の不純物を含み、入射光を電荷に変換する第１拡散領域と、
    前記第２導電型の不純物を含み、前記第１拡散領域から流入する前記電荷の少なくとも一部を蓄積する第２拡散領域と、
    を含む半導体基板と、
    前記半導体基板上に位置する第１ゲート電極を含み、前記第２拡散領域をソース及びドレインの一方として含む第１トランジスタと、
    前記第２拡散領域に電気的に接続されるコンタクトプラグと、
    一端が前記コンタクトプラグに電気的に接続される容量素子と、
    前記半導体基板上に位置する第２ゲート電極を含み、前記第２ゲート電極が前記容量素子の前記一端に電気的に接続される第２トランジスタと、
    を備える、撮像装置。
  2. 前記半導体基板は、前記第１拡散領域の上面を覆い、前記第１導電型の不純物を含む第３拡散領域を含む、請求項１に記載の撮像装置。
  3. 前記半導体基板は、前記第１導電型の不純物を含むウェル領域を含み、
    前記第２拡散領域は、前記ウェル領域内に位置する、請求項１に記載の撮像装置。
  4. 前記半導体基板は、前記第２拡散領域と前記第３拡散領域とを電気的に絶縁する第１分離領域を含む、請求項２に記載の撮像装置。
  5. 前記第１分離領域は、第２分離領域を含み、
    前記第２分離領域における前記第１導電型の不純物の濃度は、前記第３拡散領域における前記第１導電型の不純物の濃度よりも大きい、請求項４に記載の撮像装置。
  6. 前記半導体基板は、前記第１拡散領域および前記第２拡散領域に接し、前記第２導電型の不純物を含む第４拡散領域を含む、請求項１に記載の撮像装置。
  7. 前記第２拡散領域は、前記ウェル領域を介して前記第１拡散領域に対向している、請求項３に記載の撮像装置。
  8. 前記半導体基板は、前記第２導電型の不純物を含む第５拡散領域を含み、
    前記第１トランジスタは、前記第５拡散領域をソース及びドレインの他方として含み、
    前記第２拡散領域における前記第２導電型の不純物の濃度は、前記第５拡散領域における前記第２導電型の不純物の濃度よりも小さい、請求項１から請求項７のいずれか一項に記載の撮像装置。
  9. 前記半導体基板は、前記第２導電型の不純物を含む第５拡散領域を含み、
    前記第１トランジスタは、前記第５拡散領域をソース及びドレインの他方として含み、
    前記半導体基板に垂直な方向から見たとき、前記第２拡散領域の面積は、前記５拡散領域の面積よりも小さい、請求項１から請求項８のいずれか一項に記載の撮像装置。
JP2019557096A 2017-11-30 2018-11-06 撮像装置 Active JP7249552B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2017230275 2017-11-30
JP2017230275 2017-11-30
JP2018128337 2018-07-05
JP2018128337 2018-07-05
PCT/JP2018/041078 WO2019107083A1 (ja) 2017-11-30 2018-11-06 撮像装置

Publications (2)

Publication Number Publication Date
JPWO2019107083A1 true JPWO2019107083A1 (ja) 2020-10-08
JP7249552B2 JP7249552B2 (ja) 2023-03-31

Family

ID=66664052

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019557096A Active JP7249552B2 (ja) 2017-11-30 2018-11-06 撮像装置

Country Status (5)

Country Link
US (2) US11393858B2 (ja)
EP (1) EP3719840A4 (ja)
JP (1) JP7249552B2 (ja)
CN (1) CN111095560A (ja)
WO (1) WO2019107083A1 (ja)

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1098175A (ja) * 1996-09-19 1998-04-14 Toshiba Corp Ｍｏｓ型固体撮像装置及びその駆動方法
JPH10209422A (ja) * 1997-01-17 1998-08-07 Eastman Kodak Co 固体画像センサ用の部分的ピン止めフォトダイオード
JPH11345957A (ja) * 1998-03-30 1999-12-14 Nec Corp 固体撮像装置
JP2002016243A (ja) * 2000-04-28 2002-01-18 Hynix Semiconductor Inc Ｃｍｏｓイメージセンサー及びその製造方法
JP2002094042A (ja) * 2000-06-20 2002-03-29 Pixelplus Co Ltd Ｃｍｏｓアクティブピクセル
JP2003264278A (ja) * 2002-03-12 2003-09-19 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2003282857A (ja) * 2001-11-16 2003-10-03 Hynix Semiconductor Inc イメージセンサおよびその製造方法
JP2006514446A (ja) * 2003-02-07 2006-04-27 リー・ドヨン 広いダイナミックレンジを有する画像受光デバイス
JP2016076921A (ja) * 2014-10-08 2016-05-12 パナソニックＩｐマネジメント株式会社 撮像装置およびその駆動方法

Family Cites Families (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5268576A (en) * 1991-04-04 1993-12-07 Texas Instruments Incorporated Infrared focal plane array processor with integration and low pass filter per pixel
US5939742A (en) * 1997-02-10 1999-08-17 Lucent Technologies Inc. Field-effect photo-transistor
US6677613B1 (en) * 1999-03-03 2004-01-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
US6204524B1 (en) * 1999-07-14 2001-03-20 Micron Technology, Inc. CMOS imager with storage capacitor
JP4481464B2 (ja) * 2000-09-20 2010-06-16 株式会社東芝 半導体記憶装置及びその製造方法
JP4575616B2 (ja) * 2001-04-26 2010-11-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2004140329A (ja) * 2002-08-19 2004-05-13 Seiko Epson Corp 基板装置及びその製造方法、電気光学装置及び電子機器
US7525168B2 (en) * 2002-08-27 2009-04-28 E-Phocus, Inc. CMOS sensor with electrodes across photodetectors at approximately equal potential
US6744084B2 (en) * 2002-08-29 2004-06-01 Micro Technology, Inc. Two-transistor pixel with buried reset channel and method of formation
JP3891126B2 (ja) * 2003-02-21 2007-03-14 セイコーエプソン株式会社 固体撮像装置
US7071505B2 (en) 2003-06-16 2006-07-04 Micron Technology, Inc. Method and apparatus for reducing imager floating diffusion leakage
US6780666B1 (en) * 2003-08-07 2004-08-24 Micron Technology, Inc. Imager photo diode capacitor structure with reduced process variation sensitivity
JP2005101864A (ja) 2003-09-24 2005-04-14 Sony Corp 固体撮像素子の駆動方法、固体撮像装置
US7026596B2 (en) * 2003-10-30 2006-04-11 Micron Technology, Inc. High-low sensitivity pixel
US7193257B2 (en) * 2004-01-29 2007-03-20 Victor Company Of Japan, Ltd. Solid state image sensing device and manufacturing and driving methods thereof
JP4763242B2 (ja) 2004-02-05 2011-08-31 旭化成エレクトロニクス株式会社 固体撮像素子およびその製造方法
US7214974B2 (en) * 2004-06-04 2007-05-08 Samsung Electronics Co., Ltd. Image sensors for reducing dark current and methods of manufacturing the same
US7535042B2 (en) * 2004-07-01 2009-05-19 Aptina Imaging Corporation Pixel cell with a controlled output signal knee characteristic response
JP4279880B2 (ja) * 2004-07-06 2009-06-17 パナソニック株式会社 固体撮像装置
JP4878123B2 (ja) * 2005-02-07 2012-02-15 浜松ホトニクス株式会社 固体撮像装置
US7718459B2 (en) * 2005-04-15 2010-05-18 Aptina Imaging Corporation Dual conversion gain pixel using Schottky and ohmic contacts to the floating diffusion region and methods of fabrication and operation
US7804117B2 (en) * 2005-08-24 2010-09-28 Aptina Imaging Corporation Capacitor over red pixel
JP4779781B2 (ja) * 2006-04-11 2011-09-28 日本ビクター株式会社 固体撮像装置とその製造方法
JP3996618B1 (ja) * 2006-05-11 2007-10-24 総吉 廣津 半導体撮像素子
JP4699408B2 (ja) * 2006-08-24 2011-06-08 富士通株式会社 電子デバイス及びその製造方法
JP2008166607A (ja) * 2006-12-28 2008-07-17 Sony Corp 固体撮像装置とその製造方法、並びに半導体装置とその製造方法
JP2009060424A (ja) * 2007-08-31 2009-03-19 Rohm Co Ltd 光電変換回路及びこれを用いた固体撮像装置
US7901974B2 (en) * 2008-02-08 2011-03-08 Omnivision Technologies, Inc. Masked laser anneal during fabrication of backside illuminated image sensors
US20090201400A1 (en) * 2008-02-08 2009-08-13 Omnivision Technologies, Inc. Backside illuminated image sensor with global shutter and storage capacitor
JP5369779B2 (ja) * 2009-03-12 2013-12-18 ソニー株式会社 固体撮像装置、固体撮像装置の駆動方法および電子機器
JP2010278654A (ja) * 2009-05-27 2010-12-09 Fujifilm Corp 固体撮像素子、撮像装置、撮像方法
US8569807B2 (en) * 2009-09-01 2013-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Backside illuminated image sensor having capacitor on pixel region
JP2011204797A (ja) * 2010-03-24 2011-10-13 Sony Corp 固体撮像装置とその製造方法、及び電子機器
US9200956B2 (en) * 2010-06-27 2015-12-01 Sri International Readout transistor circuits for CMOS imagers
US8455927B2 (en) * 2010-06-30 2013-06-04 Life Technologies Corporation One-transistor pixel array with cascoded column circuit
JP5697371B2 (ja) * 2010-07-07 2015-04-08 キヤノン株式会社 固体撮像装置および撮像システム
JP5557795B2 (ja) * 2011-03-28 2014-07-23 富士フイルム株式会社 固体撮像素子及び撮像装置
US8604407B2 (en) * 2011-04-29 2013-12-10 Aptina Imaging Corporation Dual conversion gain pixel methods, systems, and apparatus
TWI505453B (zh) * 2011-07-12 2015-10-21 Sony Corp 固態成像裝置，用於驅動其之方法，用於製造其之方法，及電子裝置
WO2013021577A1 (ja) * 2011-08-08 2013-02-14 パナソニック株式会社 固体撮像装置及び固体撮像装置の駆動方法
US8471316B2 (en) * 2011-09-07 2013-06-25 Omnivision Technologies, Inc. Isolation area between semiconductor devices having additional active area
US9728667B1 (en) * 2011-10-21 2017-08-08 Radiation Monitoring Devices, Inc. Solid state photomultiplier using buried P-N junction
JP2014022795A (ja) * 2012-07-13 2014-02-03 Sony Corp 撮像素子、撮像方法
US20140263947A1 (en) * 2013-03-15 2014-09-18 Caeleste Cvba Enhanced dynamic range imaging
US9305907B2 (en) * 2013-03-22 2016-04-05 Stmicroelectronics S.R.L. Optoelectronic integrated device including a photodetector and a MOSFET transistor, and manufacturing process thereof
JP6159184B2 (ja) * 2013-07-25 2017-07-05 キヤノン株式会社 光電変換装置及び撮像システム
WO2015015700A1 (ja) * 2013-08-02 2015-02-05 シャープ株式会社 放射線検出用半導体装置
JP6215246B2 (ja) 2014-05-16 2017-10-18 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および固体撮像素子の製造方法、並びに電子機器
TW201601300A (zh) * 2014-06-26 2016-01-01 原相科技股份有限公司 具連接到浮動擴散區的半導體電容的背感光式半導體結構
US9967501B2 (en) 2014-10-08 2018-05-08 Panasonic Intellectual Property Management Co., Ltd. Imaging device
JP6307771B2 (ja) * 2014-12-26 2018-04-11 パナソニックＩｐマネジメント株式会社 撮像装置
JP2016139936A (ja) * 2015-01-27 2016-08-04 株式会社東芝 固体撮像装置
US9490282B2 (en) * 2015-03-19 2016-11-08 Omnivision Technologies, Inc. Photosensitive capacitor pixel for image sensor
JP6555468B2 (ja) * 2015-04-02 2019-08-07 パナソニックＩｐマネジメント株式会社 撮像装置
CN108878462B (zh) * 2017-05-12 2023-08-15 松下知识产权经营株式会社 摄像装置及照相机系统
CN109494302B (zh) * 2017-09-12 2024-04-05 松下知识产权经营株式会社 电容元件、图像传感器以及电容元件的制造方法
CN109920808B (zh) * 2017-12-13 2024-05-14 松下知识产权经营株式会社 摄像装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1098175A (ja) * 1996-09-19 1998-04-14 Toshiba Corp Ｍｏｓ型固体撮像装置及びその駆動方法
JPH10209422A (ja) * 1997-01-17 1998-08-07 Eastman Kodak Co 固体画像センサ用の部分的ピン止めフォトダイオード
JPH11345957A (ja) * 1998-03-30 1999-12-14 Nec Corp 固体撮像装置
JP2002016243A (ja) * 2000-04-28 2002-01-18 Hynix Semiconductor Inc Ｃｍｏｓイメージセンサー及びその製造方法
JP2002094042A (ja) * 2000-06-20 2002-03-29 Pixelplus Co Ltd Ｃｍｏｓアクティブピクセル
JP2003282857A (ja) * 2001-11-16 2003-10-03 Hynix Semiconductor Inc イメージセンサおよびその製造方法
JP2003264278A (ja) * 2002-03-12 2003-09-19 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2006514446A (ja) * 2003-02-07 2006-04-27 リー・ドヨン 広いダイナミックレンジを有する画像受光デバイス
JP2016076921A (ja) * 2014-10-08 2016-05-12 パナソニックＩｐマネジメント株式会社 撮像装置およびその駆動方法

Also Published As

Publication number Publication date
US20220310673A1 (en) 2022-09-29
EP3719840A1 (en) 2020-10-07
US11393858B2 (en) 2022-07-19
JP7249552B2 (ja) 2023-03-31
CN111095560A (zh) 2020-05-01
WO2019107083A1 (ja) 2019-06-06
US20200286934A1 (en) 2020-09-10
EP3719840A4 (en) 2021-02-24

Similar Documents

Publication Publication Date Title
US10811451B2 (en) Solid-state imaging device having light shielding member to reduce transmitted light
JP3201514U (ja) シャッタ効率を改善したグローバルシャッタ・イメージセンサ画素
JP3734717B2 (ja) イメージセンサ
US10368019B2 (en) Solid-state imaging device, method for driving solid-state imaging device, and electronic apparatus
JP5358136B2 (ja) 固体撮像装置
US10658406B2 (en) Imaging device and camera system
US10559614B2 (en) Dual conversion gain circuitry with buried channels
JP7162251B2 (ja) 撮像装置
KR100820520B1 (ko) 고체촬상장치
US11336842B2 (en) Imaging device
CN109300924B (zh) 摄像装置
CN211208448U (zh) 堆叠芯片图像传感器和固态堆叠芯片图像传感器
CN110300272B (zh) 堆叠芯片图像传感器和操作能够同时积聚电子和空穴的图像传感器的方法
US8525284B2 (en) System for reducing sensor area in a back side illuminated CMOS active pixel sensor
JP6497541B2 (ja) 撮像装置
JP7249552B2 (ja) 撮像装置
JP6775206B2 (ja) 撮像装置
US20220256106A1 (en) Imaging device and control method
KR101475285B1 (ko) 씨모스 이미지 센서 및 그것의 동작 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20211013

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220712

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220805

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20221206

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230119

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20230119

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20230127

C21 Notice of transfer of a case for reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C21

Effective date: 20230131

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230214

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230308

R151 Written notification of patent or utility model registration

Ref document number: 7249552

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151