JPWO2017002437A1 - 処理装置および処理システム - Google Patents

Abstract

第１クロックを出力する発振器３１に接続されたＦＰＧＡ部２１は、第１クロックの周波数に対し所定比の周波数を有する第２クロックを出力すると共にロック信号（検出信号）出力するＰＬＬ回路２２と、第２クロックと第１クロック信号のクロック周波数が異常な状態の際に異常信号を出力する入出力監視部２３と、前記ロック信号が異常状態を示す場合または入出力監視部２３から前記異常信号が出力された際にリセット信号を出力する初期化部と、を具備する。

Description

本発明は、処理装置および処理システム、特に、位相同期回路（ＰＬＬ回路）を備える処理装置および処理システムに関する。

従来、外部から入力された基準入力信号と、ループ内の発振器からの出力との位相差が一定になるよう、ループ内発振器にフィードバック制御をかけて発振をさせることにより、基準入力信号と出力信号の位相を同期させる、いわゆるＰＬＬ（phase locked loop）回路と称される位相同期回路が広く知られている。

一方で、医療用分野及び工業用分野においては、被検体を観察する撮像素子を備えた内視鏡が広く用いられている。また、内視鏡に着脱自在に接続され、内視鏡に係る各種信号処理をビデオプロセッサと称する信号処理装置により担い、内視鏡システムを構成する技術も知られるところにある。

また、近年、内視鏡に搭載される撮像素子は益々高画素化が進み、撮像素子の駆動に関してもより高速化、高品位化が求められるようになっている。すなわち、これら撮像素子を駆動するクロックに対してもより高品位な性能が要求されるようになっている。

そしてこの状況に鑑み、近年は、ビデオプロセッサにおけるクロック発生部に対して独立した高品位なクロック発生部を設けた内視鏡が提案されるに至っている（日本国特開２０１４−０３３７８８号公報）。

一方、近年、ビデオプロセッサに接続する内視鏡のコネクタ部において、内視鏡先端に配設された撮像素子の駆動制御等を行うための各種演算回路を、いわゆるＦＰＧＡ（field-programmable gate array）と称されるプログラマブルロジックデバイスにて構成される例が知られている。

そして、このＦＰＧＡ上において、上述の如き内視鏡側クロック発生部をＰＬＬにより実現し、ビデオプロセッサから供給されるクロックと内視鏡内で生成するクロック（上述した各種演算回路に供給される）との同期をクロックレートでとる例も提案されている。

上述したように、内視鏡側のコネクタ部において、各種演算部を形成するＦＰＧＡ上にＰＬＬ回路等のデバイスを形成する技術も提案されるようになっているが、当該ＰＬＬ回路においては、所定の周波数でのロック状態を知らせるロック信号を出力する機能を有するものも知られている。

しかしながら、ＰＬＬ回路がロック状態であると認識し正常状態のロック信号を出力している場合であっても、実際にはロックされていない状態であることも起こり得る。この場合、ＰＬＬ回路の出力クロックの位相および周波数は異常状態となり、これにより、当該出力クロックを用いるＦＰＧＡ内の演算回路においては、各処理の正常動作に支障を来す虞もあった。

本発明は、上述した課題に鑑みてなされたものであって、ＰＬＬ回路を備える処理装置および処理システムにおいて、ロック信号の状態に拘わらずＰＬＬ回路の出力クロックに異常が生じた際に確実にリセット動作を施すことのできる処理装置および処理システムを提供することを目的とする。

本発明の一態様の処理装置は、第１クロックを出力する発振器に接続され、当該第１クロックを入力するプログラマブル論理回路と、前記プログラマブル論理回路の回路情報を記憶したメモリと、を有し、前記プログラマブル論理回路は、前記第１クロックに基づき、前記第１クロックの周波数に対し所定比の周波数を有する第２クロックを生成して出力する位相同期回路と、前記位相同期回路に設けられ、前記第１クロックと前記第２クロックとの非同期状態を検出し、所定の検出信号を出力する検出部と、前記第２クロックに基づき所定の処理を行なう演算部と、前記第２クロックが所定の異常な状態の際に所定の異常信号を出力する監視部と、前記監視部が前記異常信号を出力した場合、または、前記位相同期回路が上記検出信号を出力した場合にリセット信号を生成し、当該リセット信号を前記位相同期回路および前記演算部へ出力する初期化部と、を具備する。

本発明の他の態様の処理装置は、第１クロックを出力する発振器に接続され、当該第１クロックを入力するプログラマブル論理回路と、前記プログラマブル論理回路の回路情報を記憶したメモリと、を有し、前記プログラマブル論理回路は、前記第１クロックに基づき、前記第１クロックの周波数に対し第１所定比の周波数を有する第２クロックを生成して出力する第１位相同期回路と、前記第１クロックに基づき、前記第１クロックの周波数に対し第２所定比の周波数を有する第３クロックを生成して出力する第２位相同期回路と、前記第１位相同期回路に設けられ、前記第１クロックと前記第２クロックとの非同期状態を検出し、所定の第１検出信号を出力する第１検出部と、前記第２位相同期回路に設けられ、前記第１クロックと前記第３クロックとの非同期状態を検出し、所定の第２検出信号を出力する第２検出部と、前記第２クロックに基づき所定の処理を行なう第１演算回路と、前記第３クロックに基づき所定の処理を行なう第２演算回路と、を備える演算部と、前記第２クロックと前記第３クロックとの少なくとも一方のクロックが所定の異常な状態の際に所定の異常信号を出力する監視部と、前記監視部が前記異常信号を出力した場合、または、前記位相同期回路が上記検出信号を出力した場合にリセット信号を生成し、当該リセット信号を前記位相同期回路および前記演算部へ出力する初期化部と、を具備する。

本発明の一態様の処理システムは、前記処理装置と、前記プログラマブル論理回路に対して前記第１クロックを出力する前記発振器と、を備える。

図１は、本発明の第１の実施の形態にかかる処理装置（内視鏡）を含む内視鏡システムの概略構成を示したブロック図である。 図２は、第１の実施の形態にかかる処理装置における入出力監視部および初期化部の構成を示したブロック図である。 図３は、第１の実施の形態にかかる処理装置における初期化部の真理値表を示した表図である。 図４は、本発明の第２の実施の形態にかかる処理装置（内視鏡）を含む内視鏡システムの概略構成を示したブロック図である。 図５は、第２の実施の形態にかかる処理装置における入出力監視部および初期化部の構成を示したブロック図である。 図６は、第２の実施の形態にかかる処理装置における初期化部の真理値表を示した表図である。 図７は、本発明の第３の実施の形態にかかる処理装置（内視鏡）を含む内視鏡システムの概略構成を示したブロック図である。 図８は、第３の実施の形態にかかる処理装置における位相差監視部および初期化部の構成を示したブロック図である。 図９は、第３の実施の形態にかかる処理装置における位相差監視部内のＸＯＲ回路の真理値表を示した表図である。 図１０は、第３の実施の形態にかかる処理装置における初期化部の真理値表を示した表図である。

以下、図面を参照して本発明の実施の形態を説明する。
また、この実施の形態により、この発明が限定されるものではない。さらに、図面の記載において、同一部分には同一の符号を付している。

図１は、本発明の第１の実施の形態にかかる処理装置を含む内視鏡システムの概略構成を示したブロック図である。

なお、以下に示す実施形態においては、処理装置として、ビデオプロセッサに接続される内視鏡（特に、内視鏡側に設けれたコネクタ部）を例に、また、処理システムとして、当該内視鏡およびビデオプロセッサを含む内視鏡システムを例に説明する。

図１に示すように、内視鏡システム１は、被検体の体腔内に先端部を挿入することによって被写体の体内画像を撮像し当該被写体像の画像信号を出力する内視鏡２と、内視鏡２から出力される画像信号に対して所定の画像処理を施すとともに内視鏡システム１全体の動作を統括的に制御するビデオプロセッサ３と、内視鏡２の先端から出射するための照明光を発生する図示しない光源装置と、を主に備える。

まず、ビデオプロセッサ３は、図示しない制御部および画像処理部を備えるほか、所定の駆動クロック（第１クロック信号）を生成して出力する発振器３１と、内視鏡２に対して所定の駆動電源を供給する電源３２と、を備える。

また、内視鏡２は、被写体像を受光して電気信号に光電変換するとともに所定の信号処理を施す撮像素子（ＣＭＯＳセンサ）１１と、ビデオプロセッサ３と接続するコネクタ基板であって、前記ＣＭＯＳセンサ１１の駆動制御等を行う各種演算回路等を備えるコネクタ部２０と、を備える。

ＣＭＯＳセンサ１１は、コネクタ部２０において生成されるクロック信号（後に詳述する）およびビデオプロセッサ３から送信される所定の同期信号ＨＤ，ＶＤ（図示せず）に基づいて当該ＣＭＯＳセンサ１１の動作仕様に合わせたクロック信号、水平同期信号ＨＤおよび垂直同期信号ＶＤ並びに各種信号処理のためのパルスを生成するタイミングジェネレータ（ＴＧ）１５と、当該タイミングジェネレータ１５において生成された前記クロック信号、水平同期信号ＨＤおよび垂直同期信号ＶＤにより、被検体の光学像を撮像して所定のアナログ撮像信号を生成する撮像部１２（ＰＤ１２）と、当該撮像部１２に対して所定の信号処理を施すと共にデジタル撮像信号に変換して出力するＡ／Ｄ変換部を備えるＡＦＥ回路１３と、当該ＡＦＥ回路１３からのデジタル撮像信号をパラレル／シリアル変換して後段に出力するＰ／Ｓ回路１４と、を有して構成される。

コネクタ部２０は、内視鏡後端部に配設された、ビデオプロセッサ３と接続するコネクタ部であって、ＣＭＯＳセンサ１１の駆動制御等を行うための各種演算回路等をいわゆるＦＰＧＡ（field-programmable gate array）と称されるデジタルプログラマブル論理回路により形成した、ＦＰＧＡ部２１と、前記ＦＰＧＡの回路情報を記憶したメモリ２８と、を有する。

本実施形態において、上述したＦＰＧＡ部２１において形成される各回路は以下のとおりである。

すなわち、ＦＰＧＡ部２１は、ビデオプロセッサ３における発振器３１において生成される前記第１クロック信号を基準クロック信号として入力し当該第１クロック信号に同期した第２クロック信号を出力するＰＬＬ回路２２と、前記発振器３１からの前記第１クロック信号と前記ＰＬＬ回路２２から出力される前記第２クロック信号を入力しこれら第１クロック信号と第２クロック信号とのクロック周波数比を監視する入出力監視部２３と、前記ＰＬＬ回路２２から出力される検出信号と前記入出力監視部２３からの監視出力信号とに基づいて所定の初期化信号（リセット信号）を出力可能な初期化部２５と、第２クロック信号を入力し各種の所定演算処理を行う各種演算部２４と、を主に形成する。

ＰＬＬ回路２２は、基準周波数となる入力信号（本実施形態においては前記第１クロック信号）と、ループ内の電圧制御発振器（例えば、ＶＣＸＯ(Voltage-Controlled Crystal Oscillator)）から出力されるフィードバック信号との位相差を当該発振器に入力することにより、入力信号と出力信号（本実施形態において前記第２クロック信号）の位相を同期させる、いわゆるＰＬＬ（phase locked loop）回路と称される公知の位相同期回路を構成する。

そして、ＰＬＬ回路２２から出力される、前記第１クロック信号と同期された前記第２クロック信号は、各種演算部２４および前記ＣＭＯＳセンサ１１におけるタイミングジェネレータ１５等に対して出力されるようになっている。

またＰＬＬ回路２２は、所定の周波数でロック状態となったとき、すなわち、基準となる入力信号と出力信号とが正常に同期状態となっているときに、“Ｈ”状態のロック信号を検出信号として出力するようになっている。

一方ＰＬＬ回路２２は、上記所定周波数でのロック状態が外れたとき、すなわち、基準となる入力信号と出力信号とが非同期状態となっているときに、“Ｌ”状態のロック信号を検出信号として出力するようになっている。

次に、前記入出力監視部２３および初期化部２５について説明する。

図２は、第１の実施の形態にかかる処理装置（内視鏡）における入出力監視部および初期化部の構成を示したブロック図である。

図２に示すように、入出力監視部２３は、ビデオプロセッサ３の発振器３１から出力された前記第１クロック信号と、ＰＬＬ回路２２から出力された前記第２クロック信号とを入力する端子を備え、前記第１クロック信号を入力しカウントするカウンタ４１と、前記第２クロック信号を入力し所定の周波数に分周する分周回路４３と、前記分周回路４３により分周された信号を入力しカウントするカウンタ４２と、を備える。

また、入出力監視部２３は、カウンタ４１とカウンタ４２との出力信号を入力し、それぞれのカウンタ値情報を比較し、その比較結果を初期化部２５に対して出力するカウンタ値比較回路４６を備える。

前記カウンタ４１およびカウンタ４２は、それぞれ入力する第１クロック信号および第２クロック信号のクロックをカウントアップしそのカウンタ値を出力するようになっている。

ところで、本実施形態におけるＰＬＬ回路２２に入力する基準入力信号（第１クロック信号）、および、ＰＬＬ回路２２において第１クロック信号と同期され出力される出力信号（第２クロック信号）のそれぞれのクロック周波数は、当該ＰＬＬ回路２２を設計するにあたっては既知の値であるといえる。

したがって、例えば、基準となる入力信号（第１クロック信号）のクロック周波数が４０ＭＨｚ、出力信号（第２クロック信号）のクロック周波数が８０ＭＨｚである場合、すなわち、互いのクロック周波数が既知の「所定比」の関係にある場合、第２クロック信号が第１クロック信号に対して正確に同期がとれている正常時においては、カウンタ４１とカウンタ４２とのカウンタ値の関係は、上述したクロック周波数の所定比に応じて、
２×第１クロック信号のクロック数 ＝ 第２クロック信号のクロック数・・・（１）
となる。

一方、何らかの要因で第２クロック信号と第１クロック信号との同期が正確にとれていない等、第２クロック信号のクロック周波数と第１クロック信号のクロック周波数との比が、上述した「所定比」と一致しないような異常時においては、カウンタ４１とカウンタ４２とのカウンタ値の関係は、
２×第１クロック信号のクロック数 ≠ 第２クロック信号のクロック数・・・（２）
となる。

前記カウンタ値比較回路４６は、カウンタ４１とカウンタ４２との出力信号（カウンタ値情報）を入力し、それぞれのカウンタ値を比較する。

本実施形態においてカウンタ値比較回路４６は、カウンタ４１とカウンタ４２とのカウンタ値が前記（１）式の関係、すなわち、第２クロック信号が第１クロック信号に対して正確に同期がとれ、第２クロック信号のクロック周波数と第１クロック信号のクロック周波数との比が、上述した「所定比」と一致する関係にある場合は、異常が無いことを示す“Ｈ”状態の信号を出力するようになっている。

一方、カウンタ値比較回路４６は、カウンタ４１とカウンタ４２とのカウンタ値が前記（２）式の関係、すなわち、第２クロック信号のクロック周波数と第１クロック信号のクロック周波数との比が、上述した「所定比」と一致しない関係にある場合は、異常であることを示す“Ｌ”状態の信号を出力するようになっている。

分周回路４３は、第２クロック信号を入力し所定の周波数に分周する回路であるが、本実施形態においては、例えば上述したように、基準入力信号（第１クロック信号）のクロック周波数が４０ＭＨｚ、出力信号（第２クロック信号）のクロック周波数が８０ＭＨｚである場合、第２クロック信号を１／２に分周するようになっている。

このように入出力監視部２３は、前記発振器３１からの第１クロック信号とＰＬＬ回路２２から出力される第２クロック信号を入力して、これら第１クロック信号と第２クロック信号とのクロック周波数比を監視（検出）し、検出した前記クロック周波数比と前記「所定比」との一致不一致に応じて所定の監視出力信号を出力する、特に一致しない際に異常信号を出力する監視部としての役目を果たす。

図３は、第１の実施の形態にかかる処理装置（内視鏡）における初期化部の真理値表を示した表図である。

初期化部２５は、ＰＬＬ回路２２から出力される検出信号と、入出力監視部２３から出力される信号との論理積をとるＡＮＤ回路で構成されている。

すなわち初期化部２５は、ＰＬＬ回路２２からの「検出信号」と、入出力監視部２３からの「監視出力信号」とを入力し、これら信号の論理積に応じて、アクティブ“Ｌ”のリセット信号を出力するようになっている。

具体的には、図３の真理値表に示すように、ＰＬＬ回路２２において何らかの要因で所定周波数でのロック状態が外れた際（この場合、「検出信号」は、“Ｌ”信号）、または、入出力監視部２３において何らかの要因で第２クロック信号と第１クロック信号とのクロック周波数比が前記「所定比」と一致しない際（この場合、「監視出力信号」は、“Ｌ”信号）の場合、アクティブ“Ｌ”のリセット信号を出力するようになっている。

本実施形態においては、初期化部２５から出力されたリセット信号は、ＰＬＬ回路２２に入力されるようになっており、当該リセット信号を受けたＰＬＬ回路２２は新たなにＰＬＬ処理を開始する。

また、初期化部２５から出力されたリセット信号は、ＦＰＧＡ内部に形成された回路である各種演算部２４の所定回路にも入力され、それぞれ該当する回路が確実にリセットされるようになっている。

ところで、上述したように、ＰＬＬ回路２２において第２クロック信号に係るロック状態が外れた際には、ロック信号（検出信号）によりその異常状態を認識できるはずだが、上述したようにＰＬＬ回路がロック状態であると認識し正常状態のロック信号を出力している場合であっても、実際にはロックされていない状態であることも起こり得る。

この場合、ＰＬＬ回路２２の出力クロック信号である第２クロック信号の位相および周波数は異常状態となり、当該出力クロック信号を用いるＦＰＧＡ２１内の各種演算部２４等の演算回路においては、各処理の正常動作に支障を来す虞もある。

本発明は、上述した点に鑑みてなされたものであり、本第１の実施形態によると、ＰＬＬ回路２２において何らかの要因で所定周波数でのロック状態が外れ、当該異常状態を示す検出信号（ロック状態でないことを示すロック信号）が出力される場合は勿論のこと、当該異常状態にも拘わらず前記検出信号（ロック状態でないことを示すロック信号）が出力されない場合であっても、入出力監視部２３において第２クロック信号と第１クロック信号とのクロック周波数比が予め求められている前記「所定比」と一致しないことを検出した場合は、ＰＬＬ回路２２の出力クロック信号に異常が生じたものとして、初期化部２５においてリセット信号を出力し、ＦＰＧＡ部２１内のＰＬＬ回路２２および各種演算部２４における該当回路を確実にリセットすることを可能にする。

＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。

図４は、本発明の第２の実施形態の処理装置（内視鏡）を含む内視鏡システムの構成を示したブロック図である。

本第２の実施形態の処理装置を含む内視鏡システムは、その構成は基本的には第１の実施形態と同様であるので、ここでは第１の実施形態との差異のみの説明にとどめ、その他の詳細の説明は省略する。

上述したように第１の実施形態の処理装置は、ＦＰＧＡ部２１内におけるＰＬＬ回路として１つのＰＬＬ回路２２を備え、併せて入出力監視部２３は、この１つのＰＬＬ回路２２に入力する第１クロック信号（ビデオプロセッサ３の発振器３１からの第１クロック信号）と、当該ＰＬＬ回路２２の出力信号である第２クロック信号とのクロック周波数比を監視することを特徴とする。

これに対して本第２の実施形態の処理装置は、ＦＰＧＡ部において複数のＰＬＬ回路を備え、併せて入出力監視部として、この複数のＰＬＬ回路のいずれにも入力する第１クロック信号（ビデオプロセッサ３の発振器３１からの第１クロック信号）と、当該複数のＰＬＬ回路のそれぞれの出力信号であるクロック信号とのクロック周波数比を監視する入出力監視部を備えることを特徴とする。

図４に示すように、本第２の実施形態の内視鏡システム１０１は、上記第１の実施形態と同様に、被検体の体腔内に先端部を挿入することによって被写体の体内画像を撮像し当該被写体像の画像信号を出力する内視鏡１０２と、内視鏡１０２から出力される画像信号に対して所定の画像処理を施すとともに内視鏡システム１０１全体の動作を統括的に制御する上記第１の実施形態と同様のビデオプロセッサ３と、内視鏡１０２の先端から出射するための照明光を発生する図示しない光源装置と、を主に備える。

本第２の実施形態においても、ビデオプロセッサ３は、第１の実施形態と同様に、図示しない制御部および画像処理部を備えるほか、所定の駆動クロック（第１クロック信号）を生成して出力する発振器３１と、内視鏡２に対して所定の駆動電源を供給する電源３２と、を備える。

また、内視鏡１０２は、第１の実施形態と同様の撮像素子（ＣＭＯＳセンサ）１１と、ビデオプロセッサ３と接続するコネクタ基板であって、前記ＣＭＯＳセンサ１１の駆動制御等を行う各種演算回路等を備えるコネクタ部１２０と、を備える。

コネクタ部１２０は、第１の実施形態と同様に、ＣＭＯＳセンサ１１の駆動制御等を行うための各種演算回路等をＦＰＧＡにより形成したＦＰＧＡ部１２１と、当該ＦＰＧＡの回路情報を記憶したメモリ２８と、を有する。

本第２の実施形態においてＦＰＧＡ部１２１は、ビデオプロセッサ３における発振器３１において生成される前記第１クロック信号を基準クロック信号として入力し当該第１クロック信号に同期した第２クロック信号を出力する第１ＰＬＬ回路１２２ａと、同様に前記第１クロック信号を基準クロック信号として入力し当該第１クロック信号に同期した第３クロック信号を出力する第２ＰＬＬ回路１２２ｂと、前記発振器３１からの前記第１クロック信号と前記第１ＰＬＬ回路１２２ａから出力される前記第２クロック信号および前記第２ＰＬＬ回路１２２ｂから出力される前記第３クロック信号を入力しこれら第１クロック信号と第２クロック信号とのクロック周波数比および第１クロック信号と第３クロック信号とのクロック周波数比を監視する入出力監視部１２３と、前記第１ＰＬＬ回路１２２ａから出力される第１検出信号と前記第２ＰＬＬ回路１２２ｂから出力される第２検出信号と前記入出力監視部１２３からの監視出力信号とに基づいて所定の初期化信号（リセット信号）を出力可能な初期化部１２５と、第２クロック信号または第３クロック信号を入力し各種の所定演算処理を行う各種演算部１２４と、を主に形成する。

第１ＰＬＬ回路１２２ａおよび第２ＰＬＬ回路１２２ｂは、いずれも基準周波数となる入力信号（本実施形態においては前記第１クロック信号）と、ループ内の電圧制御発振器（例えば、ＶＣＸＯ(Voltage-Controlled Crystal Oscillator)）から出力されるフィードバック信号との位相差を当該発振器に入力することにより、入力信号と出力信号（本実施形態において前記第２クロック信号または第３クロック信号）の位相を同期させる、いわゆるＰＬＬ（phase locked loop）回路と称される公知の位相同期回路を構成する。

そして、第１ＰＬＬ回路１２２ａから出力される第２クロック信号、および、第２ＰＬＬ回路１２２ｂから出力される第３クロック信号は、いずれも各種演算部２４に対して出力されるようになっており、また、前記第３クロック信号はＣＭＯＳセンサ１１におけるタイミングジェネレータ１５等に対して出力されるようになっている。

また第１ＰＬＬ回路１２２ａと第２ＰＬＬ回路１２２ｂとは、所定の周波数でロック状態となったとき、すなわち、基準となる入力信号と出力信号とが正常に同期状態となっているときに、“Ｈ”状態のロック信号をそれぞれ第１検出信号または第２検出信号として出力するようになっている。

一方第１ＰＬＬ回路１２２ａと第２ＰＬＬ回路１２２ｂは、上記所定周波数でのロック状態が外れたとき、すなわち、基準となる入力信号と出力信号とが非同期状態となっているときに、“Ｌ”状態のロック信号をそれぞれ第１検出信号または第２検出信号として出力するようになっている。

次に、前記入出力監視部１２３および初期化部１２５について説明する。

図５は、第２の実施の形態にかかる処理装置（内視鏡）における入出力監視部および初期化部の構成を示したブロック図である。

図５に示すように、入出力監視部１２３は、ビデオプロセッサ３の発振器３１から出力された第１クロック信号、第１ＰＬＬ回路１２２ａから出力された第２クロック信号および第２ＰＬＬ回路１２２ｂから出力された第３クロック信号を入力する端子を備え、前記第１クロック信号を入力しカウントするカウンタ１４１と、前記第２クロック信号を入力し所定の周波数に分周する第１分周回路１４３ａと、前記第３クロック信号を入力し所定の周波数に分周する第２分周回路１４３ｂと、前記第１分周回路１４３ａにより分周された信号を入力しカウントするカウンタ１４２ａと、前記第２分周回路１４３ｂにより分周された信号を入力しカウントするカウンタ１４２ｂと、を備える。

また、入出力監視部１２３は、カウンタ１４１、カウンタ１４２ａおよびカウンタ１４２ｂの出力信号を入力し、カウンタ１４１とカウンタ１４２ａのカウンタ値情報およびカウンタ１４１とカウンタ１４２ｂのカウンタ値情報を比較し、その比較結果を初期化部１２５に対して出力するカウンタ値比較回路１４６を備える。

前記カウンタ１４１、カウンタ１４２ａおよびカウンタ１４２ｂは、それぞれ入力する第１クロック信号、第２クロック信号および第３クロック信号のクロックをカウントアップしそのカウンタ値を出力するようになっている。

ところで、本第２の本実施形態においても、第１ＰＬＬ回路１２２ａおよび第２ＰＬＬ回路１２２ｂに入力する基準入力信号（第１クロック信号）、並びに、第１ＰＬＬ回路１２２ａにおいて第１クロック信号と同期され出力される出力信号（第２クロック信号）および第２ＰＬＬ回路１２２ｂにおいて第１クロック信号と同期され出力される出力信号（第３クロック信号）のそれぞれのクロック周波数は、当該第１ＰＬＬ回路１２２ａおよび第２ＰＬＬ回路１２２ｂを設計するにあたっては既知の値であるといえることは、上述の第１の実施形態と同様である。

したがって、例えば、基準となる入力信号（第１クロック信号）のクロック周波数が４０ＭＨｚ、出力信号（第２クロック信号および第３クロック信号）のクロック周波数がそれぞれ８０ＭＨｚ、１２０ＭＨｚである場合、すなわち、第１クロック信号と第２クロック信号および第１クロック信号と第３クロック信号のクロック周波数が既知の「所定比」の関係にある場合、第２クロック信号および第３クロック信号が第１クロック信号に対して正確に同期がとれている正常時においては、カウンタ１４１とカウンタ１４２ａとのカウンタ値の関係は、上述したクロック周波数の所定比に応じて、
２×第１クロック信号のクロック数 ＝ 第２クロック信号のクロック数・・・（３）
となり、
同様に、カウンタ１４１とカウンタ１４２ｂとのカウンタ値の関係も、上述したクロック周波数の所定比に応じて、
３×第１クロック信号のクロック数 ＝ 第３クロック信号のクロック数・・・（４）
となる。

一方、何らかの要因で第２クロック信号と第１クロック信号との同期または第３クロック信号と第１クロック信号との同期が正確にとれていない等、第２クロック信号のクロック周波数と第１クロック信号のクロック周波数との比、または、第３クロック信号のクロック周波数と第１クロック信号のクロック周波数との比のいずれかまたは両方が、上述した「所定比」と一致しないような異常時においては、カウンタ１４１とカウンタ１４２ａとのカウンタ値の関係は、
２×第１クロック信号のクロック数 ≠ 第２クロック信号のクロック数・・・（５）
となり、
同様に、カウンタ１４１とカウンタ１４２ｂとのカウンタ値の関係は、
３×第１クロック信号のクロック数 ≠ 第３クロック信号のクロック数・・・（６）
となる。

前記カウンタ値比較回路１４６は、カウンタ１４１、カウンタ１４２ａおよびカウンタ１４２ｂのカウンタ値情報を入力し、カウンタ１４１とカウンタ１４２ａとのカウンタ値、および、カウンタ１４１とカウンタ１４２ｂとのカウンタ値をそれぞれ比較する。

本第２の実施形態においてカウンタ値比較回路１４６は、カウンタ１４１とカウンタ１４２ａとのカウンタ値が前記（３）式の関係、すなわち、第２クロック信号が第１クロック信号に対して正確に同期がとれ、第２クロック信号のクロック周波数と第１クロック信号のクロック周波数との比が、上述した「所定比」と一致する関係にある場合であって、かつ、カウンタ１４１とカウンタ１４２ｂとのカウンタ値が前記（４）式の関係、すなわち、第３クロック信号が第１クロック信号に対して正確に同期がとれ、第３クロック信号のクロック周波数と第１クロック信号のクロック周波数との比が、上述した「所定比」と一致する関係にある場合に、異常が無いことを示す“Ｈ”状態の信号を出力するようになっている。

一方、カウンタ値比較回路１４６は、カウンタ１４１とカウンタ１４２ａとのカウンタ値が前記（５）式の関係、すなわち、第２クロック信号のクロック周波数と第１クロック信号のクロック周波数との比が、上述した「所定比」と一致しない関係にある場合、または、カウンタ１４１とカウンタ１４２ｂとのカウンタ値が前記（６）式の関係、すなわち、第３クロック信号のクロック周波数と第１クロック信号のクロック周波数との比が、上述した「所定比」と一致しない関係にある場合、異常であることを示す“Ｌ”状態の信号を出力するようになっている。

第１分周回路１４３ａおよび第２分周回路１４３ｂは、本第２の実施形態においては、例えば上述したように、基準入力信号（第１クロック信号）のクロック周波数が４０ＭＨｚ、出力信号（第２クロック信号および第３クロック信号）のクロック周波数がそれぞれ８０ＭＨｚ、１２０ＭＨｚである場合、それぞれ第２クロック信号を１／２、第３クロック信号を１／３に分周するようになっている。

このように入出力監視部１２３は、前記発振器３１からの第１クロック信号と第１ＰＬＬ回路１２２ａおよび第２ＰＬＬ回路１２２ｂから出力される第２クロック信号および第３クロック信号を入力して、これら第１クロック信号と第２クロック信号とのクロック周波数比および第１クロック信号と第３クロック信号とのクロック周波数比を監視（検出）し、検出した前記クロック周波数比と前記「所定比」との一致不一致に応じて所定の監視出力信号を出力する、特に一致しない際に異常信号を出力する監視部としての役目を果たす。

図６は、第２の実施の形態にかかる処理装置（内視鏡）における初期化部の真理値表を示した表図である。

初期化部１２５は、第１ＰＬＬ回路１２２ａから出力される第１検出信号、第２ＰＬＬ回路１２２ｂから出力される第２検出信号および入出力監視部１２３から出力される監視出力信号との論理積をとるＡＮＤ回路で構成されている。

すなわち、初期化部１２５は、第１ＰＬＬ回路１２２ａからの「検出信号（第１検出信号）」、第２ＰＬＬ回路１２２ｂからの「検出信号（第２検出信号）」および入出力監視部１２３からの「監視出力信号」を入力し、これら信号の論理積に応じて、アクティブ“Ｌ”のリセット信号を出力するようになっている。

より具体的には、図６の真理値表に示すように、第１ＰＬＬ回路１２２ａまたは第２ＰＬＬ回路１２２ｂにおいて何らかの要因で所定周波数でのロック状態が外れた場合（この場合、「第１検出信号または第２検出信号」は、“Ｌ”信号）、または、入出力監視部１２３において何らかの要因で第２クロック信号と第１クロック信号とのクロック周波数比が前記「所定比」と一致しない、または、第３クロック信号と第１クロック信号とのクロック周波数比が前記「所定比」と一致しない場合（この場合、「監視出力信号」は、“Ｌ”信号）、アクティブ“Ｌ”のリセット信号を出力するようになっている。

本第２の実施形態においては、初期化部１２５から出力されたリセット信号は、第１ＰＬＬ回路１２２ａおよび第２ＰＬＬ回路１２２ｂに入力されるようになっており、当該リセット信号を受けた第１ＰＬＬ回路１２２ａおよび第２ＰＬＬ回路１２２ｂは新たなにＰＬＬ処理を開始する。

また、初期化部１２５から出力されたリセット信号は、ＦＰＧＡ内部に形成された回路である各種演算部１２４の所定回路にも入力され、それぞれ該当する回路が確実にリセットされるようになっている。

以上説明したように、本第２の実施形態によると、第１ＰＬＬ回路１２２ａまたは第２ＰＬＬ回路１２２ｂにおいて何らかの要因で所定周波数でのロック状態が外れ、当該異常状態を示す検出信号（ロック状態でないことを示すロック信号）が出力される場合は勿論のこと、当該異常状態にも拘わらず前記検出信号（ロック状態でないことを示すロック信号）が出力されない場合であっても、入出力監視部１２３において第２クロック信号と第１クロック信号とのクロック周波数比が予め求められている前記「所定比」と一致しない、または、第３クロック信号と第１クロック信号とのクロック周波数比が予め求められている前記「所定比」と一致しないことを検出した場合は、初期化部１２５においてリセット信号を出力し、ＦＰＧＡ部１２１内の第１ＰＬＬ回路１２２ａおよび第２ＰＬＬ回路１２２ｂ並びに各種演算部１２４における該当回路を確実にリセットすることを可能にする。

＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。

図７は、本発明の第３の実施形態の処理装置（内視鏡）を含む内視鏡システムの構成を示したブロック図である。

本第３の実施形態の処理装置を含む内視鏡システムは、その構成は基本的には第１の実施形態と同様であるので、ここでは第１の実施形態との差異のみの説明にとどめ、その他の詳細の説明は省略する。

上述したように第１の実施形態の処理装置は、入出力監視部２３において第２クロック信号と第１クロック信号とのクロック周波数比を予め求められている前記「所定比」と比較し、これら比が一致しないことを検出した場合は、ＰＬＬ回路２２の出力クロック信号に異常が生じたものとして、初期化部２５においてリセット信号を出力し、ＦＰＧＡ部２１内のＰＬＬ回路２２および各種演算部２４における該当回路を確実にリセットすることを特徴とする。

これに対して本第２の実施形態の処理装置は、ＦＰＧＡ内に形成したＰＬＬ回路の出力信号において隣り合うクロックの位相差を監視することにより、ＰＬＬ回路の出力クロック信号の異常を検出し、初期化部においてリセット信号を出力することを特徴とする。

図７に示すように、本第３の実施形態の内視鏡システム２０１は、上記第１の実施形態と同様に、被検体の体腔内に先端部を挿入することによって被写体の体内画像を撮像し当該被写体像の画像信号を出力する内視鏡２０２と、内視鏡２０２から出力される画像信号に対して所定の画像処理を施すとともに内視鏡システム２０１全体の動作を統括的に制御する上記第１の実施形態と同様のビデオプロセッサ３と、内視鏡２０２の先端から出射するための照明光を発生する図示しない光源装置と、を主に備える。

本第３の実施形態においても、ビデオプロセッサ３は、第１の実施形態と同様に、図示しない制御部および画像処理部を備えるほか、所定の駆動クロック（第１クロック信号）を生成して出力する発振器３１と、内視鏡２０２に対して所定の駆動電源を供給する電源３２と、を備える。

また、内視鏡２０２は、第１の実施形態と同様の撮像素子（ＣＭＯＳセンサ）１１と、ビデオプロセッサ３と接続するコネクタ基板であって、前記ＣＭＯＳセンサ１１の駆動制御等を行う各種演算回路等を備えるコネクタ部２２０と、を備える。

コネクタ部２２０は、第１の実施形態と同様に、ＣＭＯＳセンサ１１の駆動制御等を行うための各種演算回路等をＦＰＧＡにより形成したＦＰＧＡ部２２１と、当該ＦＰＧＡの回路情報を記憶したメモリ２８と、を有する。

本第３の実施形態においてＦＰＧＡ部２２１は、ビデオプロセッサ３における発振器３１において生成される前記第１クロック信号を基準クロック信号として入力し当該第１クロック信号に同期した第２クロック信号を出力するＰＬＬ回路２２２と、前記ＰＬＬ回路２２２から出力される第２クロック信号を入力し当該第２クロック信号における位相差の変位を監視する位相差監視部２２３と、前記ＰＬＬ回路２２２から出力される検出信号と前記位相差監視部２２３からの監視出力信号とに基づいて所定の初期化信号（リセット信号）を出力可能な初期化部２２５と、第２クロック信号を入力し各種の所定演算処理を行う各種演算部２２４と、を主に形成する。

ＰＬＬ回路２２２は、第１の実施形態と同様に、基準周波数となる入力信号（本実施形態においては前記第１クロック信号）と、ループ内の電圧制御発振器（例えば、ＶＣＸＯ(Voltage-Controlled Crystal Oscillator)）から出力されるフィードバック信号との位相差を当該発振器に入力することにより、入力信号と出力信号（本実施形態において前記第２クロック信号）の位相を同期させる、いわゆるＰＬＬ（phase locked loop）回路と称される公知の位相同期回路を構成する。

そして、ＰＬＬ回路２２２から出力される第２クロック信号は、各種演算部２２４およびＣＭＯＳセンサ１１におけるタイミングジェネレータ１５等に対して出力されるようになっている。

またＰＬＬ回路２２２は、所定の周波数でロック状態となったとき、すなわち、基準となる入力信号と出力信号とが正常に同期状態となっているときに、“Ｈ”状態のロック信号を検出信号として出力するようになっている。

一方ＰＬＬ回路２２２は、上記所定周波数でのロック状態が外れたとき、すなわち、基準となる入力信号と出力信号とが非同期状態となっているときに、“Ｌ”状態のロック信号を検出信号として出力するようになっている。

次に、前記位相差監視部２２３および初期化部２２５について説明する。

図８は、第３の実施の形態にかかる処理装置（内視鏡）における位相差監視部および初期化部の構成を示したブロック図である。

図８に示すように、位相差監視部２２３は、ＰＬＬ回路２２２から出力された第２クロック信号を入力するフリップフロップ回路２４３（以下、ＦＦ２４３と記す）と、インバータ２２６を介して前記第２クロック信号を反転させたクロック信号を入力するフリップフロップ回路２４１（以下、ＦＦ２４１と記す）と、当該ＦＦ２４１の出力信号を入力するフリップフロップ回路２４２（以下、ＦＦ２４２と記す）と、前記ＦＦ２４３と前記ＦＦ２４２とのそれぞれの出力信号を入力する排他的論理和回路（exclusive or）２４４（以下、ＸＯＲ２４４と記す）と、を備える。

前記ＦＦ２４３，ＦＦ２４１およびＦＦ２４２は、いわゆるＤ型フリップフロップ(d-flipflop)回路であって、本実施形態においては、入力した第２クロック信号をそれぞれ１クロック分遅延させる働きをなす。

すなわち、ＰＬＬ回路２２２から出力された第２クロック信号は、一方でＦＦ２４３により１クロック分遅延され、他方でインバータ２２６において反転された後ＦＦ２４１およびＦＦ２４２により２クロック分遅延され、これにより、第２クロック信号の隣り合うクロックの互いに反転した出力がＸＯＲ２４４に入力されることとなる。

図９は、第３の実施の形態にかかる処理装置における位相差監視部内のＸＯＲ回路の真理値表を示した表図である。

上述したように、ＸＯＲ２４４には、ＰＬＬ回路２２２から出力された前記第２クロック信号と、当該第２クロック信号に対して反転されかつ１クロック分遅延されたクロック信号とが入力され、これら２つのクロック信号の排他的論理和信号を出力するようになっている。

換言すれば、ＦＦ２４３の出力とＦＦ２４２の出力とは、同じ第２クロック信号を１クロック分ずらした状態で互いに反転させた信号であるので、当該第２クロック信号が正常状態であれば、互いに反転した状態で推移するため、ＸＯＲ２４４からは異常が無いことを示す“Ｈ”状態の信号を監視出力信号として出力する（図９参照）。

一方、何らかの要因で第２クロック信号に位相ずれ等の異常が生じると、ＦＦ２４３の出力とＦＦ２４２の出力とは、互いに反転した状態が崩れるため、共に“Ｌ”状態、または“Ｈ”状態となるため、ＸＯＲ２４４からは異常状態を示す“Ｌ”状態の信号を監視出力信号として出力する（図９参照）。

このように位相差監視部２２３は、ＰＬＬ回路２２２からの第２クロック信号における隣り合うクロックの位相差の状態を監視（検出）し、検出した位相差の状態に異常が認められると所定の監視出力信号を出力する監視部としての役目を果たす。

図１０は、第３の実施の形態にかかる処理装置における初期化部の真理値表を示した表図である。

初期化部２２５は、第１の実施形態と同様の、ＰＬＬ回路２２２から出力される検出信号と、位相差監視部２２３から出力される監視出力信号との論理積をとるＡＮＤ回路で構成されている。

すなわち初期化部２２５は、ＰＬＬ回路２２２からの「検出信号」と、位相差監視部２２３からの「監視出力信号」とを入力し、これら信号の論理積に応じて、アクティブ“Ｌ”のリセット信号を出力するようになっている。

具体的には、図１０の真理値表に示すように、ＰＬＬ回路２２２において何らかの要因で所定周波数でのロック状態が外れた場合（この場合、「検出信号」は、“Ｌ”信号）、または、位相差監視部２２３において何らかの要因で第２クロック信号に位相ずれが生じた場合（この場合、「監視出力信号」は、“Ｌ”信号）、アクティブ“Ｌ”のリセット信号を出力するようになっている。

本第３の実施形態においては、第１の実施形態と同様に、初期化部２２５から出力されたリセット信号は、ＰＬＬ回路２２２に入力されるようになっており、当該リセット信号を受けたＰＬＬ回路２２２は新たなにＰＬＬ処理を開始する。

また、初期化部２２５から出力されたリセット信号は、第１の実施形態と同様に、ＦＰＧＡ内部に形成された回路である各種演算部２２４の所定回路にも入力され、それぞれ該当する回路が確実にリセットされるようになっている。

以上説明したように、本第３の実施形態によると、ＰＬＬ回路２２２において何らかの要因で所定周波数でのロック状態が外れ、当該異常状態を示す検出信号（ロック状態でないことを示すロック信号）が出力される場合は勿論のこと、当該異常状態にも拘わらず前記検出信号（ロック状態でないことを示すロック信号）が出力されない場合であっても、位相差監視部２２３において第２クロック信号の位相ずれを検出した場合は、初期化部２２５においてリセット信号を出力し、ＦＰＧＡ部２２１内のＰＬＬ回路２２２および各種演算部２２４における該当回路を確実にリセットすることを可能にする。

なお、上述した実施形態においては、処理装置として、ビデオプロセッサに接続される内視鏡（特に、内視鏡側に設けれたコネクタ部）を例に、また、処理システムとして、当該内視鏡およびビデオプロセッサを含む内視鏡システムを例に挙げたが、本願発明はこれに限らず、位相同期回路（ＰＬＬ回路）を備える処理装置および当該処理装置を含む処理システムに適用できることはいうまでもない。

本発明によれば、ＰＬＬ回路を備える処理装置および処理システムにおいて、ロック信号の状態に拘わらずＰＬＬ回路の出力クロックに異常が生じた際に確実にリセット動作を施すことのできる処理装置および処理システムを提供することができる。

本発明は、上述した実施形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。

本出願は、２０１５年６月３０日に日本国に出願された特願２０１５−１３１９１２号を優先権主張の基礎として出願するものであり、上記の開示内容は、本願明細書、請求の範囲に引用されるものとする。

本発明の一態様の処理装置は、第１クロックを出力する発振器に接続され、当該第１クロックを入力するプログラマブル論理回路と、前記プログラマブル論理回路の回路情報を記憶したメモリと、を有し、前記プログラマブル論理回路は、前記第１クロックに基づき、前記第１クロックの周波数に対し所定比の周波数を有する第２クロックを生成して出力する位相同期回路と、前記位相同期回路に設けられ、前記第１クロックと前記第２クロックとの非同期状態を検出し、所定の検出信号を出力する検出部と、前記第２クロックに基づき所定の処理を行なう演算部と、前記第１クロックと前記第２クロックとを比較して異常を検出した場合に所定の異常信号を出力する監視部と、前記監視部が前記異常信号を出力した場合、または、前記位相同期回路が上記検出信号を出力した場合にリセット信号を生成し、当該リセット信号を前記位相同期回路および前記演算部へ出力する初期化部と、を具備する。
本発明の他の態様の処理装置は、第１クロックを出力する発振器に接続され、当該第１クロックを入力するプログラマブル論理回路と、前記プログラマブル論理回路の回路情報を記憶したメモリと、を有し、前記プログラマブル論理回路は、前記第１クロックに基づき、前記第１クロックの周波数に対し所定比の周波数を有する第２クロックを生成して出力する位相同期回路と、前記位相同期回路に設けられ、前記第１クロックと前記第２クロックとの非同期状態を検出し、所定の検出信号を出力する検出部と、前記第２クロックに基づき所定の処理を行なう演算部と、前記第２クロックにおける隣り合う２つのクロック信号を比較し、所定の位相差を検出した場合に所定の異常信号を出力する監視部と、前記監視部が前記異常信号を出力した場合、または、前記位相同期回路が上記検出信号を出力した場合にリセット信号を生成し、当該リセット信号を前記位相同期回路および前記演算部へ出力する初期化部と、を具備する。

本発明の一態様の処理装置は、第１クロックを出力する発振器に接続され、当該第１クロックを入力するプログラマブル論理回路と、前記プログラマブル論理回路の回路情報を記憶したメモリと、を有し、前記プログラマブル論理回路は、前記第１クロックに基づき、前記第１クロックの周波数に対し所定比の周波数を有する第２クロックを生成して出力する位相同期回路と、前記位相同期回路に設けられ、前記第１クロックと前記第２クロックとの非同期状態を検出し、所定の検出信号を出力する検出部と、前記第２クロックに基づき所定の処理を行なう演算部と、前記第１クロックと前記第２クロックとの周波数の比を検出し、検出した当該比と前記所定比とを比較して一致しない場合に所定の異常信号を出力する監視部と、前記監視部が前記異常信号を出力した場合にはリセット信号を生成し、また、前記検出部が前記検出信号を出力した場合にも前記リセット信号を生成し、前記いずれの場合においても、当該リセット信号を前記位相同期回路および前記演算部へ出力する初期化部と、を具備する。
本発明の他の態様の処理装置は、第１クロックを出力する発振器に接続され、当該第１クロックを入力するプログラマブル論理回路と、前記プログラマブル論理回路の回路情報を記憶したメモリと、を有し、前記プログラマブル論理回路は、前記第１クロックに基づき、前記第１クロックの周波数に対し所定比の周波数を有する第２クロックを生成して出力する位相同期回路と、前記位相同期回路に設けられ、前記第１クロックと前記第２クロックとの非同期状態を検出し、所定の検出信号を出力する検出部と、前記第２クロックに基づき所定の処理を行なう演算部と、前記第２クロックにおける隣り合う２つのクロック信号を比較し、所定の位相差を検出した場合に所定の異常信号を出力する監視部と、前記監視部が前記異常信号を出力した場合にはリセット信号を生成し、また、前記検出部が前記検出信号を出力した場合にも前記リセット信号を生成し、前記いずれの場合においても、当該リセット信号を前記位相同期回路および前記演算部へ出力する初期化部と、を具備する。

本発明のさらに他の態様の処理装置は、第１クロックを出力する発振器に接続され、当該第１クロックを入力するプログラマブル論理回路と、前記プログラマブル論理回路の回路情報を記憶したメモリと、を有し、前記プログラマブル論理回路は、前記第１クロックに基づき、前記第１クロックの周波数に対し第１所定比の周波数を有する第２クロックを生成して出力する第１位相同期回路と、前記第１クロックに基づき、前記第１クロックの周波数に対し第２所定比の周波数を有する第３クロックを生成して出力する第２位相同期回路と、前記第１位相同期回路に設けられ、前記第１クロックと前記第２クロックとの非同期状態を検出し、所定の第１検出信号を出力する第１検出部と、前記第２位相同期回路に設けられ、前記第１クロックと前記第３クロックとの非同期状態を検出し、所定の第２検出信号を出力する第２検出部と、前記第２クロックに基づき所定の処理を行なう第１演算回路と、前記第３クロックに基づき所定の処理を行なう第２演算回路と、を備える演算部と、前記第２クロックと前記第３クロックとの少なくとも一方のクロックが所定の異常な状態の際に所定の異常信号を出力する監視部と、前記監視部が前記異常信号を出力した場合にはリセット信号を生成し、また、前記第１検出部が前記第１検出信号を出力した場合にも前記リセット信号を生成し、さらに、前記第２検出部が前記第２検出信号を出力した場合にも前記リセット信号を生成し、前記いずれの場合においても、当該リセット信号を前記位相同期回路および前記演算部へ出力する初期化部と、を具備する。

Claims (6)

1. 第１クロックを出力する発振器に接続され、当該第１クロックを入力するプログラマブル論理回路と、
   前記プログラマブル論理回路の回路情報を記憶したメモリと、
   を有し、
   前記プログラマブル論理回路は、
   前記第１クロックに基づき、前記第１クロックの周波数に対し所定比の周波数を有する第２クロックを生成して出力する位相同期回路と、
   前記位相同期回路に設けられ、前記第１クロックと前記第２クロックとの非同期状態を検出し、所定の検出信号を出力する検出部と、
   前記第２クロックに基づき所定の処理を行なう演算部と、
   前記第２クロックが所定の異常な状態の際に所定の異常信号を出力する監視部と、
   前記監視部が前記異常信号を出力した場合、または、前記位相同期回路が上記検出信号を出力した場合にリセット信号を生成し、当該リセット信号を前記位相同期回路および前記演算部へ出力する初期化部と、
   を具備することを特徴とする処理装置。
2. 前記監視部は、前記第１クロックと前記第２クロックとの周波数の比を検出し、検出した前記比が前記所定比と一致しない場合に前記異常信号を出力する
   ことを特徴とする請求項１に記載の処理装置。
3. 前記監視部は、前記第２クロックにおける隣り合う２つのクロック信号を比較し、所定の位相差を検出した際に前記異常信号を出力する
   ことを特徴とする請求項１に記載の処理装置。
4. 第１クロックを出力する発振器に接続され、当該第１クロックを入力するプログラマブル論理回路と、
   前記プログラマブル論理回路の回路情報を記憶したメモリと、
   を有し、
   前記プログラマブル論理回路は、
   前記第１クロックに基づき、前記第１クロックの周波数に対し第１所定比の周波数を有する第２クロックを生成して出力する第１位相同期回路と、
   前記第１クロックに基づき、前記第１クロックの周波数に対し第２所定比の周波数を有する第３クロックを生成して出力する第２位相同期回路と、
   前記第１位相同期回路に設けられ、前記第１クロックと前記第２クロックとの非同期状態を検出し、所定の第１検出信号を出力する第１検出部と、
   前記第２位相同期回路に設けられ、前記第１クロックと前記第３クロックとの非同期状態を検出し、所定の第２検出信号を出力する第２検出部と、
   前記第２クロックに基づき所定の処理を行なう第１演算回路と、前記第３クロックに基づき所定の処理を行なう第２演算回路と、を備える演算部と、
   前記第２クロックと前記第３クロックとの少なくとも一方のクロックが所定の異常な状態の際に所定の異常信号を出力する監視部と、
   前記監視部が前記異常信号を出力した場合、または、前記位相同期回路が上記検出信号を出力した場合にリセット信号を生成し、当該リセット信号を前記位相同期回路および前記演算部へ出力する初期化部と、
   を具備することを特徴とする処理装置。
5. 前記監視部は、前記第１クロックと前記第２クロックとの周波数の比を検出し、検出した前記比が前記第１所定比と一致しない場合と、前記第１クロックと前記第３クロックとの周波数の比を検出し、検出した前記比が前記第２所定比と一致しない場合と、の少なくとも一方の場合が生じた際に前記異常信号を出力する
   ことを特徴とする請求項４に記載の処理装置。
6. 前記請求項１〜５のいずれか１項に記載の処理装置と、
   前記プログラマブル論理回路に対して前記第１クロックを出力する前記発振器と、
   を備えることを特徴とする処理システム。

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