以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
また、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、或いは上記半導体膜に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、上記半導体膜の一部であるドレイン領域、或いは上記半導体膜に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。
トランジスタが有するソースとドレインは、トランジスタの導電型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、nチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、pチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。
〈アナログ演算回路の構成例〉
図1に、本発明の一態様にかかるアナログ演算回路10の構成例を、ブロック図で示す。なお、ブロック図では、構成要素を機能ごとに分類し、互いに独立したブロックとして示しているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成要素が複数の機能に係わることもあり得る。
アナログ演算回路10は、複数の回路11を有する。図1では、アナログ演算回路10が、回路11−1乃至回路11−m(mは3以上の自然数)で示すm個の回路11を有する場合を例示している。そして、一の回路11の出力端子Doutは、後段の一の回路11の入力端子Dinに電気的に接続されている。また、一の回路11の出力端子Routは、後段の一の回路11の入力端子Rinに電気的に接続されている。また、一の回路11の出力端子Aoutは、前段の一の回路11の入力端子Ainに電気的に接続されている。
具体的に、k+1番目(kはm−2以下の自然数)の回路11−k+1の出力端子Doutは、k+2番目の回路11−k+2の入力端子Dinに電気的に接続されている。また、k+1番目の回路11−k+1の出力端子Routは、k+2番目の回路11−k+2の入力端子Rinに電気的に接続されている。また、k+1番目の回路11−k+1の出力端子Aoutは、k番目の回路11−kの入力端子Ainに電気的に接続されている。
また、一の回路11は、記憶回路12(MEM)と、演算回路13(OC)と、コントローラ14(CTRL)と、スイッチ15とを有する。図2に、回路11のより具体的な構成を一例として示す。
図2に示す回路11では、記憶回路12は、入力端子Dinから入力されたアナログの信号datainを保持する機能を有する。演算回路13は、記憶回路12において保持されている信号datainを用いて演算処理を行い、アナログの信号dataoutを生成する機能を有する。上記演算処理が開始されるタイミングは、入力端子Rinから入力される信号reqinに従って定められる。信号dataoutは、出力端子Doutから出力され、後段の回路11の入力端子Dinに、信号datainとして入力される。
コントローラ14は、入力端子Rinから入力される信号reqinに従って、一の回路11の後段の回路11が有する演算回路13において、演算処理が開始されるタイミングを定めるための信号reqoutを生成する機能を有する。信号reqoutは、出力端子Routから出力され、後段の回路11の入力端子Rinに信号reqinとして入力される。また、コントローラ14は、入力端子Rinから入力される信号reqinに従って、一の回路11の前段の回路11が有するスイッチ15の導通状態を制御するための、信号ackoutを生成する機能を有する。信号ackoutは、出力端子Aoutから出力され、前段の回路11の入力端子Ainに、信号ackinとして入力される。
スイッチ15は、入力端子Ainから入力される信号ackinに従って、演算回路13への電力(Power)の供給を制御する機能を有する。
上記構成により、図1に示すアナログ演算回路10では、回路11−kから回路11−k+1に信号reqinが入力されることで、回路11−k+1の演算回路13において演算処理が開始される。そして、回路11−kから回路11−k+1に信号reqinが入力されることで、回路11−k+1から回路11−k+2に、信号reqinが入力されるので、回路11−k+2の演算回路13においても演算処理が開始される。すなわち、図1に示すアナログ演算回路10では、回路11−1から回路11−mまで、順次、演算回路13における演算処理が行われることとなる。
そして、図1に示すアナログ演算回路10では、回路11−k+1に信号reqinが入力されることで、演算回路13において演算処理が開始されると共に、回路11−k+1から回路11−kに、信号ackoutが入力される。回路11−kでは、信号ackoutが信号ackinとして入力されることで、スイッチ15の導通状態が制御され、演算回路13への電力の供給が停止される。すなわち、図1に示すアナログ演算回路10では、演算回路13における演算処理が終了した回路11から、順次、演算回路13への電力の供給を停止できることとなる。
本発明の一態様では、上記構成により、演算処理が行われる回路11において電力の供給を行い、それ以外の回路11では電力の供給を停止することができるので、アナログ演算回路10の消費電力を低く抑えることができる。
〈記憶回路の構成例〉
次いで、記憶回路12の構成例について説明する。図3に、記憶回路12の構成を一例として示す。
図3に示す記憶回路12は、スイッチとして機能するトランジスタ16と、容量素子17とを有する。トランジスタ16の導通状態は、トランジスタ16のゲート(G)に供給される信号latの電位に従って制御される。具体的に、トランジスタ16は、ソース及びドレインの一方が入力端子INに相当し、ソース及びドレインの他方は出力端子OUTに相当する。そして、容量素子17が有する一対の電極のうち、一方はトランジスタ16のソース及びドレインの他方に電気的に接続されており、他方は所定の電位が供給される配線に電気的に接続されている。
記憶回路12では、信号latの電位に従ってトランジスタ16がオンになると、入力端子INから入力される信号datainが、トランジスタ16を介して容量素子17に供給される。そして、容量素子17において、信号datainの電位に従って電荷が蓄積されることで、記憶回路12に信号datainが書き込まれる。なお、容量素子17において蓄積される電荷は、信号datainの電位に従って定まるため、記憶回路12では、アナログの信号datainを記憶することが可能である。次いで、信号latの電位に従ってトランジスタ16がオフになると、入力端子INと容量素子17とは非導通となる。よって、容量素子17に蓄積されている電荷が保持されるため、記憶回路12に信号datainが保持される。そして、記憶回路12に保持されている信号datainは、出力端子OUTから出力される。
なお、トランジスタ16は、容量素子17に蓄積される電荷がトランジスタ16を介してリークするのを防ぐために、オフ電流の著しく小さいことが望ましい。シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜に、チャネル形成領域が形成されることを特徴とするトランジスタは、オフ電流を著しく小さくすることができるので、トランジスタ16として用いるのに好適である。このような半導体としては、例えば、シリコンの2倍以上の大きなバンドギャップを有する、酸化物半導体、窒化ガリウムなどが挙げられる。上記半導体を有するトランジスタは、通常のシリコンやゲルマニウムなどの半導体で形成されたトランジスタに比べて、オフ電流を極めて小さくすることができる。
〈コントローラの構成例〉
次いで、コントローラ14の構成例について説明する。図4(A)に、コントローラ14の構成を一例として示す。
図4(A)に示すコントローラ14は、遅延回路18a乃至遅延回路18cを有している。遅延回路18a乃至遅延回路18cは、入力された信号の遅延時間を調整する機能を有している。具体的に、遅延回路18aの入力端子には、図2に示す回路11の入力端子Rinから入力される信号reqinが入力される。遅延回路18aの出力端子の電位は、信号latとして、記憶回路12に供給される。また、遅延回路18aの出力端子は、遅延回路18bの入力端子、及び遅延回路18cの入力端子に、電気的に接続されている。遅延回路18bの出力端子の電位は、信号reqoutとして、図2に示す回路11の出力端子Routから出力される。遅延回路18cの出力端子の電位は、信号ackoutとして、図2に示す回路11の出力端子Aoutから出力される。
図4(B)に、遅延回路18a乃至遅延回路18cとして用いることができる遅延回路18の、具体的な回路構成の一例を示す。図4(B)に示す遅延回路18は、抵抗素子19と、容量素子20とを有する。抵抗素子19が有する一対の端子は、一方が入力端子INに相当し、他方は出力端子OUTに相当する。容量素子20が有する一対の電極のうち、一方は抵抗素子19が有する一対の端子の他方に電気的に接続されており、他方は所定の電位が供給される配線に電気的に接続されている。
図4(B)に示す遅延回路18では、抵抗素子19が有する抵抗値と、容量素子20が有する容量値を調整することで、信号の遅延時間を調整することができる。
図4(C)に、遅延回路18の、別の具体的な回路構成の一例を示す。図4(C)に示す遅延回路18は、インバータ21−1乃至インバータ21−2nで示す2n個のインバータ21(nは自然数)を有する。そして、インバータ21−1の入力端子は、遅延回路18の入力端子INに相当し、インバータ21−2nの出力端子は遅延回路18の出力端子OUTに相当する。また、インバータ21−2乃至インバータ21−(2n−1)は、それぞれの入力端子が前段のインバータ21の出力端子に電気的に接続され、それぞれの出力端子が後段のインバータ21の入力端子に電気的に接続されるよう、順に電気的に接続されている。
図4(C)に示す遅延回路18では、インバータ21の個数を調整することで、信号の遅延時間を調整することができる。或いは、図4(C)に示す遅延回路18では、インバータ21に用いられるトランジスタのチャネル長を調整することで、信号の遅延時間を調整することができる。
〈演算回路とスイッチの構成例1〉
次いで、演算回路13とスイッチ15の構成例について説明する。図5に、演算回路13とスイッチ15の構成を一例として示す。
図5に示す演算回路13は、pチャネル型のトランジスタ22乃至トランジスタ24と、nチャネル型のトランジスタ25乃至トランジスタ29と、容量素子30とを有する。また、図5では、スイッチ15として機能するトランジスタ15tが、演算回路13に電気的に接続されている。
トランジスタ22及びトランジスタ23は、カレントミラー回路としての機能を有する。トランジスタ25乃至トランジスタ27は、差動回路としての機能を有する。トランジスタ24及びトランジスタ28は、増幅回路としての機能を有する。容量素子30は、位相補償を行う機能を有する。そして、トランジスタ22乃至トランジスタ28と容量素子30とは、オペアンプとしての機能を果たすことができる。また、トランジスタ27及びトランジスタ28は、それぞれ電流源としての機能を有する。トランジスタ29は、上記電流源への信号reqinの供給を制御する機能を有する。
具体的に、トランジスタ22乃至トランジスタ24のソース及びドレインの一方は、ハイレベルの電位VDDが供給される配線31に、電気的に接続されている。トランジスタ22のゲートはトランジスタ23のゲートに電気的に接続されている。トランジスタ22のソース及びドレインの他方は、トランジスタ22のゲートに電気的に接続されている。トランジスタ23のソース及びドレインの他方は、トランジスタ24のゲートと、容量素子30の一方の電極とに、電気的に接続されている。トランジスタ24のソース及びドレインの他方は、容量素子30の他方の電極に電気的に接続されており、トランジスタ24のソース及びドレインの他方の電位が、信号dataoutとして演算回路13から出力される。
また、トランジスタ27及びトランジスタ28のソース及びドレインの一方と、トランジスタ15tのソース及びドレインの一方とは、ローレベルの電位VSSが供給される配線32に、電気的に接続されている。トランジスタ29は、ゲートとソース及びドレインの一方とが電気的に接続されており、上記ゲートに、信号reqinが供給される。トランジスタ29のソース及びドレインの他方と、トランジスタ15tのソース及びドレインの他方とは、トランジスタ27及びトランジスタ28のゲートに電気的に接続されている。トランジスタ15tのゲートには、信号ackinが供給される。
トランジスタ27のソース及びドレインの他方は、トランジスタ25及びトランジスタ26のソース及びドレインの一方に電気的に接続されている。トランジスタ25のソース及びドレインの他方は、トランジスタ22のソース及びドレインの他方に電気的に接続されている。トランジスタ26のソース及びドレインの他方は、トランジスタ23のソース及びドレインの他方に電気的に接続されている。トランジスタ25のゲート及びトランジスタ28のソース及びドレインの他方は、トランジスタ24のソース及びドレインの他方に電気的に接続されている。トランジスタ26のゲートには、信号datainが供給されている。
図5に示す演算回路13では、トランジスタ26のゲートが、オペアンプの非反転入力端子(+)に相当する。また、トランジスタ25のゲートが、オペアンプの反転入力端子(−)に相当する。そして、図5に示す演算回路13では、オペアンプの反転入力端子(−)であるトランジスタ25のゲートが、オペアンプの出力端子に相当するトランジスタ24のソース及びドレインの他方及びトランジスタ28のソース及びドレインの他方に、電気的に接続された構成を有している。よって、図5に示す演算回路13は、ユニティゲインバッファとして機能する。
そして、図5に示す演算回路13では、トランジスタ15tの導通状態に従って、演算回路13への電力の供給が制御される。具体的に、トランジスタ15tがオフであるとき、トランジスタ27及びトランジスタ28のゲート電圧は、信号reqinの電位と電位VSSとの電位差によって定まり、上記ゲート電圧の大きさに見合った電力が、演算回路13に供給される。また、トランジスタ15tがオンであるとき、トランジスタ27及びトランジスタ28は、ゲートとソース及びドレインの一方とが導通するのでオフとなる。よって、演算回路13への電力の供給は停止される。
〈アナログ演算回路の動作例1〉
次いで、図2に示した回路11を有するアナログ演算回路10の具体的な動作の一例について、図6に示すタイミングチャートを用いて説明する。ただし、図6では、図3に示す記憶回路12と、図4(A)に示すコントローラ14と、図5に示す演算回路13及びトランジスタ15tとを、アナログ演算回路10に適用した場合のタイミングチャートを例示している。
なお、図6に示すタイミングチャートにおいて、信号datainが斜線で示されている期間は、信号datainがアナログ値を有するものとする。また、図6に示すタイミングチャートにおいて、信号dataoutが斜線で示されている期間は、信号dataoutがアナログ値を有するものとする。
図6に示すように、時刻t1乃至時刻t2の期間Δtにおいて、信号reqinの電位がハイレベルになり、それ以外の期間においては信号reqinの電位がローレベルであるものとする。そして、コントローラ14では、信号reqinに従って信号lat、信号reqout、信号ackoutが生成される。
具体的に、図6では、図4(A)に示すコントローラ14において、遅延回路18aにおける信号の遅延時間がT1、遅延回路18bにおける信号の遅延時間がT2、遅延回路18cにおける信号の遅延時間がT3である場合のタイミングチャートを例示している。よって、コントローラ14において生成される信号latは、時刻t1から遅延時間T1が経過した時刻t3から、時刻t4までの期間Δtにおいて、電位がハイレベルとなり、それ以外の期間においては電位がローレベルとなる。
また、コントローラ14において生成される信号reqoutは、時刻t3から遅延時間T2が経過した時刻t5から、時刻t6までの期間Δtにおいて、電位がハイレベルとなり、それ以外の期間においては電位がローレベルとなる。また、コントローラ14において生成される信号ackoutは、時刻t3から遅延時間T3が経過した時刻t5から、時刻t6までの期間Δtにおいて、電位がハイレベルとなり、それ以外の期間においては電位がローレベルとなる。
なお、図6では、遅延時間T2と遅延時間T3とが等しい場合のタイミングチャートを例示している。遅延時間T2と遅延時間T3とを、異なる長さに設定することも可能である。
そして、信号latの電位がハイレベルである時刻t3乃至時刻t4の期間では、信号datainが記憶回路12に書き込まれる。そして、書き込まれた信号datainは、演算回路13に供給される。
また、図6では図示していないが、時刻t1乃至時刻t6では、信号ackinの電位はローレベルである。よって、トランジスタ15tはオフである。そして、時刻t1乃至時刻t2の期間Δtにおいて、信号reqinの電位がハイレベルになると、演算回路13において、トランジスタ29がオンになる。よって、トランジスタ29を介してトランジスタ27及びトランジスタ28のゲートに信号reqinが供給され、演算回路13への電力の供給が行われる。演算回路13では、信号datainを用いて演算処理を行うことで、信号dataoutを生成する。
なお、コントローラ14で生成される信号reqoutの電位は、後段の回路11に信号reqinとして供給されるため、信号reqoutの電位がハイレベルになると、後段の回路11においても演算回路13への電力の供給が開始され、演算回路13における演算処理が行われる。また、コントローラ14で生成される信号ackoutの電位は、前段の回路11に信号ackinとして供給されるため、信号ackoutの電位がハイレベルになると、前段の回路11において、演算回路13への電力の供給が停止される。
なお、遅延時間T1は、信号reqinの電位がハイレベルに変化する時刻t1から、演算回路13において演算処理が可能な状態となるのに要する時間を、確保できる長さに設定することが望ましい。遅延時間T2は、記憶回路12において信号datainが保持できる時間を、確保できる長さに設定することが望ましい。遅延時間T3は、演算回路13において信号datainを用いて演算処理を完了させ、信号dataoutの電位が安定するのに要する時間を、確保できる長さに設定することが望ましい。
期間Δtは、演算回路13において、電流源として機能するトランジスタ27及びトランジスタ28のゲートの電位をハイレベルに設定するのに要する時間、記憶回路12への信号datainの書き込みに要する時間、及び、電流源として機能するトランジスタ27及びトランジスタ28のゲートの電位をローレベルに設定するのに要する時間を、全て確保できる長さに設定することが望ましい。
〈回路11の構成例〉
次いで、図2に示す回路11とは異なる構成を有する、回路11の構成例について説明する。
図7に示す回路11は、アナログの信号datain[A]及び信号datain[B]を用いて演算処理を行う演算回路13を有している。具体的に、図7に示す回路11は、記憶回路12a(MEM)及び記憶回路12b(MEM)と、演算回路13(OC)と、コントローラ14(CTRL)と、スイッチ15と、遅延回路33と、遅延回路34とを有する。
記憶回路12aは、入力端子Din[A]から入力された信号datain[A]を信号lat[A]に従って保持する機能を有する。記憶回路12bは、入力端子Din[B]から入力された信号datain[B]を信号lat[B]に従って保持する機能を有する。演算回路13は、記憶回路12aにおいて保持されている信号datain[A]と、記憶回路12bにおいて保持されている信号datain[B]とを用いて演算処理を行い、アナログの信号dataoutを生成する機能を有する。上記演算処理が開始されるタイミングは、入力端子Rin[A]から入力される信号reqin[A]と、入力端子Rin[B]から入力される信号reqin[B]とに従って定められる。信号dataoutは、出力端子Doutから出力され、後段の回路11の入力端子Dinに、信号datainとして入力される。
記憶回路12aと記憶回路12bの具体的な構成として、図3に示す記憶回路12の構成例をそれぞれ適用することができる。
コントローラ14は、入力端子Rin[A]から入力される信号reqin[A]と、入力端子Rin[B]から入力される信号reqin[B]とに従って、信号reqout−preを生成する機能を有する。遅延回路33は、信号reqout−preを遅延させることで、一の回路11の後段の回路11が有する演算回路13において演算処理が開始されるタイミングを定めるための信号reqoutを生成する機能を有する。信号reqoutは、出力端子Routから出力され、後段の回路11の入力端子Rinに信号reqinとして入力される。また、コントローラ14は、入力端子Rin[A]から入力される信号reqin[A]と、入力端子Rin[B]から入力される信号reqin[B]とに従って、一の回路11の前段の回路11[A]が有するスイッチ15の導通状態を制御するための信号ackout[A]と、一の回路11の前段の回路11[B]が有するスイッチ15の導通状態を制御するための信号ackout[B]とを、生成する機能を有する。信号ackout[A]は、出力端子Aout[A]から出力され、前段の回路11[A]の入力端子Ainに、信号ackinとして入力される。信号ackout[B]は、出力端子Aout[B]から出力され、前段の回路11[B]の入力端子Ainに、信号ackinとして入力される。
また、コントローラ14は、信号lat[A]及び信号lat[B]を、信号reqin[A]及び信号reqin[B]のそれぞれに従って、生成する機能を有する。信号lat[A]は記憶回路12aに供給され、信号lat[B]は記憶回路12bに供給される。
遅延回路34は、入力端子Ainから入力される信号ackinを遅延させることで、信号ackin−posを生成する機能を有する。信号ackinは、出力端子Routの電位を初期化するタイミングを定める機能を有する。また、信号ackin−posは、スイッチ15の導通状態を制御する機能を有する。スイッチ15は、信号ackin−posに従って、演算回路13への電力(Power)の供給を制御する機能を有する。
上記構成により、図7に示す回路11から、当該回路11の後段の回路11に信号reqinが入力されることで、後段の回路11の演算回路13において演算処理が開始される。よって、図7に示す回路11を用いたアナログ演算回路では、図1に示すアナログ演算回路10と同様に、複数の回路11において、順次、演算回路13における演算処理が行われることとなる。
また、図7に示す回路11に信号reqin[A]及び信号reqin[B]が入力されることで、演算回路13において演算処理が開始されると共に、図7に示す回路11から、図7に示す回路11の前段の回路11[A]及び回路11[B]に、信号ackout[A]及び信号ackout[B]が、それぞれ入力される。前段の回路11[A]及び回路11[B]では、信号ackout[A]及び信号ackout[B]が、それぞれ入力されることで、スイッチ15の導通状態が制御され、演算回路13への電力の供給が停止される。すなわち、図1に示すアナログ演算回路10と同様に、図7に示す回路11を用いたアナログ演算回路では、演算回路13における演算処理が終了した回路11から、順次、演算回路13への電力の供給を停止できることとなる。
本発明の一態様では、上記構成により、演算処理が行われる回路11においてのみ電力の供給を行い、それ以外の回路11では電力の供給を停止することができるので、アナログ演算回路の消費電力を低く抑えることができる。
〈コントローラと遅延回路の構成例〉
次いで、図7に示す回路11に用いられる、コントローラ14と遅延回路33の構成例について説明する。図8に、コントローラ14と遅延回路33の構成を一例として示す。
図8に示すコントローラ14は、信号reqin[A]から、信号lat[A]と、信号ackout[A]とを生成する機能を有する回路35aと、信号reqin[B]から、信号lat[B]と、信号ackout[B]とを生成する機能を有する回路35bとを有する。さらに、コントローラ14は、トランジスタ37と、インバータ36と、インバータ89を有する。
また、図8に示すコントローラ14は、信号reqin[A]及び信号reqin[B]を用いて、信号reqout−preを生成する機能を有する。遅延回路33において信号reqout−preが遅延させられることで、信号reqoutが生成される。
具体的に、図8では、回路35a及び回路35bが、遅延回路38、遅延回路39、AND回路40、nチャネル型のトランジスタ41乃至トランジスタ43をそれぞれ有する場合を例示している。
回路35aでは、信号reqin[A]が遅延回路38の入力端子と、AND回路40の第1の入力端子に供給される。また、遅延回路38の出力端子は、AND回路40の第2の入力端子と、遅延回路39の入力端子に電気的に接続されている。AND回路40の出力端子の電位は、信号lat[A]として出力される。遅延回路39の出力端子の電位は、信号ackout[A]として出力される。また、遅延回路39の出力端子は、トランジスタ41のゲートと、トランジスタ41のソース及びドレインの一方に電気的に接続されている。トランジスタ41のソース及びドレインの他方は、トランジスタ42のゲートに電気的に接続されている。トランジスタ43は、ソース及びドレインの一方が、ローレベルの電位が供給される配線84に電気的に接続され、ソース及びドレインの他方がトランジスタ42のゲートに電気的に接続されている。
回路35bでは、信号reqin[B]が遅延回路38の入力端子と、AND回路40の第1の入力端子に供給される。また、遅延回路38の出力端子は、AND回路40の第2の入力端子と、遅延回路39の入力端子に電気的に接続されている。AND回路40の出力端子の電位は、信号lat[B]として出力される。遅延回路39の出力端子の電位は、信号ackout[B]として出力される。また、遅延回路39の出力端子は、トランジスタ41のゲートと、トランジスタ41のソース及びドレインの一方に電気的に接続されている。トランジスタ41のソース及びドレインの他方は、トランジスタ42のゲートに電気的に接続されている。トランジスタ43は、ソース及びドレインの一方が、ローレベルの電位が供給される配線84に電気的に接続され、ソース及びドレインの他方がトランジスタ42のゲートに電気的に接続されている。
そして、回路35aが有するトランジスタ42と、回路35bが有するトランジスタ42とは、直列に電気的に接続されている。具体的に、回路35bが有するトランジスタ42は、ソース及びドレインの一方が、ローレベルの電位が供給される配線82に電気的に接続され、ソース及びドレインの他方が、回路35aのトランジスタ42のソース及びドレインの一方に電気的に接続されている。回路35aのトランジスタ42のソース及びドレインの他方は、インバータ36の入力端子に電気的に接続されている。
また、回路35aが有するトランジスタ43のゲートと、回路35bが有するトランジスタ43のゲートとは、インバータ89の入力端子に電気的に接続されている。また、インバータ89の出力端子は、トランジスタ37のゲートに電気的に接続されている。また、インバータ89の入力端子には、信号ackinが供給される。また、トランジスタ37は、ソース及びドレインの一方が、ハイレベルの電位が供給される配線83に電気的に接続され、ソース及びドレインの他方が、インバータ36の入力端子に電気的に接続されている。
インバータ36の出力端子の電位は、信号reqout−preとして、コントローラ14から出力される。そして、インバータ36の出力端子は遅延回路33の入力端子に電気的に接続されており、信号reqout−preは、遅延回路33の入力端子に供給される。遅延回路33の出力端子の電位は、信号reqoutとして出力される。
〈演算回路とスイッチの構成例2〉
次いで、図7に示す回路11に用いられる、演算回路13とスイッチ15の構成例について説明する。図9に、演算回路13とスイッチ15の構成を一例として示す。
図9に示す演算回路13は、図5に示す演算回路13と同様に、pチャネル型のトランジスタ22乃至トランジスタ24と、nチャネル型のトランジスタ25乃至トランジスタ28と、容量素子30とを有する。また、図9では、図5に示す演算回路13と同様に、スイッチ15として機能するトランジスタ15tが、演算回路13に電気的に接続されている。そして、図9に示す演算回路13は、nチャネル型のトランジスタ29a及びトランジスタ29bを有する点において、図5に示す演算回路13と構成が異なる。
そして、図9に示す演算回路13では、図5に示す演算回路13と同様に、トランジスタ22及びトランジスタ23が、カレントミラー回路としての機能を有する。また、図9に示す演算回路13では、図5に示す演算回路13と同様に、トランジスタ25乃至トランジスタ27が、差動回路としての機能を有する。また、図9に示す演算回路13では、図5に示す演算回路13と同様に、トランジスタ24及びトランジスタ28が、増幅回路としての機能を有する。また、図9に示す演算回路13では、図5に示す演算回路13と同様に、容量素子30が、位相補償を行う機能を有する。そして、図9に示す演算回路13では、図5に示す演算回路13と同様に、トランジスタ22乃至トランジスタ28と容量素子30とで、オペアンプとしての機能を果たすことができる。また、図9に示す演算回路13では、図5に示す演算回路13と同様に、トランジスタ27及びトランジスタ28は、それぞれ電流源としての機能を有する。
そして、トランジスタ29aは、上記電流源への信号reqin[A]の供給を制御する機能を有する。また、トランジスタ29bは、上記電流源への信号reqin[B]の供給を制御する機能を有する。
具体的に、各トランジスタと容量素子との接続関係は、図5に示す演算回路13とおおむね同じである。各トランジスタと容量素子との接続関係において、図9に示す演算回路13が、図5に示す演算回路13と異なる点について、以下に述べる。
図9に示す演算回路13では、トランジスタ29aは、ゲートとソース及びドレインの一方とが電気的に接続されており、上記ゲートに、信号reqin[A]が供給される。また、トランジスタ29bは、ゲートとソース及びドレインの一方とが電気的に接続されており、上記ゲートに、信号reqin[B]が供給される。トランジスタ29aのソース及びドレインの他方と、トランジスタ29bのソース及びドレインの他方とは、トランジスタ27及びトランジスタ28のゲートに電気的に接続されている。
そして、トランジスタ26のゲートが、オペアンプの非反転入力端子(+)に相当し、当該ゲートには信号datain[A]が供給される。また、トランジスタ25のゲートが、オペアンプの反転入力端子(−)に相当し、当該ゲートには信号datain[B]が供給される。
そして、図9に示す演算回路13では、トランジスタ15tの導通状態に従って、演算回路13への電力の供給が制御される。具体的に、トランジスタ15tがオフであるとき、トランジスタ27及びトランジスタ28のゲート電圧は、信号reqin[A]または信号reqin[B]の電位と、電位VSSとの電位差によって定まり、上記ゲート電圧の大きさに見合った電力が、演算回路13に供給される。また、トランジスタ15tがオンであるとき、トランジスタ27及びトランジスタ28は、ゲートとソース及びドレインの一方とが導通するのでオフとなる。よって、演算回路13への電力の供給は停止される。
〈アナログ演算回路の動作例2〉
次いで、図7に示した回路11を有するアナログ演算回路の具体的な動作の一例について、図10に示すタイミングチャートを用いて説明する。ただし、図10では、図3に示す記憶回路12を記憶回路12a及び記憶回路12bとしてそれぞれ用い、図8に示すコントローラ14と、図9に示す演算回路13及びトランジスタ15tとを、図7に示した回路11に適用した場合のタイミングチャートを例示している。
また、図10では、図8に示すコントローラ14において、遅延回路38における信号の遅延時間がT1、遅延回路39における信号の遅延時間がT2、遅延回路33における信号の遅延時間がT4であり、図7に示す遅延回路34における信号の遅延時間がT3である場合のタイミングチャートを例示している。また、図10では、トランジスタ37がpチャネル型である場合のタイミングチャートを例示している。
なお、図10に示すタイミングチャートにおいて、信号datain[A]が斜線で示されている期間は、信号datain[A]がアナログ値を有するものとする。また、図10に示すタイミングチャートにおいて、信号datain[B]が斜線で示されている期間は、信号datain[B]がアナログ値を有するものとする。また、図10に示すタイミングチャートにおいて、信号dataoutが斜線で示されている期間は、信号dataoutがアナログ値を有するものとする。
図10に示すように、時刻t1において、信号reqin[A]の電位がローレベルからハイレベルになると、信号lat[A]は、時刻t1から遅延時間T1が経過した時刻t2において、電位がローレベルからハイレベルに変化する。また、信号ackout[A]は、時刻t1から遅延時間T1及び遅延時間T2が経過した時刻t3において、電位がローレベルからハイレベルに変化する。そして、信号ackout[A]の電位がハイレベルに変化すると、図7に示す回路11の前段の回路11[A]によって生成される信号reqoutがローレベルに変化するため、図7に示す回路11に入力される信号reqin[A]の電位は、時刻t3においてハイレベルからローレベルに変化する。よって、時刻t3において信号lat[A]は、電位がハイレベルからローレベルに変化する。
記憶回路12aでは、信号lat[A]の電位がハイレベルである時刻t2乃至時刻t3の期間において信号datain[A]が書き込まれる。そして、書き込まれた信号datain[A]は、演算回路13に供給される。
また、信号ackout[A]の電位がローレベルからハイレベルに変化する時刻t3から、遅延時間T3経過した時刻t4において、図7に示す回路11の前段の回路11[A]から、図7に示す回路11への、信号datain[A]の供給が停止する。そして、信号ackout[A]の電位は、時刻t3から遅延時間T1及び遅延時間T2が経過した時刻t6において、電位がハイレベルからローレベルに変化する。
また、図10では、時刻t4以降に、信号reqin[B]の電位がローレベルからハイレベルになる場合のタイミングチャートを例示している。ただし、本発明の一態様では、信号reqin[B]の電位がローレベルからハイレベルになるタイミングは時刻t4以降ではなくとも良く、例えば時刻t4より前であっても良い。
図10では、時刻t4において、信号reqin[B]の電位がローレベルからハイレベルになる場合のタイミングチャートを例示している。時刻t4において、信号reqin[B]の電位がローレベルからハイレベルになると、信号lat[B]は、時刻t4から遅延時間T1が経過した時刻t5において、電位がローレベルからハイレベルに変化する。また、信号ackout[B]は、時刻t4から遅延時間T1及び遅延時間T2が経過した時刻t7において、電位がローレベルからハイレベルに変化する。そして、信号ackout[B]の電位がハイレベルに変化すると、図7に示す回路11の前段の回路11[B]によって生成される信号reqoutがローレベルに変化するため、図7に示す回路11に入力される信号reqin[B]の電位は、時刻t7においてハイレベルからローレベルに変化する。よって、時刻t7において信号lat[B]は、電位がハイレベルからローレベルに変化する。
記憶回路12bでは、信号lat[B]の電位がハイレベルである時刻t5乃至時刻t7の期間において信号datain[B]が書き込まれる。そして、書き込まれた信号datain[B]は、演算回路13に供給される。
また、信号ackout[B]の電位がローレベルからハイレベルに変化する時刻t7から、遅延時間T3経過した時刻t8において、図7に示す回路11の前段の回路11[B]から、図7に示す回路11への、信号datain[B]の供給が停止する。そして、信号ackout[B]の電位は、時刻t7から遅延時間T1及び遅延時間T2が経過した時刻t10において、電位がハイレベルからローレベルに変化する。
そして、図8に示す回路35aでは、信号ackout[A]の電位がハイレベルになった時に、信号ackout[A]がトランジスタ41を介してトランジスタ42のゲートに供給されるため、トランジスタ42はオンになる。トランジスタ42のゲートの電位は信号ackout[A]の電位がローレベルに変化した後も、トランジスタ41がオフになることで保持されるため、トランジスタ42はオンの状態を維持する。また、図8に示す回路35bでは、信号ackout[B]の電位がハイレベルになった時に、信号ackout[B]がトランジスタ41を介してトランジスタ42のゲートに供給されるため、トランジスタ42はオンになる。トランジスタ42のゲートの電位は信号ackout[B]の電位がローレベルに変化した後も、トランジスタ41がオフになることで保持されるため、トランジスタ42はオンの状態を維持する。
図10に示すタイミングチャートの場合、信号ackout[B]の電位がハイレベルに変化した時刻t7において、回路35aのトランジスタ42と回路35bのトランジスタ42とが共にオンの状態となる。よって、配線82のローレベルの電位が、インバータ36の入力端子に供給されることで、インバータ36の出力端子の電位がローレベルからハイレベルに変化する。インバータ36の出力端子の電位は、信号reqout−preとして、遅延回路33に入力される。遅延回路33では、信号reqout−preが遅延時間T4だけ遅延されることで、信号reqoutが生成される。よって、信号reqoutは、信号ackout[B]の電位がローレベルからハイレベルに変化する時刻t7から、遅延時間T4経過した時刻t9において、電位がローレベルからハイレベルに変化する。
信号reqoutの電位がローレベルからハイレベルに変化すると、図7に示す回路11の後段の回路11において、コントローラ14が生成する信号ackoutの電位が、遅延時間T1及び遅延時間T2が経過した後にローレベルからハイレベルに変化する。そして、後段の回路11において生成される上記信号ackoutは、信号ackinとして図7に示す回路11に供給される。よって、信号ackinの電位は、時刻t9から、遅延時間T1及び遅延時間T2が経過した時刻t11において、ローレベルからハイレベルに変化する。
信号ackinがローレベルからハイレベルに変化すると、トランジスタ37の導通状態は、オフからオンに変化する。また、回路35a及び回路35bがそれぞれ有するトランジスタ43は、全てオンになる。よって、配線84のローレベルの電位が、回路35a及び回路35bがそれぞれ有するトランジスタ42のゲートに供給されて、上記トランジスタ42が全てオフする。
また、信号ackinの電位が時刻t11においてローレベルからハイレベルに変化すると、時刻t11から遅延時間T3が経過した時刻t12において、信号ackin−posの電位がローレベルからハイレベルに変化する。上記動作により、時刻t12においてトランジスタ15tがオンになり、演算回路13への電力の供給が停止される。演算回路13では、信号datain[A]及び信号datain[B]を用いて演算処理を行うことで、信号dataoutを生成する。
そして、信号ackinの電位が時刻t13においてハイレベルからローレベルに変化すると、時刻t13から遅延時間T3が経過した時刻t14において、信号ackin−posの電位がハイレベルからローレベルに変化する。上記動作により、時刻t14においてトランジスタ15tがオフになり、演算回路13への電力の供給が開始される。
なお、遅延時間T1は、信号ackin−posの電位がローレベルからハイレベルに変化する時刻t12から、演算回路13において演算処理が可能な状態となるのに要する時間を、確保できる長さに設定することが望ましい。遅延時間T2は、記憶回路12aへの信号datain[A]の書き込みに要する時間、及び記憶回路12bへの信号datain[B]の書き込みに要する時間を、全て確保できる長さに設定することが望ましい。遅延時間T3は、記憶回路12aにおいて信号datain[A]が保持できる時間、及び、記憶回路12bにおいて信号datain[B]が保持できる時間を、全て確保できる長さに設定することが望ましい。遅延時間T4は、演算回路13において信号datain[A]及び信号datain[B]を用いて演算処理を完了させ、信号dataoutの電位が安定するのに要する時間を、確保できる長さに設定することが望ましい。
〈演算回路とスイッチの構成例3〉
次いで、図5及び図9に示した演算回路13とスイッチ15の構成とは異なる、演算回路13とスイッチ15の構成例について説明する。図11に、演算回路13とスイッチ15の構成を一例として示す。
図11に示す演算回路13は、図5に示した演算回路13と同様に、pチャネル型のトランジスタ22乃至トランジスタ24と、nチャネル型のトランジスタ25乃至トランジスタ29と、容量素子30とを有する。また、図11では、図5に示した演算回路13と同様に、スイッチ15として機能するトランジスタ15tが、演算回路13に電気的に接続されている。
具体的に、図11に示す演算回路13では、各トランジスタと容量素子との接続関係は、図5に示す演算回路13とおおむね同じである。各トランジスタと容量素子との接続関係において、図11に示す演算回路13が、図5に示す演算回路13と異なる点について、以下に述べる。
図11に示す演算回路13では、トランジスタ26のゲートが、オペアンプの非反転入力端子(+)に相当し、基準電位の供給される配線に電気的に接続されている。また、トランジスタ25のゲートが、オペアンプの反転入力端子(−)に相当し、信号datainが供給される。
〈アナログプロセッサの構成例〉
次いで、本発明の一態様にかかるアナログ演算回路10を用いた半導体装置の一例として、アナログプロセッサ85の構成例について説明する。
図12に示すアナログプロセッサ85は、アナログ演算回路10と、I/Oインターフェース86(I/O)と、アナログメモリ87とを有する。I/Oインターフェース86は、アナログプロセッサ85の外部回路からの信号の入力、または外部回路への信号の出力を制御する機能を有する。アナログメモリ87は、アナログ演算回路10において行われる演算処理により得られたアナログのデータを記憶する機能を有する。
図16に、図12に示すアナログプロセッサ85を部分的に拡大した図を示す。アナログ演算回路10は、複数の回路11を有する。複数の回路11間の信号の伝達経路は、予め、複数の回路11間に設けられた配線などにより定めておくことができる。そして、アナログプロセッサ85では、演算処理が行われない回路11において、演算回路への電力の供給を停止することができる。図16では、全ての回路11において演算処理が行われず、演算回路への電力の供給が停止している様子が示されている。
図17に、幾つかの回路11において演算処理が行われている場合の、アナログプロセッサ85の様子を模式的に示す。図17では、複数の回路11のうち、回路11a乃至回路11hにおいて、矢印で示すように順次演算処理が行われるものとする。本発明の一態様にかかるアナログプロセッサ85では、演算処理が行われる回路11において、演算回路への電力の供給が行われ、演算処理が終了した回路11から順に、演算回路への電力の供給が停止される。
〈アナログメモリの構成例〉
次いで、図12に示すアナログプロセッサ85が有する、アナログメモリ87の構成例について説明する。
図18に、アナログメモリ87の構成例を示す。図18に示すアナログメモリ87は、メモリセル60と、読み出し回路64とを有する。メモリセル60は、トランジスタ61、トランジスタ62、及び容量素子63を有する。トランジスタ61は、ゲートが配線WLに電気的に接続されている。また、トランジスタ61は、ソース及びドレインの一方が、アナログ信号の入力される配線BLに電気的に接続され、ソース及びドレインの他方は、トランジスタ62のゲートに電気的に接続されている。トランジスタ62は、ソース及びドレインの一方が配線BLに電気的に接続されており、ソース及びドレインの他方が配線RLに電気的に接続されている。容量素子63は、一方の電極が配線SLに電気的に接続されており、他方の電極がトランジスタ62のゲートに電気的に接続されている。
なお、トランジスタ61は、容量素子63に蓄積される電荷がトランジスタ61を介してリークするのを防ぐために、オフ電流が著しく小さいことが望ましい。シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜に、チャネル形成領域が形成されることを特徴とするトランジスタは、オフ電流を著しく小さくすることができるので、トランジスタ61として用いるのに好適である。このような半導体としては、例えば、シリコンの2倍以上の大きなバンドギャップを有する、酸化物半導体、窒化ガリウムなどが挙げられる。上記半導体を有するトランジスタは、通常のシリコンやゲルマニウムなどの半導体で形成されたトランジスタに比べて、オフ電流を極めて小さくすることができる。
また、図18では、読み出し回路64が、nチャネル型のトランジスタ65乃至トランジスタ70と、容量素子71とを有する場合を例示している。具体的に、トランジスタ68及びトランジスタ69は、ソース及びドレインの一方が、ローレベルの電位が供給される配線に電気的に接続されている。また、トランジスタ68及びトランジスタ69は、ゲートが、バイアス電位(bias)の供給される配線に、電気的に接続されている。トランジスタ68は、ソース及びドレインの他方が配線RLに電気的に接続されている。トランジスタ69は、ソース及びドレインの他方がトランジスタ70のゲートに電気的に接続されている。トランジスタ70は、ソース及びドレインの一方が配線RLに電気的に接続されており、ソース及びドレインの他方がトランジスタ65及びトランジスタ66のゲートに電気的に接続されている。
トランジスタ65は、ソース及びドレインの一方が配線BL及びトランジスタ67のゲートに電気的に接続されている。トランジスタ66は、ソース及びドレインの一方が、トランジスタ66のゲートに電気的に接続されている。トランジスタ67は、ソース及びドレインの一方がトランジスタ70のゲートに電気的に接続されている。トランジスタ65乃至トランジスタ67は、ソース及びドレインの一方が、ハイレベルの電位が供給される配線に電気的に接続されている。容量素子71は、一方の電極がトランジスタ70のゲートに電気的に接続されており、他方の電極がトランジスタ67のゲートに電気的に接続されている。そして、トランジスタ70のゲートの電位は、出力信号として出力端子OUTから出力される。
図18に示すアナログメモリ87では、トランジスタ62と読み出し回路64とが、ボルテージフォロワを構成している。そして、当該ボルテージフォロワは、トランジスタ62のゲートに保持されているアナログ信号を読み出すためのインピーダンス変換器として機能する。
〈演算回路とスイッチの構成例4〉
次いで、図5、図9、及び図11に示した演算回路13とスイッチ15の構成とは異なる、演算回路13とスイッチ15の構成例について説明する。図13(A)に、減算回路として機能する演算回路13と、スイッチ15の構成を一例として示す。
図13(A)に示す演算回路13は、図9に示した演算回路13と同様に、pチャネル型のトランジスタ22乃至トランジスタ24と、nチャネル型のトランジスタ25乃至トランジスタ28と、nチャネル型のトランジスタ29a及びトランジスタ29bと、容量素子30とを有する。また、図13(A)では、図9に示した演算回路13と同様に、スイッチ15として機能するトランジスタ15tが、演算回路13に電気的に接続されている。
さらに、図13(A)に示す演算回路13は、抵抗素子88と、抵抗素子44乃至抵抗素子46とを有する。
具体的に、図13(A)に示す演算回路13では、各トランジスタと容量素子との接続関係は、図9に示す演算回路13とおおむね同じである。各素子の接続関係において、図13(A)に示す演算回路13が、図9に示す演算回路13と異なる点について、以下に述べる。
図13(A)に示す演算回路13では、トランジスタ25のゲートが、オペアンプの反転入力端子(−)に相当し、抵抗素子88を介して信号datain[B]が供給される。また、トランジスタ25のゲートは、抵抗素子44を介して、オペアンプの出力端子に相当するトランジスタ24のソース及びドレインの他方及びトランジスタ28のソース及びドレインの他方に、電気的に接続されている。また、トランジスタ26のゲートは、オペアンプの非反転入力端子(+)に相当し、抵抗素子45を介して信号datain[A]が供給される。また、トランジスタ26のゲートは、直列に接続された抵抗素子45及び抵抗素子46を介して、基準電位の供給される配線に電気的に接続されている。
〈演算回路とスイッチの構成例5〉
次いで、図5、図9、図11、図13(A)に示した演算回路13とスイッチ15の構成とは異なる、演算回路13とスイッチ15の構成例について説明する。図13(B)に、対数変換回路として機能する演算回路13と、スイッチ15の構成を一例として示す。
図13(B)に示す演算回路13は、図11に示した演算回路13と同様に、pチャネル型のトランジスタ22乃至トランジスタ24と、nチャネル型のトランジスタ25乃至トランジスタ29と、容量素子30とを有する。また、図13(B)では、図11に示した演算回路13と同様に、スイッチ15として機能するトランジスタ15tが、演算回路13に電気的に接続されている。
さらに、図13(B)に示す演算回路13は、抵抗素子47及び抵抗素子48と、ダイオード49とを有する。
具体的に、図13(B)に示す演算回路13では、各トランジスタと容量素子との接続関係は、図11に示す演算回路13とおおむね同じである。各素子の接続関係において、図13(B)に示す演算回路13が、図11に示す演算回路13と異なる点について、以下に述べる。
図13(B)に示す演算回路13では、オペアンプの出力端子に相当するトランジスタ24のソース及びドレインの他方及びトランジスタ28のソース及びドレインの他方が、抵抗素子48の一方の端子に電気的に接続されており、抵抗素子48の他方の端子の電位は、信号dataoutとして演算回路13から出力される。また、トランジスタ25のゲートは、オペアンプの反転入力端子(−)に相当し、抵抗素子47を介して信号datainが供給される。また、トランジスタ25のゲートはダイオード49のアノードに電気的に接続され、ダイオード49のカソードは、抵抗素子48の他方の端子に電気的に接続されている。
〈演算回路とスイッチの構成例6〉
次いで、図5、図9、図11、及び図13に示した演算回路13とスイッチ15の構成とは異なる、演算回路13とスイッチ15の構成例について説明する。図14に、逆対数変換回路として機能する演算回路13と、スイッチ15の構成を一例として示す。
図14に示す演算回路13は、図11に示した演算回路13と同様に、pチャネル型のトランジスタ22乃至トランジスタ24と、nチャネル型のトランジスタ25乃至トランジスタ29と、容量素子30とを有する。また、図14では、図11に示した演算回路13と同様に、スイッチ15として機能するトランジスタ15tが、演算回路13に電気的に接続されている。
さらに、図14に示す演算回路13は、抵抗素子51及び抵抗素子52と、ダイオード50とを有する。
具体的に、図14に示す演算回路13では、各トランジスタと容量素子との接続関係は、図11に示す演算回路13とおおむね同じである。各素子の接続関係において、図14に示す演算回路13が、図11に示す演算回路13と異なる点について、以下に述べる。
図14に示す演算回路13では、オペアンプの出力端子に相当するトランジスタ24のソース及びドレインの他方及びトランジスタ28のソース及びドレインの他方が、抵抗素子52の一方の端子に電気的に接続されており、抵抗素子52の他方の端子の電位は、信号dataoutとして演算回路13から出力される。また、トランジスタ25のゲートは、オペアンプの反転入力端子(−)に相当し、抵抗素子51を介して抵抗素子52の他方の端子に電気的に接続されている。また、トランジスタ25のゲートはダイオード50のアノードに電気的に接続され、ダイオード50のカソードには、信号datainが供給される。
〈演算回路とスイッチの構成例7〉
次いで、図5、図9、図11、図13、及び図14に示した演算回路13とスイッチ15の構成とは異なる、演算回路13とスイッチ15の構成例について説明する。図15(A)に、反転加算回路として機能する演算回路13と、スイッチ15の構成を一例として示す。
図15(A)に示す演算回路13は、図9に示した演算回路13と同様に、pチャネル型のトランジスタ22乃至トランジスタ24と、nチャネル型のトランジスタ25乃至トランジスタ28と、nチャネル型のトランジスタ29a及びトランジスタ29bと、容量素子30とを有する。また、図15(A)では、図9に示した演算回路13と同様に、スイッチ15として機能するトランジスタ15tが、演算回路13に電気的に接続されている。
さらに、図15(A)に示す演算回路13は、抵抗素子53乃至抵抗素子55を有する。
具体的に、図15(A)に示す演算回路13では、各トランジスタと容量素子との接続関係は、図9に示す演算回路13とおおむね同じである。各素子の接続関係において、図15(A)に示す演算回路13が、図9に示す演算回路13と異なる点について、以下に述べる。
図15(A)に示す演算回路13では、トランジスタ25のゲートが、オペアンプの反転入力端子(−)に相当し、抵抗素子53を介して信号datain[B]が供給され、抵抗素子54を介して信号datain[A]が供給される。また、トランジスタ25のゲートは、抵抗素子55を介して、オペアンプの出力端子に相当するトランジスタ24のソース及びドレインの他方及びトランジスタ28のソース及びドレインの他方に、電気的に接続されている。また、トランジスタ26のゲートは、オペアンプの非反転入力端子(+)に相当し、基準電位の供給される配線に電気的に接続されている。
〈演算回路とスイッチの構成例8〉
次いで、図5、図9、図11、図13、図14、及び図15(A)に示した演算回路13とスイッチ15の構成とは異なる、演算回路13とスイッチ15の構成例について説明する。図15(B)に、非反転加算回路として機能する演算回路13と、スイッチ15の構成を一例として示す。
図15(B)に示す演算回路13は、図9に示した演算回路13と同様に、pチャネル型のトランジスタ22乃至トランジスタ24と、nチャネル型のトランジスタ25乃至トランジスタ28と、nチャネル型のトランジスタ29a及びトランジスタ29bと、容量素子30とを有する。また、図15(B)では、図9に示した演算回路13と同様に、スイッチ15として機能するトランジスタ15tが、演算回路13に電気的に接続されている。
さらに、図15(B)に示す演算回路13は、抵抗素子56乃至抵抗素子59を有する。
具体的に、図15(B)に示す演算回路13では、各トランジスタと容量素子との接続関係は、図9に示す演算回路13とおおむね同じである。各素子の接続関係において、図15(B)に示す演算回路13が、図9に示す演算回路13と異なる点について、以下に述べる。
図15(B)に示す演算回路13では、トランジスタ25のゲートが、オペアンプの反転入力端子(−)に相当し、基準電位の供給される配線に電気的に接続されている。また、トランジスタ25のゲートは、抵抗素子57を介して、オペアンプの出力端子に相当するトランジスタ24のソース及びドレインの他方及びトランジスタ28のソース及びドレインの他方に、電気的に接続されている。また、トランジスタ26のゲートは、オペアンプの非反転入力端子(+)に相当し、抵抗素子58を介して信号datain[A]が供給され、抵抗素子59を介して信号datain[B]が供給される。
〈半導体装置の構成例1〉
次いで、本発明の一態様にかかる半導体装置の構成例について説明する。図19(A)に示す半導体装置75は、本発明の一態様にかかるアナログ演算回路を用いたアナログプロセッサ77と、入力装置76と、出力装置78とを有する。
入力装置76は、半導体装置75の外部から入力されるデータを、アナログプロセッサ77に送る機能を有する。入力装置76として、例えば、キーボード、マウス、タッチパネルなどを用いることができる。出力装置78は、アナログプロセッサ77から出力されるデータを、出力する機能を有する。出力装置78として、例えば、ディスプレイ、プロジェクタ、プリンタ、プロッター、音声出力装置、メモリなどを用いることができる。
また、図19(B)に示す半導体装置75は、本発明の一態様にかかるアナログ演算回路を用いたアナログプロセッサ77と、入力装置76と、出力装置78と、アナログデジタル変換回路79(A/D)と、デジタルアナログ変換回路80(D/A)と、デジタルプロセッサ81とを有する。
アナログデジタル変換回路79は、アナログプロセッサ77から出力されるデータを、アナログからデジタルに変換する機能を有する。デジタルプロセッサ81は、アナログデジタル変換回路79から送られてきたデジタルのデータを用いて演算処理を行い、得られたデータを出力する。デジタルアナログ変換回路80は、デジタルプロセッサ81から出力されるデータを、デジタルからアナログに変換する機能を有する。
なお、図19(B)に示す半導体装置75は、入力装置76からデータがアナログプロセッサ77に供給され、アナログプロセッサ77から出力装置78にデータが出力される構成を例示している。ただし、本発明の一態様にかかる半導体装置75では、入力装置76からデータがデジタルプロセッサ81に供給され、デジタルプロセッサ81から出力装置78にデータが出力される構成を有していても良い。
〈半導体装置の構成例2〉
次いで、本発明の一態様にかかる半導体装置の構成例について説明する。図24に示す半導体装置800は、イメージセンサ801と、画像メモリ802と、本発明の一態様にかかるアナログ演算回路を用いたアナログプロセッサ803と、表示装置804とを有する。イメージセンサ801は入力装置に相当し、表示装置804は出力装置に相当する。
イメージセンサ801は、光電変換素子及びトランジスタを有する画素810が複数備えられたセンサアレイ805と、画素810による画像データ808の取得を制御する駆動回路806と、取得された画像データ808の読み出しを制御する読み出し回路807とを有する。
画像メモリ802は、複数のアナログメモリ809を有する。各々のアナログメモリ809は、センサアレイ805で取得した画像データ808を1フレーム分格納できる。
以下、イメージセンサ801の動作について説明する。第1のステップとして、センサアレイ805において第1の画像データ808を取得する。画像データ808の取得は、各画素810で順次露光し画像データ808を順次読み出す、所謂ローリングシャッタ方式でも良く、各画素810で一括露光した後に画像データ808を順次読み出す、所謂グローバルシャッタ方式でも良い。ローリングシャッタ方式で画像データ808を取得することで、ある行の画素810の画像データ808を読み出している際に、他の行の画素810で露光を行うことができ、画像データ808の取得のフレーム周波数を高めることができる。また、グローバルシャッタ方式で画像データ808を取得することで、被写体が移動する場合においても、歪みが少ない画像データ808を取得することができる。
第2のステップとして、センサアレイ805において取得された第1の画像データ808を、読み出し回路807を介して、第1のアナログメモリ809に格納する。画像データ808は、アナログのまま第1のアナログメモリ809に格納することができる。上記構成により、画像データ808をアナログからデジタルに変換する処理が不要になるため、画像データ808の取得のフレーム周波数を高めることができる。
以降、第1のステップ及び第2のステップを複数回繰り返すことで、複数のアナログメモリ809のそれぞれに、画像データ808を格納することができる。
第3のステップとして、アナログプロセッサ803において、複数のアナログメモリ809に格納された画像データ808を用いて、所望の画像処理が行われる。画像処理が行われた画像データは表示装置804に送られる。
なお、上記画像処理の一つとして、複数の画像データ808から、焦点ボケの少ない画像データ808を取得する画像処理が挙げられる。具体的には、上記画像処理として、各画像データ808の鮮鋭度を算出して、鮮鋭度が最も高い画像データ808を選択すればよい。或いは、上記画像処理として、各画像データ808から、鮮鋭度の高い領域を抽出し、これらを合成して、一の画像データ808を生成すればよい。
また、上記アナログプロセッサ803において行われる画像処理の別の一例として、複数の画像データ808から、明るさが最適な画像データ808を取得する画像処理が挙げられる。具体的には、上記画像処理として、各画像データ808の最高明度を算出し、最高明度が飽和値に達している画像データ808を検出する。そして、複数の画像データ808のうち、検出された上記画像データ808以外の画像データ808を選択すればよい。
或いは、上記画像処理として、各画像データ808の最低明度を算出し、最低明度が飽和値に達している画像データ808を検出する。そして、複数の画像データ808のうち、検出された上記画像データ808以外の画像データ808を選択すればよい。
なお、撮像用のフラッシュライトの点灯に合わせて、上記第1のステップ及び第2のステップを実行した場合、最適な光量が照射されたタイミングに対応した画像データ808を取得することが可能である。
〈半導体装置の断面構造の例〉
図20に、本発明の一態様にかかるアナログ演算回路の断面構造を、一例として示す。なお、図20では、図3に示す記憶回路12が有するトランジスタ16と、容量素子17と、図5に示す演算回路13が有するトランジスタ26の断面図を、例示している。そして、図20では、容量素子17と、酸化物半導体膜にチャネル形成領域を有するトランジスタ16とが、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ26上に形成されている場合を例示している。
トランジスタ26は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或いは、トランジスタ26は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、トランジスタ16はトランジスタ26上に積層されていなくとも良く、トランジスタ16とトランジスタ26とは、同一の層に形成されていても良い。
シリコンの薄膜を用いてトランジスタ26を形成する場合、当該薄膜には、プラズマCVD法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
トランジスタ26が形成される半導体基板601は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図20では、単結晶シリコン基板を半導体基板601として用いる場合を例示している。
また、トランジスタ26は、素子分離法により電気的に分離されている。素子分離法として、選択酸化法(LOCOS法:Local Oxidation of Silicon法)、トレンチ分離法(STI法:Shallow Trench Isolation)等を用いることができる。図20では、トレンチ分離法を用いてトランジスタ26を電気的に分離する場合を例示している。具体的に、図20では、半導体基板601にエッチング等によりトレンチを形成した後、酸化珪素などを含む絶縁物を当該トレンチに埋め込むことで形成される素子分離領域610により、トランジスタ26を素子分離させる場合を例示している。
トランジスタ26上には、絶縁膜611が設けられている。絶縁膜611には開口部が形成されている。そして、上記開口部には、トランジスタ26のソース及びドレインにそれぞれ電気的に接続されている導電膜625及び導電膜626と、トランジスタ26のゲートに電気的に接続されている導電膜627とが、形成されている。
そして、導電膜625は、絶縁膜611上に形成された導電膜634に電気的に接続されており、導電膜626は、絶縁膜611上に形成された導電膜635に電気的に接続されており、導電膜627は、絶縁膜611上に形成された導電膜636に電気的に接続されている。
導電膜634乃至導電膜636上には、絶縁膜612が形成されている。絶縁膜612には開口部が形成されており、上記開口部に、導電膜636に電気的に接続された導電膜637が形成されている。そして、導電膜637は、絶縁膜612上に形成された導電膜651に、電気的に接続されている。
また、導電膜651上には、絶縁膜613が形成されている。絶縁膜613には開口部が形成されており、上記開口部に、導電膜651に電気的に接続された導電膜652が形成されている。そして、導電膜652は、絶縁膜613上に形成された導電膜653に、電気的に接続されている。また、絶縁膜613上には、導電膜644が形成されている。
導電膜653及び導電膜644上には絶縁膜661が形成されている。そして、図20では、絶縁膜661上にトランジスタ16及び容量素子17が形成されている。
トランジスタ16は、絶縁膜661上に、酸化物半導体を含む半導体膜701と、半導体膜701上の、ソースまたはドレインとして機能する導電膜721及び導電膜722と、半導体膜701、導電膜721及び導電膜722上のゲート絶縁膜662と、ゲート絶縁膜662上に位置し、導電膜721と導電膜722の間において半導体膜701と重なっているゲート電極731と、を有する。なお、導電膜722は、絶縁膜661に設けられた開口部において、導電膜653に電気的に接続されている。
そして、トランジスタ16では、半導体膜701において、導電膜721に重なる領域と、ゲート電極731に重なる領域との間に、領域710が存在する。また、トランジスタ16では、半導体膜701において、導電膜722に重なる領域と、ゲート電極731に重なる領域との間に、領域711が存在する。領域710及び領域711に、導電膜721、導電膜722、及びゲート電極731をマスクとしてアルゴン、p型の導電型を半導体膜701に付与する不純物、或いは、n型の導電型を半導体膜701に付与する不純物を添加することで、半導体膜701のうちゲート電極731に重なる領域よりも、領域710及び領域711の抵抗率を下げることができる。
また、容量素子17は、絶縁膜661上の導電膜654と、導電膜654と重なるゲート絶縁膜662と、ゲート絶縁膜662を間に挟んで導電膜654と重畳する導電膜655とを有する。導電膜654は、絶縁膜661上に導電膜を形成し、当該導電膜を所望の形状に加工することで、導電膜722と共に形成することができる。導電膜655は、ゲート絶縁膜662上に導電膜を形成し、当該導電膜を所望の形状に加工することで、ゲート電極731と共に形成することができる。
そして、トランジスタ16及び容量素子17上に、絶縁膜663が設けられている。
なお、図20において、トランジスタ16は、ゲート電極731を半導体膜701の片側において少なくとも有していれば良いが、半導体膜701を間に挟んで存在する一対のゲート電極を有していても良い。
トランジスタ16が、半導体膜701を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
また、図20では、トランジスタ16が、一のゲート電極731に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ16は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
〈トランジスタについて〉
次いで、酸化物半導体膜にチャネル形成領域を有するトランジスタ90の構成例について説明する。
図21に、酸化物半導体膜にチャネル形成領域を有するトランジスタ90の構成を、一例として示す。図21(A)には、トランジスタ90の上面図を示す。なお、図21(A)では、トランジスタ90のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図21(A)に示した上面図の、一点鎖線A1−A2における断面図を図21(B)に示し、一点鎖線A3−A4における断面図を図21(C)に示す。
図21に示すように、トランジスタ90は、基板97に形成された絶縁膜91上において、順に積層された酸化物半導体膜92a及び酸化物半導体膜92bと、酸化物半導体膜92bに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜93及び導電膜94と、酸化物半導体膜92b、導電膜93及び導電膜94上の酸化物半導体膜92cと、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜92c上に位置する絶縁膜95と、ゲート電極としての機能を有し、なおかつ絶縁膜95上において酸化物半導体膜92a乃至酸化物半導体膜92cと重なる導電膜96とを有する。なお、基板97は、ガラス基板や半導体基板などであってもよいし、ガラス基板や半導体基板上に半導体素子が形成された素子基板であってもよい。
また、トランジスタ90の、具体的な構成の別の一例を、図22に示す。図22(A)には、トランジスタ90の上面図を示す。なお、図22(A)では、トランジスタ90のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図22(A)に示した上面図の、一点鎖線A1−A2における断面図を図22(B)に示し、一点鎖線A3−A4における断面図を図22(C)に示す。
図22に示すように、トランジスタ90は、絶縁膜91上において、順に積層された酸化物半導体膜92a乃至酸化物半導体膜92cと、酸化物半導体膜92cに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜93及び導電膜94と、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜92c、導電膜93及び導電膜94上に位置する絶縁膜95と、ゲート電極としての機能を有し、なおかつ絶縁膜95上において酸化物半導体膜92a乃至酸化物半導体膜92cと重なる導電膜96とを有する。
なお、図21及び図22では、積層された酸化物半導体膜92a乃至酸化物半導体膜92cを用いるトランジスタ90の構成を例示している。トランジスタ90が有する酸化物半導体膜は、積層された複数の酸化物半導体膜で構成されているとは限らず、単膜の酸化物半導体膜で構成されていても良い。
酸化物半導体膜92a乃至酸化物半導体膜92cが順に積層されている半導体膜をトランジスタ90が有する場合、酸化物半導体膜92a及び酸化物半導体膜92cは、酸化物半導体膜92bを構成する金属元素の少なくとも1つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体膜92bよりも0.05eV以上、0.07eV以上、0.1eV以上または0.15eV以上、かつ2eV以下、1eV以下、0.5eV以下または0.4eV以下、真空準位に近い酸化物膜である。さらに、酸化物半導体膜92bは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
上記構成の半導体膜をトランジスタ90が有する場合、ゲート電極に電圧を印加することで、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい酸化物半導体膜92bにチャネル領域が形成される。即ち、酸化物半導体膜92bと絶縁膜95との間に酸化物半導体膜92cが設けられていることによって、絶縁膜95と離隔している酸化物半導体膜92bに、チャネル領域を形成することができる。
また、酸化物半導体膜92cは、酸化物半導体膜92bを構成する金属元素の少なくとも1つをその構成要素に含むため、酸化物半導体膜92bと酸化物半導体膜92cの界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、トランジスタ90の電界効果移動度が高くなる。
また、酸化物半導体膜92bと酸化物半導体膜92aの界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタ90の閾値電圧が変動してしまう。しかし、酸化物半導体膜92aは、酸化物半導体膜92bを構成する金属元素の少なくとも1つをその構成要素に含むため、酸化物半導体膜92bと酸化物半導体膜92aの界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタ90の閾値電圧等の電気的特性のばらつきを、低減することができる。
また、酸化物半導体膜間に不純物が存在することによって、各膜の界面にキャリアの流れを阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させることが望ましい。積層された酸化物半導体膜の膜間に不純物が存在していると、酸化物半導体膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の酸化物半導体膜を、単に積層させるよりも、連続接合(ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するU字型の井戸構造を有している状態)が形成されやすくなる。
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置(スパッタリング装置)を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気(5×10−7Pa乃至1×10−4Pa程度まで)することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。
高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−40℃以下、好ましくは−80℃以下、より好ましくは−100℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。具体的に、酸化物半導体膜92bがIn−M−Zn酸化物(Mは、Ga、Y、Zr、La、Ce、またはNd)の場合、酸化物半導体膜92bを成膜するために用いるターゲットにおいて、金属元素の原子数比をIn:M:Zn=x1:y1:z1とすると、x1/y1は、1/3以上6以下、さらには1以上6以下であって、z1/y1は、1/3以上6以下、さらには1以上6以下であることが好ましい。なお、z1/y1を1以上6以下とすることで、酸化物半導体膜92bとしてCAAC−OS膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、In:M:Zn=1:1:1、In:M:Zn=3:1:2等がある。
具体的に、酸化物半導体膜92a、酸化物半導体膜92cがIn−M−Zn酸化物(Mは、Ga、Y、Zr、La、Ce、またはNd)の場合、酸化物半導体膜92a、酸化物半導体膜92cを成膜するために用いるターゲットにおいて、金属元素の原子数比をIn:M:Zn=x2:y2:z2とすると、x2/y2<x1/y1であって、z2/y2は、1/3以上6以下、さらには1以上6以下であることが好ましい。なお、z2/y2を1以上6以下とすることで、酸化物半導体膜92a、酸化物半導体膜92cとしてCAAC−OS膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、In:M:Zn=1:3:2、In:M:Zn=1:3:4、In:M:Zn=1:3:6、In:M:Zn=1:3:8等がある。
なお、酸化物半導体膜92a及び酸化物半導体膜92cの厚さは、3nm以上100nm以下、好ましくは3nm以上50nm以下とする。また、酸化物半導体膜92bの厚さは、3nm以上200nm以下、好ましくは3nm以上100nm以下であり、さらに好ましくは3nm以上50nm以下である。
3層構造の半導体膜において、酸化物半導体膜92a乃至酸化物半導体膜92cは、非晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される酸化物半導体膜92bが結晶質であることにより、トランジスタ90に安定した電気的特性を付与することができるため、酸化物半導体膜92bは結晶質であることが好ましい。
なお、チャネル形成領域とは、トランジスタ90の半導体膜のうち、ゲート電極と重なり、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャネル形成領域において、電流が主として流れる領域をいう。
例えば、酸化物半導体膜92a及び酸化物半導体膜92cとして、スパッタリング法により形成したIn−Ga−Zn酸化物膜を用いる場合、酸化物半導体膜92a及び酸化物半導体膜92cの成膜には、In−Ga−Zn酸化物(In:Ga:Zn=1:3:2[原子数比])であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてアルゴンガスを30sccm、酸素ガスを15sccm用い、圧力0.4Paとし、基板温度を200℃とし、DC電力0.5kWとすればよい。
また、酸化物半導体膜92bをCAAC−OS膜とする場合、酸化物半導体膜92bの成膜には、In−Ga−Zn酸化物(In:Ga:Zn=1:1:1[原子数比])を含む多結晶ターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアルゴンガスを30sccm、酸素ガスを15sccm用い、圧力を0.4Paとし、基板の温度300℃とし、DC電力0.5kWとすることができる。
なお、酸化物半導体膜92a乃至92cは、スパッタリング法により形成することができるが、他の方法、例えば、熱CVD法により形成してもよい。熱CVD法の例としてMOCVD(Metal Organic Chemical Vapor Deposition)法やALD(Atomic Layer Deposition)法を使っても良い。
なお、電子供与体(ドナー)となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体(purified Oxide Semiconductor)は、キャリア発生源が少ないため、i型(真性半導体)又はi型に限りなく近くすることができる。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。そして、当該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、閾値電圧がプラスとなる電気的特性(ノーマリーオフ特性ともいう。)になりやすい。
具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が1×106μmでチャネル長が10μmの素子であっても、ソース電極とドレイン電極間の電圧(ドレイン電圧)が1Vから10Vの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち1×10−13A以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、100zA/μm以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が3Vの場合に、数十yA/μmという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくともインジウム(In)あるいは亜鉛(Zn)を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム(Ga)を有することが好ましい。また、スタビライザーとしてスズ(Sn)を有することが好ましい。また、スタビライザーとしてハフニウム(Hf)を有することが好ましい。また、スタビライザーとしてアルミニウム(Al)を有することが好ましい。また、スタビライザーとしてジルコニウム(Zr)を含むことが好ましい。
酸化物半導体の中でもIn−Ga−Zn酸化物、In−Sn−Zn酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記In−Ga−Zn酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。
また、他のスタビライザーとして、ランタノイドである、ランタン(La)、セリウム(Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ルテチウム(Lu)のいずれか一種または複数種を含んでいてもよい。
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、In−Zn酸化物、Sn−Zn酸化物、Al−Zn酸化物、Zn−Mg酸化物、Sn−Mg酸化物、In−Mg酸化物、In−Ga酸化物、In−Ga−Zn酸化物(IGZOとも表記する)、In−Al−Zn酸化物、In−Sn−Zn酸化物、Sn−Ga−Zn酸化物、Al−Ga−Zn酸化物、Sn−Al−Zn酸化物、In−Hf−Zn酸化物、In−La−Zn酸化物、In−Pr−Zn酸化物、In−Nd−Zn酸化物、In−Ce−Zn酸化物、In−Sm−Zn酸化物、In−Eu−Zn酸化物、In−Gd−Zn酸化物、In−Tb−Zn酸化物、In−Dy−Zn酸化物、In−Ho−Zn酸化物、In−Er−Zn酸化物、In−Tm−Zn酸化物、In−Yb−Zn酸化物、In−Lu−Zn酸化物、In−Sn−Ga−Zn酸化物、In−Hf−Ga−Zn酸化物、In−Al−Ga−Zn酸化物、In−Sn−Al−Zn酸化物、In−Sn−Hf−Zn酸化物、In−Hf−Al−Zn酸化物を用いることができる。
なお、例えば、In−Ga−Zn酸化物とは、InとGaとZnを含む酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素を含んでいてもよい。In−Ga−Zn酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。
例えば、In−Sn−Zn酸化物では比較的容易に高い移動度が得られる。しかしながら、In−Ga−Zn酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
また、トランジスタ90において、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸化物半導体膜のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成によりn型化される。n型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる。よって、n型化された領域が形成されることで、トランジスタ90の移動度及びオン電流を高めることができ、それにより、トランジスタ90を用いた半導体装置の高速動作を実現することができる。
なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びドレイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びドレイン電極を形成した後に行われる加熱処理によっても起こりうる。また、n型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Al、Cr、Cu、Ta、Ti、Mo、Wなどが挙げられる。
複数の積層された酸化物半導体膜を有する半導体膜をトランジスタ90に用いる場合、n型化される領域は、チャネル領域となる酸化物半導体膜92bにまで達していることが、トランジスタ90の移動度及びオン電流を高め、半導体装置の高速動作を実現する上で好ましい。
絶縁膜91は、加熱により上記酸素の一部を酸化物半導体膜92a乃至酸化物半導体膜92cに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜91は、欠陥が少ないことが好ましく、代表的には、ESR測定により得られる、シリコンのダングリングボンドに由来するg=2.001を持つスピンの密度が1×1018spins/cm3以下であることが好ましい。
絶縁膜91は、加熱により上記酸素の一部を酸化物半導体膜92a乃至酸化物半導体膜92cに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜91は、プラズマCVD(Chemical Vapor Deposition)法またはスパッタリング法等により、形成することができる。
なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。
なお、図21及び図22に示すトランジスタ90は、チャネル領域が形成される酸化物半導体膜92bの端部のうち、導電膜93及び導電膜94とは重ならない端部、言い換えると、導電膜93及び導電膜94が位置する領域とは異なる領域に位置する端部と、導電膜96とが、重なる構成を有する。酸化物半導体膜92bの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、n型化しやすいやすいと考えられる。しかし、図21及び図22に示すトランジスタ90では、導電膜93及び導電膜94とは重ならない酸化物半導体膜92bの端部と、導電膜96とが重なるため、導電膜96の電位を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物半導体膜92bの端部を介して導電膜93と導電膜94の間に流れる電流を、導電膜96に与える電位によって制御することができる。このようなトランジスタ90の構造を、Surrounded Channel(S−Channel)構造とよぶ。
具体的に、S−Channel構造の場合、トランジスタ90がオフとなるような電位を導電膜96に与えたときは、当該端部を介して導電膜93と導電膜94の間に流れるオフ電流を小さく抑えることができる。そのため、トランジスタ90では、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜92bの端部における導電膜93と導電膜94の間の長さが短くなっても、トランジスタ90のオフ電流を小さく抑えることができる。よって、トランジスタ90は、チャネル長を短くすることで、オンのときには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えることができる。
また、具体的に、S−Channel構造の場合、トランジスタ90がオンとなるような電位を導電膜96に与えたときは、当該端部を介して導電膜93と導電膜94の間に流れる電流を大きくすることができる。当該電流は、トランジスタ90の電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜92bの端部と、導電膜96とが重なることで、酸化物半導体膜92bにおいてキャリアの流れる領域が、絶縁膜95に近い酸化物半導体膜92bの界面近傍のみでなく、酸化物半導体膜92bの広い範囲においてキャリアが流れるため、トランジスタ90におけるキャリアの移動量が増加する。この結果、トランジスタ90のオン電流が大きくなる共に、電界効果移動度が高くなり、代表的には電界効果移動度が10cm2/V・s以上、さらには20cm2/V・s以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、CAAC−OS(C Axis Aligned Crystalline Oxide Semiconductor)膜などをいう。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば、1nm以上10nm未満の大きさの微結晶(ナノ結晶ともいう。)を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
CAAC−OS膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が100nm未満の立方体内に収まる大きさである。従って、CAAC−OS膜に含まれる結晶部は、一辺が10nm未満、5nm未満または3nm未満の立方体内に収まる大きさの場合も含まれる。CAAC−OS膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。CAAC−OS膜を透過型電子顕微鏡(TEM:Transmission Electron Microscope)によって観察すると、結晶部同士の明確な境界、即ち結晶粒界(グレインバウンダリーともいう。)を確認することができない。そのため、CAAC−OS膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
CAAC−OS膜を、試料面と概略平行な方向からTEMによって観察(断面TEM観察)すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、CAAC−OS膜の膜を形成する面(被形成面ともいう。)または上面の凹凸を反映した形状であり、CAAC−OS膜の被形成面または上面と平行に配列する。
本明細書において、「平行」とは、二つの直線が−10°以上10°以下の角度で配置されている状態をいう。従って、−5°以上5°以下の場合も含まれる。また、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。従って、85°以上95°以下の場合も含まれる。
一方、CAAC−OS膜を、試料面と概略垂直な方向からTEMによって観察(平面TEM観察)すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面TEM観察および平面TEM観察より、CAAC−OS膜の結晶部は配向性を有していることがわかる。
CAAC−OS膜に対し、X線回折(XRD:X−Ray Diffraction)装置を用いて構造解析を行うと、例えばInGaZnO4の結晶を有するCAAC−OS膜のout−of−plane法による解析では、回折角(2θ)が31°近傍にピークが現れる場合がある。このピークは、InGaZnO4の結晶の(009)面に帰属されることから、CAAC−OS膜の結晶がc軸配向性を有し、c軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、CAAC−OS膜に対し、c軸に概略垂直な方向からX線を入射させるin−plane法による解析では、2θが56°近傍にピークが現れる場合がある。このピークは、InGaZnO4の結晶の(110)面に帰属される。InGaZnO4の単結晶酸化物半導体膜であれば、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)として試料を回転させながら分析(φスキャン)を行うと、(110)面と等価な結晶面に帰属されるピークが6本観察される。これに対し、CAAC−OS膜の場合は、2θを56°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、CAAC−OS膜では、異なる結晶部間ではa軸およびb軸の配向は不規則であるが、c軸配向性を有し、かつc軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面TEM観察で確認された層状に配列した金属原子の各層は、結晶のab面に平行な面である。
なお、結晶部は、CAAC−OS膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のc軸は、CAAC−OS膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、CAAC−OS膜の形状をエッチングなどによって変化させた場合、結晶のc軸がCAAC−OS膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、CAAC−OS膜中の結晶化度が均一でなくてもよい。例えば、CAAC−OS膜の結晶部が、CAAC−OS膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、CAAC−OS膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、InGaZnO4の結晶を有するCAAC−OS膜のout−of−plane法による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れる場合がある。2θが36°近傍のピークは、CAAC−OS膜中の一部に、c軸配向性を有さない結晶が含まれることを示している。CAAC−OS膜は、2θが31°近傍にピークを示し、2θが36°近傍にピークを示さないことが好ましい。
CAAC−OS膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、CAAC−OS膜のうち、二種以上を有する積層膜であってもよい。
また、CAAC−OS膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度(水素、水、二酸化炭素、及び窒素など)を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−80℃以下、好ましくは−100℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を100℃以上740℃以下、好ましくは200℃以上500℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状又はペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、30体積%以上、好ましくは100体積%とする。
ターゲットの一例として、In−Ga−Zn酸化物ターゲットについて以下に示す。
InOX粉末、GaOY粉末及びZnOZ粉末を所定のmol数比で混合し、加圧処理後、1000℃以上1500℃以下の温度で加熱処理をすることで多結晶であるIn−Ga−Zn酸化物ターゲットとする。なお、X、Y及びZは任意の正数である。ここで、所定のmol数比は、例えば、InOX粉末、GaOY粉末及びZnOZ粉末が、2:2:1、8:4:3、3:1:1、1:1:1、4:2:3、2:1:3または3:1:2である。なお、粉末の種類、及びその混合するmol数比は、作製するターゲットによって適宜変更すればよい。特に、In、Ga、Znのmol数比が2:1:3のターゲットを用いて作製されたCAAC−OS膜は、一定の範囲におけるCAAC−OSの回折パターンが観測される領域の割合(CAAC化率ともいう)を高くすることができるので、当該CAAC−OS膜にチャネル形成領域を有するトランジスタの周波数特性(f特)を高めることができる。
なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちNaは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してNa+となる。また、Naは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる。具体的に、二次イオン質量分析法によるNa濃度の測定値は、5×1016/cm3以下、好ましくは1×1016/cm3以下、更に好ましくは1×1015/cm3以下とするとよい。同様に、Li濃度の測定値は、5×1015/cm3以下、好ましくは1×1015/cm3以下とするとよい。同様に、K濃度の測定値は、5×1015/cm3以下、好ましくは1×1015/cm3以下とするとよい。
また、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギーがインジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠損を形成することがある。そのため、シリコンや炭素が酸化物半導体膜に混入していると、アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が起こりやすい。よって、酸化物半導体膜中におけるシリコンや炭素の濃度は低いことが望ましい。具体的に、二次イオン質量分析法によるC濃度の測定値、またはSi濃度の測定値は、1×1018/cm3以下とするとよい。上記構成により、トランジスタの電気的特性の劣化を防ぐことができ、半導体装置の信頼性を高めることができる。
〈半導体装置の断面構造の例〉
図23に、本発明の一態様にかかるアナログ演算回路の断面構造を、一例として示す。なお、図23では、図3に示す記憶回路12が有するトランジスタ16と、図5に示す演算回路13が有するトランジスタ26の断面図を、例示している。具体的に、破線A1−A2で示す領域では、トランジスタ16とトランジスタ26の、チャネル長方向における構造を示しており、破線A3−A4で示す領域では、トランジスタ16とトランジスタ26の、チャネル幅方向における構造を示している。ただし、本発明の一態様では、1つのトランジスタのチャネル長方向と、別の一つのトランジスタのチャネル長方向とが、必ずしも一致していなくともよい。
なお、トランジスタのチャネル長方向とは、ソース(ソース領域またはソース電極)及びドレイン(ドレイン領域またはドレイン電極)間において、キャリアが移動する方向を意味し、チャネル幅方向は、基板と水平な面内において、チャネル長方向に対して垂直の方向を意味する。
また、図23では、酸化物半導体膜にチャネル形成領域を有するトランジスタ16が、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ26の上に形成されている場合を例示している。
トランジスタ26が形成される基板400は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図23では、単結晶シリコン基板を基板400として用いる場合を例示している。
また、トランジスタ26は、素子分離法により電気的に分離されている。素子分離法として、トレンチ分離法(STI法:Shallow Trench Isolation)等を用いることができる。図23では、トレンチ分離法を用いてトランジスタ26を電気的に分離する場合を例示している。具体的に、図23では、エッチング等により基板400に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域401により、トランジスタ26を素子分離させる場合を例示している。
なお、トランジスタ26は、隣接するトランジスタと同じ極性を有している場合、必ずしも、隣接するトランジスタとの間において素子分離を行わなくてもよい。その場合、レイアウト面積を小さくすることができる。
また、トレンチ以外の領域に存在する基板400の凸部には、トランジスタ26の不純物領域402及び不純物領域403と、不純物領域402及び不純物領域403に挟まれたチャネル形成領域404とが設けられている。さらに、トランジスタ26は、チャネル形成領域404を覆う絶縁膜405と、絶縁膜405を間に挟んでチャネル形成領域404と重なるゲート電極406とを有する。
トランジスタ26では、チャネル形成領域404における凸部の側部及び上部と、ゲート電極406とが絶縁膜405を間に挟んで重なることで、チャネル形成領域404の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ26の基板上における占有面積を小さく抑えつつ、トランジスタ26におけるキャリアの移動量を増加させることができる。その結果、トランジスタ26は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域404における凸部のチャネル幅方向の長さ(チャネル幅)をW、チャネル形成領域404における凸部の膜厚をTとすると、チャネル幅Wに対する膜厚Tの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ26のオン電流をより大きくすることができ、電界効果移動度もより高められる。
なお、バルクの半導体基板を用いたトランジスタ26の場合、アスペクト比は0.5以上であることが望ましく、1以上であることがより望ましい。
トランジスタ26上には、絶縁膜411が設けられている。絶縁膜411には開口部が形成されている。そして、上記開口部には、不純物領域402、不純物領域403にそれぞれ電気的に接続されている導電膜412、導電膜413と、ゲート電極406に電気的に接続されている導電膜414とが、形成されている。
そして、導電膜412は、絶縁膜411上に形成された導電膜416に電気的に接続されており、導電膜413は、絶縁膜411上に形成された導電膜417に電気的に接続されており、導電膜414は、絶縁膜411上に形成された導電膜418に電気的に接続されている。
導電膜416乃至導電膜418上には、絶縁膜420が設けられている。そして、絶縁膜420上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜421が設けられている。絶縁膜421は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜421として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜421として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
絶縁膜421上には絶縁膜422が設けられており、絶縁膜422上には、トランジスタ16が設けられている。
トランジスタ16は、絶縁膜422上に、酸化物半導体を含む半導体膜430と、半導体膜430に電気的に接続された、ソース電極またはドレイン電極として機能する導電膜432及び導電膜433と、半導体膜430を覆っているゲート絶縁膜431と、ゲート絶縁膜431を間に挟んで半導体膜430と重なるゲート電極434と、を有する。なお、絶縁膜420乃至絶縁膜422には開口部が設けられており、導電膜433は、上記開口部において導電膜418に接続されている。
なお、図23において、トランジスタ16は、ゲート電極434を半導体膜430の片側において少なくとも有していれば良いが、絶縁膜422を間に挟んで半導体膜430と重なるゲート電極を、さらに有していても良い。
トランジスタ16が、一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
また、図23では、トランジスタ16が、一のゲート電極434に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ16は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
また、図23に示すように、トランジスタ16は、半導体膜430が、絶縁膜422上において順に積層された酸化物半導体膜430a乃至酸化物半導体膜430cを有する場合を例示している。ただし、本発明の一態様では、トランジスタ16が有する半導体膜430が、単膜の金属酸化物膜で構成されていても良い。
〈電子機器の例〉
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置(代表的にはDVD:Digital Versatile Disc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、デジタルオーディオプレイヤー等)、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機(ATM)、自動販売機、医療機器などが挙げられる。これら電子機器の具体例を図25に示す。
図25(A)は携帯型ゲーム機であり、筐体5001、筐体5002、表示部5003、表示部5004、マイクロホン5005、スピーカー5006、操作キー5007、スタイラス5008等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機の各種集積回路に用いることができる。なお、図25(A)に示した携帯型ゲーム機は、2つの表示部5003と表示部5004とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図25(B)は携帯情報端末であり、第1筐体5601、第2筐体5602、第1表示部5603、第2表示部5604、接続部5605、操作キー5606等を有する。本発明の一態様にかかる半導体装置は、携帯情報端末の各種集積回路に用いることができる。第1表示部5603は第1筐体5601に設けられており、第2表示部5604は第2筐体5602に設けられている。そして、第1筐体5601と第2筐体5602とは、接続部5605により接続されており、第1筐体5601と第2筐体5602の間の角度は、接続部5605により変更が可能である。第1表示部5603における映像を、接続部5605における第1筐体5601と第2筐体5602との間の角度に従って、切り替える構成としても良い。また、第1表示部5603及び第2表示部5604の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図25(C)はノート型パーソナルコンピュータであり、筐体5401、表示部5402、キーボード5403、ポインティングデバイス5404等を有する。本発明の一態様にかかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることができる。
図25(D)は手鏡であり、第1筐体5301、第2筐体5302、鏡5303、接続部5304等を有する。第1筐体5301と第2筐体5302とは、接続部5304により接続されており、第1筐体5301と第2筐体5302の間の角度は、接続部5304により変更が可能である。そして、第1筐体5301及び第2筐体5302には、照明装置が用いられる。上記照明装置は、面状の発光素子を有しており、当該発光素子は、接続部5304における第1筐体5301と第2筐体5302の間の角度に従って、発光の状態と非導通状態発行の状態とが切り替えられる構成を有していても良い。本発明の一態様にかかる半導体装置は、照明装置の動作を制御するための各種集積回路に用いることができる。
図25(E)は腕輪型の表示装置であり、曲面を有する筐体5701、表示部5702等を有する。本発明の一態様にかかる半導体装置は、表示部5702に用いられる表示装置の動作を制御するための各種集積回路に用いることができる。
図25(F)は携帯電話であり、曲面を有する筐体5901に、表示部5902、マイク5907、スピーカー5904、カメラ5903、外部接続部5906、操作用のボタン5905が設けられている。本発明の一態様にかかる半導体装置は、表示部5902に用いられる表示装置の動作を制御するための各種集積回路に用いることができる。
〈その他〉
例えば、本明細書等において、トランジスタとして、様々な構造のトランジスタを用いることが出来る。よって、用いるトランジスタの種類に限定はない。トランジスタの一例としては、単結晶シリコンを有するトランジスタ、または、非晶質シリコン、多結晶シリコン、微結晶(マイクロクリスタル、ナノクリスタル、セミアモルファスとも言う)シリコンなどに代表される非単結晶半導体膜を有するトランジスタなどを用いることが出来る。または、それらの半導体を薄膜化した薄膜トランジスタ(TFT)などを用いることが出来る。TFTを用いる場合、様々なメリットがある。例えば、単結晶シリコンの場合よりも低い温度で製造できるため、製造コストの削減、又は製造装置の大型化を図ることができる。製造装置を大きくできるため、大型基板上に製造できる。または、製造温度が低いため、耐熱性の弱い基板を用いることができる。
なお、微結晶シリコンを製造するときに、触媒(ニッケルなど)を用いることにより、結晶性をさらに向上させ、電気特性のよいトランジスタを製造することが可能となる。このとき、レーザー照射を行うことなく、熱処理を加えるだけで、結晶性を向上させることも可能である。ただし、触媒(ニッケルなど)を用いずに、多結晶シリコン又は微結晶シリコンを製造することは可能である。
なお、トランジスタの一例としては、化合物半導体(例えば、SiGe、GaAsなど)、又は酸化物半導体(例えば、Zn−O、In−Ga−Zn−O、In−Zn−O、In−Sn−O(ITO)、Sn−O、Ti−O、Al−Zn−Sn−O(AZTO)、In−Sn−Zn−Oなど)などを有するトランジスタを用いることが出来る。または、これらの化合物半導体、又は、これらの酸化物半導体を薄膜化した薄膜トランジスタなどを用いることが出来る。これらにより、製造温度を低くできるので、例えば、室温でトランジスタを製造することが可能となる。その結果、耐熱性の低い基板、例えばプラスチック基板又はフィルム基板などに直接トランジスタを形成することが出来る。なお、これらの化合物半導体又は酸化物半導体を、トランジスタのチャネル部分に用いるだけでなく、それ以外の用途で用いることも出来る。
なお、トランジスタの一例としては、インクジェット法又は印刷法を用いて形成したトランジスタなどを用いることが出来る。これらにより、室温で製造、低真空度で製造、又は大型基板上に製造することができる。よって、マスク(レチクル)を用いなくても製造することが可能となるため、トランジスタのレイアウトを容易に変更することが出来る。または、レジストを用いらずに製造することが可能なので、材料費が安くなり、工程数を削減できる。または、必要な部分にのみ膜を付けることが可能なので、全面に成膜した後でエッチングする、という製法よりも、材料が無駄にならず、低コストにできる。
なお、トランジスタの一例としては、有機半導体やカーボンナノチューブを有するトランジスタ等を用いることができる。これらにより、曲げることが可能な基板上にトランジスタを形成することが出来る。有機半導体やカーボンナノチューブを有するトランジスタを用いた装置は、衝撃に強くすることができる。
なお、トランジスタとしては、他にも様々な構造のトランジスタを用いることができる。例えば、トランジスタとして、MOS型トランジスタ、接合型トランジスタ、バイポーラトランジスタなどを用いることが出来る。トランジスタとしてMOS型トランジスタを用いることにより、トランジスタのサイズを小さくすることが出来る。よって、多数のトランジスタを搭載することができる。トランジスタとしてバイポーラトランジスタを用いることにより、大きな電流を流すことが出来る。よって、高速に回路を動作させることができる。なお、MOS型トランジスタとバイポーラトランジスタとを1つの基板に混在させて形成してもよい。これにより、低消費電力、小型化、高速動作などを実現することが出来る。
例えば、本明細書等において、XとYとが接続されている、と明示的に記載する場合は、XとYとが電気的に接続されている場合と、XとYとが機能的に接続されている場合と、XとYとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。
ここで、X、Yは、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。
XとYとが電気的に接続されている場合の一例としては、XとYとの電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など)が、XとYとの間に1個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態(オン状態)、または、非導通状態(オフ状態)になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。
XとYとが機能的に接続されている場合の一例としては、XとYとの機能的な接続を可能とする回路(例えば、論理回路(インバータ、NAND回路、NOR回路など)、信号変換回路(DA変換回路、AD変換回路、ガンマ補正回路など)、電位レベル変換回路(電源回路(昇圧回路、降圧回路など)、信号の電位レベルを変えるレベルシフタ回路など)、電圧源、電流源、切り替え回路、増幅回路(信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など)、信号生成回路、記憶回路、制御回路など)が、XとYとの間に1個以上接続されることが可能である。なお、一例として、XとYとの間に別の回路を挟んでいても、Xから出力された信号がYへ伝達される場合は、XとYとは機能的に接続されているものとする。
なお、XとYとが電気的に接続されている、と明示的に記載する場合は、XとYとが電気的に接続されている場合(つまり、XとYとの間に別の素子又は別の回路を挟んで接続されている場合)に加えて、XとYとが機能的に接続されている場合(つまり、XとYとの間に別の回路を挟んで機能的に接続されている場合)と、XとYとが直接接続されている場合(つまり、XとYとの間に別の素子又は別の回路を挟まずに接続されている場合)とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、例えば、トランジスタのソース(又は第1の端子など)が、Z1を介して(又は介さず)、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子など)が、Z2を介して(又は介さず)、Yと電気的に接続されている場合や、トランジスタのソース(又は第1の端子など)が、Z1の一部と直接的に接続され、Z1の別の一部がXと直接的に接続され、トランジスタのドレイン(又は第2の端子など)が、Z2の一部と直接的に接続され、Z2の別の一部がYと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「XとYとトランジスタのソース(又は第1の端子など)とドレイン(又は第2の端子など)とは、互いに電気的に接続されており、X、トランジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース(又は第1の端子など)は、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子など)はYと電気的に接続され、X、トランジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yは、この順序で電気的に接続されている」と表現することができる。または、「Xは、トランジスタのソース(又は第1の端子など)とドレイン(又は第2の端子など)とを介して、Yと電気的に接続され、X、トランジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース(又は第1の端子など)と、ドレイン(又は第2の端子など)とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、X、Y、Z1、Z2は、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、1つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
なお、ある一つの実施の形態の中で述べる内容(一部の内容でもよい)は、その実施の形態で述べる別の内容(一部の内容でもよい)、及び/又は、一つ若しくは複数の別の実施の形態で述べる内容(一部の内容でもよい)に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図(一部でもよい)は、その図の別の部分、その実施の形態において述べる別の図(一部でもよい)、及び/又は、一つ若しくは複数の別の実施の形態において述べる図(一部でもよい)に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
なお、明細書の中の図面や文章において規定されていない内容について、その内容を除くことを規定した発明の一態様を構成することが出来る。または、ある値について、上限値と下限値などで示される数値範囲が記載されている場合、その範囲を任意に狭めることで、または、その範囲の中の一点を除くことで、その範囲を一部除いた発明の一態様を規定することができる。これらにより、例えば、従来技術が本発明の一態様の技術的範囲内に入らないことを規定することができる。
具体例としては、ある回路において、第1乃至第5のトランジスタを用いている回路図が記載されているとする。その場合、その回路が、第6のトランジスタを有していないことを発明として規定することが可能である。または、その回路が、容量素子を有していないことを規定することが可能である。さらに、その回路が、ある特定の接続構造をとっているような第6のトランジスタを有していない、と規定して発明を構成することができる。または、その回路が、ある特定の接続構造をとっている容量素子を有していない、と規定して発明を構成することができる。例えば、ゲートが第3のトランジスタのゲートと接続されている第6のトランジスタを有していない、と発明を規定することが可能である。または、例えば、第1の電極が第3のトランジスタのゲートと接続されている容量素子を有していない、と発明を規定することが可能である。
別の具体例としては、ある値について、例えば、「ある電圧が、3V以上10V以下であることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−2V以上1V以下である場合を除く、と発明の一態様を規定することが可能である。または、例えば、ある電圧が、13V以上である場合を除く、と発明の一態様を規定することが可能である。なお、例えば、その電圧が、5V以上8V以下であると発明を規定することも可能である。なお、例えば、その電圧が、概略9Vであると発明を規定することも可能である。なお、例えば、その電圧が、3V以上10V以下であるが、9Vである場合を除くと発明を規定することも可能である。なお、ある値について、「このような範囲であることが好ましい」、「これらを満たすことが好適である」となどと記載されていたとしても、ある値は、それらの記載に限定されない。つまり、「好ましい」、「好適である」などと記載されていたとしても、必ずしも、それらの記載には、限定されない。
別の具体例としては、ある値について、例えば、「ある電圧が、10Vであることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−2V以上1V以下である場合を除く、と発明の一態様を規定することが可能である。または、例えば、ある電圧が、13V以上である場合を除く、と発明の一態様を規定することが可能である。
別の具体例としては、ある物質の性質について、例えば、「ある膜は、絶縁膜である」と記載されているとする。その場合、例えば、その絶縁膜が、有機絶縁膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その絶縁膜が、無機絶縁膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その膜が、導電膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その膜が、半導体膜である場合を除く、と発明の一態様を規定することが可能である。
別の具体例としては、ある積層構造について、例えば、「A膜とB膜との間に、ある膜が設けられている」と記載されているとする。その場合、例えば、その膜が、4層以上の積層膜である場合を除く、と発明を規定することが可能である。または、例えば、A膜とその膜との間に、導電膜が設けられている場合を除く、と発明を規定することが可能である。
なお、本明細書等において記載されている発明の一態様は、さまざまな人が実施することが出来る。しかしながら、その実施は、複数の人にまたがって実施される場合がある。例えば、送受信システムの場合において、A社が送信機を製造および販売し、B社が受信機を製造および販売する場合がある。別の例としては、トランジスタおよび発光素子を有する発光装置の場合において、トランジスタが形成された半導体装置は、A社が製造および販売する。そして、B社がその半導体装置を購入して、その半導体装置に発光素子を成膜して、発光装置として完成させる、という場合がある。
このような場合、A社またはB社のいずれに対しても、特許侵害を主張できるような発明の一態様を、構成することが出来る。つまり、A社のみが実施するような発明の一態様を構成することが可能であり、別の発明の一態様として、B社のみが実施するような発明の一態様を構成することが可能である。また、A社またはB社に対して、特許侵害を主張できるような発明の一態様は、明確であり、本明細書等に記載されていると判断する事が出来る。例えば、送受信システムの場合において、送信機のみの場合の記載や、受信機のみの場合の記載が本明細書等になかったとしても、送信機のみで発明の一態様を構成することができ、受信機のみで別の発明の一態様を構成することができ、それらの発明の一態様は、明確であり、本明細書等に記載されていると判断することが出来る。別の例としては、トランジスタおよび発光素子を有する発光装置の場合において、トランジスタが形成された半導体装置のみの場合の記載や、発光素子を有する発光装置のみの場合の記載が本明細書等になかったとしても、トランジスタが形成された半導体装置のみで発明の一態様を構成することができ、発光素子を有する発光装置のみで発明の一態様を構成することができ、それらの発明の一態様は、明確であり、本明細書等に記載されていると判断することが出来る。
なお、本明細書等においては、能動素子(トランジスタ、ダイオードなど)、受動素子(容量素子、抵抗素子など)などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であると言える。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数のケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子(トランジスタ、ダイオードなど)、受動素子(容量素子、抵抗素子など)などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一態様が明確であると言える。そして、機能が特定された発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能であるものとする。そして、その発明の一態様は明確であると言える。そのため、例えば、能動素子(トランジスタ、ダイオードなど)、配線、受動素子(容量素子、抵抗素子など)、導電層、絶縁層、半導体層、有機材料、無機材料、部品、装置、動作方法、製造方法などが単数もしくは複数記載された図面または文章において、その一部分を取り出して、発明の一態様を構成することが可能であるものとする。例えば、N個(Nは整数)の回路素子(トランジスタ、容量素子等)を有して構成される回路図から、M個(Mは整数で、M<N)の回路素子(トランジスタ、容量素子等)を抜き出して、発明の一態様を構成することは可能である。別の例としては、N個(Nは整数)の層を有して構成される断面図から、M個(Mは整数で、M<N)の層を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、N個(Nは整数)の要素を有して構成されるフローチャートから、M個(Mは整数で、M<N)の要素を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、「Aは、B、C、D、E、または、Fを有する」と記載されている文章から、一部の要素を任意に抜き出して、「Aは、BとEとを有する」、「Aは、EとFとを有する」、「Aは、CとEとFとを有する」、または、「Aは、BとCとDとEとを有する」などの発明の一態様を構成することは可能である。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は、明確であると言える。
なお、本明細書等においては、少なくとも図に記載した内容(図の中の一部でもよい)は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。したがって、ある内容について、図に記載されていれば、文章を用いて述べていなくても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は明確であると言える。
なお、電流源は、電流源の両端に加わる電圧の大きさが変化しても、一定の電流を供給する機能を有している。または、例えば、電流源は、電流源と接続された素子の電位が変化しても、素子に一定の電流を供給する機能を有している。
なお、電流源とは別の電源として、電圧源がある。電圧源は、それに接続された回路に流れる電流が変化しても、一定の電圧を供給する機能を有している。したがって、電圧源も電流源も、電圧と電流とを供給する機能を有しているが、何が変化しても、一定の何を供給する機能を有しているのか、という点で、異なった機能を有するものである。電流源は、両端の電圧が変化しても、一定の電流を供給する機能を有し、電圧源は、電流が変化しても、一定の電圧を供給する機能を有している。