KR20160132895A - 아날로그 연산 회로, 반도체 장치, 및 전자 기기 - Google Patents

아날로그 연산 회로, 반도체 장치, 및 전자 기기 Download PDF

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Abstract

본 발명은 아날로그 연산 회로의 소비 전력을 저감한다. 복수의 제 1 회로를 갖고, k번째(k는 자연수)의 상기 제 1 회로의 출력 단자는 k+1번째의 상기 제 1 회로의 입력 단자에 접속되고, 상기 제 1 회로의 하나는, 아날로그 신호를 유지하는 기억 회로와, 상기 아날로그 신호를 사용하여 연산 처리가 수행되는 제 2 회로와, 상기 제 2 회로로의 전력 공급을 제어하는 스위치와, 컨트롤러를 갖고, k번째의 상기 제 1 회로가 갖는 상기 스위치는, k+1번째의 상기 제 1 회로가 갖는 상기 컨트롤러에 따라 도통 상태가 제어되고, k+1번째의 상기 제 1 회로가 갖는 상기 제 2 회로에서 수행되는 상기 연산 처리는, k+1번째의 상기 제 1 회로가 갖는 상기 컨트롤러에 따라 시작하는 아날로그 연산 회로.

Description

아날로그 연산 회로, 반도체 장치, 및 전자 기기{ANALOG ARITHMETIC CIRCUIT, SEMICONDUCTOR DEVICE, AND ELECTRONIC DEVICE}
본 발명의 일 형태는 아날로그의 신호를 사용하여 연산 처리를 수행하는 아날로그 연산 회로에 관한 것이다. 예를 들어, 본 발명의 일 형태는 동적 재구성이 가능한 아날로그 연산 회로에 관한 것이다. 또한, 본 발명의 일 형태는 상기 아날로그 연산 회로를 사용한 반도체 장치에 관한 것이다.
또한, 본 발명의 일 형태는 상기 기술 분야에 한정되지 않는다. 본 명세서 등에 개시(開示)되는 발명의 일 형태의 기술 분야는, 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 따라서 더 구체적으로 본 명세서에 개시되는 본 발명의 일 형태의 기술 분야로서는, 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 조명 장치, 축전 장치, 기억 장치, 이들의 구동 방법, 또는 이들의 제조 방법을 일례로서 들 수 있다.
입력 장치로부터 입력된 아날로그 값의 데이터를 연산 처리에 사용하는 아날로그 연산 회로는, 연산 처리에 의하여 얻어진 데이터를 아날로그 값 그대로 출력할 수 있다. 따라서, 데이터를 디지털로 변환하지 않아도 되므로, 데이터를 아날로그 값으로부터 디지털 값으로 변환하는 데 필요한 DA 변환 회로 등이 불필요하게 된다. 또한, 대규모의 데이터의 실시간 처리가 가능하기 때문에, 데이터의 이동으로 인하여 생기는 전력을 삭감하여 저소비 전력화에 유리하다고 생각되고 있다.
아래의 특허문헌 1에서는, MOS 트랜지스터의 전압-전류 특성을 이용한 아날로그 연산 회로를 사용함으로써, 디지털 데이터로 연산하는 경우에 비하여 저소비이고 연산 시간이 짧은 액정 표시 장치에 대하여 개시되어 있다. 또한, 아래의 특허문헌 2에서는, 복수의 아날로그 연산 회로와, 연산 결과의 총합값을 전하량으로서 축적하는 커패시터와, 상기 전하량을 대응하는 펄스 신호로 변환하는 콤퍼레이터와, 펄스 신호를 디지털 신호로 변환하는 펄스 폭 디지털 변환 회로와, 상기 디지털 신호에 기초하여 누적값을 산출하는 디지털 연산 회로를 갖는 아날로그 디지털 혼재형(混載型) 연산 회로에 대하여 개시되어 있다.
2000-284762호 공보 2005-122467호 공보
아날로그 연산 회로는 디지털 연산 회로에 비하여, 소비 전력을 낮게 억제하는 데 유리하지만, 반도체 장치의 저소비 전력화를 도모하기 위해서는, 아날로그 연산 회로는 저소비 전력화가 더 요구된다.
상술한 기술적 배경을 바탕으로, 본 발명의 일 형태는, 아날로그 연산 회로의 소비 전력의 저감을 목적 중 하나로 한다. 또는 본 발명의 일 형태는, 상기 아날로그 연산 회로를 사용한 반도체 장치의 소비 전력의 저감을 목적 중 하나로 한다.
또한, 본 발명의 일 형태는, 신규 반도체 장치 등의 제공을 과제 중 하나로 한다. 또한, 상술한 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 반드시 이들 과제의 전부를 해결할 필요는 없다. 또한, 이들 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 이들 외의 과제를 추출할 수 있다.
본 발명의 일 형태에 따른 아날로그 연산 회로는 복수의 제 1 회로를 갖고, k번째(k는 자연수)의 상기 제 1 회로의 출력 단자는 k+1번째의 상기 제 1 회로의 입력 단자에 접속되어 있고, 상기 제 1 회로의 하나는, 아날로그 신호를 유지하는 기억 회로와, 상기 아날로그 신호를 사용하여 연산 처리가 수행되는 제 2 회로와, 상기 제 2 회로로의 전력 공급을 제어하는 스위치와, 컨트롤러를 갖고, k번째의 상기 제 1 회로가 갖는 상기 스위치는, k+1번째의 상기 제 1 회로가 갖는 상기 컨트롤러에 따라 도통 상태가 제어되고, k+1번째의 상기 제 1 회로가 갖는 상기 제 2 회로에서 수행되는 상기 연산 처리는, k+1번째의 상기 제 1 회로가 갖는 상기 컨트롤러에 따라 시작한다.
또한, 본 발명의 일 형태에 따른 아날로그 연산 회로는, 상기 스위치가 트랜지스터를 갖고, 상기 트랜지스터가 산화물 반도체막에 채널 형성 영역을 가져도 좋다.
또한, 본 발명의 일 형태에 따른 아날로그 연산 회로는, 상기 산화물 반도체막이 In, Ga, 및 Zn을 포함하여도 좋다.
본 발명의 일 형태에 의하여, 아날로그 연산 회로의 소비 전력의 저감을 실현할 수 있다. 또는, 본 발명의 일 형태에 의하여, 상기 아날로그 연산 회로를 사용한 반도체 장치의 소비 전력의 저감을 실현할 수 있다.
또한, 본 발명의 일 형태에 의하여, 신규 반도체 장치 등을 제공할 수 있다. 또한, 이들 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 반드시 이들 효과 모두를 가질 필요는 없다. 또한, 이들 외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 이들 외의 효과를 추출할 수 있다.
도 1은 아날로그 연산 회로의 구성예를 도시한 도면.
도 2는 회로(11)의 구성예를 도시한 도면.
도 3은 기억 회로의 구성예를 도시한 도면.
도 4는 컨트롤러와 지연 회로의 구성예를 도시한 도면.
도 5는 연산 회로와 스위치의 구성예를 도시한 도면.
도 6은 아날로그 연산 회로의 동작을 나타낸 타이밍 차트.
도 7은 회로(11)의 구성예를 도시한 도면.
도 8은 컨트롤러의 구성예를 도시한 도면.
도 9는 연산 회로와 스위치의 구성예를 도시한 도면.
도 10은 아날로그 연산 회로의 동작을 나타낸 타이밍 차트.
도 11은 연산 회로와 스위치의 구성예를 도시한 도면.
도 12는 아날로그 프로세서의 구성예를 도시한 도면.
도 13은 연산 회로와 스위치의 구성예를 도시한 도면.
도 14는 연산 회로와 스위치의 구성예를 도시한 도면.
도 15는 연산 회로와 스위치의 구성예를 도시한 도면.
도 16은 아날로그 프로세서의 구성예를 도시한 도면.
도 17은 아날로그 프로세서의 동작예를 도시한 도면.
도 18은 아날로그 메모리의 구성예를 도시한 도면.
도 19는 반도체 장치의 구성예를 도시한 도면.
도 20은 반도체 장치의 단면 구조를 도시한 도면.
도 21은 트랜지스터의 구조를 도시한 도면.
도 22는 트랜지스터의 구조를 도시한 도면.
도 23은 반도체 장치의 단면 구조를 도시한 도면.
도 24는 반도체 장치의 구성예.
도 25는 전자 기기의 도면.
이하에서는, 본 발명의 실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 나타낸 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 트랜지스터의 소스란 활성층으로서 기능하는 반도체막의 일부인 소스 영역, 또는 이 반도체막에 접속된 소스 전극을 뜻한다. 마찬가지로, 트랜지스터의 드레인이란 이 반도체막의 일부인 드레인 영역, 또는 이 반도체막에 접속된 드레인 전극을 뜻한다. 또한, 게이트는 게이트 전극을 뜻한다.
트랜지스터가 갖는 소스와 드레인은, 트랜지스터의 도전형 및 각 단자에 공급되는 전위의 고저에 따라, 그 호칭이 서로 바뀐다. 일반적으로, n채널형 트랜지스터에서는 낮은 전위가 공급되는 단자가 소스라고 불리고, 높은 전위가 공급되는 단자가 드레인이라고 불린다. 또한, p채널형 트랜지스터에서는 낮은 전위가 공급되는 단자가 드레인이라고 불리고, 높은 전위가 공급되는 단자가 소스라고 불린다. 본 명세서에서는 편의상 소스와 드레인이 고정되어 있는 것으로 가정하여 트랜지스터의 접속 관계를 설명하는 경우가 있지만, 실제로는 상기 전위의 관계에 따라 소스와 드레인의 호칭이 서로 바뀐다.
<아날로그 연산 회로의 구성예>
도 1에 본 발명의 일 형태에 따른 아날로그 연산 회로(10)의 구성예를 블록도로 도시하였다. 또한, 블록도에서는, 구성 요소를 기능별로 분류하며, 서로 독립된 블록으로서 나타내고 있지만, 실제 구성 요소는 기능별로 완전히 나누는 것이 어려우며, 하나의 구성 요소가 복수의 기능에 관계되는 일도 있을 수 있다.
아날로그 연산 회로(10)는 복수의 회로(11)를 갖는다. 도 1에서는, 아날로그 연산 회로(10)가 회로(11-1)~회로(11-m)(m은 3 이상의 자연수)로 나타내어지는 m개의 회로(11)를 갖는 경우를 예시하였다. 그리고, 하나의 회로(11)의 출력 단자(Dout)는, 후단의 하나의 회로(11)의 입력 단자(Din)에 전기적으로 접속되어 있다. 또한, 하나의 회로(11)의 출력 단자(Rout)는, 후단의 하나의 회로(11)의 입력 단자(Rin)에 전기적으로 접속되어 있다. 또한, 하나의 회로(11)의 출력 단자(Aout)는, 전단의 하나의 회로(11)의 입력 단자(Ain)에 전기적으로 접속되어 있다.
구체적으로, k+1번째(k는 m-2 이하의 자연수)의 회로(11-k+1)의 출력 단자(Dout)는, k+2번째의 회로(11-k+2)의 입력 단자(Din)에 전기적으로 접속되어 있다. 또한, k+1번째의 회로(11-k+1)의 출력 단자(Rout)는, k+2번째의 회로(11-k+2)의 입력 단자(Rin)에 전기적으로 접속되어 있다. 또한, k+1번째의 회로(11-k+1)의 출력 단자(Aout)는, k번째의 회로(11-k)의 입력 단자(Ain)에 전기적으로 접속되어 있다.
또한, 하나의 회로(11)는 기억 회로(12)(MEM)와, 연산 회로(13)(OC)와, 컨트롤러(14)(CTRL)와, 스위치(15)를 갖는다. 도 2에, 회로(11)의 더 구체적인 구성을 일례로서 도시하였다.
도 2에 도시된 회로(11)에서, 기억 회로(12)는, 입력 단자(Din)로부터 입력된 아날로그의 신호(datain)를 유지하는 기능을 갖는다. 연산 회로(13)는, 기억 회로(12)에서 유지되어 있는 신호(datain)를 사용하여 연산 처리를 수행하여, 아날로그의 신호(dataout)를 생성하는 기능을 갖는다. 상기 연산 처리가 시작하는 타이밍은, 입력 단자(Rin)로부터 입력되는 신호(reqin)에 따라 결정된다. 신호(dataout)는 출력 단자(Dout)로부터 출력되고, 후단의 회로(11)의 입력 단자(Din)에 신호(datain)로서 입력된다.
컨트롤러(14)는, 입력 단자(Rin)로부터 입력되는 신호(reqin)에 따라, 하나의 회로(11)의 후단의 회로(11)가 갖는 연산 회로(13)에서, 연산 처리가 시작하는 타이밍을 결정하기 위한 신호(reqout)를 생성하는 기능을 갖는다. 신호(reqout)는 출력 단자(Rout)로부터 출력되어, 후단의 회로(11)의 입력 단자(Rin)에 신호(reqin)로서 입력된다. 또한, 컨트롤러(14)는, 입력 단자(Rin)로부터 입력되는 신호(reqin)에 따라, 하나의 회로(11)의 전단의 회로(11)가 갖는 스위치(15)의 도통 상태를 제어하기 위한 신호(ackout)를 생성하는 기능을 갖는다. 신호(ackout)는 출력 단자(Aout)로부터 출력되어, 전단의 회로(11)의 입력 단자(Ain)에 신호(ackin)로서 입력된다.
스위치(15)는, 입력 단자(Ain)로부터 입력되는 신호(ackin)에 따라, 연산 회로(13)로의 전력(Power) 공급을 제어하는 기능을 갖는다.
상기 구성에 의하여, 도 1에 도시된 아날로그 연산 회로(10)에서는, 회로(11-k)로부터 회로(11-k+1)에 신호(reqin)가 입력됨으로써, 회로(11-k+1)의 연산 회로(13)에서 연산 처리가 시작한다. 그리고, 회로(11-k)로부터 회로(11-k+1)에 신호(reqin)가 입력됨으로써, 회로(11-k+1)로부터 회로(11-k+2)에 신호(reqin)가 입력되기 때문에, 회로(11-k+2)의 연산 회로(13)에서도 연산 처리가 시작한다. 즉, 도 1에 도시된 아날로그 연산 회로(10)에서는 회로(11-1)로부터 회로(11-m)까지 순차적으로 연산 회로(13)에서의 연산 처리가 수행된다.
그리고, 도 1에 도시된 아날로그 연산 회로(10)에서는, 회로(11-k+1)에 신호(reqin)가 입력됨으로써, 연산 회로(13)에서 연산 처리가 시작함과 함께, 회로(11-k+1)로부터 회로(11-k)에 신호(ackout)가 입력된다. 회로(11-k)에서는, 신호(ackout)가 신호(ackin)로서 입력됨으로써, 스위치(15)의 도통 상태가 제어되어, 연산 회로(13)로의 전력 공급이 정지된다. 즉, 도 1에 도시된 아날로그 연산 회로(10)에서는, 연산 회로(13)에서의 연산 처리가 종료한 회로(11)로부터 순차적으로 연산 회로(13)로의 전력 공급을 정지할 수 있다.
본 발명의 일 형태에서는, 상기 구성에 의하여, 연산 처리가 수행되는 회로(11)에서 전력 공급을 수행하고, 그 이외의 회로(11)에서는 전력 공급을 정지할 수 있으므로, 아날로그 연산 회로(10)의 소비 전력을 낮게 억제할 수 있다.
<기억 회로의 구성예>
다음에 기억 회로(12)의 구성예에 대하여 설명한다. 도 3에 기억 회로(12)의 구성을 일례로서 도시하였다.
도 3에 도시된 기억 회로(12)는, 스위치로서 기능하는 트랜지스터(16)와 용량 소자(17)를 갖는다. 트랜지스터(16)의 도통 상태는, 트랜지스터(16)의 게이트(G)에 공급되는 신호(lat)의 전위에 따라 제어된다. 구체적으로, 트랜지스터(16)는 소스 및 드레인 중 한쪽이 입력 단자(IN)에 상당하고, 소스 및 드레인 중 다른 쪽은 출력 단자(OUT)에 상당한다. 그리고, 용량 소자(17)가 갖는 한 쌍의 전극 중 한쪽은 트랜지스터(16)의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되어 있고, 다른 쪽은 소정의 전위가 공급되는 배선에 전기적으로 접속되어 있다.
기억 회로(12)에서는, 신호(lat)의 전위에 따라 트랜지스터(16)가 온 상태가 되면, 입력 단자(IN)로부터 입력되는 신호(datain)가 트랜지스터(16)를 통하여 용량 소자(17)에 공급된다. 그리고, 용량 소자(17)에서, 신호(datain)의 전위에 따라 전하가 축적됨으로써 기억 회로(12)에 신호(datain)가 기록된다. 또한, 용량 소자(17)에서 축적되는 전하는, 신호(datain)의 전위에 따라 정해지기 때문에, 기억 회로(12)에서는 아날로그의 신호(datain)를 기억할 수 있다. 다음에, 신호(lat)의 전위에 따라 트랜지스터(16)가 오프 상태가 되면, 입력 단자(IN)와 용량 소자(17)는 비도통 상태가 된다. 따라서, 용량 소자(17)에 축적된 전하가 유지되기 때문에, 기억 회로(12)에 신호(datain)가 유지된다. 그리고, 기억 회로(12)에 유지된 신호(datain)는 출력 단자(OUT)로부터 출력된다.
또한, 트랜지스터(16)는, 용량 소자(17)에 축적되는 전하가 트랜지스터(16)를 통하여 누설되는 것을 방지하기 위하여, 오프 전류가 현저히 작은 것이 바람직하다. 실리콘보다 밴드 갭이 넓고, 진성 캐리어 밀도가 실리콘보다 낮은 반도체막에 채널 형성 영역이 형성되는 것을 특징으로 하는 트랜지스터는, 오프 전류를 현저히 작게 할 수 있으므로, 트랜지스터(16)로서 사용하는 데 적합하다. 이러한 반도체로서는, 예를 들어, 실리콘의 2배 이상의 큰 밴드 갭을 갖는 산화물 반도체, 질화 갈륨 등을 들 수 있다. 상기 반도체를 갖는 트랜지스터는, 실리콘이나 저마늄 등의 반도체로 형성된 통상의 트랜지스터에 비하여, 오프 전류를 매우 작게 할 수 있다.
<컨트롤러의 구성예>
다음에, 컨트롤러(14)의 구성예에 대하여 설명한다. 도 4의 (A)에 컨트롤러(14)의 구성을 일례로서 도시하였다.
도 4의 (A)에 도시된 컨트롤러(14)는 지연 회로(18a)~지연 회로(18c)를 갖는다. 지연 회로(18a)~지연 회로(18c)는, 입력된 신호의 지연 시간을 조정하는 기능을 갖는다. 구체적으로, 지연 회로(18a)의 입력 단자에는, 도 2에 도시된 회로(11)의 입력 단자(Rin)로부터 입력되는 신호(reqin)가 입력된다. 지연 회로(18a)의 출력 단자의 전위는 신호(lat)로서 기억 회로(12)에 공급된다. 또한, 지연 회로(18a)의 출력 단자는 지연 회로(18b)의 입력 단자 및 지연 회로(18c)의 입력 단자에 전기적으로 접속되어 있다. 지연 회로(18b)의 출력 단자의 전위는 신호(reqout)로서, 도 2에 도시된 회로(11)의 출력 단자(Rout)로부터 출력된다. 지연 회로(18c)의 출력 단자의 전위는 신호(ackout)로서, 도 2에 도시된 회로(11)의 출력 단자(Aout)로부터 출력된다.
도 4의 (B)에, 지연 회로(18a)~지연 회로(18c)로서 사용할 수 있는 지연 회로(18)의 구체적인 회로 구성의 일례를 도시하였다. 도 4의 (B)에 도시된 지연 회로(18)는 저항 소자(19)와 용량 소자(20)를 갖는다. 저항 소자(19)가 갖는 한 쌍의 단자는 한쪽이 입력 단자(IN)에 상당하고, 다른 쪽은 출력 단자(OUT)에 상당한다. 용량 소자(20)가 갖는 한 쌍의 전극 중, 한쪽은 저항 소자(19)가 갖는 한 쌍의 단자의 다른 쪽에 전기적으로 접속되어 있고, 다른 쪽은 소정의 전위가 공급되는 배선에 전기적으로 접속되어 있다.
도 4의 (B)에 도시된 지연 회로(18)에서는, 저항 소자(19)가 갖는 저항값과 용량 소자(20)가 갖는 용량값을 조정함으로써, 신호의 지연 시간을 조정할 수 있다.
도 4의 (C)에, 지연 회로(18)의 다른 구체적인 회로 구성의 일례를 도시하였다. 도 4의 (C)에 도시된 지연 회로(18)는 인버터(21-1)~인버터(21-2n)로 나타낸 2n개의 인버터(21)(n은 자연수)를 갖는다. 그리고, 인버터(21-1)의 입력 단자는 지연 회로(18)의 입력 단자(IN)에 상당하고, 인버터(21-2n)의 출력 단자는 지연 회로(18)의 출력 단자(OUT)에 상당한다. 또한, 인버터(21-2)~인버터(21-(2n-1))는 각각의 입력 단자가 전단의 인버터(21)의 출력 단자에 전기적으로 접속되고, 각각의 출력 단자가 후단의 인버터(21)의 입력 단자에 전기적으로 접속되도록 순차적으로 전기적으로 접속되어 있다.
도 4의 (C)에 도시된 지연 회로(18)에서는, 인버터(21)의 개수를 조정함으로써, 신호의 지연 시간을 조정할 수 있다. 또는, 도 4의 (C)에 도시된 지연 회로(18)에서는, 인버터(21)에 사용되는 트랜지스터의 채널 길이를 조정함으로써, 신호의 지연 시간을 조정할 수 있다.
<연산 회로와 스위치의 구성예 1>
다음에, 연산 회로(13)와 스위치(15)의 구성예에 대하여 설명한다. 도 5에, 연산 회로(13)와 스위치(15)의 구성을 일례로서 도시하였다.
도 5에 도시된 연산 회로(13)는 p채널형의 트랜지스터(22)~트랜지스터(24)와, n채널형의 트랜지스터(25)~트랜지스터(29)와, 용량 소자(30)를 갖는다. 또한, 도 5에서는, 스위치(15)로서 기능하는 트랜지스터(15t)가 연산 회로(13)에 전기적으로 접속되어 있다.
트랜지스터(22) 및 트랜지스터(23)는 커런트 미러 회로로서의 기능을 갖는다. 트랜지스터(25)~트랜지스터(27)는 차동 회로로서의 기능을 갖는다. 트랜지스터(24) 및 트랜지스터(28)는 증폭 회로로서의 기능을 갖는다. 용량 소자(30)는 위상 보상을 수행하는 기능을 갖는다. 그리고, 트랜지스터(22)~트랜지스터(28) 및 용량 소자(30)는 연산 증폭기로서의 기능을 가질 수 있다. 또한, 트랜지스터(27) 및 트랜지스터(28)는 각각 전류원으로서의 기능을 갖는다. 트랜지스터(29)는 상기 전류원으로의 신호(reqin) 공급을 제어하는 기능을 갖는다.
구체적으로, 트랜지스터(22)~트랜지스터(24)의 소스 및 드레인 중 한쪽은 하이 레벨의 전위(VDD)가 공급되는 배선(31)에 전기적으로 접속되어 있다. 트랜지스터(22)의 게이트는 트랜지스터(23)의 게이트에 전기적으로 접속되어 있다. 트랜지스터(22)의 소스 및 드레인 중 다른 쪽은 트랜지스터(22)의 게이트에 전기적으로 접속되어 있다. 트랜지스터(23)의 소스 및 드레인 중 다른 쪽은 트랜지스터(24)의 게이트 및 용량 소자(30)의 한쪽 전극에 전기적으로 접속되어 있다. 트랜지스터(24)의 소스 및 드레인 중 다른 쪽은 용량 소자(30)의 다른 쪽 전극에 전기적으로 접속되어 있고, 트랜지스터(24)의 소스 및 드레인 중 다른 쪽의 전위가 신호(dataout)로서 연산 회로(13)로부터 출력된다.
또한, 트랜지스터(27) 및 트랜지스터(28)의 소스 및 드레인 중 한쪽과, 트랜지스터(15t)의 소스 및 드레인 중 한쪽은, 로 레벨의 전위(VSS)가 공급되는 배선(32)에 전기적으로 접속되어 있다. 트랜지스터(29)는 게이트와 소스 및 드레인 중 한쪽이 전기적으로 접속되어 있고, 상기 게이트에 신호(reqin)가 공급된다. 트랜지스터(29)의 소스 및 드레인 중 다른 쪽 및 트랜지스터(15t)의 소스 및 드레인 중 다른 쪽은 트랜지스터(27) 및 트랜지스터(28)의 게이트에 전기적으로 접속되어 있다. 트랜지스터(15t)의 게이트에는 신호(ackin)가 공급된다.
트랜지스터(27)의 소스 및 드레인 중 다른 쪽은 트랜지스터(25) 및 트랜지스터(26)의 소스 및 드레인 중 한쪽에 전기적으로 접속되어 있다. 트랜지스터(25)의 소스 및 드레인 중 다른 쪽은 트랜지스터(22)의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되어 있다. 트랜지스터(26)의 소스 및 드레인 중 다른 쪽은 트랜지스터(23)의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되어 있다. 트랜지스터(25)의 게이트 및 트랜지스터(28)의 소스 및 드레인 중 다른 쪽은 트랜지스터(24)의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되어 있다. 트랜지스터(26)의 게이트에는 신호(datain)가 공급되어 있다.
도 5에 도시된 연산 회로(13)에서, 트랜지스터(26)의 게이트는 연산 증폭기의 비반전 입력 단자(+)에 상당한다. 또한, 트랜지스터(25)의 게이트는 연산 증폭기의 반전 입력 단자(-)에 상당한다. 그리고, 도 5에 도시된 연산 회로(13)에서는, 연산 증폭기의 반전 입력 단자(-)인 트랜지스터(25)의 게이트가, 연산 증폭기의 출력 단자에 상당하는 트랜지스터(24)의 소스 및 드레인 중 다른 쪽 및 트랜지스터(28)의 소스 및 드레인 중 다른 쪽에 전기적으로 접속된 구성을 갖는다. 따라서, 도 5에 도시된 연산 회로(13)는 단위 이득 버퍼로서 기능한다.
그리고, 도 5에 도시된 연산 회로(13)에서는, 트랜지스터(15t)의 도통 상태에 따라, 연산 회로(13)로의 전력 공급이 제어된다. 구체적으로, 트랜지스터(15t)가 오프 상태일 때, 트랜지스터(27) 및 트랜지스터(28)의 게이트 전압은 신호(reqin)의 전위와 전위(VSS)의 전위차에 의하여 정해지고, 상기 게이트 전압의 크기에 상응한 전력이 연산 회로(13)에 공급된다. 또한, 트랜지스터(15t)가 온 상태일 때 트랜지스터(27) 및 트랜지스터(28)는, 게이트와 소스 및 드레인 중 한쪽이 도통 상태가 되므로 오프 상태가 된다. 따라서, 연산 회로(13)로의 전력 공급은 정지된다.
<아날로그 연산 회로의 동작예 1>
다음에, 도 2에 도시된 회로(11)를 갖는 아날로그 연산 회로(10)의 구체적인 동작의 일례에 대하여 도 6에 나타낸 타이밍 차트를 사용하여 설명한다. 다만, 도 6에서는, 도 3에 도시된 기억 회로(12)와, 도 4의 (A)에 도시된 컨트롤러(14)와, 도 5에 도시된 연산 회로(13) 및 트랜지스터(15t)를 아날로그 연산 회로(10)에 적용한 경우의 타이밍 차트를 예시하였다.
또한, 도 6에 도시된 타이밍 차트에서, 신호(datain)가 사선으로 나타내어진 기간은, 신호(datain)가 아날로그 값을 갖는 것으로 한다. 또한, 도 6에 나타낸 타이밍 차트에서, 신호(dataout)가 사선으로 나타내어진 기간은, 신호(dataout)가 아날로그 값을 갖는 것으로 한다.
도 6에 도시된 바와 같이, 시각(t1)~시각(t2)의 기간(Δt)에서, 신호(reqin)의 전위가 하이 레벨이 되고, 그 이외의 기간에서는 신호(reqin)의 전위가 로 레벨인 것으로 한다. 그리고, 컨트롤러(14)에서는, 신호(reqin)에 따라 신호(lat), 신호(reqout), 신호(ackout)가 생성된다.
구체적으로 도 6에는, 도 4의 (A)에 도시된 컨트롤러(14)에 있어서, 지연 회로(18a)에서의 신호의 지연 시간이 T1, 지연 회로(18b)에서의 신호의 지연 시간이 T2, 지연 회로(18c)에서의 신호의 지연 시간이 T3인 경우의 타이밍 차트를 예시하였다. 따라서, 컨트롤러(14)에서 생성되는 신호(lat)는, 시각(t1)으로부터 지연 시간(T1)이 지난 시각(t3)으로부터, 시각(t4)까지의 기간(Δt)에서 전위가 하이 레벨이 되고, 그 이외의 기간에서는 전위가 로 레벨이 된다.
또한, 컨트롤러(14)에서 생성되는 신호(reqout)는, 시각(t3)으로부터 지연 시간(T2)이 지난 시각(t5)으로부터, 시각(t6)까지의 기간(Δt)에서 전위가 하이 레벨이 되고, 그 이외의 기간에서는 전위가 로 레벨이 된다. 또한, 컨트롤러(14)에서 생성되는 신호(ackout)는, 시각(t3)으로부터 지연 시간(T3)이 지난 시각(t5)으로부터, 시각(t6)까지의 기간(Δt)에서 전위가 하이 레벨이 되고, 그 이외의 기간에서는 전위가 로 레벨이 된다.
또한 도 6에는, 지연 시간(T2)과 지연 시간(T3)이 같은 경우의 타이밍 차트를 예시하였다. 지연 시간(T2)과 지연 시간(T3)을 상이한 길이로 설정할 수도 있다.
그리고, 신호(lat)의 전위가 하이 레벨인 시각(t3)~시각(t4)의 기간에서는, 신호(datain)가 기억 회로(12)에 기록된다. 그리고, 기록된 신호(datain)는 연산 회로(13)에 공급된다.
또한, 도 6에는 도시되지 않았지만, 시각(t1)~시각(t6)에서는 신호(ackin)의 전위는 로 레벨이다. 따라서, 트랜지스터(15t)는 오프 상태이다. 그리고, 시각(t1)~시각(t2)의 기간(Δt)에서, 신호(reqin)의 전위가 하이 레벨이 되면, 연산 회로(13)에서 트랜지스터(29)가 온 상태가 된다. 따라서, 트랜지스터(29)를 통하여 트랜지스터(27) 및 트랜지스터(28)의 게이트에 신호(reqin)가 공급되어 연산 회로(13)로의 전력 공급이 수행된다. 연산 회로(13)에서는, 신호(datain)를 사용하여 연산 처리를 수행함으로써 신호(dataout)를 생성한다.
또한, 컨트롤러(14)에서 생성되는 신호(reqout)의 전위는 후단의 회로(11)에 신호(reqin)로서 공급되기 때문에, 신호(reqout)의 전위가 하이 레벨이 되면 후단의 회로(11)에서도 연산 회로(13)로의 전력 공급이 시작되고, 연산 회로(13)에서의 연산 처리가 수행된다. 또한, 컨트롤러(14)에서 생성되는 신호(ackout)의 전위는 전단의 회로(11)에 신호(ackin)로서 공급되기 때문에, 신호(ackout)의 전위가 하이 레벨이 되면 전단 회로(11)에서 연산 회로(13)로의 전력 공급이 정지된다.
또한, 지연 시간(T1)은, 신호(reqin)의 전위가 하이 레벨로 변화하는 시각(t1)으로부터, 연산 회로(13)에서 연산 처리가 가능한 상태로 되는 데 필요한 시간을 확보할 수 있는 길이로 설정하는 것이 바람직하다. 지연 시간(T2)은, 기억 회로(12)에서 신호(datain)가 유지될 수 있는 시간을 확보할 수 있는 길이로 설정하는 것이 바람직하다. 지연 시간(T3)은, 연산 회로(13)에서 신호(datain)를 사용하여 연산 처리를 완료시키고, 신호(dataout)의 전위가 안정적으로 되는 데 필요한 시간을 확보할 수 있는 길이로 설정하는 것이 바람직하다.
기간(Δt)은, 연산 회로(13)에서 전류원으로서 기능하는 트랜지스터(27) 및 트랜지스터(28)의 게이트의 전위를 하이 레벨로 설정하는 데 필요한 시간, 기억 회로(12)로의 신호(datain)의 기록에 필요한 시간, 및 전류원으로서 기능하는 트랜지스터(27) 및 트랜지스터(28)의 게이트의 전위를 로 레벨로 설정하는 데 필요한 시간을 모두 확보할 수 있는 길이로 설정하는 것이 바람직하다.
<회로(11)의 구성예>
다음에, 도 2에 도시된 회로(11)와는 상이한 구성을 갖는 회로(11)의 구성예에 대하여 설명한다.
도 7에 도시된 회로(11)는, 아날로그의 신호(datain[A]) 및 신호(datain[B])를 사용하여 연산 처리를 수행하는 연산 회로(13)를 갖는다. 구체적으로, 도 7에 도시된 회로(11)는, 기억 회로(12a)(MEM) 및 기억 회로(12b)(MEM)와, 연산 회로(13)(OC)와, 컨트롤러(14)(CTRL)와, 스위치(15)와, 지연 회로(33)와, 지연 회로(34)를 갖는다.
기억 회로(12a)는, 입력 단자(Din[A])로부터 입력된 신호(datain[A])를 신호(lat[A])에 따라 유지하는 기능을 갖는다. 기억 회로(12b)는, 입력 단자(Din[B])로부터 입력된 신호(datain[B])를 신호(lat[B])에 따라 유지하는 기능을 갖는다. 연산 회로(13)는, 기억 회로(12a)에 유지된 신호(datain[A])와 기억 회로(12b)에 유지된 신호(datain[B])를 사용하여 연산 처리를 수행하여, 아날로그의 신호(dataout)를 생성하는 기능을 갖는다. 상기 연산 처리가 시작하는 타이밍은, 입력 단자(Rin[A])로부터 입력되는 신호(reqin[A])와, 입력 단자(Rin[B])로부터 입력되는 신호(reqin[B])에 따라 결정된다. 신호(dataout)는 출력 단자(Dout)로부터 출력되고, 후단의 회로(11)의 입력 단자(Din)에 신호(datain)로서 입력된다.
기억 회로(12a) 및 기억 회로(12b)의 구체적인 구성으로서, 도 3에 도시된 기억 회로(12)의 구성예를 각각 적용할 수 있다.
컨트롤러(14)는, 입력 단자(Rin[A])로부터 입력되는 신호(reqin[A])와, 입력 단자(Rin[B])로부터 입력되는 신호(reqin[B])에 따라, 신호(reqout-pre)를 생성하는 기능을 갖는다. 지연 회로(33)는, 신호(reqout-pre)를 지연시킴으로써 하나의 회로(11)의 후단의 회로(11)가 갖는 연산 회로(13)에서 연산 처리가 시작하는 타이밍을 결정하기 위한 신호(reqout)를 생성하는 기능을 갖는다. 신호(reqout)는, 출력 단자(Rout)로부터 출력되어, 후단의 회로(11)의 입력 단자(Rin)에 신호(reqin)로서 입력된다. 또한, 컨트롤러(14)는, 입력 단자(Rin[A])로부터 입력되는 신호(reqin[A])와, 입력 단자(Rin[B])로부터 입력되는 신호(reqin[B])에 따라, 하나의 회로(11)의 전단의 회로(11[A])가 갖는 스위치(15)의 도통 상태를 제어하기 위한 신호(ackout[A])와, 하나의 회로(11)의 전단의 회로(11[B])가 갖는 스위치(15)의 도통 상태를 제어하기 위한 신호(ackout[B])를 생성하는 기능을 갖는다. 신호(ackout[A])는, 출력 단자(Aout[A])로부터 출력되어, 전단의 회로(11[A])의 입력 단자(Ain)에 신호(ackin)로서 입력된다. 신호(ackout[B])는, 출력 단자(Aout[B])로부터 출력되어, 전단의 회로(11[B])의 입력 단자(Ain)에 신호(ackin)로서 입력된다.
또한 컨트롤러(14)는, 신호(lat[A]) 및 신호(lat[B])를, 신호(reqin[A]) 및 신호(reqin[B]) 각각에 따라 생성하는 기능을 갖는다. 신호(lat[A])는 기억 회로(12a)에 공급되고, 신호(lat[B])는 기억 회로(12b)에 공급된다.
지연 회로(34)는, 입력 단자(Ain)로부터 입력되는 신호(ackin)를 지연시킴으로써 신호(ackin-pos)를 생성하는 기능을 갖는다. 신호(ackin)는, 출력 단자(Rout)의 전위를 초기화하는 타이밍을 결정하는 기능을 갖는다. 또한, 신호(ackin-pos)는 스위치(15)의 도통 상태를 제어하는 기능을 갖는다. 스위치(15)는 신호(ackin-pos)에 따라, 연산 회로(13)로의 전력(Power) 공급을 제어하는 기능을 갖는다.
상기 구성에 의하여, 도 7에 도시된 회로(11)로부터 상기 회로(11)의 후단의 회로(11)에 신호(reqin)가 입력됨으로써, 후단의 회로(11)의 연산 회로(13)에서 연산 처리가 시작한다. 따라서, 도 7에 도시된 회로(11)를 사용한 아날로그 연산 회로에서는, 도 1에 도시된 아날로그 연산 회로(10)와 마찬가지로, 복수의 회로(11)에서 순차적으로 연산 회로(13)에서의 연산 처리가 수행된다.
또한, 도 7에 도시된 회로(11)에 신호(reqin[A]) 및 신호(reqin[B])가 입력됨으로써, 연산 회로(13)에서 연산 처리가 시작함과 함께, 도 7에 도시된 회로(11)로부터, 도 7에 도시된 회로(11)의 전단의 회로(11[A]) 및 회로(11[B])에 신호(ackout[A]) 및 신호(ackout[B])가 각각 입력된다. 전단의 회로(11[A]) 및 회로(11[B])에서는, 신호(ackout[A]) 및 신호(ackout[B])가 각각 입력됨으로써, 스위치(15)의 도통 상태가 제어되어 연산 회로(13)로의 전력 공급이 정지된다. 즉, 도 1에 도시된 아날로그 연산 회로(10)와 마찬가지로, 도 7에 도시된 회로(11)를 사용한 아날로그 연산 회로에서는, 연산 회로(13)에서의 연산 처리가 종료한 회로(11)로부터 순차적으로 연산 회로(13)로의 전력 공급을 정지할 수 있다.
본 발명의 일 형태에서는, 상기 구성에 의하여, 연산 처리가 수행되는 회로(11)에서만 전력 공급을 수행하고, 그 이외의 회로(11)에서는 전력 공급을 정지할 수 있으므로, 아날로그 연산 회로의 소비 전력을 낮게 억제할 수 있다.
<컨트롤러 및 지연 회로의 구성예>
다음에, 도 7에 도시된 회로(11)에 사용되는 컨트롤러(14) 및 지연 회로(33)의 구성예에 대하여 설명한다. 도 8에, 컨트롤러(14) 및 지연 회로(33)의 구성을 일례로서 도시하였다.
도 8에 도시된 컨트롤러(14)는, 신호(reqin[A])로부터 신호(lat[A])와 신호(ackout[A])를 생성하는 기능을 갖는 회로(35a), 및 신호(reqin[B])로부터 신호(lat[B])와 신호(ackout[B])를 생성하는 기능을 갖는 회로(35b)를 갖는다. 또한, 컨트롤러(14)는 트랜지스터(37)와, 인버터(36)와, 인버터(89)를 갖는다.
또한, 도 8에 도시된 컨트롤러(14)는 신호(reqin[A]) 및 신호(reqin[B])를 사용하여 신호(reqout-pre)를 생성하는 기능을 갖는다. 지연 회로(33)에서 신호(reqout-pre)가 지연됨으로써 신호(reqout)가 생성된다.
구체적으로, 도 8에는, 회로(35a) 및 회로(35b)가 지연 회로(38), 지연 회로(39), AND 회로(40), n채널형의 트랜지스터(41)~트랜지스터(43)를 각각 갖는 경우를 예시하였다.
회로(35a)에서는, 신호(reqin[A])가 지연 회로(38)의 입력 단자 및 AND 회로(40)의 제 1 입력 단자에 공급된다. 또한, 지연 회로(38)의 출력 단자는 AND 회로(40)의 제 2 입력 단자 및 지연 회로(39)의 입력 단자에 전기적으로 접속되어 있다. AND 회로(40)의 출력 단자의 전위는 신호(lat[A])로서 출력된다. 지연 회로(39)의 출력 단자의 전위는 신호(ackout[A])로서 출력된다. 또한, 지연 회로(39)의 출력 단자는 트랜지스터(41)의 게이트 및 트랜지스터(41)의 소스 및 드레인 중 한쪽에 전기적으로 접속되어 있다. 트랜지스터(41)의 소스 및 드레인 중 다른 쪽은 트랜지스터(42)의 게이트에 전기적으로 접속되어 있다. 트랜지스터(43)는 소스 및 드레인 중 한쪽이 로 레벨의 전위가 공급되는 배선(84)에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 트랜지스터(42)의 게이트에 전기적으로 접속되어 있다.
회로(35b)에서는, 신호(reqin[B])가 지연 회로(38)의 입력 단자 및 AND 회로(40)의 제 1 입력 단자에 공급된다. 또한, 지연 회로(38)의 출력 단자는 AND 회로(40)의 제 2 입력 단자 및 지연 회로(39)의 입력 단자에 전기적으로 접속되어 있다. AND 회로(40)의 출력 단자의 전위는 신호(lat[B])로서 출력된다. 지연 회로(39)의 출력 단자의 전위는 신호(ackout[B])로서 출력된다. 또한, 지연 회로(39)의 출력 단자는 트랜지스터(41)의 게이트 및 트랜지스터(41)의 소스 및 드레인 중 한쪽에 전기적으로 접속되어 있다. 트랜지스터(41)의 소스 및 드레인 중 다른 쪽은 트랜지스터(42)의 게이트에 전기적으로 접속되어 있다. 트랜지스터(43)는 소스 및 드레인 중 한쪽이 로 레벨의 전위가 공급되는 배선(84)에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 트랜지스터(42)의 게이트에 전기적으로 접속되어 있다.
그리고, 회로(35a)가 갖는 트랜지스터(42) 및 회로(35b)가 갖는 트랜지스터(42)는 직렬로 전기적으로 접속되어 있다. 구체적으로, 회로(35b)가 갖는 트랜지스터(42)는 소스 및 드레인 중 한쪽이 로 레벨의 전위가 공급되는 배선(82)에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 회로(35a)의 트랜지스터(42)의 소스 및 드레인 중 한쪽에 전기적으로 접속되어 있다. 회로(35a)의 트랜지스터(42)의 소스 및 드레인 중 다른 쪽은 인버터(36)의 입력 단자에 전기적으로 접속되어 있다.
또한, 회로(35a)가 갖는 트랜지스터(43)의 게이트 및 회로(35b)가 갖는 트랜지스터(43)의 게이트는 인버터(89)의 입력 단자에 전기적으로 접속되어 있다. 또한, 인버터(89)의 출력 단자는 트랜지스터(37)의 게이트에 전기적으로 접속되어 있다. 또한, 인버터(89)의 입력 단자에는 신호(ackin)가 공급된다. 또한, 트랜지스터(37)는 소스 및 드레인 중 한쪽이 하이 레벨의 전위가 공급되는 배선(83)에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 인버터(36)의 입력 단자에 전기적으로 접속되어 있다.
인버터(36)의 출력 단자의 전위는 신호(reqout-pre)로서 컨트롤러(14)로부터 출력된다. 그리고, 인버터(36)의 출력 단자는 지연 회로(33)의 입력 단자에 전기적으로 접속되어 있고, 신호(reqout-pre)는 지연 회로(33)의 입력 단자에 공급된다. 지연 회로(33)의 출력 단자의 전위는 신호(reqout)로서 출력된다.
<연산 회로 및 스위치의 구성예 2>
다음에, 도 7에 도시된 회로(11)에 사용되는 연산 회로(13) 및 스위치(15)의 구성예에 대하여 설명한다. 도 9에, 연산 회로(13) 및 스위치(15)의 구성을 일례로서 도시하였다.
도 9에 도시된 연산 회로(13)는 도 5에 도시된 연산 회로(13)와 마찬가지로, p채널형의 트랜지스터(22)~트랜지스터(24)와, n채널형의 트랜지스터(25)~트랜지스터(28)와, 용량 소자(30)를 갖는다. 또한 도 9에서는, 도 5에 도시된 연산 회로(13)와 마찬가지로, 스위치(15)로서 기능하는 트랜지스터(15t)가 연산 회로(13)에 전기적으로 접속되어 있다. 그리고, 도 9에 도시된 연산 회로(13)는 n채널형의 트랜지스터(29a) 및 트랜지스터(29b)를 갖는 점에서, 도 5에 도시된 연산 회로(13)와 구성이 상이하다.
그리고, 도 9에 도시된 연산 회로(13)에서는 도 5에 도시된 연산 회로(13)와 마찬가지로, 트랜지스터(22) 및 트랜지스터(23)가 커런트 미러 회로로서의 기능을 갖는다. 또한, 도 9에 도시된 연산 회로(13)에서는 도 5에 도시된 연산 회로(13)와 마찬가지로, 트랜지스터(25)~트랜지스터(27)가 차동 회로로서의 기능을 갖는다. 또한, 도 9에 도시된 연산 회로(13)에서는 도 5에 도시된 연산 회로(13)와 마찬가지로, 트랜지스터(24) 및 트랜지스터(28)가 증폭 회로로서의 기능을 갖는다. 또한, 도 9에 도시된 연산 회로(13)에서는 도 5에 도시된 연산 회로(13)와 마찬가지로, 용량 소자(30)가 위상 보상을 수행하는 기능을 갖는다. 그리고, 도 9에 도시된 연산 회로(13)에서는 도 5에 도시된 연산 회로(13)와 마찬가지로, 트랜지스터(22)~트랜지스터(28)와 용량 소자(30)로 연산 증폭기로서의 기능을 가질 수 있다. 또한, 도 9에 도시된 연산 회로(13)에서는 도 5에 도시된 연산 회로(13)와 마찬가지로, 트랜지스터(27) 및 트랜지스터(28)는 각각 전류원으로서의 기능을 갖는다.
그리고, 트랜지스터(29a)는 상기 전류원으로의 신호(reqin[A]) 공급을 제어하는 기능을 갖는다. 또한, 트랜지스터(29b)는 상기 전류원으로의 신호(reqin[B]) 공급을 제어하는 기능을 갖는다.
구체적으로, 각 트랜지스터와 용량 소자의 접속 관계는 도 5에 도시된 연산 회로(13)와 대략 같다. 각 트랜지스터와 용량 소자의 접속 관계에서, 도 9에 도시된 연산 회로(13)가, 도 5에 도시된 연산 회로(13)와 상이한 점에 대하여 이하에서 설명한다.
도 9에 도시된 연산 회로(13)에서, 트랜지스터(29a)는 게이트와 소스 및 드레인 중 한쪽이 전기적으로 접속되어 있고, 상기 게이트에 신호(reqin[A])가 공급된다. 또한, 트랜지스터(29b)는 게이트와 소스 및 드레인 중 한쪽이 전기적으로 접속되어 있고, 상기 게이트에 신호(reqin[B])가 공급된다. 트랜지스터(29a)의 소스 및 드레인 중 다른 쪽과 트랜지스터(29b)의 소스 및 드레인 중 다른 쪽은 트랜지스터(27) 및 트랜지스터(28)의 게이트에 전기적으로 접속되어 있다.
그리고, 트랜지스터(26)의 게이트가 연산 증폭기의 비반전 입력 단자(+)에 상당하고, 상기 게이트에는 신호(datain[A])가 공급된다. 또한, 트랜지스터(25)의 게이트가 연산 증폭기의 반전 입력 단자(-)에 상당하고, 상기 게이트에는 신호(datain[B])가 공급된다.
그리고, 도 9에 도시된 연산 회로(13)에서는 트랜지스터(15t)의 도통 상태에 따라, 연산 회로(13)로의 전력 공급이 제어된다. 구체적으로, 트랜지스터(15t)가 오프 상태일 때, 트랜지스터(27) 및 트랜지스터(28)의 게이트 전압은 신호(reqin[A]) 또는 신호(reqin[B])의 전위와 전위(VSS)의 전위차에 의하여 정해지고, 상기 게이트 전압의 크기에 상응한 전력이 연산 회로(13)에 공급된다. 또한, 트랜지스터(15t)가 온 상태일 때, 트랜지스터(27) 및 트랜지스터(28)는, 게이트와 소스 및 드레인 중 한쪽이 도통 상태가 되므로 오프 상태가 된다. 따라서, 연산 회로(13)로의 전력 공급은 정지된다.
<아날로그 연산 회로의 동작예 2>
다음에, 도 7에 도시된 회로(11)를 갖는 아날로그 연산 회로의 구체적인 동작의 일례에 대하여 도 10에 도시된 타이밍 차트를 사용하여 설명한다. 다만, 도 10에는, 도 3에 도시된 기억 회로(12)를 기억 회로(12a) 및 기억 회로(12b)로서 각각 사용하고, 도 8에 도시된 컨트롤러(14) 및 도 9에 도시된 연산 회로(13) 및 트랜지스터(15t)를, 도 7에 도시된 회로(11)에 적용한 경우의 타이밍 차트를 예시하였다.
또한 도 10에는, 도 8에 도시된 컨트롤러(14)에서, 지연 회로(38)에서의 신호의 지연 시간이 T1, 지연 회로(39)에서의 신호의 지연 시간이 T2, 지연 회로(33)에서의 신호의 지연 시간이 T4이며, 도 7에 도시된 지연 회로(34)에서의 신호의 지연 시간이 T3인 경우의 타이밍 차트를 예시하였다. 또한 도 10에는, 트랜지스터(37)가 p채널형인 경우의 타이밍 차트를 예시하였다.
또한 도 10에 도시된 타이밍 차트에서, 신호(datain[A])가 사선으로 나타내어진 기간은 신호(datain[A])가 아날로그 값을 갖는 것으로 한다. 또한 도 10에 도시된 타이밍 차트에서, 신호(datain[B])가 사선으로 나타내어진 기간은 신호(datain[B])가 아날로그 값을 갖는 것으로 한다. 또한 도 10에 도시된 타이밍 차트에서, 신호(dataout)가 사선으로 나타내어진 기간은 신호(dataout)가 아날로그 값을 갖는 것으로 한다.
도 10에 도시된 바와 같이, 시각(t1)에서 신호(reqin[A])의 전위가 로 레벨로부터 하이 레벨이 되면, 신호(lat[A])는 시각(t1)으로부터 지연 시간(T1)이 지난 시각(t2)에서 전위가 로 레벨로부터 하이 레벨로 변화한다. 또한 신호(ackout[A])는, 시각(t1)으로부터 지연 시간(T1) 및 지연 시간(T2)이 지난 시각(t3)에서 전위가 로 레벨로부터 하이 레벨로 변화한다. 그리고, 신호(ackout[A])의 전위가 하이 레벨로 변화하면, 도 7에 도시된 회로(11)의 전단의 회로(11[A])에 의하여 생성되는 신호(reqout)가 로 레벨로 변화하므로, 도 7에 도시된 회로(11)에 입력되는 신호(reqin[A])의 전위는 시각(t3)에서 하이 레벨로부터 로 레벨로 변화한다. 따라서, 시각(t3)에서 신호(lat[A])는 전위가 하이 레벨로부터 로 레벨로 변화한다.
기억 회로(12a)에서는, 신호(lat[A])의 전위가 하이 레벨인 시각(t2)~시각(t3)의 기간에서 신호(datain[A])가 기록된다. 그리고, 기록된 신호(datain[A])는 연산 회로(13)에 공급된다.
또한, 신호(ackout[A])의 전위가 로 레벨로부터 하이 레벨로 변화하는 시각(t3)으로부터 지연 시간(T3)이 지난 시각(t4)에서, 도 7에 도시된 회로(11)의 전단의 회로(11[A])로부터, 도 7에 도시된 회로(11)로의 신호(datain[A])의 공급이 정지된다. 그리고, 신호(ackout[A])의 전위는 시각(t3)으로부터 지연 시간(T1) 및 지연 시간(T2)이 지난 시각(t6)에서 전위가 하이 레벨로부터 로 레벨로 변화한다.
또한 도 10에는 시각(t4) 이후에, 신호(reqin[B])의 전위가 로 레벨로부터 하이 레벨이 되는 경우의 타이밍 차트를 예시하였다. 다만, 본 발명의 일 형태에서는, 신호(reqin[B])의 전위가 로 레벨로부터 하이 레벨이 되는 타이밍은 시각(t4) 이후가 아니라도 되고, 예를 들어 시각(t4) 이전이어도 좋다.
도 10에는, 시각(t4)에서 신호(reqin[B])의 전위가 로 레벨로부터 하이 레벨이 되는 경우의 타이밍 차트를 예시하였다. 시각(t4)에서, 신호(reqin[B])의 전위가 로 레벨로부터 하이 레벨이 되면, 신호(lat[B])는, 시각(t4)으로부터 지연 시간(T1)이 지난 시각(t5)에서 전위가 로 레벨로부터 하이 레벨로 변화한다. 또한, 신호(ackout[B])는, 시각(t4)으로부터 지연 시간(T1) 및 지연 시간(T2)이 지난 시각(t7)에서 전위가 로 레벨로부터 하이 레벨로 변화한다. 그리고, 신호(ackout[B])의 전위가 하이 레벨로 변화하면, 도 7에 도시된 회로(11)의 전단의 회로(11[B])에 의하여 생성되는 신호(reqout)가 로 레벨로 변화하므로, 도 7에 도시된 회로(11)에 입력되는 신호(reqin[B])의 전위는 시각(t7)에서 하이 레벨로부터 로 레벨로 변화한다. 따라서, 시각(t7)에서 신호(lat[B])는 전위가 하이 레벨로부터 로 레벨로 변화한다.
기억 회로(12b)에서는, 신호(lat[B])의 전위가 하이 레벨인 시각(t5)~시각(t7)의 기간에서 신호(datain[B])가 기록된다. 그리고, 기록된 신호(datain[B])는 연산 회로(13)에 공급된다.
또한, 신호(ackout[B])의 전위가 로 레벨로부터 하이 레벨로 변화하는 시각(t7)으로부터 지연 시간(T3)이 지난 시각(t8)에서, 도 7에 도시된 회로(11)의 전단의 회로(11[B])로부터 도 7에 도시된 회로(11)로의 신호(datain[B]) 공급이 정지된다. 그리고, 신호(ackout[B])의 전위는 시각(t7)으로부터 지연 시간(T1) 및 지연 시간(T2)이 지난 시각(t10)에서 전위가 하이 레벨로부터 로 레벨로 변화한다.
그리고, 도 8에 도시된 회로(35a)에서는, 신호(ackout[A])의 전위가 하이 레벨이 되었을 때, 신호(ackout[A])가 트랜지스터(41)를 통하여 트랜지스터(42)의 게이트에 공급되기 때문에, 트랜지스터(42)는 온 상태가 된다. 트랜지스터(42)의 게이트의 전위는 신호(ackout[A])의 전위가 로 레벨로 변화한 후에도, 트랜지스터(41)가 오프 상태가 됨으로써 유지되기 때문에, 트랜지스터(42)는 온 상태를 유지한다. 또한, 도 8에 도시된 회로(35b)에서는, 신호(ackout[B])의 전위가 하이 레벨이 되었을 때, 신호(ackout[B])가 트랜지스터(41)를 통하여 트랜지스터(42)의 게이트에 공급되기 때문에 트랜지스터(42)는 온 상태가 된다. 트랜지스터(42)의 게이트의 전위는 신호(ackout[B])의 전위가 로 레벨로 변화한 후에도, 트랜지스터(41)가 오프 상태가 됨으로써 유지되기 때문에, 트랜지스터(42)는 온 상태를 유지한다.
도 10에 도시된 타이밍 차트의 경우, 신호(ackout[B])의 전위가 하이 레벨로 변화한 시각(t7)에서, 회로(35a)의 트랜지스터(42)와 회로(35b)의 트랜지스터(42)가 함께 온 상태가 된다. 따라서, 배선(82)의 로 레벨의 전위가 인버터(36)의 입력 단자에 공급됨으로써, 인버터(36)의 출력 단자의 전위가 로 레벨로부터 하이 레벨로 변화한다. 인버터(36)의 출력 단자의 전위는 신호(reqout-pre)로서 지연 회로(33)에 입력된다. 지연 회로(33)에서는, 신호(reqout-pre)가 지연 시간(T4)만큼 지연됨으로써, 신호(reqout)가 생성된다. 따라서, 신호(reqout)는 신호(ackout[B])의 전위가 로 레벨로부터 하이 레벨로 변화하는 시각(t7)으로부터 지연 시간(T4)이 지난 시각(t9)에서, 전위가 로 레벨로부터 하이 레벨로 변화한다.
신호(reqout)의 전위가 로 레벨로부터 하이 레벨로 변화하면, 도 7에 도시된 회로(11)의 후단의 회로(11)에서, 컨트롤러(14)가 생성하는 신호(ackout)의 전위가, 지연 시간(T1) 및 지연 시간(T2)이 지난 후에 로 레벨로부터 하이 레벨로 변화한다. 그리고, 후단의 회로(11)에서 생성되는 상기 신호(ackout)는 신호(ackin)로서 도 7에 도시된 회로(11)에 공급된다. 따라서, 신호(ackin)의 전위는 시각(t9)으로부터 지연 시간(T1) 및 지연 시간(T2)이 지난 시각(t11)에서 로 레벨로부터 하이 레벨로 변화한다.
신호(ackin)가 로 레벨로부터 하이 레벨로 변화하면, 트랜지스터(37)의 도통 상태는 오프 상태로부터 온 상태로 변화한다. 또한, 회로(35a) 및 회로(35b)가 각각 갖는 트랜지스터(43)는 모두 온 상태가 된다. 따라서, 배선(84)의 로 레벨의 전위가 회로(35a) 및 회로(35b)가 각각 갖는 트랜지스터(42)의 게이트에 공급되어 상기 트랜지스터(42)가 모두 오프 상태가 된다.
또한, 신호(ackin)의 전위가 시각(t11)에서 로 레벨로부터 하이 레벨로 변화하면, 시각(t11)으로부터 지연 시간(T3)이 지난 시각(t12)에서, 신호(ackin-pos)의 전위가 로 레벨로부터 하이 레벨로 변화한다. 상기 동작에 의하여, 시각(t12)에서 트랜지스터(15t)가 온 상태가 되어, 연산 회로(13)로의 전력 공급이 정지된다. 연산 회로(13)에서는, 신호(datain[A]) 및 신호(datain[B])를 사용하여 연산 처리를 수행함으로써 신호(dataout)를 생성한다.
그리고, 신호(ackin)의 전위가 시각(t13)에서 하이 레벨로부터 로 레벨로 변화하면, 시각(t13)으로부터 지연 시간(T3)이 지난 시각(t14)에서, 신호(ackin-pos)의 전위가 하이 레벨로부터 로 레벨로 변화한다. 상기 동작에 의하여, 시각(t14)에서 트랜지스터(15t)가 오프 상태가 되어 연산 회로(13)로의 전력 공급이 시작된다.
또한 지연 시간(T1)은, 신호(ackin-pos)의 전위가 로 레벨로부터 하이 레벨로 변화하는 시각(t12)으로부터, 연산 회로(13)에서 연산 처리가 가능한 상태가 되는 데 필요한 시간을 확보할 수 있는 길이로 설정하는 것이 바람직하다. 지연 시간(T2)은, 기억 회로(12a)로의 신호(datain[A])의 기록에 필요한 시간, 및 기억 회로(12b)로의 신호(datain[B])의 기록에 필요한 시간을 모두 확보할 수 있는 길이로 설정하는 것이 바람직하다. 지연 시간(T3)은, 기억 회로(12a)에서 신호(datain[A])가 유지될 수 있는 시간, 및 기억 회로(12b)에서 신호(datain[B])가 유지될 수 있는 시간을 모두 확보할 수 있는 길이로 설정하는 것이 바람직하다. 지연 시간(T4)은, 연산 회로(13)에서 신호(datain[A]) 및 신호(datain[B])를 사용하여 연산 처리를 완료시키고, 신호(dataout)의 전위가 안정적으로 되는 데 필요한 시간을 확보할 수 있는 길이로 설정하는 것이 바람직하다.
<연산 회로 및 스위치의 구성예 3>
다음에, 도 5 및 도 9에 도시된 연산 회로(13) 및 스위치(15)의 구성과는 상이한 연산 회로(13) 및 스위치(15)의 구성예에 대하여 설명한다. 도 11에, 연산 회로(13) 및 스위치(15)의 구성을 일례로서 도시하였다.
도 11에 도시된 연산 회로(13)는 도 5에 도시된 연산 회로(13)와 마찬가지로, p채널형의 트랜지스터(22)~트랜지스터(24)와, n채널형의 트랜지스터(25)~트랜지스터(29)와, 용량 소자(30)를 갖는다. 또한, 도 11에서는 도 5에 도시된 연산 회로(13)와 마찬가지로, 스위치(15)로서 기능하는 트랜지스터(15t)가 연산 회로(13)에 전기적으로 접속되어 있다.
구체적으로, 도 11에 도시된 연산 회로(13)에서는, 각 트랜지스터와 용량 소자의 접속 관계는 도 5에 도시된 연산 회로(13)와 대략 같다. 각 트랜지스터와 용량 소자의 접속 관계에서, 도 11에 도시된 연산 회로(13)가 도 5에 도시된 연산 회로(13)와 상이한 점에 대하여 이하에서 설명한다.
도 11에 도시된 연산 회로(13)에서는, 트랜지스터(26)의 게이트가 연산 증폭기의 비반전 입력 단자(+)에 상당하고, 기준 전위가 공급되는 배선에 전기적으로 접속되어 있다. 또한, 트랜지스터(25)의 게이트가 연산 증폭기의 반전 입력 단자(-)에 상당하고, 신호(datain)가 공급된다.
<아날로그 프로세서의 구성예>
다음에, 본 발명의 일 형태에 따른 아날로그 연산 회로(10)를 사용한 반도체 장치의 일례로서, 아날로그 프로세서(85)의 구성예에 대하여 설명한다.
도 12에 도시된 아날로그 프로세서(85)는 아날로그 연산 회로(10)와, I/O 인터페이스(86)(I/O)와, 아날로그 메모리(87)를 갖는다. I/O 인터페이스(86)는 아날로그 프로세서(85)의 외부 회로로부터의 신호의 입력, 또는 외부 회로로의 신호의 출력을 제어하는 기능을 갖는다. 아날로그 메모리(87)는, 아날로그 연산 회로(10)에서 수행되는 연산 처리에 의하여 얻어진 아날로그의 데이터를 기억하는 기능을 갖는다.
도 16에, 도 12에 도시된 아날로그 프로세서(85)를 부분적으로 확대한 도면을 도시하였다. 아날로그 연산 회로(10)는 복수의 회로(11)를 갖는다. 복수의 회로(11) 사이의 신호의 전달 경로는 미리 복수의 회로(11) 사이에 제공된 배선 등에 의하여 정해 둘 수 있다. 그리고, 아날로그 프로세서(85)에서는, 연산 처리가 수행되지 않는 회로(11)에서 연산 회로로의 전력 공급을 정지할 수 있다. 도 16에는, 모든 회로(11)에서 연산 처리가 수행되지 않고, 연산 회로로의 전력 공급이 정지된 상태를 도시하였다.
도 17에, 여러 가지의 회로(11)에서 연산 처리가 수행되는 경우의 아날로그 프로세서(85)의 상태를 모식적으로 도시하였다. 도 17에서는, 복수의 회로(11) 중 회로(11a)~회로(11h)에서, 화살표로 나타낸 바와 같이 순차적으로 연산 처리가 수행되는 것으로 한다. 본 발명의 일 형태에 따른 아날로그 프로세서(85)에서는, 연산 처리가 수행되는 회로(11)에서, 연산 회로로의 전력 공급이 수행되고, 연산 처리가 종료한 회로(11)로부터 순차적으로 연산 회로로의 전력 공급이 정지된다.
<아날로그 메모리의 구성예>
다음에, 도 12에 도시된 아날로그 프로세서(85)가 갖는 아날로그 메모리(87)의 구성예에 대하여 설명한다.
도 18에 아날로그 메모리(87)의 구성예를 도시하였다. 도 18에 도시된 아날로그 메모리(87)는 메모리 셀(60) 및 판독 회로(64)를 갖는다. 메모리 셀(60)은, 트랜지스터(61), 트랜지스터(62), 및 용량 소자(63)를 갖는다. 트랜지스터(61)는 게이트가 배선(WL)에 전기적으로 접속되어 있다. 또한, 트랜지스터(61)는 소스 및 드레인 중 한쪽이 아날로그 신호가 입력되는 배선(BL)에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽은 트랜지스터(62)의 게이트에 전기적으로 접속되어 있다. 트랜지스터(62)는 소스 및 드레인 중 한쪽이 배선(BL)에 전기적으로 접속되어 있고, 소스 및 드레인 중 다른 쪽이 배선(RL)에 전기적으로 접속되어 있다. 용량 소자(63)는 한쪽 전극이 배선(SL)에 전기적으로 접속되어 있고, 다른 쪽 전극이 트랜지스터(62)의 게이트에 전기적으로 접속되어 있다.
또한, 트랜지스터(61)는, 용량 소자(63)에 축적되는 전하가 트랜지스터(61)를 통하여 누설되는 것을 방지하기 위하여 오프 전류가 매우 작은 것이 바람직하다. 실리콘보다 밴드 갭이 넓고, 진성 캐리어 밀도가 실리콘보다 낮은 반도체막에 채널 형성 영역이 형성되는 것을 특징으로 하는 트랜지스터는, 오프 전류를 매우 작게 할 수 있기 때문에, 트랜지스터(61)로서 사용하는 데 적합하다. 이와 같은 반도체로서는, 예를 들어, 실리콘의 2배 이상의 큰 밴드 갭을 갖는 산화물 반도체, 질화 갈륨 등을 들 수 있다. 상기 반도체를 갖는 트랜지스터는, 통상의 실리콘이나 저마늄 등의 반도체로 형성된 트랜지스터에 비하여 오프 전류를 매우 작게 할 수 있다.
또한, 도 18에는 판독 회로(64)가, n채널형의 트랜지스터(65)~트랜지스터(70)와 용량 소자(71)를 갖는 경우를 예시하였다. 구체적으로, 트랜지스터(68) 및 트랜지스터(69)는 소스 및 드레인 중 한쪽이 로 레벨의 전위가 공급되는 배선에 전기적으로 접속되어 있다. 또한, 트랜지스터(68) 및 트랜지스터(69)는 게이트가, 바이어스 전위(bias)가 공급되는 배선에 전기적으로 접속되어 있다. 트랜지스터(68)는 소스 및 드레인 중 다른 쪽이 배선(RL)에 전기적으로 접속되어 있다. 트랜지스터(69)는 소스 및 드레인 중 다른 쪽이 트랜지스터(70)의 게이트에 전기적으로 접속되어 있다. 트랜지스터(70)는 소스 및 드레인 중 한쪽이 배선(RL)에 전기적으로 접속되어 있고, 소스 및 드레인 중 다른 쪽이 트랜지스터(65) 및 트랜지스터(66)의 게이트에 전기적으로 접속되어 있다.
트랜지스터(65)는 소스 및 드레인 중 한쪽이 배선(BL) 및 트랜지스터(67)의 게이트에 전기적으로 접속되어 있다. 트랜지스터(66)는 소스 및 드레인 중 한쪽이 트랜지스터(66)의 게이트에 전기적으로 접속되어 있다. 트랜지스터(67)는 소스 및 드레인 중 한쪽이 트랜지스터(70)의 게이트에 전기적으로 접속되어 있다. 트랜지스터(65)~트랜지스터(67)는 소스 및 드레인 중 한쪽이 하이 레벨의 전위가 공급되는 배선에 전기적으로 접속되어 있다. 용량 소자(71)는 한쪽 전극이 트랜지스터(70)의 게이트에 전기적으로 접속되어 있고, 다른 쪽 전극이 트랜지스터(67)의 게이트에 전기적으로 접속되어 있다. 그리고, 트랜지스터(70)의 게이트의 전위는 출력 신호로서 출력 단자(OUT)로부터 출력된다.
도 18에 도시된 아날로그 메모리(87)에서는 트랜지스터(62)와 판독 회로(64)가 전압 폴로어를 구성한다. 그리고, 상기 전압 폴로어는 트랜지스터(62)의 게이트에 유지된 아날로그 신호를 판독하기 위한 임피던스 변환기로서 기능한다.
<연산 회로 및 스위치의 구성예 4>
다음에, 도 5, 도 9, 및 도 11에 도시된 연산 회로(13) 및 스위치(15)의 구성과는 상이한 연산 회로(13) 및 스위치(15)의 구성예에 대하여 설명한다. 도 13의 (A)에, 감산 회로로서 기능하는 연산 회로(13), 및 스위치(15)의 구성을 일례로서 도시하였다.
도 13의 (A)에 도시된 연산 회로(13)는 도 9에 도시된 연산 회로(13)와 마찬가지로, p채널형의 트랜지스터(22)~트랜지스터(24)와, n채널형의 트랜지스터(25)~트랜지스터(28)와, n채널형의 트랜지스터(29a) 및 트랜지스터(29b)와, 용량 소자(30)를 갖는다. 또한, 도 13의 (A)에서는 도 9에 도시된 연산 회로(13)와 마찬가지로, 스위치(15)로서 기능하는 트랜지스터(15t)가 연산 회로(13)에 전기적으로 접속되어 있다.
또한, 도 13의 (A)에 도시된 연산 회로(13)는 저항 소자(88)와, 저항 소자(44)~저항 소자(46)를 갖는다.
구체적으로, 도 13의 (A)에 도시된 연산 회로(13)에서, 각 트랜지스터와 용량 소자의 접속 관계는 도 9에 도시된 연산 회로(13)와 대략 같다. 각 소자의 접속 관계에 있어서, 도 13의 (A)에 도시된 연산 회로(13)가 도 9에 도시된 연산 회로(13)와 상이한 점에 대하여 이하에서 설명한다.
도 13의 (A)에 도시된 연산 회로(13)에서는, 트랜지스터(25)의 게이트가 연산 증폭기의 반전 입력 단자(-)에 상당하고, 저항 소자(88)를 통하여 신호(datain[B])가 공급된다. 또한, 트랜지스터(25)의 게이트는, 저항 소자(44)를 통하여 연산 증폭기의 출력 단자에 상당하는 트랜지스터(24)의 소스 및 드레인 중 다른 쪽 및 트랜지스터(28)의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되어 있다. 또한, 트랜지스터(26)의 게이트는 연산 증폭기의 비반전 입력 단자(+)에 상당하고, 저항 소자(45)를 통하여 신호(datain[A])가 공급된다. 또한, 트랜지스터(26)의 게이트는, 직렬로 접속된 저항 소자(45) 및 저항 소자(46)를 통하여, 기준 전위가 공급되는 배선에 전기적으로 접속되어 있다.
<연산 회로 및 스위치의 구성예 5>
다음에, 도 5, 도 9, 도 11, 도 13의 (A)에 도시된 연산 회로(13) 및 스위치(15)의 구성과는 상이한 연산 회로(13) 및 스위치(15)의 구성예에 대하여 설명한다. 도 13의 (B)에 대수 변환 회로로서 기능하는 연산 회로(13), 및 스위치(15)의 구성을 일례로서 도시하였다.
도 13의 (B)에 도시된 연산 회로(13)는 도 11에 도시된 연산 회로(13)와 마찬가지로, p채널형의 트랜지스터(22)~트랜지스터(24)와, n채널형의 트랜지스터(25)~트랜지스터(29)와, 용량 소자(30)를 갖는다. 또한, 도 13의 (B)에서는 도 11에 도시된 연산 회로(13)와 마찬가지로, 스위치(15)로서 기능하는 트랜지스터(15t)가 연산 회로(13)에 전기적으로 접속되어 있다.
그리고, 도 13의 (B)에 도시된 연산 회로(13)는 저항 소자(47) 및 저항 소자(48)와 다이오드(49)를 갖는다.
구체적으로, 도 13의 (B)에 도시된 연산 회로(13)에서, 각 트랜지스터와 용량 소자의 접속 관계는 도 11에 도시된 연산 회로(13)와 대략 같다. 각 소자의 접속 관계에 있어서, 도 13의 (B)에 도시된 연산 회로(13)가 도 11에 도시된 연산 회로(13)와 상이한 점에 대하여 이하에서 설명한다.
도 13의 (B)에 도시된 연산 회로(13)에서는, 연산 증폭기의 출력 단자에 상당하는 트랜지스터(24)의 소스 및 드레인 중 다른 쪽 및 트랜지스터(28)의 소스 및 드레인 중 다른 쪽이 저항 소자(48)의 한쪽 단자에 전기적으로 접속되어 있고, 저항 소자(48)의 다른 쪽 단자의 전위는 신호(dataout)로서 연산 회로(13)로부터 출력된다. 또한, 트랜지스터(25)의 게이트는 연산 증폭기의 반전 입력 단자(-)에 상당하고, 저항 소자(47)를 통하여 신호(datain)가 공급된다. 또한, 트랜지스터(25)의 게이트는 다이오드(49)의 애노드에 전기적으로 접속되고, 다이오드(49)의 캐소드는 저항 소자(48)의 다른 쪽 단자에 전기적으로 접속되어 있다.
<연산 회로 및 스위치의 구성예 6>
다음에, 도 5, 도 9, 도 11, 및 도 13에 도시된 연산 회로(13) 및 스위치(15)의 구성과는 상이한 연산 회로(13) 및 스위치(15)의 구성예에 대하여 설명한다. 도 14에, 역대수 변환 회로로서 기능하는 연산 회로(13), 및 스위치(15)의 구성을 일례로서 도시하였다.
도 14에 도시된 연산 회로(13)는 도 11에 도시된 연산 회로(13)와 마찬가지로, p채널형의 트랜지스터(22)~트랜지스터(24)와, n채널형의 트랜지스터(25)~트랜지스터(29)와, 용량 소자(30)를 갖는다. 또한, 도 14에서는 도 11에 도시된 연산 회로(13)와 마찬가지로, 스위치(15)로서 기능하는 트랜지스터(15t)가 연산 회로(13)에 전기적으로 접속되어 있다.
또한, 도 14에 도시된 연산 회로(13)는 저항 소자(51) 및 저항 소자(52)와, 다이오드(50)를 갖는다.
구체적으로, 도 14에 도시된 연산 회로(13)에서, 각 트랜지스터와 용량 소자의 접속 관계는 도 11에 도시된 연산 회로(13)와 대략 같다. 각 소자의 접속 관계에 있어서, 도 14에 도시된 연산 회로(13)가 도 11에 도시된 연산 회로(13)와 상이한 점에 대하여 이하에서 설명한다.
도 14에 도시된 연산 회로(13)에서는, 연산 증폭기의 출력 단자에 상당하는 트랜지스터(24)의 소스 및 드레인 중 다른 쪽 및 트랜지스터(28)의 소스 및 드레인 중 다른 쪽이 저항 소자(52)의 한쪽 단자에 전기적으로 접속되어 있고, 저항 소자(52)의 다른 쪽 단자의 전위는 신호(dataout)로서 연산 회로(13)로부터 출력된다. 또한, 트랜지스터(25)의 게이트는 연산 증폭기의 반전 입력 단자(-)에 상당하고, 저항 소자(51)를 통하여 저항 소자(52)의 다른 쪽 단자에 전기적으로 접속되어 있다. 또한, 트랜지스터(25)의 게이트는 다이오드(50)의 애노드에 전기적으로 접속되고, 다이오드(50)의 캐소드에는 신호(datain)가 공급된다.
<연산 회로 및 스위치의 구성예 7>
다음에, 도 5, 도 9, 도 11, 도 13, 및 도 14에 도시된 연산 회로(13) 및 스위치(15)의 구성과는 상이한 연산 회로(13) 및 스위치(15)의 구성예에 대하여 설명한다. 도 15의 (A)에, 반전 가산 회로로서 기능하는 연산 회로(13), 및 스위치(15)의 구성을 일례로서 도시하였다.
도 15의 (A)에 도시된 연산 회로(13)는 도 9에 도시된 연산 회로(13)와 마찬가지로, p채널형의 트랜지스터(22)~트랜지스터(24)와, n채널형의 트랜지스터(25)~트랜지스터(28)와, n채널형의 트랜지스터(29a) 및 트랜지스터(29b)와, 용량 소자(30)를 갖는다. 또한, 도 15의 (A)에서는 도 9에 도시된 연산 회로(13)와 마찬가지로, 스위치(15)로서 기능하는 트랜지스터(15t)가 연산 회로(13)에 전기적으로 접속되어 있다.
또한, 도 15의 (A)에 도시된 연산 회로(13)는 저항 소자(53)~저항 소자(55)를 갖는다.
구체적으로, 도 15의 (A)에 도시된 연산 회로(13)에서 각 트랜지스터와 용량 소자의 접속 관계는, 도 9에 도시된 연산 회로(13)와 대략 같다. 각 소자의 접속 관계에 있어서, 도 15의 (A)에 도시된 연산 회로(13)가 도 9에 도시된 연산 회로(13)와 상이한 점에 대하여 이하에 설명한다.
도 15의 (A)에 도시된 연산 회로(13)에서는, 트랜지스터(25)의 게이트가 연산 증폭기의 반전 입력 단자(-)에 상당하고, 저항 소자(53)를 통하여 신호(datain[B])가 공급되고, 저항 소자(54)를 통하여 신호(datain[A])가 공급된다. 또한, 트랜지스터(25)의 게이트는, 저항 소자(55)를 통하여, 연산 증폭기의 출력 단자에 상당하는 트랜지스터(24)의 소스 및 드레인 중 다른 쪽 및 트랜지스터(28)의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되어 있다. 또한, 트랜지스터(26)의 게이트는 연산 증폭기의 비반전 입력 단자(+)에 상당하고, 기준 전위가 공급되는 배선에 전기적으로 접속되어 있다.
<연산 회로 및 스위치의 구성예 8>
다음에, 도 5, 도 9, 도 11, 도 13, 도 14, 및 도 15의 (A)에 도시된 연산 회로(13) 및 스위치(15)의 구성과는 상이한 연산 회로(13) 및 스위치(15)의 구성예에 대하여 설명한다. 도 15의 (B)에, 비반전 가산 회로로서 기능하는 연산 회로(13), 및 스위치(15)의 구성을 일례로서 도시하였다.
도 15의 (B)에 도시된 연산 회로(13)는 도 9에 도시된 연산 회로(13)와 마찬가지로, p채널형의 트랜지스터(22)~트랜지스터(24)와, n채널형의 트랜지스터(25)~트랜지스터(28)와, n채널형의 트랜지스터(29a) 및 트랜지스터(29b)와, 용량 소자(30)를 갖는다. 또한, 도 15의 (B)에서는 도 9에 도시된 연산 회로(13)와 마찬가지로, 스위치(15)로서 기능하는 트랜지스터(15t)가 연산 회로(13)에 전기적으로 접속되어 있다.
또한 도 15의 (B)에 도시된 연산 회로(13)는 저항 소자(56)~저항 소자(59)를 갖는다.
구체적으로, 도 15의 (B)에 도시된 연산 회로(13)에서, 각 트랜지스터와 용량 소자의 접속 관계는, 도 9에 도시된 연산 회로(13)와 대략 같다. 각 소자의 접속 관계에 있어서, 도 15의 (B)에 도시된 연산 회로(13)가 도 9에 도시된 연산 회로(13)와 상이한 점에 대하여 이하에서 설명한다.
도 15의 (B)에 도시된 연산 회로(13)에서는, 트랜지스터(25)의 게이트가 연산 증폭기의 반전 입력 단자(-)에 상당하고, 기준 전위가 공급되는 배선에 전기적으로 접속되어 있다. 또한, 트랜지스터(25)의 게이트는, 저항 소자(57)를 통하여, 연산 증폭기의 출력 단자에 상당하는 트랜지스터(24)의 소스 및 드레인 중 다른 쪽 및 트랜지스터(28)의 소스 및 드레인 중 다른 쪽에 전기적으로 접속되어 있다. 또한, 트랜지스터(26)의 게이트는 연산 증폭기의 비반전 입력 단자(+)에 상당하고, 저항 소자(58)를 통하여 신호(datain[A])가 공급되고, 저항 소자(59)를 통하여 신호(datain[B])가 공급된다.
<반도체 장치의 구성예 1>
다음에, 본 발명의 일 형태에 따른 반도체 장치의 구성예에 대하여 설명한다. 도 19의 (A)에 도시된 반도체 장치(75)는, 본 발명의 일 형태에 따른 아날로그 연산 회로를 사용한 아날로그 프로세서(77)와, 입력 장치(76)와, 출력 장치(78)를 갖는다.
입력 장치(76)는, 반도체 장치(75)의 외부로부터 입력되는 데이터를 아날로그 프로세서(77)로 송신하는 기능을 갖는다. 입력 장치(76)로서, 예를 들어 키보드, 마우스, 터치 패널 등을 사용할 수 있다. 출력 장치(78)는, 아날로그 프로세서(77)로부터 출력되는 데이터를 출력하는 기능을 갖는다. 출력 장치(78)로서, 예를 들어 디스플레이, 프로젝터, 프린터, 플로터, 음성 출력 장치, 메모리 등을 사용할 수 있다.
또한, 도 19의 (B)에 도시된 반도체 장치(75)는, 본 발명의 일 형태에 따른 아날로그 연산 회로를 사용한 아날로그 프로세서(77)와, 입력 장치(76)와, 출력 장치(78)와, 아날로그 디지털 변환 회로(79)(A/D)와, 디지털 아날로그 변환 회로(80)(D/A)와, 디지털 프로세서(81)를 갖는다.
아날로그 디지털 변환 회로(79)는, 아날로그 프로세서(77)로부터 출력되는 데이터를, 아날로그로부터 디지털로 변환하는 기능을 갖는다. 디지털 프로세서(81)는, 아날로그 디지털 변환 회로(79)로부터 송신된 디지털의 데이터를 사용하여 연산 처리를 수행하고, 얻어진 데이터를 출력한다. 디지털 아날로그 변환 회로(80)는, 디지털 프로세서(81)로부터 출력되는 데이터를, 디지털로부터 아날로그로 변환하는 기능을 갖는다.
또한, 도 19의 (B)에 도시된 반도체 장치(75)는, 입력 장치(76)로부터 데이터가 아날로그 프로세서(77)에 공급되고, 아날로그 프로세서(77)로부터 출력 장치(78)에 데이터가 출력되는 구성을 갖는다. 다만, 본 발명의 일 형태에 따른 반도체 장치(75)는, 입력 장치(76)로부터 데이터가 디지털 프로세서(81)에 공급되고, 디지털 프로세서(81)로부터 출력 장치(78)에 데이터가 출력되는 구성을 가져도 좋다.
<반도체 장치의 구성예 2>
다음에, 본 발명의 일 형태에 따른 반도체 장치의 구성예에 대하여 설명한다. 도 24에 도시된 반도체 장치(800)는 이미지 센서(801)와, 화상 메모리(802)와, 본 발명의 일 형태에 따른 아날로그 연산 회로를 사용한 아날로그 프로세서(803)와, 표시 장치(804)를 갖는다. 이미지 센서(801)는 입력 장치에 상당하고, 표시 장치(804)는 출력 장치에 상당한다.
이미지 센서(801)는, 광전 변환 소자 및 트랜지스터를 갖는 화소(810)가 복수 구비된 센서 어레이(805)와, 화소(810)에 의한 화상 데이터(808)의 취득을 제어하는 구동 회로(806)와, 취득된 화상 데이터(808)의 판독을 제어하는 판독 회로(807)를 갖는다.
화상 메모리(802)는 복수의 아날로그 메모리(809)를 갖는다. 각각의 아날로그 메모리(809)는, 센서 어레이(805)에서 취득한 화상 데이터(808)를 1 프레임만큼 저장할 수 있다.
이하, 이미지 센서(801)의 동작에 대하여 설명한다. 제 1 스텝으로서, 센서 어레이(805)에서 제 1 화상 데이터(808)를 취득한다. 화상 데이터(808)의 취득은, 각 화소(810)에서 순차적으로 노광하여 화상 데이터(808)를 순차적으로 판독하는, 소위 롤링 셔터 방식이어도 좋고, 각 화소(810)에서 일괄로 노광한 후에 화상 데이터(808)를 순차적으로 판독하는, 소위 글로벌 셔터 방식이어도 좋다. 롤링 셔터 방식으로 화상 데이터(808)를 취득함으로써, 어떠한 행의 화소(810)의 화상 데이터(808)를 판독하고 있을 때, 다른 행의 화소(810)에서 노광을 수행할 수 있어, 화상 데이터(808)의 취득의 프레임 주파수를 높일 수 있다. 또한, 글로벌 셔터 방식으로 화상 데이터(808)를 취득함으로써, 피사체가 이동하는 경우에도 왜곡이 적은 화상 데이터(808)를 취득할 수 있다.
제 2 스텝으로서, 센서 어레이(805)에서 취득된 제 1 화상 데이터(808)를 판독 회로(807)를 통하여 제 1 아날로그 메모리(809)에 저장한다. 화상 데이터(808)는, 아날로그 그대로 제 1 아날로그 메모리(809)에 저장될 수 있다. 상기 구성에 의하여, 화상 데이터(808)를 아날로그로부터 디지털로 변환하는 처리가 불필요하게 되므로, 화상 데이터(808)의 취득의 프레임 주파수를 높일 수 있다.
이후, 제 1 스텝 및 제 2 스텝을 복수회 반복함으로써, 복수의 아날로그 메모리(809) 각각에 화상 데이터(808)를 저장할 수 있다.
제 3 스텝으로서, 아날로그 프로세서(803)에서, 복수의 아날로그 메모리(809)에 저장된 화상 데이터(808)를 사용하여 원하는 화상 처리가 수행된다. 화상 처리가 수행된 화상 데이터는 표시 장치(804)로 송신된다.
또한, 상기 화상 처리의 하나로서, 복수의 화상 데이터(808)로부터 초점의 흐려짐이 적은 화상 데이터(808)를 취득하는 화상 처리를 들 수 있다. 구체적으로는, 상기 화상 처리로서, 각 화상 데이터(808)의 선예도를 산출하여, 선예도가 가장 높은 화상 데이터(808)를 선택하면 좋다. 또는, 상기 화상 처리로서 각 화상 데이터(808)로부터, 선예도가 높은 영역을 추출하여 이들을 합성함으로써, 하나의 화상 데이터(808)를 생성하면 좋다.
또한, 상기 아날로그 프로세서(803)에서 수행되는 화상 처리의 다른 일례로서, 복수의 화상 데이터(808)로부터 밝기가 최적인 화상 데이터(808)를 취득하는 화상 처리를 들 수 있다. 구체적으로는, 상기 화상 처리로서, 각 화상 데이터(808)의 최고명도를 산출하고, 최고명도가 포화값에 달한 화상 데이터(808)를 검출한다. 그리고, 복수의 화상 데이터(808) 중, 검출된 상기 화상 데이터(808) 이외의 화상 데이터(808)를 선택하면 좋다.
또는, 상기 화상 처리로서, 각 화상 데이터(808)의 최저명도를 산출하고, 최저명도가 포화값에 달한 화상 데이터(808)를 검출한다. 그리고, 복수의 화상 데이터(808) 중, 검출된 상기 화상 데이터(808) 이외의 화상 데이터(808)를 선택하면 좋다.
또한, 촬상용의 플래시 라이트의 점등에 맞추어 상기 제 1 스텝 및 제 2 스텝을 실행한 경우, 최적인 광량이 조사된 타이밍에 대응한 화상 데이터(808)를 취득할 수 있다.
<반도체 장치의 단면 구조의 예>
도 20에, 본 발명의 일 형태에 따른 아날로그 연산 회로의 단면 구조를 일례로서 도시하였다. 또한 도 20에는, 도 3에 도시된 기억 회로(12)가 갖는 트랜지스터(16)와, 용량 소자(17)와, 도 5에 도시된 연산 회로(13)가 갖는 트랜지스터(26)의 단면도를 예시하였다. 그리고, 도 20에는, 용량 소자(17)와, 산화물 반도체막에 채널 형성 영역을 갖는 트랜지스터(16)가, 단결정의 실리콘 기판에 채널 형성 영역을 갖는 트랜지스터(26) 위에 형성된 경우를 예시하였다.
트랜지스터(26)는 비정질, 미결정, 다결정, 또는 단결정인, 실리콘 또는 저마늄 등으로 이루어진 반도체막 또는 반도체 기판에 채널 형성 영역을 가져도 좋다. 또는, 트랜지스터(26)는 산화물 반도체막 또는 산화물 반도체 기판에 채널 형성 영역을 가져도 좋다. 모든 트랜지스터가 산화물 반도체막 또는 산화물 반도체 기판에 채널 형성 영역을 갖는 경우, 트랜지스터(16)는 트랜지스터(26) 위에 적층되지 않아도 되고, 트랜지스터(16)와 트랜지스터(26)는 동일 층에 형성되어도 좋다.
실리콘 박막을 사용하여 트랜지스터(26)를 형성하는 경우, 상기 박막에는 플라스마 CVD법 등의 기상 성장법 또는 스퍼터링법으로 제작된 비정질 실리콘, 비정질 실리콘을 레이저 어닐링 등의 처리에 의하여 결정화시킨 다결정 실리콘, 단결정 실리콘 웨이퍼에 수소 이온 등을 주입하여 표층부를 박리한 단결정 실리콘 등을 사용할 수 있다.
트랜지스터(26)가 형성되는 반도체 기판(601)은 예를 들어, 실리콘 기판, 저마늄 기판, 실리콘 저마늄 기판 등을 사용할 수 있다. 도 20은 단결정 실리콘 기판을 반도체 기판(601)으로서 사용하는 경우를 예시한 것이다.
또한, 트랜지스터(26)는 소자 분리법에 의하여 전기적으로 분리되어 있다. 소자 분리법으로서, 선택 산화법(LOCOS법: Local Oxidation of Silicon법), 트렌치 분리법(STI법: Shallow Trench Isolation) 등을 사용할 수 있다. 도 20은 트렌치 분리법을 사용하여 트랜지스터(26)를 전기적으로 분리하는 경우를 예시한 것이다. 구체적으로, 도 20은 에칭 등에 의하여 반도체 기판(601)에 트렌치를 형성하고 나서, 산화 실리콘 등이 포함된 절연물을 상기 트렌치에 매립시킴으로써 형성되는 소자 분리 영역(610)에 의하여, 트랜지스터(26)를 소자 분리시키는 경우를 예시한 것이다.
트랜지스터(26) 위에는 절연막(611)이 제공된다. 절연막(611)에는 개구부가 형성된다. 그리고, 상기 개구부에는 트랜지스터(26)의 소스 및 드레인에 각각 전기적으로 접속되는 도전막(625) 및 도전막(626)과, 트랜지스터(26)의 게이트에 전기적으로 접속되는 도전막(627)이 형성된다.
그리고, 도전막(625)은 절연막(611) 위에 형성된 도전막(634)에 전기적으로 접속되고, 도전막(626)은 절연막(611) 위에 형성된 도전막(635)에 전기적으로 접속되고, 도전막(627)은 절연막(611) 위에 형성된 도전막(636)에 전기적으로 접속된다.
도전막(634)~도전막(636) 위에는, 절연막(612)이 형성된다. 절연막(612)에는 개구부가 형성되고, 상기 개구부에, 도전막(636)에 전기적으로 접속된 도전막(637)이 형성된다. 그리고, 도전막(637)은 절연막(612) 위에 형성된 도전막(651)에 전기적으로 접속된다.
또한, 도전막(651) 위에는, 절연막(613)이 형성된다. 절연막(613)에는 개구부가 형성되고, 상기 개구부에, 도전막(651)에 전기적으로 접속된 도전막(652)이 형성된다. 그리고, 도전막(652)은 절연막(613) 위에 형성된 도전막(653)에 전기적으로 접속된다. 또한, 절연막(613) 위에는 도전막(644)이 형성된다.
도전막(653) 및 도전막(644) 위에는, 절연막(661)이 형성된다. 그리고, 도 20에서는, 절연막(661) 위에 트랜지스터(16) 및 용량 소자(17)가 형성된다.
트랜지스터(16)는 절연막(661) 위에 산화물 반도체를 포함하는 반도체막(701)과, 반도체막(701) 위의 소스 또는 드레인으로서 기능하는 도전막(721) 및 도전막(722)과, 반도체막(701), 도전막(721)과 도전막(722) 위의 게이트 절연막(662)과, 게이트 절연막(662) 위에 위치하고, 도전막(721) 및 도전막(722) 사이에서 반도체막(701)과 중첩되는 게이트 전극(731)을 갖는다. 또한, 도전막(722)은 절연막(661)에 제공된 개구부에서 도전막(653)에 전기적으로 접속된다.
또한, 트랜지스터(16)에서는 반도체막(701)에 있어서, 도전막(721)과 중첩되는 영역과, 게이트 전극(731)과 중첩되는 영역 사이에 영역(710)이 존재한다. 또한, 트랜지스터(16)에서는 반도체막(701)에 있어서, 도전막(722)과 중첩되는 영역과, 게이트 전극(731)과 중첩되는 영역 사이에 영역(711)이 존재한다. 영역(710) 및 영역(711)에 도전막(721), 도전막(722), 및 게이트 전극(731)을 마스크로 하여 아르곤, p형의 도전형을 반도체막(701)에 부여하는 불순물, 또는 n형의 도전형을 반도체막(701)에 부여하는 불순물을 첨가함으로써 반도체막(701) 중 게이트 전극(731)과 중첩되는 영역보다 영역(710) 및 영역(711)의 저항률을 낮출 수 있다.
또한, 용량 소자(17)는 절연막(661) 위의 도전막(654)과, 도전막(654)과 중첩되는 게이트 절연막(662)과, 게이트 절연막(662)을 개재(介在)하여 도전막(654)과 중첩되는 도전막(655)을 갖는다. 도전막(654)은, 절연막(661) 위에 도전막을 형성하고, 상기 도전막을 원하는 형상으로 가공함으로써, 도전막(722)과 함께 형성할 수 있다. 도전막(655)은, 게이트 절연막(662) 위에 도전막을 형성하고, 상기 도전막을 원하는 형상으로 가공함으로써, 게이트 전극(731)과 함께 형성할 수 있다.
그리고, 트랜지스터(16) 및 용량 소자(17) 위에 절연막(663)이 제공된다.
또한, 도 20에서, 트랜지스터(16)는 게이트 전극(731)을 적어도 반도체막(701)의 한쪽에 가지면 좋지만, 반도체막(701)을 개재하여 존재하는 한 쌍의 게이트 전극을 가져도 좋다.
트랜지스터(16)가 반도체막(701)을 개재하여 존재하는 한 쌍의 게이트 전극을 갖는 경우, 한쪽의 게이트 전극에는 도통 상태 또는 비도통 상태를 제어하기 위한 신호가 부여되고, 다른 쪽의 게이트 전극은, 전위가 다른 데로부터 부여되는 상태여도 좋다. 이 경우, 한 쌍의 게이트 전극에 같은 레벨의 전위가 부여되어도 좋고, 다른 쪽의 게이트 전극에만 접지 전위 등의 고정 전위가 부여되어도 좋다. 다른 쪽의 게이트 전극에 부여되는 전위의 레벨을 제어함으로써, 트랜지스터의 문턱 전압을 제어할 수 있다.
또한, 도 20은 트랜지스터(16)가 하나의 게이트 전극(731)에 대하여 하나의 채널 형성 영역을 갖는, 싱글 게이트 구조인 경우를 예시한 것이다. 그러나, 트랜지스터(16)는 전기적으로 접속된 복수의 게이트 전극을 가짐으로써, 하나의 활성층에 복수의 채널 형성 영역을 갖는, 즉 멀티 게이트 구조이어도 좋다.
<트랜지스터에 대하여>
다음에 산화물 반도체막에 채널 형성 영역을 갖는 트랜지스터(90)의 구성예에 대하여 설명한다.
산화물 반도체막에 채널 형성 영역을 갖는 트랜지스터(90)의 구성을 일례로서 도 21에 도시하였다. 도 21의 (A)에는 트랜지스터(90)의 상면도를 도시하였다. 또한, 도 21의 (A)에서는 트랜지스터(90)의 레이아웃을 명확하게 하기 위하여 각종 절연막을 생략하였다. 또한, 도 21의 (A)에 도시된 상면도의, 일점쇄선 A1-A2를 따른 단면도를 도 21의 (B)에 도시하였고, 일점쇄선 A3-A4를 따른 단면도를 도 21의 (C)에 도시하였다.
도 21에 도시된 바와 같이, 트랜지스터(90)는 기판(97)에 형성된 절연막(91) 위에 순차적으로 적층된 산화물 반도체막(92a) 및 산화물 반도체막(92b)과, 산화물 반도체막(92b)에 전기적으로 접속되며 소스 전극 또는 드레인 전극으로서의 기능을 갖는 도전막(93) 및 도전막(94)과, 산화물 반도체막(92b), 도전막(93), 및 도전막(94) 위의 산화물 반도체막(92c)과, 게이트 절연막으로서 기능하며 산화물 반도체막(92c) 위에 위치하는 절연막(95)과, 게이트 전극으로서 기능하며 절연막(95) 위에서 산화물 반도체막(92a)~산화물 반도체막(92c)과 중첩되는 도전막(96)을 갖는다. 또한, 기판(97)은 유리 기판이나 반도체 기판 등이라도 좋고 유리 기판이나 반도체 기판 위에 반도체 소자가 형성된 소자 기판이라도 좋다.
또한, 트랜지스터(90)의 구체적인 구성의 다른 일례를 도 22에 도시하였다. 도 22의 (A)에는 트랜지스터(90)의 상면도를 도시하였다. 또한, 도 22의 (A)에서는 트랜지스터(90)의 레이아웃을 명확하게 하기 위하여 각종 절연막을 생략하였다. 또한, 도 22의 (A)에 도시된 상면도의, 일점쇄선 A1-A2를 따른 단면도를 도 22의 (B)에 도시하였고, 일점쇄선 A3-A4를 따른 단면도를 도 22의 (C)에 도시하였다.
도 22에 도시된 바와 같이, 트랜지스터(90)는 절연막(91) 위에 순차적으로 적층된 산화물 반도체막(92a)~산화물 반도체막(92c)과, 산화물 반도체막(92c)에 전기적으로 접속되며 소스 전극 또는 드레인 전극으로서의 기능을 갖는 도전막(93) 및 도전막(94)과, 게이트 절연막으로서의 기능을 가지며 산화물 반도체막(92c), 도전막(93), 및 도전막(94) 위에 위치하는 절연막(95)과, 게이트 전극으로서의 기능을 가지며 절연막(95) 위에 있고 산화물 반도체막(92a)~산화물 반도체막(92c)과 중첩되는 도전막(96)을 갖는다.
또한, 도 21 및 도 22에서는 적층된 산화물 반도체막(92a)~산화물 반도체막(92c)을 사용하는 트랜지스터(90)의 구성을 예시하였다. 트랜지스터(90)가 갖는 산화물 반도체막은 적층된 복수의 산화물 반도체막으로 구성되는 것에 한정되지 않고 단일 막의 산화물 반도체막으로 구성되어도 좋다.
산화물 반도체막(92a)~산화물 반도체막(92c)이 순차적으로 적층된 반도체막을 트랜지스터(90)가 갖는 경우, 산화물 반도체막(92a) 및 산화물 반도체막(92c)은 산화물 반도체막(92b)을 구성하는 금속 원소 중 적어도 하나를 그 구성 요소로서 포함하고 전도대 하단의 에너지가 산화물 반도체막(92b)보다 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상이고, 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하만큼 진공 준위에 가까운 산화물막이다. 또한, 산화물 반도체막(92b)은 적어도 인듐을 포함하면 캐리어 이동도가 높아지므로 바람직하다.
상술한 구성의 반도체막을 트랜지스터(90)가 갖는 경우, 게이트 전극에 전압을 인가함으로써 반도체막에 전계가 가해지면, 반도체막 중, 전도대 하단의 에너지가 작은 산화물 반도체막(92b)에 채널 영역이 형성된다. 즉, 산화물 반도체막(92b)과 절연막(95) 사이에 산화물 반도체막(92c)이 제공됨으로써, 절연막(95)과 이격된 산화물 반도체막(92b)에 채널 영역을 형성할 수 있다.
또한, 산화물 반도체막(92c)은 산화물 반도체막(92b)을 구성하는 금속 원소 중 적어도 하나를 그 구성 요소에 포함하기 때문에 산화물 반도체막(92b)과 산화물 반도체막(92c)의 계면에서 계면 산란이 일어나기 어렵다. 따라서, 상기 계면에서 캐리어의 움직임이 저해되기 어렵기 때문에 트랜지스터(90)의 전계 효과 이동도가 높게 된다.
또한, 산화물 반도체막(92b)과 산화물 반도체막(92a)의 계면에 계면 준위가 형성되면 계면 근방의 영역에도 채널 영역이 형성되기 때문에 트랜지스터(90)의 문턱 전압이 변동된다. 그러나, 산화물 반도체막(92a)은 산화물 반도체막(92b)을 구성하는 금속 원소 중 적어도 하나를 그 구성 요소에 포함하기 때문에 산화물 반도체막(92b)과 산화물 반도체막(92a)의 계면에서 계면 준위가 형성되기 어렵다. 따라서, 상술한 구성에 의하여 트랜지스터(90)의 문턱 전압 등 전기적 특성의 편차를 저감할 수 있다.
또한, 산화물 반도체막들 사이에 불순물이 존재하는 것으로 인하여 각 막들의 계면에 캐리어의 흐름을 저해하는 계면 준위가 형성되지 않도록, 복수의 산화물 반도체막을 적층시키는 것이 바람직하다. 적층된 산화물 반도체막들 사이에 불순물이 존재하면 산화물 반도체막들 사이에서의 전도대 하단의 에너지의 연속성이 없어져 계면 근방에서 캐리어가 포획되거나 또는 재결합함으로써 소멸되기 때문이다. 막들 사이의 불순물을 저감시킴으로써 주성분 중 한 금속을 적어도 공통적으로 갖는 복수의 산화물 반도체막을 단순히 적층시키는 경우에 비하여 연속 접합(여기서는 특히 전도대 하단의 에너지가 각 막들 사이에서 연속적으로 변화되는 U자형 우물 구조를 갖는 상태)이 형성되기 쉬워진다.
연속 접합을 형성하기 위해서는 로드록실을 구비한 멀티 체임버 방식의 성막 장치(스퍼터링 장치)를 사용하여 각 막을 대기에 노출시키지 않고 연속적으로 적층시킬 필요가 있다. 산화물 반도체에서 불순물이 되는 물 등을 가능한 한 제거하기 위하여, 스퍼터링 장치의 각 체임버는 크라이오 펌프와 같은 흡착식 진공 배기 펌프를 사용하여 고진공 배기(5×10-7Pa~1×10-4Pa 정도까지)하는 것이 바람직하다. 또는, 터보 분자 펌프와 콜드 트랩을 조합하여 사용하여, 배기계로부터 체임버 내로 기체가 역류되지 않도록 하는 것이 바람직하다.
고순도 진성의 산화물 반도체를 얻기 위해서는 각 체임버 내를 고진공 배기할 뿐만 아니라 스퍼터링에 사용하는 가스의 고순도화도 중요하다. 상기 가스로서 사용하는 산소 가스나 아르곤 가스의 이슬점을 -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하로 하고 사용하는 가스의 고순도화를 도모함으로써 산화물 반도체막에 수분 등이 혼입되는 것을 가능한 한 방지할 수 있다. 구체적으로 산화물 반도체막(92b)이 In-M-Zn 산화물(M은, Ga, Y, Zr, La, Ce 또는 Nd)인 경우, 산화물 반도체막(92b)을 성막하기 위하여 사용하는 타깃에서, 금속 원소의 원자수비를 In:M:Zn=x1:y1:z1로 하면, x1/y1은 1/3 이상 6 이하, 또한 1 이상 6 이하이고, z1/y1은 1/3 이상 6 이하, 또한 1 이상 6 이하인 것이 바람직하다. 또한 z1/y1을 1 이상 6 이하로 함으로써 CAAC-OS막을 산화물 반도체막(92b)으로서 형성하기 쉽게 된다. 타깃의 금속 원소의 원자수비의 대표적인 예로서는, In:M:Zn=1:1:1, In:M:Zn=3:1:2 등이 있다.
구체적으로 산화물 반도체막(92a) 및 산화물 반도체막(92c)이 In-M-Zn 산화물(M은, Ga, Y, Zr, La, Ce 또는 Nd)인 경우, 산화물 반도체막(92a) 및 산화물 반도체막(92c)을 성막하기 위하여 사용하는 타깃에서, 금속 원소의 원자수비를 In:M:Zn=x2:y2:z2로 하면, x2/y2<x1/y1이고, z2/y2는 1/3 이상 6 이하, 또한 1 이상 6 이하인 것이 바람직하다. 또한 z2/y2를 1 이상 6 이하로 함으로써 산화물 반도체막(92a) 및 산화물 반도체막(92c)으로서 CAAC-OS막이 형성되기 쉬워진다. 타깃의 금속 원소의 원자수비의 대표적인 예로서는, In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:6, In:M:Zn=1:3:8 등이 있다.
또한, 산화물 반도체막(92a) 및 산화물 반도체막(92c)의 두께는 3nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하로 한다. 또한, 산화물 반도체막(92b)의 두께는 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 50nm 이하이다.
3층 구조의 반도체막에서 산화물 반도체막(92a)~산화물 반도체막(92c)은 비정질 또는 결정질의 양쪽 형태를 취할 수 있다. 다만, 채널 영역이 형성되는 산화물 반도체막(92b)이 결정질인 것에 의해, 트랜지스터(90)에 안정된 전기적 특성을 부여할 수 있기 때문에 산화물 반도체막(92b)은 결정질인 것이 바람직하다.
또한, 채널 형성 영역이란, 트랜지스터(90)의 반도체막에서 게이트 전극과 중첩되며 소스 전극과 드레인 전극에 끼워진 영역을 가리킨다. 또한, 채널 영역이란, 채널 형성 영역에서 전류가 주로 흐르는 영역을 가리킨다.
예를 들어, 산화물 반도체막(92a) 및 산화물 반도체막(92c)으로서, 스퍼터링법으로 형성한 In-Ga-Zn 산화물막을 사용하는 경우, 산화물 반도체막(92a) 및 산화물 반도체막(92c)의 성막에는 In-Ga-Zn 산화물(In:Ga:Zn=1:3:2[원자수비])의 타깃을 사용할 수 있다. 성막 조건은 예컨대, 성막 가스로서 아르곤 가스 30sccm, 산소 가스 15sccm를 사용하고, 압력을 0.4Pa로 하고, 기판 온도를 200℃로 하고, DC 전력을 0.5kW로 하면 좋다.
또한, 산화물 반도체막(92b)을 CAAC-OS막으로 하는 경우, 산화물 반도체막(92b)의 성막에는 In-Ga-Zn 산화물(In:Ga:Zn=1:1:1[원자수비])을 포함하는 다결정 타깃을 사용하는 것이 바람직하다. 성막 조건은 예컨대 성막 가스로서 아르곤 가스 30sccm, 산소 가스 15sccm를 사용하고, 압력을 0.4Pa로 하고, 기판 온도를 300℃로 하고, DC 전력을 0.5kW로 할 수 있다.
또한, 산화물 반도체막(92a)~산화물 반도체막(92c)은 스퍼터링법에 의하여 형성할 수 있지만 다른 방법, 예컨대 열 CVD법에 의하여 형성하여도 좋다. 열 CVD법의 예로서 MOCVD(Metal Organic Chemical Vapor Deposition)법이나 ALD(Atomic Layer Deposition)법을 사용하여도 좋다.
또한, 전자 공여체(도너)가 되는 수분 또는 수소 등의 불순물이 저감되고 산소 결손이 저감됨으로써 고순도화된 산화물 반도체(purified Oxide Semiconductor)는 캐리어 발생원이 적기 때문에 i형(진성 반도체) 또는 i형에 가능한 한 가깝게 할 수 있다. 그러므로, 고순도화된 산화물 반도체막에 채널 형성 영역을 갖는 트랜지스터는 오프 전류가 매우 작고 신뢰성이 높다. 그리고, 상기 산화물 반도체막에 채널 형성 영역이 형성되는 트랜지스터는 문턱 전압이 플러스가 되는 전기적 특성(노멀리 오프 특성이라고도 함)이 되기 쉽다.
구체적으로, 고순도화된 산화물 반도체막에 채널 형성 영역을 갖는 트랜지스터의 오프 전류가 작은 것은, 여러 가지 실험에 의하여 증명할 수 있다. 예를 들어, 채널 폭이 1×106μm이고 채널 길이가 10μm인 소자라도 소스 전극과 드레인 전극 사이의 전압(드레인 전압)이 1V~10V의 범위에서, 오프 전류가 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하라는 특성을 얻을 수 있다. 이 경우, 트랜지스터의 채널 폭으로 정규화된 오프 전류는 100zA/μm 이하인 것을 알 수 있다. 또한, 용량 소자와 트랜지스터를 접속하고, 용량 소자에 유입 또는 용량 소자로부터 유출되는 전하를 상기 트랜지스터로 제어하는 회로를 사용하여, 오프 전류를 측정하였다. 상기 측정에서는, 고순도화된 산화물 반도체막을 상기 트랜지스터의 채널 형성 영역에 사용하고, 용량 소자의 단위 시간당 전하량의 추이(推移)로부터 상기 트랜지스터의 오프 전류를 측정하였다. 이 결과, 트랜지스터의 소스 전극과 드레인 전극 사이의 전압이 3V인 경우에, 수십 yA/μm라는, 더 작은 오프 전류가 얻어지는 것을 알 수 있었다. 따라서, 고순도화된 산화물 반도체막을 채널 형성 영역에 사용한 트랜지스터는, 결정성을 갖는 실리콘을 사용한 트랜지스터에 비하여 오프 전류가 현저히 작다.
또한, 반도체막으로서 산화물 반도체막을 사용하는 경우, 산화물 반도체로서는 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 또한 상기 산화물 반도체를 사용한 트랜지스터의 전기적 특성의 편차를 줄이기 위한 스태빌라이저로서 이들에 더하여 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스태빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스태빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스태빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다. 또한, 스태빌라이저로서 지르코늄(Zr)을 갖는 것이 바람직하다.
산화물 반도체 중에서도 In-Ga-Zn 산화물, In-Sn-Zn 산화물 등은 탄소화 실리콘, 질화 갈륨, 또는 산화 갈륨과 달리 스퍼터링법이나 습식법에 의하여 전기적 특성이 뛰어난 트랜지스터를 제작할 수 있으며, 양산성이 뛰어나다는 이점이 있다. 또한, 탄소화 실리콘, 질화 갈륨, 또는 산화 갈륨과는 달리, 상기 In-Ga-Zn 산화물은, 유리 기판 위에 전기적 특성이 뛰어난 트랜지스터를 제작하는 것이 가능하다. 또한, 기판의 대형화에도 대응할 수 있다.
또한, 다른 스태빌라이저로서 란타노이드인, 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb), 루테튬(Lu) 중 어느 하나 또는 복수를 포함하여도 좋다.
예를 들어, 산화물 반도체로서, 산화 인듐, 산화 갈륨, 산화 주석, 산화 아연, In-Zn 산화물, Sn-Zn 산화물, Al-Zn 산화물, Zn-Mg 산화물, Sn-Mg 산화물, In-Mg 산화물, In-Ga 산화물, In-Ga-Zn 산화물(IGZO라고도 표기함), In-Al-Zn 산화물, In-Sn-Zn 산화물, Sn-Ga-Zn 산화물, Al-Ga-Zn 산화물, Sn-Al-Zn 산화물, In-Hf-Zn 산화물, In-La-Zn 산화물, In-Pr-Zn 산화물, In-Nd-Zn 산화물, In-Ce-Zn 산화물, In-Sm-Zn 산화물, In-Eu-Zn 산화물, In-Gd-Zn 산화물, In-Tb-Zn 산화물, In-Dy-Zn 산화물, In-Ho-Zn 산화물, In-Er-Zn 산화물, In-Tm-Zn 산화물, In-Yb-Zn 산화물, In-Lu-Zn 산화물, In-Sn-Ga-Zn 산화물, In-Hf-Ga-Zn 산화물, In-Al-Ga-Zn 산화물, In-Sn-Al-Zn 산화물, In-Sn-Hf-Zn 산화물, In-Hf-Al-Zn 산화물을 사용할 수 있다.
또한, 예컨대 In-Ga-Zn 산화물이란, In과 Ga과 Zn을 포함하는 산화물을 뜻하고, In과 Ga과 Zn의 비율은 불문한다. 또한, In과 Ga과 Zn 외의 금속 원소를 포함하여도 좋다. In-Ga-Zn 산화물은, 무전계(無電界) 시의 저항이 충분히 높으므로 오프 전류를 충분히 작게 할 수 있고, 또한 이동도도 높다.
예를 들어, In-Sn-Zn 산화물에서는 비교적 쉽게 높은 이동도를 얻을 수 있다. 그러나, In-Ga-Zn 산화물에서도, 벌크 내 결함 밀도를 저감함으로써 이동도를 높일 수 있다.
또한, 트랜지스터(90)에서, 소스 전극 및 드레인 전극에 사용되는 도전성 재료에 따라서는 소스 전극 및 드레인 전극 중의 금속이 산화물 반도체막으로부터 산소를 추출하는 경우가 있다. 이 경우, 산화물 반도체막 중, 소스 전극 및 드레인 전극과 접하는 영역이 산소 결손의 형성에 의하여 n형화된다. n형화된 영역은 소스 영역 또는 드레인 영역으로서 기능하기 때문에, 산화물 반도체막과 소스 전극 및 드레인 전극 사이에서의 접촉 저항을 낮출 수 있다. 따라서, n형화된 영역이 형성됨으로써 트랜지스터(90)의 이동도 및 온 전류를 높일 수 있고, 이에 의하여 트랜지스터(90)를 사용한 반도체 장치의 고속 동작을 실현할 수 있다.
또한, 소스 전극 및 드레인 전극 중의 금속에 의한 산소의 추출은 소스 전극 및 드레인 전극을 스퍼터링법 등에 의하여 형성할 때에 일어날 수 있고, 소스 전극 및 드레인 전극을 형성한 후에 수행되는 가열 처리에 의해서도 일어날 수 있다. 또한, n형화되는 영역은 산소와 결합하기 쉬운 도전성 재료를 소스 전극 및 드레인 전극에 사용함으로써 형성되기 더 쉬워진다. 이 도전성 재료로서는 예컨대 Al, Cr, Cu, Ta, Ti, Mo, W 등을 들 수 있다.
복수의 적층된 산화물 반도체막을 갖는 반도체막을 트랜지스터(90)에 사용하는 경우, n형화되는 영역은 채널 영역이 되는 산화물 반도체막(92b)까지 도달되는 것이, 트랜지스터(90)의 이동도 및 온 전류를 높이고 반도체 장치의 고속 동작을 실현하는 데 바람직하다.
절연막(91)은 가열함으로써 상기 산소의 일부를 산화물 반도체막(92a)~산화물 반도체막(92c)에 공급하는 기능을 갖는 절연막인 것이 바람직하다. 또한, 절연막(91)은 결함이 적은 것이 바람직하고 대표적으로는 ESR 측정을 하였을 때 얻어지는, 실리콘의 댕글링 본드에서 유래하는 g=2.001을 갖는 스핀의 밀도가 1×1018spins/cm3 이하인 것이 바람직하다.
절연막(91)은 가열함으로써 상기 산소의 일부를 산화물 반도체막(92a)~산화물 반도체막(92c)에 공급하는 기능을 갖기 때문에 산화물인 것이 바람직하고 예컨대, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 등을 사용할 수 있다. 절연막(91)은 플라스마 CVD(Chemical Vapor Deposition)법 또는 스퍼터링법 등에 의하여 형성할 수 있다.
또한, 본 명세서에서 산화질화물이란, 그 조성으로서 질소보다 산소의 함유량이 많은 재료를 가리키고, 질화산화물이란, 그 조성으로서 산소보다 질소의 함유량이 많은 재료를 가리킨다.
또한, 도 21 및 도 22에 도시된 트랜지스터(90)는 채널 영역이 형성되는 산화물 반도체막(92b)의 단부 중 도전막(93) 및 도전막(94)과 중첩되지 않는 단부, 바꿔 말하면 도전막(93) 및 도전막(94)이 위치하는 영역과 상이한 영역에 위치하는 단부와, 도전막(96)이 중첩되는 구성을 갖는다. 산화물 반도체막(92b)의 단부는, 상기 단부를 형성하기 위한 에칭에서 플라스마에 노출될 때에, 에칭 가스로부터 생긴 염소 라디칼, 불소 라디칼 등이 산화물 반도체를 구성하는 금속 원소와 결합되기 쉽다. 따라서, 산화물 반도체막의 단부에서는, 상기 금속 원소와 결합하고 있었던 산소가 이탈되기 쉬운 상태에 있기 때문에, 산소 결손이 형성되어, n형화되기 쉽다고 생각할 수 있다. 하지만 도 21 및 도 22에 도시된 트랜지스터(90)에서는 도전막(93) 및 도전막(94)과 중첩되지 않는 산화물 반도체막(92b)의 단부와 도전막(96)이 중첩되기 때문에 도전막(96)의 전위를 제어함으로써 상기 단부에 가해지는 전계를 제어할 수 있다. 따라서 산화물 반도체막(92b)의 단부를 통하여 도전막(93)과 도전막(94) 사이를 흐르는 전류를 도전막(96)에 공급하는 전위에 의하여 제어할 수 있다. 이와 같은 트랜지스터(90) 구조를 Surrounded Channel(S-Channel) 구조라고 부른다.
구체적으로 S-Channel 구조의 경우, 트랜지스터(90)가 오프 상태가 되는 바와 같은 전위를 도전막(96)에 공급한 경우에는 상기 단부를 통하여 도전막(93)과 도전막(94) 사이를 흐르는 오프 전류를 작게 억제할 수 있다. 그러므로 트랜지스터(90)에서는 큰 온 전류를 얻기 위하여 채널 길이를 짧게 하여, 결과적으로 산화물 반도체막(92b)의 단부에서의 도전막(93)과 도전막(94) 사이의 길이가 짧게 되더라도 트랜지스터(90)의 오프 전류를 작게 억제할 수 있다. 따라서 트랜지스터(90)는 채널 길이를 짧게 함으로써 온 상태일 때는 높은 온 전류를 얻을 수 있고 오프 상태일 때는 오프 전류를 작게 억제할 수 있다.
또한, 구체적으로 S-Channel 구조의 경우, 트랜지스터(90)가 온 상태가 되는 바와 같은 전위를 도전막(96)에 인가한 경우에는 상기 단부를 통하여 도전막(93)과 도전막(94) 사이를 흐르는 전류를 크게 할 수 있다. 상기 전류는 트랜지스터(90)의 전계 효과 이동도와 온 전류의 증대에 기여한다. 그리고 산화물 반도체막(92b)의 단부와 도전막(96)이 중첩됨으로써 산화물 반도체막(92b)에서 캐리어가 흐르는 영역이 절연막(95)에 가까운 산화물 반도체막(92b)의 계면 근방뿐만 아니라 산화물 반도체막(92b)의 넓은 범위에서 캐리어가 흐르기 때문에 트랜지스터(90)에서의 캐리어 이동량이 증가된다. 이 결과, 트랜지스터(90)의 온 전류가 커짐과 함께, 전계 효과 이동도가 높아지고, 대표적으로는 전계 효과 이동도가 10cm2/Vㆍs 이상, 또는 20cm2/Vㆍs 이상이 된다. 또한, 여기서 전계 효과 이동도란 산화물 반도체막의 물성값으로서의 이동도의 근사값이 아니라, 트랜지스터의 포화 영역에서의 전류 구동력의 지표이고 외견상의 전계 효과 이동도이다.
이하에서는, 산화물 반도체막의 구조에 대하여 설명한다.
산화물 반도체막은 단결정 산화물 반도체막 및 비단결정 산화물 반도체막으로 대별된다. 비단결정 산화물 반도체막이란, 비정질 산화물 반도체막, 미결정 산화물 반도체막, 다결정 산화물 반도체막, CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor)막 등을 말한다.
비정질 산화물 반도체막은 막 중에서의 원자 배열이 불규칙하고, 결정 성분을 갖지 않는 산화물 반도체막이다. 미소 영역에서도 결정부를 갖지 않고, 막 전체가 완전한 비정질 구조의 산화물 반도체막이 전형적이다.
미결정 산화물 반도체막은 예컨대 1nm 이상 10nm 미만의 크기를 갖는 미결정(나노 결정이라고도 함)을 포함한다. 따라서, 미결정 산화물 반도체막은 비정질 산화물 반도체막보다 원자 배열의 규칙성이 높다. 따라서, 미결정 산화물 반도체막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮다는 특징을 갖는다.
CAAC-OS막은 복수의 결정부를 갖는 산화물 반도체막의 하나이며, 결정부의 대부분은 한 변이 100nm 미만인 입방체 내에 들어가는 크기다. 따라서, CAAC-OS막에 포함되는 결정부는 한 변이 10nm 미만, 5nm 미만, 또는 3nm 미만인 입방체 내에 들어가는 크기인 경우도 포함된다. CAAC-OS막은 미결정 산화물 반도체막보다 결함 준위 밀도가 낮다는 특징을 갖는다. 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 CAAC-OS막을 관찰하면, 결정부끼리의 명확한 경계, 즉 결정립계(그레인 바운더리라고도 함)를 확인할 수 없다. 따라서, CAAC-OS막은 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
시료면에 대략 평행한 방향으로부터 TEM에 의하여 CAAC-OS막을 관찰(단면 TEM 관찰)하면, 결정부에서 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은 CAAC-OS막의 막을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영한 형상이며 CAAC-OS막의 피형성면 또는 상면에 평행하게 배열된다.
본 명세서에서 '평행'이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하인 경우도 포함된다. 또한, '수직'이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하인 경우도 포함된다.
한편, 시료면에 대략 수직인 방향으로부터 TEM에 의하여 CAAC-OS막을 관찰(평면 TEM 관찰)하면, 결정부에서 금속 원자가 삼각형 또는 육각형으로 배열되어 있는 것을 확인할 수 있다. 그러나, 상이한 결정부들간에서 금속 원자의 배열에는 규칙성이 보이지 않는다.
단면 TEM 관찰 및 평면 TEM 관찰로부터, CAAC-OS막의 결정부는 배향성을 갖는 것을 알 수 있다.
CAAC-OS막에 대하여, X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 구조 해석을 수행하면, 예를 들어 InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 회절각(2θ)이 31° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향으로 배향되어 있는 것을 확인할 수 있다.
한편, CAAC-OS막에 대하여, c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 해석에서는, 2θ가 56° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체막의 경우에는, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)을 수행하면, (110)면과 등가인 결정면에 귀속되는 6개의 피크가 관찰된다. 한편, CAAC-OS막의 경우에는, 2θ를 56° 근방에 고정하고 φ 스캔을 수행하여도 명료한 피크가 나타나지 않는다.
상술한 것으로부터, CAAC-OS막에서, 상이한 결정부들간에서는 a축 및 b축의 배향이 불규칙하지만, c축 배향성을 갖고 또한 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향되는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰로 확인된, 층상으로 배열된 금속 원자의 각 층은 결정의 ab면에 평행한 면이다.
또한, 결정부는 CAAC-OS막을 형성하였을 때 또는 가열 처리 등의 결정화 처리를 수행하였을 때에 형성된다. 상술한 바와 같이, 결정의 c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 예컨대 CAAC-OS막의 형상을 에칭 등에 의하여 변화시킨 경우, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행하게 되지 않는 경우도 있다.
또한, CAAC-OS막 중의 결정화도가 균일하지 않아도 되다. 예를 들어, CAAC-OS막의 결정부가 CAAC-OS막의 상면 근방으로부터의 결정 성장에 의하여 형성되는 경우, 상면 근방의 영역은 피형성면 근방의 영역보다 결정화도가 높게 될 수 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우, 불순물이 첨가된 영역의 결정화도가 변화하고, 결정화도가 부분적으로 상이한 영역이 형성될 수도 있다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 2θ가 31° 근방일 때의 피크에 더하여, 2θ가 36° 근방일 때도 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때 나타나는 피크는 CAAC-OS막 중의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 가리킨다. CAAC-OS막은 2θ가 31° 근방일 때 피크가 나타나고, 2θ가 36° 근방일 때 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사에 기인한 전기적 특성의 변동이 작다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
또한, 산화물 반도체막은 예컨대 비정질 산화물 반도체막, 미결정 산화물 반도체막, CAAC-OS막 중 2종류 이상을 갖는 적층막이라도 좋다.
또한, CAAC-OS막을 성막하기 위하여 이하의 조건을 적용하는 것이 바람직하다.
성막 시의 불순물 혼입을 저감시킴으로써, 불순물로 인하여 결정 상태가 무너지는 것을 억제할 수 있다. 예를 들어, 처리실 내에 존재하는 불순물 농도(수소, 물, 이산화탄소, 및 질소 등)를 저감시키면 좋다. 또한, 성막 가스 중의 불순물 농도를 저감시키면 좋다. 구체적으로는, 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 사용한다.
또한, 성막 시의 기판 가열 온도를 높임으로써, 기판 도달 후에 스퍼터링 입자의 마이그레이션(migration)이 일어난다. 구체적으로는, 기판 가열 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 하여 성막한다. 성막 시의 기판 가열 온도를 높임으로써, 평판 형상 또는 펠릿 형상의 스퍼터링 입자가 기판에 도달한 경우, 기판 위에서 마이그레이션이 일어나고, 스퍼터링 입자의 평평한 면이 기판에 부착된다.
또한, 성막 가스 중의 산소 비율을 높이고 전력을 최적화시킴으로써 성막 시의 플라스마 대미지를 경감시키면 바람직하다. 성막 가스 중의 산소 비율은 30체적％ 이상, 바람직하게는 100체적％로 한다.
타깃의 일례로서 In-Ga-Zn 산화물 타깃에 대하여 이하에서 기재한다.
InOX 분말, GaOY 분말, 및 ZnOZ 분말을 소정의 mol수비로 혼합하고 가압 처리를 수행한 후, 1000℃ 이상 1500℃ 이하의 온도로 가열 처리를 수행함으로써 다결정인 In-Ga-Zn 산화물 타깃으로 한다. 또한 X, Y, 및 Z는 임의의 양수이다. 여기서, 소정의 mol수비는 예컨대 InOX 분말, GaOY 분말, 및 ZnOZ 분말이 2:2:1, 8:4:3, 3:1:1, 1:1:1, 4:2:3, 2:1:3, 또는 3:1:2이다. 또한, 분말의 종류나 이를 혼합하는 mol수비는 제작하는 타깃에 따라 적절히 변경하면 좋다. 특히, In, Ga, Zn의 mol수비가 2:1:3의 타깃을 사용하여 제작된 CAAC-OS막은 일정한 범위에서의 CAAC-OS의 회절 패턴이 관측되는 영역의 비율(CAAC화율이라고도 함)을 높일 수 있으므로 상기 CAAC-OS막에 채널 형성 영역을 갖는 트랜지스터의 주파수 특성(f특)을 높일 수 있다.
또한, 알칼리 금속은 산화물 반도체를 구성하는 원소가 아니기 때문에, 불순물이다. 알칼리 토금속도, 산화물 반도체를 구성하는 원소가 아닌 경우에는 불순물이 된다. 특히, 알칼리 금속 중 Na은 산화물 반도체막과 접하는 절연막이 산화물인 경우, 이 절연막 중으로 확산되어 Na＋가 된다. 또한, Na은 산화물 반도체막 중에서, 산화물 반도체를 구성하는 금속과 산소의 결합을 분단하거나, 또는, 그 결합 중에 끼어든다. 결과적으로, 예컨대, 문턱 전압이 마이너스 방향으로 이동함에 따른 노멀리 온(normally-on)화, 이동도의 저하 등, 트랜지스터의 전기적 특성의 열화가 일어나고, 또한 특성의 편차도 생긴다. 구체적으로, 2차 이온 질량 분석법에 의한 Na 농도의 측정값은, 5×1016/cm3 이하, 바람직하게는 1×1016/cm3 이하, 더 바람직하게는 1×1015/cm3 이하로 하면 좋다. 마찬가지로, Li 농도의 측정값은 5×1015/cm3 이하, 바람직하게는 1×1015/cm3 이하로 하면 좋다. 마찬가지로, K 농도의 측정값은 5×1015/cm3 이하, 바람직하게는 1×1015/cm3 이하로 하면 좋다.
또한, 인듐을 포함하는 금속 산화물이 사용되는 경우에, 산소와의 결합 에너지가 인듐보다 큰 실리콘이나 탄소가, 인듐과 산소의 결합을 절단하여 산소 결손을 형성하는 경우가 있다. 그러므로, 실리콘이나 탄소가 산화물 반도체막에 혼입되어 있으면, 알칼리 금속이나 알칼리 토금속의 경우와 마찬가지로, 트랜지스터의 전기적 특성의 열화가 일어나기 쉽다. 따라서, 산화물 반도체막 중에서의 실리콘이나 탄소의 농도는 낮은 것이 바람직하다. 구체적으로, 2차 이온 질량 분석법에 의한 C 농도의 측정값, 또는 Si 농도의 측정값은 1×1018/cm3 이하로 하면 좋다. 상술한 구성에 의하여, 트랜지스터의 전기적 특성의 열화를 방지할 수 있고 반도체 장치의 신뢰성을 높일 수 있다.
<반도체 장치의 단면 구조의 예>
도 23에, 본 발명의 일 형태에 따른 아날로그 연산 회로의 단면 구조를 일례로서 도시하였다. 또한 도 23에서는, 도 3에 도시된 기억 회로(12)가 갖는 트랜지스터(16)와, 도 5에 도시된 연산 회로(13)가 갖는 트랜지스터(26)의 단면도를 예시하였다. 구체적으로, 파선 A1-A2로 나타낸 영역에서는, 트랜지스터(16)와 트랜지스터(26)의 채널 길이 방향에서의 구조를 나타내고, 파선 A3-A4로 나타낸 영역에서는, 트랜지스터(16)와 트랜지스터(26)의 채널 폭 방향에서의 구조를 나타낸다. 다만, 본 발명의 일 형태에서는, 하나의 트랜지스터의 채널 길이 방향과, 다른 하나의 트랜지스터의 채널 길이 방향이 반드시 일치하지 않아도 된다.
또한, 트랜지스터의 채널 길이 방향이란, 소스(소스 영역 또는 소스 전극) 및 드레인(드레인 영역 또는 드레인 전극) 사이에서 캐리어가 이동하는 방향을 뜻하고, 채널 폭 방향이란, 기판과 수평인 면 내에서 채널 길이 방향에 대하여 수직인 방향을 뜻한다.
또한, 도 23은 단결정 실리콘 기판에 채널 형성 영역을 갖는 트랜지스터(16) 위에, 산화물 반도체막에 채널 형성 영역을 갖는 트랜지스터(26)가 형성되는 경우를 예시한 것이다.
트랜지스터(26)가 형성되는 기판(400)으로서는 예컨대 실리콘 기판, 저마늄 기판, 실리콘 저마늄 기판 등을 사용할 수 있다. 도 23은 단결정 실리콘 기판을 기판(400)으로서 사용하는 경우를 예시한 것이다.
또한, 트랜지스터(26)는 소자 분리법에 의하여 전기적으로 분리되어 있다. 소자 분리법으로서는 트렌치 분리법(STI법: Shallow Trench Isolation법) 등을 사용할 수 있다. 도 23은 트렌치 분리법을 사용하여 트랜지스터(26)를 전기적으로 분리하는 경우를 예시한 것이다. 구체적으로 도 23은, 에칭 등으로 기판(400)에 형성된 트렌치에, 산화 실리콘 등이 포함된 절연물을 매립시킨 후, 이 절연물을 에칭 등으로 부분적으로 제거함으로써 형성되는 소자 분리 영역(401)에 의하여 트랜지스터(26)를 소자 분리하는 경우를 예시한 것이다.
또한, 트랜지스터(26)는 인접하는 트랜지스터와 같은 극성을 갖는 경우, 인접하는 트랜지스터 사이에서 반드시 소자 분리를 수행하지 않아도 된다. 이 경우, 레이아웃 면적을 작게 할 수 있다.
또한, 트렌치 외의 영역에 존재하는 기판(400)의 볼록부에는 트랜지스터(26)의 불순물 영역(402) 및 불순물 영역(403), 및 불순물 영역(402)과 불순물 영역(403)에 끼워진 채널 형성 영역(404)이 제공된다. 또한, 트랜지스터(26)는 채널 형성 영역(404)을 덮는 절연막(405)과, 절연막(405)을 사이에 개재하여 채널 형성 영역(404)과 중첩되는 게이트 전극(406)을 갖는다.
트랜지스터(26)에서는, 채널 형성 영역(404)의 볼록부의 측부 및 상부와 게이트 전극(406)이 절연막(405)을 사이에 개재하여 중첩됨으로써, 채널 형성 영역(404)의 측부와 상부를 포함하는 넓은 범위에서 캐리어가 흐른다. 그러므로, 기판 위에서의 트랜지스터(26)의 점유 면적을 작게 억제하면서 트랜지스터(26)에서의 캐리어 이동량을 증가시킬 수 있다. 이에 의하여 트랜지스터(26)는 온 전류가 크게 됨과 함께, 전계 효과 이동도가 높아진다. 특히 채널 형성 영역(404)의 볼록부의 채널 폭 방향의 길이(채널 폭)를 W, 채널 형성 영역(404)의 볼록부의 막 두께를 T로 하면, 채널 폭(W)에 대한 막 두께(T)의 비에 상당하는 종횡비가 높은 경우, 캐리어가 흐르는 범위는 더 넓어지기 때문에 트랜지스터(26)의 온 전류를 더 크게 할 수 있고 전계 효과 이동도도 더 높일 수 있다.
또한, 벌크의 반도체 기판을 사용한 트랜지스터(26)의 경우, 종횡비는 0.5 이상인 것이 바람직하고, 1 이상인 것이 더 바람직하다.
트랜지스터(26) 위에는 절연막(411)이 제공된다. 절연막(411)에는 개구부가 형성된다. 그리고, 이 개구부에는 불순물 영역(402) 및 불순물 영역(403)에 각각 전기적으로 접속되는 도전막(412) 및 도전막(413), 및 게이트 전극(406)에 전기적으로 접속되는 도전막(414)이 형성된다.
또한, 도전막(412)은 절연막(411) 위에 형성된 도전막(416)에 전기적으로 접속되고, 도전막(413)은 절연막(411) 위에 형성된 도전막(417)에 전기적으로 접속되고, 도전막(414)은 절연막(411) 위에 형성된 도전막(418)에 전기적으로 접속된다.
도전막(416)~도전막(418) 위에는 절연막(420)이 제공된다. 그리고, 절연막(420) 위에는 산소, 수소, 물의 확산을 방지하는 블로킹 효과를 갖는 절연막(421)이 제공된다. 절연막(421)은 밀도가 높고 치밀할수록, 또한 미결합수가 적고 화학적으로 안정적일수록 더 높은 블로킹 효과를 나타낸다. 산소, 수소, 물의 확산을 방지하는 블로킹 효과를 나타내는 절연막(421)으로서 예컨대 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄 등을 사용할 수 있다. 수소, 물의 확산을 방지하는 블로킹 효과를 나타내는 절연막(421)으로서 예컨대 질화 실리콘, 질화산화 실리콘 등을 사용할 수 있다.
절연막(421) 위에는 절연막(422)이 제공되고 절연막(422) 위에는 트랜지스터(16)가 제공된다.
트랜지스터(16)는 절연막(422) 위에, 산화물 반도체를 포함하는 반도체막(430)과, 반도체막(430)에 전기적으로 접속된, 소스 전극 또는 드레인 전극으로서 기능하는 도전막(432) 및 도전막(433)과, 반도체막(430)을 덮는 게이트 절연막(431)과, 게이트 절연막(431)을 사이에 끼워 반도체막(430)과 중첩되는 게이트 전극(434)을 갖는다. 또한, 절연막(420)~절연막(422)에는 개구부가 제공되고, 도전막(433)은 이 개구부에서 도전막(418)에 접속된다.
또한, 도 23에서 트랜지스터(16)는 게이트 전극(434)을 반도체막(430)의 한쪽 측에 적어도 가지면 좋지만, 절연막(422)을 사이에 끼워 반도체막(430)과 중첩되는 게이트 전극을 더 가져도 좋다.
트랜지스터(16)가 한 쌍의 게이트 전극을 갖는 경우, 한쪽의 게이트 전극에는 도통 상태 또는 비도통 상태를 제어하기 위한 신호가 공급되고, 다른 쪽의 게이트 전극은 다른 곳으로부터 전위가 공급되는 상태이어도 좋다. 이 경우, 한 쌍의 게이트 전극에 같은 레벨의 전위가 공급되어도 좋고, 다른 쪽의 게이트 전극에만 접지 전위 등의 고정 전위가 공급되어도 좋다. 다른 쪽의 게이트 전극에 공급되는 전위의 레벨을 제어함으로써, 트랜지스터의 문턱 전압을 제어할 수 있다.
또한, 도 23에는, 트랜지스터(16)가 하나의 게이트 전극(434)에 대응하는 하나의 채널 형성 영역을 갖는 싱글 게이트 구조인 경우를 예시하였다. 그러나, 트랜지스터(16)는 전기적으로 접속된 복수의 게이트 전극을 가짐으로써 하나의 활성층에 복수의 채널 형성 영역을 갖는 멀티 게이트 구조이어도 좋다.
또한, 도 23에는, 트랜지스터(16)에 포함되는 반도체막(430)이, 절연막(422) 위에 순차적으로 적층된 산화물 반도체막(430a)~산화물 반도체막(430c)을 갖는 경우를 예시하였다. 다만, 본 발명의 일 형태에서는 트랜지스터(16)에 포함되는 반도체막(430)이 금속 산화물막의 단막으로 구성되어도 좋다.
<전자 기기의 예>
본 발명의 일 형태에 따른 반도체 장치는, 표시 기기, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD: Digital Versatile Disc 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 사용할 수 있다. 그 외에, 본 발명의 일 형태에 따른 반도체 장치를 사용할 수 있는 전자 기기로서 휴대 전화, 휴대형을 포함하는 게임기, 휴대 정보 단말, 전자 서적 단말, 비디오 카메라나 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기, 의료 기기 등을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 25에 도시하였다.
도 25의 (A)는 휴대형 게임기이며, 하우징(5001), 하우징(5002), 표시부(5003), 표시부(5004), 마이크로폰(5005), 스피커(5006), 조작 키(5007), 스타일러스(5008) 등을 갖는다. 본 발명의 일 형태에 따른 반도체 장치는 휴대형 게임기가 갖는 각종 집적 회로에 사용할 수 있다. 또한, 도 25의 (A)에 도시된 휴대형 게임기는 2개의 표시부(표시부(5003) 및 표시부(5004))를 갖지만, 휴대형 게임기가 갖는 표시부의 개수는 이에 한정되지 않는다.
도 25의 (B)는 휴대 정보 단말이며, 제 1 하우징(5601), 제 2 하우징(5602), 제 1 표시부(5603), 제 2 표시부(5604), 접속부(5605), 조작 키(5606) 등을 갖는다. 본 발명의 일 형태에 따른 반도체 장치는 휴대 정보 단말의 각종 집적 회로에 사용할 수 있다. 제 1 표시부(5603)는 제 1 하우징(5601)에 제공되고, 제 2 표시부(5604)는 제 2 하우징(5602)에 제공된다. 그리고, 제 1 하우징(5601)과 제 2 하우징(5602)은 접속부(5605)로 접속되어 있고, 제 1 하우징(5601)과 제 2 하우징(5602) 사이의 각도는 접속부(5605)에 의하여 변경할 수 있다. 제 1 표시부(5603)에서의 영상을 접속부(5605)에서의 제 1 하우징(5601)과 제 2 하우징(5602) 사이의 각도에 따라 전환하는 구성으로 하여도 좋다. 또한, 제 1 표시부(5603) 및 제 2 표시부(5604)의 적어도 한쪽에, 위치 입력 장치로서의 기능이 부가된 표시 장치를 사용하도록 하여도 좋다. 또한, 위치 입력 장치로서의 기능은, 표시 장치에 터치 패널을 제공함으로써 부가할 수 있다. 또는 위치 입력 장치로서의 기능은, 포토 센서라고도 불리는 광전 변환 소자를 표시 장치의 화소부에 제공함으로써 부가할 수도 있다.
도 25의 (C)는 노트북 퍼스널 컴퓨터이며, 하우징(5401), 표시부(5402), 키보드(5403), 포인팅 디바이스(5404) 등을 갖는다. 본 발명의 일 형태에 따른 반도체 장치는 노트북 퍼스널 컴퓨터의 각종 집적 회로에 사용할 수 있다.
도 25의 (D)는 손거울이며, 제 1 하우징(5301), 제 2 하우징(5302), 거울(5303), 접속부(5304) 등을 갖는다. 제 1 하우징(5301)과 제 2 하우징(5302)은, 접속부(5304)에 의하여 접속되어 있고, 제 1 하우징(5301)과 제 2 하우징(5302) 사이의 각도는 접속부(5304)에 의하여 변경할 수 있다. 그리고, 제 1 하우징(5301) 및 제 2 하우징(5302)에는, 조명 장치가 사용된다. 상기 조명 장치는, 면상의 발광 소자를 갖고, 상기 발광 소자는, 접속부(5304)에서의 제 1 하우징(5301)과 제 2 하우징(5302) 사이의 각도에 따라, 발광의 상태와 비도통 상태 발행의 상태가 전환되는 구성을 가져도 좋다. 본 발명의 일 형태에 따른 반도체 장치는 조명 장치의 동작을 제어하기 위한 각종 집적 회로에 사용할 수 있다.
도 25의 (E)는 팔찌형의 표시 장치이며, 곡면을 갖는 하우징(5701), 표시부(5702) 등을 갖는다. 본 발명의 일 형태에 따른 반도체 장치는, 표시부(5702)에 사용되는 표시 장치의 동작을 제어하기 위한 각종 집적 회로에 사용할 수 있다.
도 25의 (F)는 휴대 전화이며, 곡면을 갖는 하우징(5901)에, 표시부(5902), 마이크로폰(5907), 스피커(5904), 카메라(5903), 외부 접속부(5906), 조작용 버튼(5905)이 제공된다. 본 발명의 일 형태에 따른 반도체 장치는, 표시부(5902)에 사용되는 표시 장치의 동작을 제어하기 위한 각종 집적 회로에 사용할 수 있다.
<기타>
예를 들어 본 명세서 등에 있어서, 트랜지스터로서 다양한 구조의 트랜지스터를 사용할 수 있다. 따라서 사용하는 트랜지스터의 종류에 한정은 없다. 트랜지스터의 일례로서는, 단결정 실리콘을 갖는 트랜지스터 또는 비정질 실리콘, 다결정 실리콘, 미결정(마이크로크리스털, 나노크리스털, 세미어모퍼스라고도 함) 실리콘 등으로 대표되는 비단결정 반도체막을 갖는 트랜지스터 등을 사용할 수 있다. 또는 그들 반도체를 박막화한 박막 트랜지스터(TFT) 등을 사용할 수 있다. TFT를 사용하는 경우, 다양한 장점이 있다. 예를 들어 단결정 실리콘의 경우보다 낮은 온도에서 제조할 수 있기 때문에, 제조 비용의 삭감 또는 제조 장치의 대형화를 도모할 수 있다. 제조 장치를 크게 할 수 있기 때문에, 대형 기판 위에 제조할 수 있다. 또는 제조 온도가 낮기 때문에, 내열성이 약한 기판을 사용할 수 있다.
또한, 미결정 실리콘을 제조할 때, 촉매(니켈 등)를 이용함으로써, 결정성을 더 향상시켜, 전기 특성이 좋은 트랜지스터를 제조하는 것이 가능하게 된다. 이때, 레이저 조사를 수행하는 일 없이, 가열 처리를 가하는 것만으로, 결정성을 향상시키는 것도 가능하다. 다만, 촉매(니켈 등)를 사용하지 않고, 다결정 실리콘 또는 미결정 실리콘을 제작하는 것은 가능하다.
또한 트랜지스터의 일례로서는, 화합물 반도체(예를 들어 SiGe, GaAs 등) 또는 산화물 반도체(예를 들어 Zn-O, In-Ga-Zn-O, In-Zn-O, In-Sn-O(ITO), Sn-O, Ti-O, Al-Zn-Sn-O(AZTO), In-Sn-Zn-O 등) 등을 갖는 트랜지스터를 사용할 수 있다. 또는 이들 화합물 반도체, 또는 이들 산화물 반도체를 박막화한 박막 트랜지스터 등을 사용할 수 있다. 이들에 의하여, 제조 온도를 낮게 할 수 있으므로, 예를 들어 실온에서 트랜지스터를 제조하는 것이 가능해진다. 그 결과, 내열성이 낮은 기판, 예를 들어 플라스틱 기판 또는 필름 기판 등에 직접 트랜지스터를 형성할 수 있다. 또한 이들 화합물 반도체 또는 산화물 반도체를 트랜지스터의 채널 부분에 사용할 뿐만 아니라, 그 이외의 용도로 사용할 수도 있다.
또한 트랜지스터의 일례로서는, 잉크젯법 또는 인쇄법을 사용하여 형성한 트랜지스터 등을 사용할 수 있다. 이들에 의하여, 실온에서 제조, 저진공도에서 제조, 또는 대형 기판 위에 제조할 수 있다. 따라서 마스크(레티클)를 사용하지 않더라도 제조하는 것이 가능해지기 때문에, 트랜지스터의 레이아웃을 용이하게 변경할 수 있다. 또는 레지스트를 사용하지 않고 제조하는 것이 가능하므로, 재료비가 저렴해지고 공정 수를 삭감할 수 있다. 또는 필요한 부분에만 막을 부착하는 것이 가능하므로, 전체면에 성막한 후에 에칭한다는 제법보다 재료가 낭비되지 않아, 저비용으로 할 수 있다.
또한 트랜지스터의 일례로서는, 유기 반도체나 카본 나노튜브를 갖는 트랜지스터 등을 사용할 수 있다. 이들에 의하여, 휠 수 있는 기판 위에 트랜지스터를 형성할 수 있다. 유기 반도체나 카본 나노튜브를 갖는 트랜지스터를 사용한 장치는, 충격에 강하게 할 수 있다.
또한 트랜지스터로서는, 그 외에도 다양한 구조의 트랜지스터를 사용할 수 있다. 예를 들어 트랜지스터로서 MOS형 트랜지스터, 접합형 트랜지스터, 바이폴라 트랜지스터 등을 사용할 수 있다. 트랜지스터로서 MOS형 트랜지스터를 사용함으로써, 트랜지스터의 크기를 작게 할 수 있다. 따라서 다수의 트랜지스터를 탑재할 수 있다. 트랜지스터로서 바이폴라 트랜지스터를 사용함으로써, 큰 전류를 흘릴 수 있다. 따라서 고속으로 회로를 동작시킬 수 있다. 또한 MOS형 트랜지스터와 바이폴라 트랜지스터를 하나의 기판에 혼재시켜 형성하여도 좋다. 이것에 의하여 저소비 전력, 소형화, 고속 동작 등을 실현할 수 있다.
예를 들어 본 명세서 등에 있어서, X와 Y가 접속되어 있다고 명시적으로 기재하는 경우에는, X와 Y가 전기적으로 접속되어 있는 경우와, X와 Y가 기능적으로 접속되어 있는 경우와, X와 Y가 직접 접속되어 있는 경우를 포함하는 것으로 한다. 따라서 소정의 접속 관계, 예를 들어 도면 또는 문장에 나타난 접속 관계에 한정되지 않으며, 도면 또는 문장에 나타난 접속 관계 이외의 것도 포함하는 것으로 한다.
여기서 X, Y는 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
X와 Y가 전기적으로 접속되어 있는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 하나 이상 접속되는 것이 가능하다. 또한 스위치는 온/오프가 제어되는 기능을 갖고 있다. 즉, 스위치는 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되어, 전류를 흘릴지 여부를 제어하는 기능을 갖고 있다. 또는 스위치는 전류를 흘리는 경로를 선택하여 전환하는 기능을 갖고 있다.
X와 Y가 기능적으로 접속되어 있는 경우의 일례로서는, X와 Y의 기능적인 접속을 가능하게 하는 회로(예를 들어 논리 회로(인버터, NAND 회로, NOR 회로 등), 신호 변환 회로(DA 변환 회로, AD 변환 회로, 감마 보정 회로 등), 전위 레벨 변환 회로(전원 회로(승압 회로, 강압 회로 등), 신호의 전위 레벨을 변환하는 레벨 시프터 회로 등), 전압원, 전류원, 변환 회로, 증폭 회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 버퍼 회로 등), 신호 생성 회로, 기억 회로, 제어 회로 등)가 X와 Y 사이에 하나 이상 접속되는 것이 가능하다. 또한 일례로서, X와 Y 사이에 다른 회로를 개재하더라도, X로부터 출력된 신호가 Y에 전달되는 경우에는, X와 Y는 기능적으로 접속되어 있는 것으로 한다.
또한 X와 Y가 전기적으로 접속되어 있다고 명시적으로 기재하는 경우에는, X와 Y가 전기적으로 접속되어 있는 경우(즉, X와 Y 사이에 다른 소자 또는 다른 회로를 개재하여 접속되어 있는 경우)에 더하여, X와 Y가 기능적으로 접속되어 있는 경우(즉, X와 Y 사이에 다른 회로를 개재하여 기능적으로 접속되어 있는 경우)와, X와 Y가 직접 접속되어 있는 경우(즉, X와 Y 사이에 다른 소자 또는 다른 회로를 개재하지 않고 접속되어 있는 경우)를 포함하는 것으로 한다. 즉, 전기적으로 접속되어 있다고 명시적으로 기재하는 경우에는, 단순히 접속되어 있다고만 명시적으로 기재되어 있는 경우와 같은 것으로 한다.
또한, 예를 들어 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통하여(또는 통하지 않고) X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2를 통하여(또는 통하지 않고) Y와 전기적으로 접속되어 있는 경우나, 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 일부와 직접 접속되고, Z1의 다른 일부가 X와 직접 접속되며, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 일부와 직접 접속되고, Z2의 다른 일부가 Y와 직접 접속되어 있는 경우에는, 이하와 같이 표현할 수 있다.
예를 들어 'X와 Y와 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)은 서로 전기적으로 접속되어 있고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y의 순서대로 전기적으로 접속되어 있다'고 표현할 수 있다. 또는 '트랜지스터의 소스(또는 제 1 단자 등)는 X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)은 Y와 전기적으로 접속되며, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 순서대로 전기적으로 접속되어 있다'고 표현할 수 있다. 또는 'X는 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 통하여 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 접속 순서대로 설치되어 있다'고 표현할 수 있다. 이들 예와 마찬가지의 표현 방법을 사용하여, 회로 구성에 있어서의 접속의 순서에 대하여 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와, 드레인(또는 제 2 단자 등)을 구별하여, 기술적 범위를 결정할 수 있다. 또한 이들 표현 방법은 일례이며, 이들 표현 방법에 한정되지 않는다. 여기서, X, Y, Z1, Z2는 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
또한 회로도에는 독립되어 있는 구성 요소끼리가 전기적으로 접속하고 있는 것처럼 도시되어 있는 경우에도, 하나의 구성 요소가 복수의 구성 요소의 기능을 겸비하고 있는 경우도 있다. 예를 들어 배선의 일부가 전극으로서도 기능하는 경우에는, 하나의 도전막이 배선의 기능 및 전극의 기능의 양쪽 구성 요소의 기능을 겸비하고 있다. 따라서 본 명세서에서의 전기적으로 접속이란, 이러한 하나의 도전막이 복수의 구성 요소의 기능을 겸비하고 있는 경우도 그 범주에 포함한다.
또한, 어떤 하나의 실시형태에서 설명하는 내용(일부의 내용이어도 좋음)은, 그 실시형태에서 설명하는 다른 내용(일부의 내용이어도 좋음), 및/또는 하나 또는 복수의 다른 실시형태에서 설명하는 내용(일부의 내용이어도 좋음)에 대하여, 적용, 조합, 또는 치환 등을 수행할 수 있다.
또한, 실시형태에서 설명하는 내용이란, 각 실시형태에서, 다양한 도면을 사용하여 설명하는 내용, 또는 명세서에 기재되는 문장을 사용하여 설명하는 내용을 말한다.
또한, 하나의 실시형태에서 설명하는 도면(일부이어도 좋음)은, 그 도면의 다른 부분, 그 실시형태에서 설명하는 다른 도면(일부이어도 좋음), 및/또는 하나 또는 복수의 다른 실시형태에서 설명하는 도면(일부이어도 좋음)에 대하여 조합함으로써, 더 많은 도면을 구성시킬 수 있다.
또한 명세서 중 도면이나 문장에 있어서 규정되어 있지 않은 내용에 대하여, 그 내용을 제외하는 것을 규정한 발명의 일 형태를 구성할 수 있다. 또는 어떠한 값에 대하여, 상한값과 하한값 등으로 나타나는 수치 범위가 기재되어 있는 경우, 그 범위를 임의로 좁힘으로써, 또는 그 범위 중 한 점을 제외함으로써, 그 범위를 일부 제외한 발명의 일 형태를 규정할 수 있다. 이들에 의하여, 예를 들어 종래 기술이 본 발명의 일 형태의 기술적 범위 내에 들어가지 않는 것을 규정할 수 있다.
구체예로서는, 어떠한 회로에 있어서, 제 1~제 5 트랜지스터를 사용하고 있는 회로도가 기재되어 있다고 한다. 그 경우, 그 회로가 제 6 트랜지스터를 갖고 있지 않은 것을 발명으로서 규정하는 것이 가능하다. 또는 그 회로가 용량 소자를 갖고 있지 않은 것을 규정하는 것이 가능하다. 또한 그 회로가, 어떤 특정한 접속 구조를 취하고 있는 제 6 트랜지스터를 갖고 있지 않다고 규정하여 발명을 구성할 수 있다. 또는 그 회로가, 어느 특정한 접속 구조를 취하고 있는 용량 소자를 갖고 있지 않다고 규정하여 발명을 구성할 수 있다. 예를 들어 게이트가 제 3 트랜지스터의 게이트와 접속되어 있는 제 6 트랜지스터를 갖고 있지 않다고 발명을 규정하는 것이 가능하다. 또는, 예를 들어 제 1 전극이 제 3 트랜지스터의 게이트와 접속되어 있는 용량 소자를 갖고 있지 않다고 발명을 규정하는 것이 가능하다.
다른 구체예로서는, 어느 값에 대하여, 예를 들어 '어떠한 전압이 3V 이상 10V 이하인 것이 적합하다'고 기재되어 있다고 한다. 그 경우, 예를 들어 어떠한 전압이 -2V 이상 1V 이하인 경우를 제외한다고 발명의 일 형태를 규정하는 것이 가능하다. 또는, 예를 들어 어떠한 전압이 13V 이상인 경우를 제외한다고 발명의 일 형태를 규정하는 것이 가능하다. 또한 예를 들어 그 전압이 5V 이상 8V 이하라고 발명을 규정하는 것도 가능하다. 또한 예를 들어 그 전압이 대략 9V라고 발명을 규정하는 것도 가능하다. 또한 예를 들어 그 전압이 3V 이상 10V 이하인데, 9V인 경우를 제외한다고 발명을 규정하는 것도 가능하다. 또한 어떠한 값에 대하여 '이러한 범위인 것이 바람직하다', '이들을 만족시키는 것이 적합하다' 등과 같이 기재되어 있었다고 하더라도, 어떠한 값은 그들 기재에 한정되지 않는다. 즉, '바람직하다', '적합하다' 등과 같이 기재되어 있었다고 하더라도, 반드시 그들 기재에 한정되지는 않는다.
다른 구체예로서는, 어떠한 값에 대하여, 예를 들어 '어떠한 전압이 10V인 것이 적합하다'고 기재되어 있다고 한다. 그 경우, 예를 들어 어떠한 전압이 -2V 이상 1V 이하인 경우를 제외한다고 발명의 일 형태를 규정하는 것이 가능하다. 또는, 예를 들어 어떠한 전압이 13V 이상인 경우를 제외한다고 발명의 일 형태를 규정하는 것이 가능하다.
다른 구체예로서는, 어떠한 물질의 성질에 대하여, 예를 들어 '어떠한 막은 절연막이다'라고 기재되어 있다고 한다. 그 경우, 예를 들어 그 절연막이 유기 절연막인 경우를 제외한다고 발명의 일 형태를 규정하는 것이 가능하다. 또는, 예를 들어 그 절연막이 무기 절연막인 경우를 제외한다고 발명의 일 형태를 규정하는 것이 가능하다. 또는, 예를 들어 그 막이 도전막인 경우를 제외한다고 발명의 일 형태를 규정하는 것이 가능하다. 또는, 예를 들어 그 막이 반도체막인 경우를 제외한다고 발명의 일 형태를 규정하는 것이 가능하다.
다른 구체예로서는, 어떠한 적층 구조에 대하여, 예를 들어 'A막과 B막 사이에 어떠한 막이 제공되어 있다'고 기재되어 있다고 한다. 그 경우, 예를 들어 그 막이 4층 이상의 적층막인 경우를 제외한다고 발명을 규정하는 것이 가능하다. 또는, 예를 들어 A막과 그 막 사이에 도전막이 제공되어 있는 경우를 제외한다고 발명을 규정하는 것이 가능하다.
또한 본 명세서 등에 있어서 기재되어 있는 발명의 일 형태는, 다양한 사람이 실시할 수 있다. 그러나 그 실시는, 복수의 사람들에 걸쳐 실시되는 경우가 있다. 예를 들어 송수신 시스템의 경우에 있어서, A사가 송신기를 제조 및 판매하고, B사가 수신기를 제조 및 판매하는 경우가 있다. 다른 예로서는, 트랜지스터 및 발광 소자를 갖는 발광 장치의 경우에 있어서, 트랜지스터가 형성된 반도체 장치는 A사가 제조 및 판매한다. 그리고 B사가 그 반도체 장치를 구입하고 그 반도체 장치에 발광 소자를 성막하여, 발광 장치로서 완성시키는 경우가 있다.
이러한 경우, A사 또는 B사 중 어느 쪽에 대해서도, 특허 침해를 주장할 수 있는 발명의 일 형태를 구성할 수 있다. 즉, A사만이 실시하는 발명의 일 형태를 구성하는 것이 가능하고, 다른 발명의 일 형태로서, B사만이 실시하는 발명의 일 형태를 구성하는 것이 가능하다. 또한 A사 또는 B사에 대하여 특허 침해를 주장할 수 있는 발명의 일 형태는 명확하며, 본 명세서 등에 기재되어 있다고 판단할 수 있다. 예를 들어 송수신 시스템의 경우에 있어서, 송신기만의 경우의 기재나, 수신기만의 경우의 기재가 본 명세서 등에 없었다고 하더라도, 송신기만으로 발명의 일 형태를 구성할 수 있고, 수신기만으로 다른 발명의 일 형태를 구성할 수 있어, 그들 발명의 일 형태는 명확하며, 본 명세서 등에 기재되어 있다고 판단할 수 있다. 다른 예로서는, 트랜지스터 및 발광 소자를 갖는 발광 장치의 경우에 있어서, 트랜지스터가 형성된 반도체 장치만의 경우의 기재나, 발광 소자를 갖는 발광 장치만의 경우의 기재가 본 명세서 등에 없었다고 하더라도, 트랜지스터가 형성된 반도체 장치만으로 발명의 일 형태를 구성할 수 있고, 발광 소자를 갖는 발광 장치만으로 발명의 일 형태를 구성할 수 있어, 그들 발명의 일 형태는 명확하며, 본 명세서 등에 기재되어 있다고 판단할 수 있다.
또한 본 명세서 등에 있어서는, 능동 소자(트랜지스터, 다이오드 등), 수동 소자(용량 소자, 저항 소자 등) 등이 갖는 모든 단자에 대하여, 그 접속처를 특정하지 않더라도 당업자라면 발명의 일 형태를 구성하는 것은 가능한 경우가 있다. 즉, 접속처를 특정하지 않더라도 발명의 일 형태가 명확하다고 할 수 있다. 그리고 접속처가 특정된 내용이 본 명세서 등에 기재되어 있는 경우, 접속처를 특정하지 않는 발명의 일 형태가 본 명세서 등에 기재되어 있다고 판단하는 것이 가능한 경우가 있다. 특히 단자의 접속처가 복수의 케이스 생각되는 경우에는, 그 단자의 접속처를 특정 개소에 한정할 필요는 없다. 따라서 능동 소자(트랜지스터, 다이오드 등), 수동 소자(용량 소자, 저항 소자 등) 등이 갖는 일부의 단자에 대해서만 그 접속처를 특정함으로써, 발명의 일 형태를 구성하는 것이 가능한 경우가 있다.
또한 본 명세서 등에 있어서는, 어떠한 회로에 대하여, 적어도 접속처를 특정하면, 당업자라면 발명을 특정하는 것이 가능한 경우가 있다. 또는 어떠한 회로에 대하여, 적어도 기능을 특정하면, 당업자라면 발명을 특정하는 것이 가능한 경우가 있다. 즉, 기능을 특정하면, 발명의 일 형태가 명확하다고 할 수 있다. 그리고 기능이 특정된 발명의 일 형태가 본 명세서 등에 기재되어 있다고 판단하는 것이 가능한 경우가 있다. 따라서 어떠한 회로에 대하여, 기능을 특정하지 않더라도 접속처를 특정하면, 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성하는 것이 가능하다. 또는 어떠한 회로에 대하여, 접속처를 특정하지 않더라도 기능을 특정하면, 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성하는 것이 가능하다.
또한 본 명세서 등에 있어서는, 어떤 하나의 실시형태에 있어서 설명하는 도면 또는 문장에 있어서, 그 일부분을 취출하여 발명의 일 형태를 구성하는 것은 가능하다. 따라서 어떠한 부분을 설명하는 도면 또는 문장이 기재되어 있는 경우, 그 일부분의 도면 또는 문장을 취출한 내용도 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성하는 것이 가능한 것으로 한다. 그리고 그 발명의 일 형태는 명확하다고 할 수 있다. 그 때문에, 예를 들어 능동 소자(트랜지스터, 다이오드 등), 배선, 수동 소자(용량 소자, 저항 소자 등), 도전층, 절연층, 반도체층, 유기 재료, 무기 재료, 부품, 장치, 동작 방법, 제조 방법 등이 단수 또는 복수 기재된 도면 또는 문장에 있어서, 그 일부분을 취출하여 발명의 일 형태를 구성하는 것이 가능한 것으로 한다. 예를 들어 N개(N은 정수)의 회로 소자(트랜지스터, 용량 소자 등)를 갖고 구성되는 회로도로부터 M개(M은 정수이며 M<N)의 회로 소자(트랜지스터, 용량 소자 등)를 취출하여, 발명의 일 형태를 구성하는 것은 가능하다. 다른 예로서는, N개(N은 정수)의 층을 갖고 구성되는 단면도로부터 M개(M은 정수이며 M<N)의 층을 취출하여, 발명의 일 형태를 구성하는 것은 가능하다. 또 다른 예로서는, N개(N은 정수)의 요소를 갖고 구성되는 흐름도로부터 M개(M은 정수이며 M<N)의 요소를 취출하여, 발명의 일 형태를 구성하는 것은 가능하다. 또 다른 예로서는, 'A는, B, C, D, E 또는 F를 갖는다'라고 기재되어 있는 문장으로부터 일부의 요소를 임의로 취출하여, 'A는 B와 E를 갖는다', 'A는 E와 F를 갖는다', 'A는 C와 E와 F를 갖는다' 또는 'A는 B와 C와 D와 E를 갖는다' 등의, 발명의 일 형태를 구성하는 것은 가능하다.
또한 본 명세서 등에 있어서는, 어떤 하나의 실시형태에 있어서 설명하는 도면 또는 문장에 있어서, 적어도 하나의 구체예가 기재되는 경우, 그 구체예의 상위 개념을 도출하는 것은 당업자라면 용이하게 이해된다. 따라서 어떤 하나의 실시형태에 있어서 설명하는 도면 또는 문장에 있어서, 적어도 하나의 구체예가 기재되는 경우, 그 구체예의 상위 개념도 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성하는 것이 가능하다. 그리고 그 발명의 일 형태는 명확하다고 할 수 있다.
또한 본 명세서 등에 있어서는, 적어도 도면에 기재된 내용(도면 중 일부이어도 좋음)은 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성하는 것이 가능하다. 따라서 어떤 내용에 대하여 도면에 기재되어 있으면, 문장을 사용하여 설명하고 있지 않더라도, 그 내용은 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성하는 것이 가능하다. 마찬가지로 도면의 일부를 취출한 도면에 대해서도 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성하는 것이 가능하다. 그리고 그 발명의 일 형태는 명확하다고 할 수 있다.
또한, 전류원은 전류원의 양단에 가해지는 전압의 크기가 변화되어도, 일정한 전류를 공급하는 기능을 갖는다. 또는 예를 들어, 전류원은, 전류원과 접속된 소자의 전위가 변화되어도, 소자에 일정한 전류를 공급하는 기능을 갖는다.
또한, 전류원과는 다른 전원으로서 전압원이 있다. 전압원은 그에 접속된 회로에 흐르는 전류가 변화되더라도 일정한 전압을 공급하는 기능을 갖는다. 따라서, 전압원도 전류원도, 전압과 전류를 공급하는 기능을 갖지만 무엇이 변화되더라도 일정한 무엇을 공급하는 기능을 갖는지에 따른 점에서, 상이한 기능을 갖는 것이다. 전류원은 양단의 전압이 변화되더라도 일정한 전류를 공급하는 기능을 갖고, 전압원은 전류가 변화되더라도 일정한 전압을 공급하는 기능을 갖는다.
10: 아날로그 연산 회로
11: 회로
11-k: 회로
11-m: 회로
11-1: 회로
11a: 회로
11h: 회로
12: 기억 회로
12a: 기억 회로
12b: 기억 회로
13: 연산 회로
14: 컨트롤러
15: 스위치
15t: 트랜지스터
16: 트랜지스터
17: 용량 소자
18: 지연 회로
18a: 지연 회로
18b: 지연 회로
18c: 지연 회로
19: 저항 소자
20: 용량 소자
21: 인버터
21-1: 인버터
21-2: 인버터
21-2n: 인버터
22: 트랜지스터
23: 트랜지스터
24: 트랜지스터
25: 트랜지스터
26: 트랜지스터
27: 트랜지스터
28: 트랜지스터
29: 트랜지스터
29a: 트랜지스터
29b: 트랜지스터
30: 용량 소자
31: 배선
32: 배선
33: 지연 회로
34: 지연 회로
35a: 회로
35b: 회로
36: 인버터
37: 트랜지스터
38: 지연 회로
39: 지연 회로
40: AND 회로
41: 트랜지스터
42: 트랜지스터
43: 트랜지스터
44: 저항 소자
45: 저항 소자
46: 저항 소자
47: 저항 소자
48: 저항 소자
49: 다이오드
50: 다이오드
51: 저항 소자
52: 저항 소자
53: 저항 소자
54: 저항소자
55: 저항 소자
56: 저항 소자
57: 저항 소자
58: 저항 소자
59: 저항 소자
60: 메모리 셀
61: 트랜지스터
62: 트랜지스터
63: 용량 소자
64: 회로
65: 트랜지스터
66: 트랜지스터
67: 트랜지스터
68: 트랜지스터
69: 트랜지스터
70: 트랜지스터
71: 용량 소자
75: 반도체 장치
76: 입력 장치
77: 아날로그 프로세서
78: 출력 장치
79: 아날로그 디지털 변환 회로
80: 디지털 아날로그 변환 회로
81: 디지털 프로세서
82: 배선
83: 배선
84: 배선
85: 아날로그 프로세서
86: I/O 인터페이스
87: 아날로그 메모리
88: 저항 소자
89: 인버터
90: 트랜지스터
91: 절연막
92a: 산화물 반도체막
92b: 산화물 반도체막
92c: 산화물 반도체막
93: 도전막
94: 도전막
95: 절연막
96: 도전막
97: 기판
400: 기판
401: 소자 분리 영역
402: 불순물 영역
403: 불순물 영역
404: 채널 형성 영역
405: 절연막
406: 게이트 전극
411: 절연막
412: 도전막
413: 도전막
414: 도전막
416: 도전막
417: 도전막
418: 도전막
420: 절연막
421: 절연막
422: 절연막
430: 반도체막
430a: 산화물 반도체막
430c: 산화물 반도체막
431: 게이트 절연막
432: 도전막
433: 도전막
434: 게이트 전극
601: 반도체 기판
610: 소자 분리 영역
611: 절연막
612: 절연막
613: 절연막
625: 도전막
626: 도전막
627: 도전막
634: 도전막
635: 도전막
636: 도전막
637: 도전막
644: 도전막
651: 도전막
652: 도전막
653: 도전막
654: 도전막
655: 도전막
661: 절연막
662: 게이트 절연막
663: 절연막
701: 반도체막
710: 영역
711: 영역
721: 도전막
722: 도전막
731: 게이트 전극
800: 반도체 장치
801: 이미지 센서
802: 화상 메모리
803: 아날로그 프로세서
804: 표시 장치
805: 센서 어레이
806: 구동 회로
807: 회로
808: 화상 데이터
809: 아날로그 메모리
810: 화소
5001: 하우징
5002: 하우징
5003: 표시부
5004: 표시부
5005: 마이크로폰
5006: 스피커
5007: 조작 키
5008: 스타일러스
5301: 하우징
5302: 하우징
5303: 거울
5304: 접속부
5401: 하우징
5402: 표시부
5403: 키보드
5404: 포인팅 디바이스
5601: 하우징
5602: 하우징
5603: 표시부
5604: 표시부
5605: 접속부
5606: 조작 키
5701: 하우징
5702: 표시부
5901: 하우징
5902: 표시부
5903: 카메라
5904: 스피커
5905: 버튼
5906: 외부 접속부
5907: 마이크로폰

Claims (6)

  1. 복수의 제 1 회로를 갖고,
    k번째(k는 자연수)의 상기 제 1 회로의 출력 단자는 k+1번째의 상기 제 1 회로의 입력 단자에 접속되고,
    상기 제 1 회로의 하나는, 아날로그 신호를 유지하는 기억 회로와, 상기 아날로그 신호를 사용하여 연산 처리가 수행되는 제 2 회로와, 상기 제 2 회로로의 전력 공급을 제어하는 스위치와, 컨트롤러를 갖고,
    k번째의 상기 제 1 회로가 갖는 상기 스위치는, k+1번째의 상기 제 1 회로가 갖는 상기 컨트롤러에 따라 도통 상태가 제어되고,
    k+1번째의 상기 제 1 회로가 갖는 상기 제 2 회로에서 수행되는 상기 연산 처리는, k+1번째의 상기 제 1 회로가 갖는 상기 컨트롤러에 따라 시작하는, 아날로그 연산 회로.
  2. 제 1 항에 있어서,
    상기 스위치는 트랜지스터를 갖고,
    상기 트랜지스터는 산화물 반도체막에 채널 형성 영역을 갖는, 아날로그 연산 회로.
  3. 제 2 항에 있어서,
    상기 산화물 반도체막은 In, Ga, 및, Zn을 포함하는, 아날로그 연산 회로.
  4. 제 1 항에 기재된 아날로그 연산 회로와, 표시 장치를 갖는, 전자 기기.
  5. 제 1 항에 기재된 아날로그 연산 회로와, 논리 회로를 갖는, 반도체 장치.
  6. 제 5 항에 기재된 반도체 장치와, 표시 장치를 갖는, 전자 기기.
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