JP2020115356A - 半導体装置 - Google Patents

Abstract

【課題】アナログ演算回路の消費電力の低減する。【解決手段】複数の第１の回路を有し、ｋ番目（ｋは自然数）の上記第１の回路の出力端子は（ｋ＋１）番目の上記第１の回路の入力端子に接続されており、上記第１の回路の一は、アナログ信号を保持する記憶回路と、上記アナログ信号を用いて演算処理が行われる第２の回路と、上記第２の回路への電力の供給を制御するスイッチと、コントローラとを有し、ｋ番目の上記第１の回路が有する上記スイッチは、ｋ＋１番目の上記第１の回路が有する上記コントローラに従って、導通状態が制御され、ｋ＋１番目の上記第１の回路が有する上記第２の回路で行われる上記演算処理は、ｋ＋１番目の上記第１の回路が有する上記コントローラに従って開始されるアナログ演算回路。【選択図】図１

Description

本発明の一態様は、アナログの信号を用いて演算処理を行うアナログ演算回路に関する
。例えば、本発明の一態様は、動的再構成が可能なアナログ演算回路に関する。さらに、
本発明の一態様は、上記アナログ演算回路を用いた半導体装置に関する。

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明
の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発
明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション
・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発
明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明
装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例とし
て挙げることができる。

入力装置から入力されたアナログ値のデータを演算処理に用いるアナログ演算回路は、
演算処理により得られたデータをアナログ値のまま出力することができる。そのため、デ
ータをデジタルに変換しなくともよいので、データをアナログ値からデジタル値に変換す
るのに必要となるＤＡ変換回路などが不要となる。また、大規模なデータのリアルタイム
処理が可能であるため、データの移動により生じる電力を削減し、低消費電力化に有利で
あると考えられている。

下記の特許文献１では、ＭＯＳトランジスタの電圧−電流特性を利用したアナログ演算
回路を用いることで、デジタルデータで演算する場合に比べて低消費、短時間演算で済む
液晶表示装置について開示されている。また、下記の特許文献２では、複数のアナログ演
算回路と、演算結果の総和値を電荷量として蓄積するキャパシタと、当該電荷量を対応す
るパルス信号に変換するコンパレータと、パルス信号をデジタル信号に変換するパルス幅
デジタル変換回路と、当該デジタル信号に基づいて累積値を算出するデジタル演算回路と
を有する、アナログデジタル混載型の演算回路について開示されている。

２０００−２８４７６２号公報 ２００５−１２２４６７号公報

アナログ演算回路はデジタル演算回路に比べて、消費電力を低く抑えるのに有利である
が、半導体装置の低消費電力化を図るためには、アナログ演算回路に更なる低消費電力化
が要求される。

上述したような技術的背景のもと、本発明の一態様は、アナログ演算回路の消費電力の
低減を目的の一とする。或いは、本発明の一態様は、当該アナログ演算回路を用いた半導
体装置の、消費電力の低減を目的の一とする。

なお、本発明の一態様は、新規な半導体装置などの提供を、課題の一つとする。なお、
これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は
、必ずしも、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明
細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請
求項などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様にかかるアナログ演算回路は複数の第１の回路を有し、ｋ番目（ｋは自
然数）の上記第１の回路の出力端子はｋ＋１番目の上記第１の回路の入力端子に接続され
ており、上記第１の回路の一は、アナログ信号を保持する記憶回路と、上記アナログ信号
を用いて演算処理が行われる第２の回路と、上記第２の回路への電力の供給を制御するス
イッチと、コントローラとを有し、ｋ番目の上記第１の回路が有する上記スイッチは、ｋ
＋１番目の上記第１の回路が有する上記コントローラに従って、導通状態が制御され、ｋ
＋１番目の上記第１の回路が有する上記第２の回路で行われる上記演算処理は、ｋ＋１番
目の上記第１の回路が有する上記コントローラに従って、開始される。

さらに、本発明の一態様にかかるアナログ演算回路は、上記スイッチがトランジスタを
有し、上記トランジスタが、酸化物半導体膜にチャネル形成領域を有していても良い。

さらに、本発明の一態様にかかるアナログ演算回路は、上記酸化物半導体膜が、Ｉｎ、
Ｇａ、及びＺｎを含んでいても良い。

本発明の一態様により、アナログ演算回路の消費電力の低減を実現することができる。
或いは、本発明の一態様により、当該アナログ演算回路を用いた半導体装置の、消費電力
の低減を実現することができる。

なお、本発明の一態様により、新規な半導体装置などを提供することができる。なお、
これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は
、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細
書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求
項などの記載から、これら以外の効果を抽出することが可能である。

アナログ演算回路の構成例を示す図。 回路１１の構成例を示す図。 記憶回路の構成例を示す図。 コントローラと遅延回路の構成例を示す図。 演算回路とスイッチの構成例を示す図。 アナログ演算回路の動作を示すタイミングチャート。 回路１１の構成例を示す図。 コントローラの構成例を示す図。 演算回路とスイッチの構成例を示す図。 アナログ演算回路の動作を示すタイミングチャート。 演算回路とスイッチの構成例を示す図。 アナログプロセッサの構成例を示す図。 演算回路とスイッチの構成例を示す図。 演算回路とスイッチの構成例を示す図。 演算回路とスイッチの構成例を示す図。 アナログプロセッサの構成例を示す図。 アナログプロセッサの動作例を示す図。 アナログメモリの構成例を示す図。 半導体装置の構成例を示す図。 半導体装置の断面構造を示す図。 トランジスタの構造を示す図。 トランジスタの構造を示す図。 半導体装置の断面構造を示す図。 半導体装置の構成例。 電子機器の図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明
は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発
明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

また、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース
領域、或いは上記半導体膜に接続されたソース電極を意味する。同様に、トランジスタの
ドレインとは、上記半導体膜の一部であるドレイン領域、或いは上記半導体膜に接続され
たドレイン電極を意味する。また、ゲートはゲート電極を意味する。

トランジスタが有するソースとドレインは、トランジスタの導電型及び各端子に与えら
れる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジス
タでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレ
インと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がド
レインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上
、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明
する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替
わる。

〈アナログ演算回路の構成例〉
図１に、本発明の一態様にかかるアナログ演算回路１０の構成例を、ブロック図で示す
。なお、ブロック図では、構成要素を機能ごとに分類し、互いに独立したブロックとして
示しているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成
要素が複数の機能に係わることもあり得る。

アナログ演算回路１０は、複数の回路１１を有する。図１では、アナログ演算回路１０
が、回路１１−１乃至回路１１−ｍ（ｍは３以上の自然数）で示すｍ個の回路１１を有す
る場合を例示している。そして、一の回路１１の出力端子Ｄｏｕｔは、後段の一の回路１
１の入力端子Ｄｉｎに電気的に接続されている。また、一の回路１１の出力端子Ｒｏｕｔ
は、後段の一の回路１１の入力端子Ｒｉｎに電気的に接続されている。また、一の回路１
１の出力端子Ａｏｕｔは、前段の一の回路１１の入力端子Ａｉｎに電気的に接続されてい
る。

具体的に、ｋ＋１番目（ｋはｍ−２以下の自然数）の回路１１−ｋ＋１の出力端子Ｄｏ
ｕｔは、ｋ＋２番目の回路１１−ｋ＋２の入力端子Ｄｉｎに電気的に接続されている。ま
た、ｋ＋１番目の回路１１−ｋ＋１の出力端子Ｒｏｕｔは、ｋ＋２番目の回路１１−ｋ＋
２の入力端子Ｒｉｎに電気的に接続されている。また、ｋ＋１番目の回路１１−ｋ＋１の
出力端子Ａｏｕｔは、ｋ番目の回路１１−ｋの入力端子Ａｉｎに電気的に接続されている
。

また、一の回路１１は、記憶回路１２（ＭＥＭ）と、演算回路１３（ＯＣ）と、コント
ローラ１４（ＣＴＲＬ）と、スイッチ１５とを有する。図２に、回路１１のより具体的な
構成を一例として示す。

図２に示す回路１１では、記憶回路１２は、入力端子Ｄｉｎから入力されたアナログの
信号ｄａｔａｉｎを保持する機能を有する。演算回路１３は、記憶回路１２において保持
されている信号ｄａｔａｉｎを用いて演算処理を行い、アナログの信号ｄａｔａｏｕｔを
生成する機能を有する。上記演算処理が開始されるタイミングは、入力端子Ｒｉｎから入
力される信号ｒｅｑｉｎに従って定められる。信号ｄａｔａｏｕｔは、出力端子Ｄｏｕｔ
から出力され、後段の回路１１の入力端子Ｄｉｎに、信号ｄａｔａｉｎとして入力される
。

コントローラ１４は、入力端子Ｒｉｎから入力される信号ｒｅｑｉｎに従って、一の回
路１１の後段の回路１１が有する演算回路１３において、演算処理が開始されるタイミン
グを定めるための信号ｒｅｑｏｕｔを生成する機能を有する。信号ｒｅｑｏｕｔは、出力
端子Ｒｏｕｔから出力され、後段の回路１１の入力端子Ｒｉｎに信号ｒｅｑｉｎとして入
力される。また、コントローラ１４は、入力端子Ｒｉｎから入力される信号ｒｅｑｉｎに
従って、一の回路１１の前段の回路１１が有するスイッチ１５の導通状態を制御するため
の、信号ａｃｋｏｕｔを生成する機能を有する。信号ａｃｋｏｕｔは、出力端子Ａｏｕｔ
から出力され、前段の回路１１の入力端子Ａｉｎに、信号ａｃｋｉｎとして入力される。

スイッチ１５は、入力端子Ａｉｎから入力される信号ａｃｋｉｎに従って、演算回路１
３への電力（Ｐｏｗｅｒ）の供給を制御する機能を有する。

上記構成により、図１に示すアナログ演算回路１０では、回路１１−ｋから回路１１−
ｋ＋１に信号ｒｅｑｉｎが入力されることで、回路１１−ｋ＋１の演算回路１３において
演算処理が開始される。そして、回路１１−ｋから回路１１−ｋ＋１に信号ｒｅｑｉｎが
入力されることで、回路１１−ｋ＋１から回路１１−ｋ＋２に、信号ｒｅｑｉｎが入力さ
れるので、回路１１−ｋ＋２の演算回路１３においても演算処理が開始される。すなわち
、図１に示すアナログ演算回路１０では、回路１１−１から回路１１−ｍまで、順次、演
算回路１３における演算処理が行われることとなる。

そして、図１に示すアナログ演算回路１０では、回路１１−ｋ＋１に信号ｒｅｑｉｎが
入力されることで、演算回路１３において演算処理が開始されると共に、回路１１−ｋ＋
１から回路１１−ｋに、信号ａｃｋｏｕｔが入力される。回路１１−ｋでは、信号ａｃｋ
ｏｕｔが信号ａｃｋｉｎとして入力されることで、スイッチ１５の導通状態が制御され、
演算回路１３への電力の供給が停止される。すなわち、図１に示すアナログ演算回路１０
では、演算回路１３における演算処理が終了した回路１１から、順次、演算回路１３への
電力の供給を停止できることとなる。

本発明の一態様では、上記構成により、演算処理が行われる回路１１において電力の供
給を行い、それ以外の回路１１では電力の供給を停止することができるので、アナログ演
算回路１０の消費電力を低く抑えることができる。

〈記憶回路の構成例〉
次いで、記憶回路１２の構成例について説明する。図３に、記憶回路１２の構成を一例
として示す。

図３に示す記憶回路１２は、スイッチとして機能するトランジスタ１６と、容量素子１
７とを有する。トランジスタ１６の導通状態は、トランジスタ１６のゲート（Ｇ）に供給
される信号ｌａｔの電位に従って制御される。具体的に、トランジスタ１６は、ソース及
びドレインの一方が入力端子ＩＮに相当し、ソース及びドレインの他方は出力端子ＯＵＴ
に相当する。そして、容量素子１７が有する一対の電極のうち、一方はトランジスタ１６
のソース及びドレインの他方に電気的に接続されており、他方は所定の電位が供給される
配線に電気的に接続されている。

記憶回路１２では、信号ｌａｔの電位に従ってトランジスタ１６がオンになると、入力
端子ＩＮから入力される信号ｄａｔａｉｎが、トランジスタ１６を介して容量素子１７に
供給される。そして、容量素子１７において、信号ｄａｔａｉｎの電位に従って電荷が蓄
積されることで、記憶回路１２に信号ｄａｔａｉｎが書き込まれる。なお、容量素子１７
において蓄積される電荷は、信号ｄａｔａｉｎの電位に従って定まるため、記憶回路１２
では、アナログの信号ｄａｔａｉｎを記憶することが可能である。次いで、信号ｌａｔの
電位に従ってトランジスタ１６がオフになると、入力端子ＩＮと容量素子１７とは非導通
となる。よって、容量素子１７に蓄積されている電荷が保持されるため、記憶回路１２に
信号ｄａｔａｉｎが保持される。そして、記憶回路１２に保持されている信号ｄａｔａｉ
ｎは、出力端子ＯＵＴから出力される。

なお、トランジスタ１６は、容量素子１７に蓄積される電荷がトランジスタ１６を介し
てリークするのを防ぐために、オフ電流の著しく小さいことが望ましい。シリコンよりも
バンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜に、チャネル形
成領域が形成されることを特徴とするトランジスタは、オフ電流を著しく小さくすること
ができるので、トランジスタ１６として用いるのに好適である。このような半導体として
は、例えば、シリコンの２倍以上の大きなバンドギャップを有する、酸化物半導体、窒化
ガリウムなどが挙げられる。上記半導体を有するトランジスタは、通常のシリコンやゲル
マニウムなどの半導体で形成されたトランジスタに比べて、オフ電流を極めて小さくする
ことができる。

〈コントローラの構成例〉
次いで、コントローラ１４の構成例について説明する。図４（Ａ）に、コントローラ１
４の構成を一例として示す。

図４（Ａ）に示すコントローラ１４は、遅延回路１８ａ乃至遅延回路１８ｃを有してい
る。遅延回路１８ａ乃至遅延回路１８ｃは、入力された信号の遅延時間を調整する機能を
有している。具体的に、遅延回路１８ａの入力端子には、図２に示す回路１１の入力端子
Ｒｉｎから入力される信号ｒｅｑｉｎが入力される。遅延回路１８ａの出力端子の電位は
、信号ｌａｔとして、記憶回路１２に供給される。また、遅延回路１８ａの出力端子は、
遅延回路１８ｂの入力端子、及び遅延回路１８ｃの入力端子に、電気的に接続されている
。遅延回路１８ｂの出力端子の電位は、信号ｒｅｑｏｕｔとして、図２に示す回路１１の
出力端子Ｒｏｕｔから出力される。遅延回路１８ｃの出力端子の電位は、信号ａｃｋｏｕ
ｔとして、図２に示す回路１１の出力端子Ａｏｕｔから出力される。

図４（Ｂ）に、遅延回路１８ａ乃至遅延回路１８ｃとして用いることができる遅延回路
１８の、具体的な回路構成の一例を示す。図４（Ｂ）に示す遅延回路１８は、抵抗素子１
９と、容量素子２０とを有する。抵抗素子１９が有する一対の端子は、一方が入力端子Ｉ
Ｎに相当し、他方は出力端子ＯＵＴに相当する。容量素子２０が有する一対の電極のうち
、一方は抵抗素子１９が有する一対の端子の他方に電気的に接続されており、他方は所定
の電位が供給される配線に電気的に接続されている。

図４（Ｂ）に示す遅延回路１８では、抵抗素子１９が有する抵抗値と、容量素子２０が
有する容量値を調整することで、信号の遅延時間を調整することができる。

図４（Ｃ）に、遅延回路１８の、別の具体的な回路構成の一例を示す。図４（Ｃ）に示
す遅延回路１８は、インバータ２１−１乃至インバータ２１−２ｎで示す２ｎ個のインバ
ータ２１（ｎは自然数）を有する。そして、インバータ２１−１の入力端子は、遅延回路
１８の入力端子ＩＮに相当し、インバータ２１−２ｎの出力端子は遅延回路１８の出力端
子ＯＵＴに相当する。また、インバータ２１−２乃至インバータ２１−（２ｎ−１）は、
それぞれの入力端子が前段のインバータ２１の出力端子に電気的に接続され、それぞれの
出力端子が後段のインバータ２１の入力端子に電気的に接続されるよう、順に電気的に接
続されている。

図４（Ｃ）に示す遅延回路１８では、インバータ２１の個数を調整することで、信号の
遅延時間を調整することができる。或いは、図４（Ｃ）に示す遅延回路１８では、インバ
ータ２１に用いられるトランジスタのチャネル長を調整することで、信号の遅延時間を調
整することができる。

〈演算回路とスイッチの構成例１〉
次いで、演算回路１３とスイッチ１５の構成例について説明する。図５に、演算回路１
３とスイッチ１５の構成を一例として示す。

図５に示す演算回路１３は、ｐチャネル型のトランジスタ２２乃至トランジスタ２４と
、ｎチャネル型のトランジスタ２５乃至トランジスタ２９と、容量素子３０とを有する。
また、図５では、スイッチ１５として機能するトランジスタ１５ｔが、演算回路１３に電
気的に接続されている。

トランジスタ２２及びトランジスタ２３は、カレントミラー回路としての機能を有する
。トランジスタ２５乃至トランジスタ２７は、差動回路としての機能を有する。トランジ
スタ２４及びトランジスタ２８は、増幅回路としての機能を有する。容量素子３０は、位
相補償を行う機能を有する。そして、トランジスタ２２乃至トランジスタ２８と容量素子
３０とは、オペアンプとしての機能を果たすことができる。また、トランジスタ２７及び
トランジスタ２８は、それぞれ電流源としての機能を有する。トランジスタ２９は、上記
電流源への信号ｒｅｑｉｎの供給を制御する機能を有する。

具体的に、トランジスタ２２乃至トランジスタ２４のソース及びドレインの一方は、ハ
イレベルの電位ＶＤＤが供給される配線３１に、電気的に接続されている。トランジスタ
２２のゲートはトランジスタ２３のゲートに電気的に接続されている。トランジスタ２２
のソース及びドレインの他方は、トランジスタ２２のゲートに電気的に接続されている。
トランジスタ２３のソース及びドレインの他方は、トランジスタ２４のゲートと、容量素
子３０の一方の電極とに、電気的に接続されている。トランジスタ２４のソース及びドレ
インの他方は、容量素子３０の他方の電極に電気的に接続されており、トランジスタ２４
のソース及びドレインの他方の電位が、信号ｄａｔａｏｕｔとして演算回路１３から出力
される。

また、トランジスタ２７及びトランジスタ２８のソース及びドレインの一方と、トラン
ジスタ１５ｔのソース及びドレインの一方とは、ローレベルの電位ＶＳＳが供給される配
線３２に、電気的に接続されている。トランジスタ２９は、ゲートとソース及びドレイン
の一方とが電気的に接続されており、上記ゲートに、信号ｒｅｑｉｎが供給される。トラ
ンジスタ２９のソース及びドレインの他方と、トランジスタ１５ｔのソース及びドレイン
の他方とは、トランジスタ２７及びトランジスタ２８のゲートに電気的に接続されている
。トランジスタ１５ｔのゲートには、信号ａｃｋｉｎが供給される。

トランジスタ２７のソース及びドレインの他方は、トランジスタ２５及びトランジスタ
２６のソース及びドレインの一方に電気的に接続されている。トランジスタ２５のソース
及びドレインの他方は、トランジスタ２２のソース及びドレインの他方に電気的に接続さ
れている。トランジスタ２６のソース及びドレインの他方は、トランジスタ２３のソース
及びドレインの他方に電気的に接続されている。トランジスタ２５のゲート及びトランジ
スタ２８のソース及びドレインの他方は、トランジスタ２４のソース及びドレインの他方
に電気的に接続されている。トランジスタ２６のゲートには、信号ｄａｔａｉｎが供給さ
れている。

図５に示す演算回路１３では、トランジスタ２６のゲートが、オペアンプの非反転入力
端子（＋）に相当する。また、トランジスタ２５のゲートが、オペアンプの反転入力端子
（−）に相当する。そして、図５に示す演算回路１３では、オペアンプの反転入力端子（
−）であるトランジスタ２５のゲートが、オペアンプの出力端子に相当するトランジスタ
２４のソース及びドレインの他方及びトランジスタ２８のソース及びドレインの他方に、
電気的に接続された構成を有している。よって、図５に示す演算回路１３は、ユニティゲ
インバッファとして機能する。

そして、図５に示す演算回路１３では、トランジスタ１５ｔの導通状態に従って、演算
回路１３への電力の供給が制御される。具体的に、トランジスタ１５ｔがオフであるとき
、トランジスタ２７及びトランジスタ２８のゲート電圧は、信号ｒｅｑｉｎの電位と電位
ＶＳＳとの電位差によって定まり、上記ゲート電圧の大きさに見合った電力が、演算回路
１３に供給される。また、トランジスタ１５ｔがオンであるとき、トランジスタ２７及び
トランジスタ２８は、ゲートとソース及びドレインの一方とが導通するのでオフとなる。
よって、演算回路１３への電力の供給は停止される。

〈アナログ演算回路の動作例１〉
次いで、図２に示した回路１１を有するアナログ演算回路１０の具体的な動作の一例に
ついて、図６に示すタイミングチャートを用いて説明する。ただし、図６では、図３に示
す記憶回路１２と、図４（Ａ）に示すコントローラ１４と、図５に示す演算回路１３及び
トランジスタ１５ｔとを、アナログ演算回路１０に適用した場合のタイミングチャートを
例示している。

なお、図６に示すタイミングチャートにおいて、信号ｄａｔａｉｎが斜線で示されてい
る期間は、信号ｄａｔａｉｎがアナログ値を有するものとする。また、図６に示すタイミ
ングチャートにおいて、信号ｄａｔａｏｕｔが斜線で示されている期間は、信号ｄａｔａ
ｏｕｔがアナログ値を有するものとする。

図６に示すように、時刻ｔ１乃至時刻ｔ２の期間Δｔにおいて、信号ｒｅｑｉｎの電位
がハイレベルになり、それ以外の期間においては信号ｒｅｑｉｎの電位がローレベルであ
るものとする。そして、コントローラ１４では、信号ｒｅｑｉｎに従って信号ｌａｔ、信
号ｒｅｑｏｕｔ、信号ａｃｋｏｕｔが生成される。

具体的に、図６では、図４（Ａ）に示すコントローラ１４において、遅延回路１８ａに
おける信号の遅延時間がＴ１、遅延回路１８ｂにおける信号の遅延時間がＴ２、遅延回路
１８ｃにおける信号の遅延時間がＴ３である場合のタイミングチャートを例示している。
よって、コントローラ１４において生成される信号ｌａｔは、時刻ｔ１から遅延時間Ｔ１
が経過した時刻ｔ３から、時刻ｔ４までの期間Δｔにおいて、電位がハイレベルとなり、
それ以外の期間においては電位がローレベルとなる。

また、コントローラ１４において生成される信号ｒｅｑｏｕｔは、時刻ｔ３から遅延時
間Ｔ２が経過した時刻ｔ５から、時刻ｔ６までの期間Δｔにおいて、電位がハイレベルと
なり、それ以外の期間においては電位がローレベルとなる。また、コントローラ１４にお
いて生成される信号ａｃｋｏｕｔは、時刻ｔ３から遅延時間Ｔ３が経過した時刻ｔ５から
、時刻ｔ６までの期間Δｔにおいて、電位がハイレベルとなり、それ以外の期間において
は電位がローレベルとなる。

なお、図６では、遅延時間Ｔ２と遅延時間Ｔ３とが等しい場合のタイミングチャートを
例示している。遅延時間Ｔ２と遅延時間Ｔ３とを、異なる長さに設定することも可能であ
る。

そして、信号ｌａｔの電位がハイレベルである時刻ｔ３乃至時刻ｔ４の期間では、信号
ｄａｔａｉｎが記憶回路１２に書き込まれる。そして、書き込まれた信号ｄａｔａｉｎは
、演算回路１３に供給される。

また、図６では図示していないが、時刻ｔ１乃至時刻ｔ６では、信号ａｃｋｉｎの電位
はローレベルである。よって、トランジスタ１５ｔはオフである。そして、時刻ｔ１乃至
時刻ｔ２の期間Δｔにおいて、信号ｒｅｑｉｎの電位がハイレベルになると、演算回路１
３において、トランジスタ２９がオンになる。よって、トランジスタ２９を介してトラン
ジスタ２７及びトランジスタ２８のゲートに信号ｒｅｑｉｎが供給され、演算回路１３へ
の電力の供給が行われる。演算回路１３では、信号ｄａｔａｉｎを用いて演算処理を行う
ことで、信号ｄａｔａｏｕｔを生成する。

なお、コントローラ１４で生成される信号ｒｅｑｏｕｔの電位は、後段の回路１１に信
号ｒｅｑｉｎとして供給されるため、信号ｒｅｑｏｕｔの電位がハイレベルになると、後
段の回路１１においても演算回路１３への電力の供給が開始され、演算回路１３における
演算処理が行われる。また、コントローラ１４で生成される信号ａｃｋｏｕｔの電位は、
前段の回路１１に信号ａｃｋｉｎとして供給されるため、信号ａｃｋｏｕｔの電位がハイ
レベルになると、前段の回路１１において、演算回路１３への電力の供給が停止される。

なお、遅延時間Ｔ１は、信号ｒｅｑｉｎの電位がハイレベルに変化する時刻ｔ１から、
演算回路１３において演算処理が可能な状態となるのに要する時間を、確保できる長さに
設定することが望ましい。遅延時間Ｔ２は、記憶回路１２において信号ｄａｔａｉｎが保
持できる時間を、確保できる長さに設定することが望ましい。遅延時間Ｔ３は、演算回路
１３において信号ｄａｔａｉｎを用いて演算処理を完了させ、信号ｄａｔａｏｕｔの電位
が安定するのに要する時間を、確保できる長さに設定することが望ましい。

期間Δｔは、演算回路１３において、電流源として機能するトランジスタ２７及びトラ
ンジスタ２８のゲートの電位をハイレベルに設定するのに要する時間、記憶回路１２への
信号ｄａｔａｉｎの書き込みに要する時間、及び、電流源として機能するトランジスタ２
７及びトランジスタ２８のゲートの電位をローレベルに設定するのに要する時間を、全て
確保できる長さに設定することが望ましい。

〈回路１１の構成例〉
次いで、図２に示す回路１１とは異なる構成を有する、回路１１の構成例について説明
する。

図７に示す回路１１は、アナログの信号ｄａｔａｉｎ［Ａ］及び信号ｄａｔａｉｎ［Ｂ
］を用いて演算処理を行う演算回路１３を有している。具体的に、図７に示す回路１１は
、記憶回路１２ａ（ＭＥＭ）及び記憶回路１２ｂ（ＭＥＭ）と、演算回路１３（ＯＣ）と
、コントローラ１４（ＣＴＲＬ）と、スイッチ１５と、遅延回路３３と、遅延回路３４と
を有する。

記憶回路１２ａは、入力端子Ｄｉｎ［Ａ］から入力された信号ｄａｔａｉｎ［Ａ］を信
号ｌａｔ［Ａ］に従って保持する機能を有する。記憶回路１２ｂは、入力端子Ｄｉｎ［Ｂ
］から入力された信号ｄａｔａｉｎ［Ｂ］を信号ｌａｔ［Ｂ］に従って保持する機能を有
する。演算回路１３は、記憶回路１２ａにおいて保持されている信号ｄａｔａｉｎ［Ａ］
と、記憶回路１２ｂにおいて保持されている信号ｄａｔａｉｎ［Ｂ］とを用いて演算処理
を行い、アナログの信号ｄａｔａｏｕｔを生成する機能を有する。上記演算処理が開始さ
れるタイミングは、入力端子Ｒｉｎ［Ａ］から入力される信号ｒｅｑｉｎ［Ａ］と、入力
端子Ｒｉｎ［Ｂ］から入力される信号ｒｅｑｉｎ［Ｂ］とに従って定められる。信号ｄａ
ｔａｏｕｔは、出力端子Ｄｏｕｔから出力され、後段の回路１１の入力端子Ｄｉｎに、信
号ｄａｔａｉｎとして入力される。

記憶回路１２ａと記憶回路１２ｂの具体的な構成として、図３に示す記憶回路１２の構
成例をそれぞれ適用することができる。

コントローラ１４は、入力端子Ｒｉｎ［Ａ］から入力される信号ｒｅｑｉｎ［Ａ］と、
入力端子Ｒｉｎ［Ｂ］から入力される信号ｒｅｑｉｎ［Ｂ］とに従って、信号ｒｅｑｏｕ
ｔ−ｐｒｅを生成する機能を有する。遅延回路３３は、信号ｒｅｑｏｕｔ−ｐｒｅを遅延
させることで、一の回路１１の後段の回路１１が有する演算回路１３において演算処理が
開始されるタイミングを定めるための信号ｒｅｑｏｕｔを生成する機能を有する。信号ｒ
ｅｑｏｕｔは、出力端子Ｒｏｕｔから出力され、後段の回路１１の入力端子Ｒｉｎに信号
ｒｅｑｉｎとして入力される。また、コントローラ１４は、入力端子Ｒｉｎ［Ａ］から入
力される信号ｒｅｑｉｎ［Ａ］と、入力端子Ｒｉｎ［Ｂ］から入力される信号ｒｅｑｉｎ
［Ｂ］とに従って、一の回路１１の前段の回路１１［Ａ］が有するスイッチ１５の導通状
態を制御するための信号ａｃｋｏｕｔ［Ａ］と、一の回路１１の前段の回路１１［Ｂ］が
有するスイッチ１５の導通状態を制御するための信号ａｃｋｏｕｔ［Ｂ］とを、生成する
機能を有する。信号ａｃｋｏｕｔ［Ａ］は、出力端子Ａｏｕｔ［Ａ］から出力され、前段
の回路１１［Ａ］の入力端子Ａｉｎに、信号ａｃｋｉｎとして入力される。信号ａｃｋｏ
ｕｔ［Ｂ］は、出力端子Ａｏｕｔ［Ｂ］から出力され、前段の回路１１［Ｂ］の入力端子
Ａｉｎに、信号ａｃｋｉｎとして入力される。

また、コントローラ１４は、信号ｌａｔ［Ａ］及び信号ｌａｔ［Ｂ］を、信号ｒｅｑｉ
ｎ［Ａ］及び信号ｒｅｑｉｎ［Ｂ］のそれぞれに従って、生成する機能を有する。信号ｌ
ａｔ［Ａ］は記憶回路１２ａに供給され、信号ｌａｔ［Ｂ］は記憶回路１２ｂに供給され
る。

遅延回路３４は、入力端子Ａｉｎから入力される信号ａｃｋｉｎを遅延させることで、
信号ａｃｋｉｎ−ｐｏｓを生成する機能を有する。信号ａｃｋｉｎは、出力端子Ｒｏｕｔ
の電位を初期化するタイミングを定める機能を有する。また、信号ａｃｋｉｎ−ｐｏｓは
、スイッチ１５の導通状態を制御する機能を有する。スイッチ１５は、信号ａｃｋｉｎ−
ｐｏｓに従って、演算回路１３への電力（Ｐｏｗｅｒ）の供給を制御する機能を有する。

上記構成により、図７に示す回路１１から、当該回路１１の後段の回路１１に信号ｒｅ
ｑｉｎが入力されることで、後段の回路１１の演算回路１３において演算処理が開始され
る。よって、図７に示す回路１１を用いたアナログ演算回路では、図１に示すアナログ演
算回路１０と同様に、複数の回路１１において、順次、演算回路１３における演算処理が
行われることとなる。

また、図７に示す回路１１に信号ｒｅｑｉｎ［Ａ］及び信号ｒｅｑｉｎ［Ｂ］が入力さ
れることで、演算回路１３において演算処理が開始されると共に、図７に示す回路１１か
ら、図７に示す回路１１の前段の回路１１［Ａ］及び回路１１［Ｂ］に、信号ａｃｋｏｕ
ｔ［Ａ］及び信号ａｃｋｏｕｔ［Ｂ］が、それぞれ入力される。前段の回路１１［Ａ］及
び回路１１［Ｂ］では、信号ａｃｋｏｕｔ［Ａ］及び信号ａｃｋｏｕｔ［Ｂ］が、それぞ
れ入力されることで、スイッチ１５の導通状態が制御され、演算回路１３への電力の供給
が停止される。すなわち、図１に示すアナログ演算回路１０と同様に、図７に示す回路１
１を用いたアナログ演算回路では、演算回路１３における演算処理が終了した回路１１か
ら、順次、演算回路１３への電力の供給を停止できることとなる。

本発明の一態様では、上記構成により、演算処理が行われる回路１１においてのみ電力
の供給を行い、それ以外の回路１１では電力の供給を停止することができるので、アナロ
グ演算回路の消費電力を低く抑えることができる。

〈コントローラと遅延回路の構成例〉
次いで、図７に示す回路１１に用いられる、コントローラ１４と遅延回路３３の構成例
について説明する。図８に、コントローラ１４と遅延回路３３の構成を一例として示す。

図８に示すコントローラ１４は、信号ｒｅｑｉｎ［Ａ］から、信号ｌａｔ［Ａ］と、信
号ａｃｋｏｕｔ［Ａ］とを生成する機能を有する回路３５ａと、信号ｒｅｑｉｎ［Ｂ］か
ら、信号ｌａｔ［Ｂ］と、信号ａｃｋｏｕｔ［Ｂ］とを生成する機能を有する回路３５ｂ
とを有する。さらに、コントローラ１４は、トランジスタ３７と、インバータ３６と、イ
ンバータ８９を有する。

また、図８に示すコントローラ１４は、信号ｒｅｑｉｎ［Ａ］及び信号ｒｅｑｉｎ［Ｂ
］を用いて、信号ｒｅｑｏｕｔ−ｐｒｅを生成する機能を有する。遅延回路３３において
信号ｒｅｑｏｕｔ−ｐｒｅが遅延させられることで、信号ｒｅｑｏｕｔが生成される。

具体的に、図８では、回路３５ａ及び回路３５ｂが、遅延回路３８、遅延回路３９、Ａ
ＮＤ回路４０、ｎチャネル型のトランジスタ４１乃至トランジスタ４３をそれぞれ有する
場合を例示している。

回路３５ａでは、信号ｒｅｑｉｎ［Ａ］が遅延回路３８の入力端子と、ＡＮＤ回路４０
の第１の入力端子に供給される。また、遅延回路３８の出力端子は、ＡＮＤ回路４０の第
２の入力端子と、遅延回路３９の入力端子に電気的に接続されている。ＡＮＤ回路４０の
出力端子の電位は、信号ｌａｔ［Ａ］として出力される。遅延回路３９の出力端子の電位
は、信号ａｃｋｏｕｔ［Ａ］として出力される。また、遅延回路３９の出力端子は、トラ
ンジスタ４１のゲートと、トランジスタ４１のソース及びドレインの一方に電気的に接続
されている。トランジスタ４１のソース及びドレインの他方は、トランジスタ４２のゲー
トに電気的に接続されている。トランジスタ４３は、ソース及びドレインの一方が、ロー
レベルの電位が供給される配線８４に電気的に接続され、ソース及びドレインの他方がト
ランジスタ４２のゲートに電気的に接続されている。

回路３５ｂでは、信号ｒｅｑｉｎ［Ｂ］が遅延回路３８の入力端子と、ＡＮＤ回路４０
の第１の入力端子に供給される。また、遅延回路３８の出力端子は、ＡＮＤ回路４０の第
２の入力端子と、遅延回路３９の入力端子に電気的に接続されている。ＡＮＤ回路４０の
出力端子の電位は、信号ｌａｔ［Ｂ］として出力される。遅延回路３９の出力端子の電位
は、信号ａｃｋｏｕｔ［Ｂ］として出力される。また、遅延回路３９の出力端子は、トラ
ンジスタ４１のゲートと、トランジスタ４１のソース及びドレインの一方に電気的に接続
されている。トランジスタ４１のソース及びドレインの他方は、トランジスタ４２のゲー
トに電気的に接続されている。トランジスタ４３は、ソース及びドレインの一方が、ロー
レベルの電位が供給される配線８４に電気的に接続され、ソース及びドレインの他方がト
ランジスタ４２のゲートに電気的に接続されている。

そして、回路３５ａが有するトランジスタ４２と、回路３５ｂが有するトランジスタ４
２とは、直列に電気的に接続されている。具体的に、回路３５ｂが有するトランジスタ４
２は、ソース及びドレインの一方が、ローレベルの電位が供給される配線８２に電気的に
接続され、ソース及びドレインの他方が、回路３５ａのトランジスタ４２のソース及びド
レインの一方に電気的に接続されている。回路３５ａのトランジスタ４２のソース及びド
レインの他方は、インバータ３６の入力端子に電気的に接続されている。

また、回路３５ａが有するトランジスタ４３のゲートと、回路３５ｂが有するトランジ
スタ４３のゲートとは、インバータ８９の入力端子に電気的に接続されている。また、イ
ンバータ８９の出力端子は、トランジスタ３７のゲートに電気的に接続されている。また
、インバータ８９の入力端子には、信号ａｃｋｉｎが供給される。また、トランジスタ３
７は、ソース及びドレインの一方が、ハイレベルの電位が供給される配線８３に電気的に
接続され、ソース及びドレインの他方が、インバータ３６の入力端子に電気的に接続され
ている。

インバータ３６の出力端子の電位は、信号ｒｅｑｏｕｔ−ｐｒｅとして、コントローラ
１４から出力される。そして、インバータ３６の出力端子は遅延回路３３の入力端子に電
気的に接続されており、信号ｒｅｑｏｕｔ−ｐｒｅは、遅延回路３３の入力端子に供給さ
れる。遅延回路３３の出力端子の電位は、信号ｒｅｑｏｕｔとして出力される。

〈演算回路とスイッチの構成例２〉
次いで、図７に示す回路１１に用いられる、演算回路１３とスイッチ１５の構成例につ
いて説明する。図９に、演算回路１３とスイッチ１５の構成を一例として示す。

図９に示す演算回路１３は、図５に示す演算回路１３と同様に、ｐチャネル型のトラン
ジスタ２２乃至トランジスタ２４と、ｎチャネル型のトランジスタ２５乃至トランジスタ
２８と、容量素子３０とを有する。また、図９では、図５に示す演算回路１３と同様に、
スイッチ１５として機能するトランジスタ１５ｔが、演算回路１３に電気的に接続されて
いる。そして、図９に示す演算回路１３は、ｎチャネル型のトランジスタ２９ａ及びトラ
ンジスタ２９ｂを有する点において、図５に示す演算回路１３と構成が異なる。

そして、図９に示す演算回路１３では、図５に示す演算回路１３と同様に、トランジス
タ２２及びトランジスタ２３が、カレントミラー回路としての機能を有する。また、図９
に示す演算回路１３では、図５に示す演算回路１３と同様に、トランジスタ２５乃至トラ
ンジスタ２７が、差動回路としての機能を有する。また、図９に示す演算回路１３では、
図５に示す演算回路１３と同様に、トランジスタ２４及びトランジスタ２８が、増幅回路
としての機能を有する。また、図９に示す演算回路１３では、図５に示す演算回路１３と
同様に、容量素子３０が、位相補償を行う機能を有する。そして、図９に示す演算回路１
３では、図５に示す演算回路１３と同様に、トランジスタ２２乃至トランジスタ２８と容
量素子３０とで、オペアンプとしての機能を果たすことができる。また、図９に示す演算
回路１３では、図５に示す演算回路１３と同様に、トランジスタ２７及びトランジスタ２
８は、それぞれ電流源としての機能を有する。

そして、トランジスタ２９ａは、上記電流源への信号ｒｅｑｉｎ［Ａ］の供給を制御す
る機能を有する。また、トランジスタ２９ｂは、上記電流源への信号ｒｅｑｉｎ［Ｂ］の
供給を制御する機能を有する。

具体的に、各トランジスタと容量素子との接続関係は、図５に示す演算回路１３とおお
むね同じである。各トランジスタと容量素子との接続関係において、図９に示す演算回路
１３が、図５に示す演算回路１３と異なる点について、以下に述べる。

図９に示す演算回路１３では、トランジスタ２９ａは、ゲートとソース及びドレインの
一方とが電気的に接続されており、上記ゲートに、信号ｒｅｑｉｎ［Ａ］が供給される。
また、トランジスタ２９ｂは、ゲートとソース及びドレインの一方とが電気的に接続され
ており、上記ゲートに、信号ｒｅｑｉｎ［Ｂ］が供給される。トランジスタ２９ａのソー
ス及びドレインの他方と、トランジスタ２９ｂのソース及びドレインの他方とは、トラン
ジスタ２７及びトランジスタ２８のゲートに電気的に接続されている。

そして、トランジスタ２６のゲートが、オペアンプの非反転入力端子（＋）に相当し、
当該ゲートには信号ｄａｔａｉｎ［Ａ］が供給される。また、トランジスタ２５のゲート
が、オペアンプの反転入力端子（−）に相当し、当該ゲートには信号ｄａｔａｉｎ［Ｂ］
が供給される。

そして、図９に示す演算回路１３では、トランジスタ１５ｔの導通状態に従って、演算
回路１３への電力の供給が制御される。具体的に、トランジスタ１５ｔがオフであるとき
、トランジスタ２７及びトランジスタ２８のゲート電圧は、信号ｒｅｑｉｎ［Ａ］または
信号ｒｅｑｉｎ［Ｂ］の電位と、電位ＶＳＳとの電位差によって定まり、上記ゲート電圧
の大きさに見合った電力が、演算回路１３に供給される。また、トランジスタ１５ｔがオ
ンであるとき、トランジスタ２７及びトランジスタ２８は、ゲートとソース及びドレイン
の一方とが導通するのでオフとなる。よって、演算回路１３への電力の供給は停止される
。

〈アナログ演算回路の動作例２〉
次いで、図７に示した回路１１を有するアナログ演算回路の具体的な動作の一例につい
て、図１０に示すタイミングチャートを用いて説明する。ただし、図１０では、図３に示
す記憶回路１２を記憶回路１２ａ及び記憶回路１２ｂとしてそれぞれ用い、図８に示すコ
ントローラ１４と、図９に示す演算回路１３及びトランジスタ１５ｔとを、図７に示した
回路１１に適用した場合のタイミングチャートを例示している。

また、図１０では、図８に示すコントローラ１４において、遅延回路３８における信号
の遅延時間がＴ１、遅延回路３９における信号の遅延時間がＴ２、遅延回路３３における
信号の遅延時間がＴ４であり、図７に示す遅延回路３４における信号の遅延時間がＴ３で
ある場合のタイミングチャートを例示している。また、図１０では、トランジスタ３７が
ｐチャネル型である場合のタイミングチャートを例示している。

なお、図１０に示すタイミングチャートにおいて、信号ｄａｔａｉｎ［Ａ］が斜線で示
されている期間は、信号ｄａｔａｉｎ［Ａ］がアナログ値を有するものとする。また、図
１０に示すタイミングチャートにおいて、信号ｄａｔａｉｎ［Ｂ］が斜線で示されている
期間は、信号ｄａｔａｉｎ［Ｂ］がアナログ値を有するものとする。また、図１０に示す
タイミングチャートにおいて、信号ｄａｔａｏｕｔが斜線で示されている期間は、信号ｄ
ａｔａｏｕｔがアナログ値を有するものとする。

図１０に示すように、時刻ｔ１において、信号ｒｅｑｉｎ［Ａ］の電位がローレベルか
らハイレベルになると、信号ｌａｔ［Ａ］は、時刻ｔ１から遅延時間Ｔ１が経過した時刻
ｔ２において、電位がローレベルからハイレベルに変化する。また、信号ａｃｋｏｕｔ［
Ａ］は、時刻ｔ１から遅延時間Ｔ１及び遅延時間Ｔ２が経過した時刻ｔ３において、電位
がローレベルからハイレベルに変化する。そして、信号ａｃｋｏｕｔ［Ａ］の電位がハイ
レベルに変化すると、図７に示す回路１１の前段の回路１１［Ａ］によって生成される信
号ｒｅｑｏｕｔがローレベルに変化するため、図７に示す回路１１に入力される信号ｒｅ
ｑｉｎ［Ａ］の電位は、時刻ｔ３においてハイレベルからローレベルに変化する。よって
、時刻ｔ３において信号ｌａｔ［Ａ］は、電位がハイレベルからローレベルに変化する。

記憶回路１２ａでは、信号ｌａｔ［Ａ］の電位がハイレベルである時刻ｔ２乃至時刻ｔ
３の期間において信号ｄａｔａｉｎ［Ａ］が書き込まれる。そして、書き込まれた信号ｄ
ａｔａｉｎ［Ａ］は、演算回路１３に供給される。

また、信号ａｃｋｏｕｔ［Ａ］の電位がローレベルからハイレベルに変化する時刻ｔ３
から、遅延時間Ｔ３経過した時刻ｔ４において、図７に示す回路１１の前段の回路１１［
Ａ］から、図７に示す回路１１への、信号ｄａｔａｉｎ［Ａ］の供給が停止する。そして
、信号ａｃｋｏｕｔ［Ａ］の電位は、時刻ｔ３から遅延時間Ｔ１及び遅延時間Ｔ２が経過
した時刻ｔ６において、電位がハイレベルからローレベルに変化する。

また、図１０では、時刻ｔ４以降に、信号ｒｅｑｉｎ［Ｂ］の電位がローレベルからハ
イレベルになる場合のタイミングチャートを例示している。ただし、本発明の一態様では
、信号ｒｅｑｉｎ［Ｂ］の電位がローレベルからハイレベルになるタイミングは時刻ｔ４
以降ではなくとも良く、例えば時刻ｔ４より前であっても良い。

図１０では、時刻ｔ４において、信号ｒｅｑｉｎ［Ｂ］の電位がローレベルからハイレ
ベルになる場合のタイミングチャートを例示している。時刻ｔ４において、信号ｒｅｑｉ
ｎ［Ｂ］の電位がローレベルからハイレベルになると、信号ｌａｔ［Ｂ］は、時刻ｔ４か
ら遅延時間Ｔ１が経過した時刻ｔ５において、電位がローレベルからハイレベルに変化す
る。また、信号ａｃｋｏｕｔ［Ｂ］は、時刻ｔ４から遅延時間Ｔ１及び遅延時間Ｔ２が経
過した時刻ｔ７において、電位がローレベルからハイレベルに変化する。そして、信号ａ
ｃｋｏｕｔ［Ｂ］の電位がハイレベルに変化すると、図７に示す回路１１の前段の回路１
１［Ｂ］によって生成される信号ｒｅｑｏｕｔがローレベルに変化するため、図７に示す
回路１１に入力される信号ｒｅｑｉｎ［Ｂ］の電位は、時刻ｔ７においてハイレベルから
ローレベルに変化する。よって、時刻ｔ７において信号ｌａｔ［Ｂ］は、電位がハイレベ
ルからローレベルに変化する。

記憶回路１２ｂでは、信号ｌａｔ［Ｂ］の電位がハイレベルである時刻ｔ５乃至時刻ｔ
７の期間において信号ｄａｔａｉｎ［Ｂ］が書き込まれる。そして、書き込まれた信号ｄ
ａｔａｉｎ［Ｂ］は、演算回路１３に供給される。

また、信号ａｃｋｏｕｔ［Ｂ］の電位がローレベルからハイレベルに変化する時刻ｔ７
から、遅延時間Ｔ３経過した時刻ｔ８において、図７に示す回路１１の前段の回路１１［
Ｂ］から、図７に示す回路１１への、信号ｄａｔａｉｎ［Ｂ］の供給が停止する。そして
、信号ａｃｋｏｕｔ［Ｂ］の電位は、時刻ｔ７から遅延時間Ｔ１及び遅延時間Ｔ２が経過
した時刻ｔ１０において、電位がハイレベルからローレベルに変化する。

そして、図８に示す回路３５ａでは、信号ａｃｋｏｕｔ［Ａ］の電位がハイレベルにな
った時に、信号ａｃｋｏｕｔ［Ａ］がトランジスタ４１を介してトランジスタ４２のゲー
トに供給されるため、トランジスタ４２はオンになる。トランジスタ４２のゲートの電位
は信号ａｃｋｏｕｔ［Ａ］の電位がローレベルに変化した後も、トランジスタ４１がオフ
になることで保持されるため、トランジスタ４２はオンの状態を維持する。また、図８に
示す回路３５ｂでは、信号ａｃｋｏｕｔ［Ｂ］の電位がハイレベルになった時に、信号ａ
ｃｋｏｕｔ［Ｂ］がトランジスタ４１を介してトランジスタ４２のゲートに供給されるた
め、トランジスタ４２はオンになる。トランジスタ４２のゲートの電位は信号ａｃｋｏｕ
ｔ［Ｂ］の電位がローレベルに変化した後も、トランジスタ４１がオフになることで保持
されるため、トランジスタ４２はオンの状態を維持する。

図１０に示すタイミングチャートの場合、信号ａｃｋｏｕｔ［Ｂ］の電位がハイレベル
に変化した時刻ｔ７において、回路３５ａのトランジスタ４２と回路３５ｂのトランジス
タ４２とが共にオンの状態となる。よって、配線８２のローレベルの電位が、インバータ
３６の入力端子に供給されることで、インバータ３６の出力端子の電位がローレベルから
ハイレベルに変化する。インバータ３６の出力端子の電位は、信号ｒｅｑｏｕｔ−ｐｒｅ
として、遅延回路３３に入力される。遅延回路３３では、信号ｒｅｑｏｕｔ−ｐｒｅが遅
延時間Ｔ４だけ遅延されることで、信号ｒｅｑｏｕｔが生成される。よって、信号ｒｅｑ
ｏｕｔは、信号ａｃｋｏｕｔ［Ｂ］の電位がローレベルからハイレベルに変化する時刻ｔ
７から、遅延時間Ｔ４経過した時刻ｔ９において、電位がローレベルからハイレベルに変
化する。

信号ｒｅｑｏｕｔの電位がローレベルからハイレベルに変化すると、図７に示す回路１
１の後段の回路１１において、コントローラ１４が生成する信号ａｃｋｏｕｔの電位が、
遅延時間Ｔ１及び遅延時間Ｔ２が経過した後にローレベルからハイレベルに変化する。そ
して、後段の回路１１において生成される上記信号ａｃｋｏｕｔは、信号ａｃｋｉｎとし
て図７に示す回路１１に供給される。よって、信号ａｃｋｉｎの電位は、時刻ｔ９から、
遅延時間Ｔ１及び遅延時間Ｔ２が経過した時刻ｔ１１において、ローレベルからハイレベ
ルに変化する。

信号ａｃｋｉｎがローレベルからハイレベルに変化すると、トランジスタ３７の導通状
態は、オフからオンに変化する。また、回路３５ａ及び回路３５ｂがそれぞれ有するトラ
ンジスタ４３は、全てオンになる。よって、配線８４のローレベルの電位が、回路３５ａ
及び回路３５ｂがそれぞれ有するトランジスタ４２のゲートに供給されて、上記トランジ
スタ４２が全てオフする。

また、信号ａｃｋｉｎの電位が時刻ｔ１１においてローレベルからハイレベルに変化す
ると、時刻ｔ１１から遅延時間Ｔ３が経過した時刻ｔ１２において、信号ａｃｋｉｎ−ｐ
ｏｓの電位がローレベルからハイレベルに変化する。上記動作により、時刻ｔ１２におい
てトランジスタ１５ｔがオンになり、演算回路１３への電力の供給が停止される。演算回
路１３では、信号ｄａｔａｉｎ［Ａ］及び信号ｄａｔａｉｎ［Ｂ］を用いて演算処理を行
うことで、信号ｄａｔａｏｕｔを生成する。

そして、信号ａｃｋｉｎの電位が時刻ｔ１３においてハイレベルからローレベルに変化
すると、時刻ｔ１３から遅延時間Ｔ３が経過した時刻ｔ１４において、信号ａｃｋｉｎ−
ｐｏｓの電位がハイレベルからローレベルに変化する。上記動作により、時刻ｔ１４にお
いてトランジスタ１５ｔがオフになり、演算回路１３への電力の供給が開始される。

なお、遅延時間Ｔ１は、信号ａｃｋｉｎ−ｐｏｓの電位がローレベルからハイレベルに
変化する時刻ｔ１２から、演算回路１３において演算処理が可能な状態となるのに要する
時間を、確保できる長さに設定することが望ましい。遅延時間Ｔ２は、記憶回路１２ａへ
の信号ｄａｔａｉｎ［Ａ］の書き込みに要する時間、及び記憶回路１２ｂへの信号ｄａｔ
ａｉｎ［Ｂ］の書き込みに要する時間を、全て確保できる長さに設定することが望ましい
。遅延時間Ｔ３は、記憶回路１２ａにおいて信号ｄａｔａｉｎ［Ａ］が保持できる時間、
及び、記憶回路１２ｂにおいて信号ｄａｔａｉｎ［Ｂ］が保持できる時間を、全て確保で
きる長さに設定することが望ましい。遅延時間Ｔ４は、演算回路１３において信号ｄａｔ
ａｉｎ［Ａ］及び信号ｄａｔａｉｎ［Ｂ］を用いて演算処理を完了させ、信号ｄａｔａｏ
ｕｔの電位が安定するのに要する時間を、確保できる長さに設定することが望ましい。

〈演算回路とスイッチの構成例３〉
次いで、図５及び図９に示した演算回路１３とスイッチ１５の構成とは異なる、演算回
路１３とスイッチ１５の構成例について説明する。図１１に、演算回路１３とスイッチ１
５の構成を一例として示す。

図１１に示す演算回路１３は、図５に示した演算回路１３と同様に、ｐチャネル型のト
ランジスタ２２乃至トランジスタ２４と、ｎチャネル型のトランジスタ２５乃至トランジ
スタ２９と、容量素子３０とを有する。また、図１１では、図５に示した演算回路１３と
同様に、スイッチ１５として機能するトランジスタ１５ｔが、演算回路１３に電気的に接
続されている。

具体的に、図１１に示す演算回路１３では、各トランジスタと容量素子との接続関係は
、図５に示す演算回路１３とおおむね同じである。各トランジスタと容量素子との接続関
係において、図１１に示す演算回路１３が、図５に示す演算回路１３と異なる点について
、以下に述べる。

図１１に示す演算回路１３では、トランジスタ２６のゲートが、オペアンプの非反転入
力端子（＋）に相当し、基準電位の供給される配線に電気的に接続されている。また、ト
ランジスタ２５のゲートが、オペアンプの反転入力端子（−）に相当し、信号ｄａｔａｉ
ｎが供給される。

〈アナログプロセッサの構成例〉
次いで、本発明の一態様にかかるアナログ演算回路１０を用いた半導体装置の一例とし
て、アナログプロセッサ８５の構成例について説明する。

図１２に示すアナログプロセッサ８５は、アナログ演算回路１０と、Ｉ／Ｏインターフ
ェース８６（Ｉ／Ｏ）と、アナログメモリ８７とを有する。Ｉ／Ｏインターフェース８６
は、アナログプロセッサ８５の外部回路からの信号の入力、または外部回路への信号の出
力を制御する機能を有する。アナログメモリ８７は、アナログ演算回路１０において行わ
れる演算処理により得られたアナログのデータを記憶する機能を有する。

図１６に、図１２に示すアナログプロセッサ８５を部分的に拡大した図を示す。アナロ
グ演算回路１０は、複数の回路１１を有する。複数の回路１１間の信号の伝達経路は、予
め、複数の回路１１間に設けられた配線などにより定めておくことができる。そして、ア
ナログプロセッサ８５では、演算処理が行われない回路１１において、演算回路への電力
の供給を停止することができる。図１６では、全ての回路１１において演算処理が行われ
ず、演算回路への電力の供給が停止している様子が示されている。

図１７に、幾つかの回路１１において演算処理が行われている場合の、アナログプロセ
ッサ８５の様子を模式的に示す。図１７では、複数の回路１１のうち、回路１１ａ乃至回
路１１ｈにおいて、矢印で示すように順次演算処理が行われるものとする。本発明の一態
様にかかるアナログプロセッサ８５では、演算処理が行われる回路１１において、演算回
路への電力の供給が行われ、演算処理が終了した回路１１から順に、演算回路への電力の
供給が停止される。

〈アナログメモリの構成例〉
次いで、図１２に示すアナログプロセッサ８５が有する、アナログメモリ８７の構成例
について説明する。

図１８に、アナログメモリ８７の構成例を示す。図１８に示すアナログメモリ８７は、
メモリセル６０と、読み出し回路６４とを有する。メモリセル６０は、トランジスタ６１
、トランジスタ６２、及び容量素子６３を有する。トランジスタ６１は、ゲートが配線Ｗ
Ｌに電気的に接続されている。また、トランジスタ６１は、ソース及びドレインの一方が
、アナログ信号の入力される配線ＢＬに電気的に接続され、ソース及びドレインの他方は
、トランジスタ６２のゲートに電気的に接続されている。トランジスタ６２は、ソース及
びドレインの一方が配線ＢＬに電気的に接続されており、ソース及びドレインの他方が配
線ＲＬに電気的に接続されている。容量素子６３は、一方の電極が配線ＳＬに電気的に接
続されており、他方の電極がトランジスタ６２のゲートに電気的に接続されている。

なお、トランジスタ６１は、容量素子６３に蓄積される電荷がトランジスタ６１を介し
てリークするのを防ぐために、オフ電流が著しく小さいことが望ましい。シリコンよりも
バンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜に、チャネル形
成領域が形成されることを特徴とするトランジスタは、オフ電流を著しく小さくすること
ができるので、トランジスタ６１として用いるのに好適である。このような半導体として
は、例えば、シリコンの２倍以上の大きなバンドギャップを有する、酸化物半導体、窒化
ガリウムなどが挙げられる。上記半導体を有するトランジスタは、通常のシリコンやゲル
マニウムなどの半導体で形成されたトランジスタに比べて、オフ電流を極めて小さくする
ことができる。

また、図１８では、読み出し回路６４が、ｎチャネル型のトランジスタ６５乃至トラン
ジスタ７０と、容量素子７１とを有する場合を例示している。具体的に、トランジスタ６
８及びトランジスタ６９は、ソース及びドレインの一方が、ローレベルの電位が供給され
る配線に電気的に接続されている。また、トランジスタ６８及びトランジスタ６９は、ゲ
ートが、バイアス電位（ｂｉａｓ）の供給される配線に、電気的に接続されている。トラ
ンジスタ６８は、ソース及びドレインの他方が配線ＲＬに電気的に接続されている。トラ
ンジスタ６９は、ソース及びドレインの他方がトランジスタ７０のゲートに電気的に接続
されている。トランジスタ７０は、ソース及びドレインの一方が配線ＲＬに電気的に接続
されており、ソース及びドレインの他方がトランジスタ６５及びトランジスタ６６のゲー
トに電気的に接続されている。

トランジスタ６５は、ソース及びドレインの一方が配線ＢＬ及びトランジスタ６７のゲ
ートに電気的に接続されている。トランジスタ６６は、ソース及びドレインの一方が、ト
ランジスタ６６のゲートに電気的に接続されている。トランジスタ６７は、ソース及びド
レインの一方がトランジスタ７０のゲートに電気的に接続されている。トランジスタ６５
乃至トランジスタ６７は、ソース及びドレインの一方が、ハイレベルの電位が供給される
配線に電気的に接続されている。容量素子７１は、一方の電極がトランジスタ７０のゲー
トに電気的に接続されており、他方の電極がトランジスタ６７のゲートに電気的に接続さ
れている。そして、トランジスタ７０のゲートの電位は、出力信号として出力端子ＯＵＴ
から出力される。

図１８に示すアナログメモリ８７では、トランジスタ６２と読み出し回路６４とが、ボ
ルテージフォロワを構成している。そして、当該ボルテージフォロワは、トランジスタ６
２のゲートに保持されているアナログ信号を読み出すためのインピーダンス変換器として
機能する。

〈演算回路とスイッチの構成例４〉
次いで、図５、図９、及び図１１に示した演算回路１３とスイッチ１５の構成とは異な
る、演算回路１３とスイッチ１５の構成例について説明する。図１３（Ａ）に、減算回路
として機能する演算回路１３と、スイッチ１５の構成を一例として示す。

図１３（Ａ）に示す演算回路１３は、図９に示した演算回路１３と同様に、ｐチャネル
型のトランジスタ２２乃至トランジスタ２４と、ｎチャネル型のトランジスタ２５乃至ト
ランジスタ２８と、ｎチャネル型のトランジスタ２９ａ及びトランジスタ２９ｂと、容量
素子３０とを有する。また、図１３（Ａ）では、図９に示した演算回路１３と同様に、ス
イッチ１５として機能するトランジスタ１５ｔが、演算回路１３に電気的に接続されてい
る。

さらに、図１３（Ａ）に示す演算回路１３は、抵抗素子８８と、抵抗素子４４乃至抵抗
素子４６とを有する。

具体的に、図１３（Ａ）に示す演算回路１３では、各トランジスタと容量素子との接続
関係は、図９に示す演算回路１３とおおむね同じである。各素子の接続関係において、図
１３（Ａ）に示す演算回路１３が、図９に示す演算回路１３と異なる点について、以下に
述べる。

図１３（Ａ）に示す演算回路１３では、トランジスタ２５のゲートが、オペアンプの反
転入力端子（−）に相当し、抵抗素子８８を介して信号ｄａｔａｉｎ［Ｂ］が供給される
。また、トランジスタ２５のゲートは、抵抗素子４４を介して、オペアンプの出力端子に
相当するトランジスタ２４のソース及びドレインの他方及びトランジスタ２８のソース及
びドレインの他方に、電気的に接続されている。また、トランジスタ２６のゲートは、オ
ペアンプの非反転入力端子（＋）に相当し、抵抗素子４５を介して信号ｄａｔａｉｎ［Ａ
］が供給される。また、トランジスタ２６のゲートは、直列に接続された抵抗素子４５及
び抵抗素子４６を介して、基準電位の供給される配線に電気的に接続されている。

〈演算回路とスイッチの構成例５〉
次いで、図５、図９、図１１、図１３（Ａ）に示した演算回路１３とスイッチ１５の構
成とは異なる、演算回路１３とスイッチ１５の構成例について説明する。図１３（Ｂ）に
、対数変換回路として機能する演算回路１３と、スイッチ１５の構成を一例として示す。

図１３（Ｂ）に示す演算回路１３は、図１１に示した演算回路１３と同様に、ｐチャネ
ル型のトランジスタ２２乃至トランジスタ２４と、ｎチャネル型のトランジスタ２５乃至
トランジスタ２９と、容量素子３０とを有する。また、図１３（Ｂ）では、図１１に示し
た演算回路１３と同様に、スイッチ１５として機能するトランジスタ１５ｔが、演算回路
１３に電気的に接続されている。

さらに、図１３（Ｂ）に示す演算回路１３は、抵抗素子４７及び抵抗素子４８と、ダイ
オード４９とを有する。

具体的に、図１３（Ｂ）に示す演算回路１３では、各トランジスタと容量素子との接続
関係は、図１１に示す演算回路１３とおおむね同じである。各素子の接続関係において、
図１３（Ｂ）に示す演算回路１３が、図１１に示す演算回路１３と異なる点について、以
下に述べる。

図１３（Ｂ）に示す演算回路１３では、オペアンプの出力端子に相当するトランジスタ
２４のソース及びドレインの他方及びトランジスタ２８のソース及びドレインの他方が、
抵抗素子４８の一方の端子に電気的に接続されており、抵抗素子４８の他方の端子の電位
は、信号ｄａｔａｏｕｔとして演算回路１３から出力される。また、トランジスタ２５の
ゲートは、オペアンプの反転入力端子（−）に相当し、抵抗素子４７を介して信号ｄａｔ
ａｉｎが供給される。また、トランジスタ２５のゲートはダイオード４９のアノードに電
気的に接続され、ダイオード４９のカソードは、抵抗素子４８の他方の端子に電気的に接
続されている。

〈演算回路とスイッチの構成例６〉
次いで、図５、図９、図１１、及び図１３に示した演算回路１３とスイッチ１５の構成
とは異なる、演算回路１３とスイッチ１５の構成例について説明する。図１４に、逆対数
変換回路として機能する演算回路１３と、スイッチ１５の構成を一例として示す。

図１４に示す演算回路１３は、図１１に示した演算回路１３と同様に、ｐチャネル型の
トランジスタ２２乃至トランジスタ２４と、ｎチャネル型のトランジスタ２５乃至トラン
ジスタ２９と、容量素子３０とを有する。また、図１４では、図１１に示した演算回路１
３と同様に、スイッチ１５として機能するトランジスタ１５ｔが、演算回路１３に電気的
に接続されている。

さらに、図１４に示す演算回路１３は、抵抗素子５１及び抵抗素子５２と、ダイオード
５０とを有する。

具体的に、図１４に示す演算回路１３では、各トランジスタと容量素子との接続関係は
、図１１に示す演算回路１３とおおむね同じである。各素子の接続関係において、図１４
に示す演算回路１３が、図１１に示す演算回路１３と異なる点について、以下に述べる。

図１４に示す演算回路１３では、オペアンプの出力端子に相当するトランジスタ２４の
ソース及びドレインの他方及びトランジスタ２８のソース及びドレインの他方が、抵抗素
子５２の一方の端子に電気的に接続されており、抵抗素子５２の他方の端子の電位は、信
号ｄａｔａｏｕｔとして演算回路１３から出力される。また、トランジスタ２５のゲート
は、オペアンプの反転入力端子（−）に相当し、抵抗素子５１を介して抵抗素子５２の他
方の端子に電気的に接続されている。また、トランジスタ２５のゲートはダイオード５０
のアノードに電気的に接続され、ダイオード５０のカソードには、信号ｄａｔａｉｎが供
給される。

〈演算回路とスイッチの構成例７〉
次いで、図５、図９、図１１、図１３、及び図１４に示した演算回路１３とスイッチ１
５の構成とは異なる、演算回路１３とスイッチ１５の構成例について説明する。図１５（
Ａ）に、反転加算回路として機能する演算回路１３と、スイッチ１５の構成を一例として
示す。

図１５（Ａ）に示す演算回路１３は、図９に示した演算回路１３と同様に、ｐチャネル
型のトランジスタ２２乃至トランジスタ２４と、ｎチャネル型のトランジスタ２５乃至ト
ランジスタ２８と、ｎチャネル型のトランジスタ２９ａ及びトランジスタ２９ｂと、容量
素子３０とを有する。また、図１５（Ａ）では、図９に示した演算回路１３と同様に、ス
イッチ１５として機能するトランジスタ１５ｔが、演算回路１３に電気的に接続されてい
る。

さらに、図１５（Ａ）に示す演算回路１３は、抵抗素子５３乃至抵抗素子５５を有する
。

具体的に、図１５（Ａ）に示す演算回路１３では、各トランジスタと容量素子との接続
関係は、図９に示す演算回路１３とおおむね同じである。各素子の接続関係において、図
１５（Ａ）に示す演算回路１３が、図９に示す演算回路１３と異なる点について、以下に
述べる。

図１５（Ａ）に示す演算回路１３では、トランジスタ２５のゲートが、オペアンプの反
転入力端子（−）に相当し、抵抗素子５３を介して信号ｄａｔａｉｎ［Ｂ］が供給され、
抵抗素子５４を介して信号ｄａｔａｉｎ［Ａ］が供給される。また、トランジスタ２５の
ゲートは、抵抗素子５５を介して、オペアンプの出力端子に相当するトランジスタ２４の
ソース及びドレインの他方及びトランジスタ２８のソース及びドレインの他方に、電気的
に接続されている。また、トランジスタ２６のゲートは、オペアンプの非反転入力端子（
＋）に相当し、基準電位の供給される配線に電気的に接続されている。

〈演算回路とスイッチの構成例８〉
次いで、図５、図９、図１１、図１３、図１４、及び図１５（Ａ）に示した演算回路１
３とスイッチ１５の構成とは異なる、演算回路１３とスイッチ１５の構成例について説明
する。図１５（Ｂ）に、非反転加算回路として機能する演算回路１３と、スイッチ１５の
構成を一例として示す。

図１５（Ｂ）に示す演算回路１３は、図９に示した演算回路１３と同様に、ｐチャネル
型のトランジスタ２２乃至トランジスタ２４と、ｎチャネル型のトランジスタ２５乃至ト
ランジスタ２８と、ｎチャネル型のトランジスタ２９ａ及びトランジスタ２９ｂと、容量
素子３０とを有する。また、図１５（Ｂ）では、図９に示した演算回路１３と同様に、ス
イッチ１５として機能するトランジスタ１５ｔが、演算回路１３に電気的に接続されてい
る。

さらに、図１５（Ｂ）に示す演算回路１３は、抵抗素子５６乃至抵抗素子５９を有する
。

具体的に、図１５（Ｂ）に示す演算回路１３では、各トランジスタと容量素子との接続
関係は、図９に示す演算回路１３とおおむね同じである。各素子の接続関係において、図
１５（Ｂ）に示す演算回路１３が、図９に示す演算回路１３と異なる点について、以下に
述べる。

図１５（Ｂ）に示す演算回路１３では、トランジスタ２５のゲートが、オペアンプの反
転入力端子（−）に相当し、基準電位の供給される配線に電気的に接続されている。また
、トランジスタ２５のゲートは、抵抗素子５７を介して、オペアンプの出力端子に相当す
るトランジスタ２４のソース及びドレインの他方及びトランジスタ２８のソース及びドレ
インの他方に、電気的に接続されている。また、トランジスタ２６のゲートは、オペアン
プの非反転入力端子（＋）に相当し、抵抗素子５８を介して信号ｄａｔａｉｎ［Ａ］が供
給され、抵抗素子５９を介して信号ｄａｔａｉｎ［Ｂ］が供給される。

〈半導体装置の構成例１〉
次いで、本発明の一態様にかかる半導体装置の構成例について説明する。図１９（Ａ）
に示す半導体装置７５は、本発明の一態様にかかるアナログ演算回路を用いたアナログプ
ロセッサ７７と、入力装置７６と、出力装置７８とを有する。

入力装置７６は、半導体装置７５の外部から入力されるデータを、アナログプロセッサ
７７に送る機能を有する。入力装置７６として、例えば、キーボード、マウス、タッチパ
ネルなどを用いることができる。出力装置７８は、アナログプロセッサ７７から出力され
るデータを、出力する機能を有する。出力装置７８として、例えば、ディスプレイ、プロ
ジェクタ、プリンタ、プロッター、音声出力装置、メモリなどを用いることができる。

また、図１９（Ｂ）に示す半導体装置７５は、本発明の一態様にかかるアナログ演算回
路を用いたアナログプロセッサ７７と、入力装置７６と、出力装置７８と、アナログデジ
タル変換回路７９（Ａ／Ｄ）と、デジタルアナログ変換回路８０（Ｄ／Ａ）と、デジタル
プロセッサ８１とを有する。

アナログデジタル変換回路７９は、アナログプロセッサ７７から出力されるデータを、
アナログからデジタルに変換する機能を有する。デジタルプロセッサ８１は、アナログデ
ジタル変換回路７９から送られてきたデジタルのデータを用いて演算処理を行い、得られ
たデータを出力する。デジタルアナログ変換回路８０は、デジタルプロセッサ８１から出
力されるデータを、デジタルからアナログに変換する機能を有する。

なお、図１９（Ｂ）に示す半導体装置７５は、入力装置７６からデータがアナログプロ
セッサ７７に供給され、アナログプロセッサ７７から出力装置７８にデータが出力される
構成を例示している。ただし、本発明の一態様にかかる半導体装置７５では、入力装置７
６からデータがデジタルプロセッサ８１に供給され、デジタルプロセッサ８１から出力装
置７８にデータが出力される構成を有していても良い。

〈半導体装置の構成例２〉
次いで、本発明の一態様にかかる半導体装置の構成例について説明する。図２４に示す
半導体装置８００は、イメージセンサ８０１と、画像メモリ８０２と、本発明の一態様に
かかるアナログ演算回路を用いたアナログプロセッサ８０３と、表示装置８０４とを有す
る。イメージセンサ８０１は入力装置に相当し、表示装置８０４は出力装置に相当する。

イメージセンサ８０１は、光電変換素子及びトランジスタを有する画素８１０が複数備
えられたセンサアレイ８０５と、画素８１０による画像データ８０８の取得を制御する駆
動回路８０６と、取得された画像データ８０８の読み出しを制御する読み出し回路８０７
とを有する。

画像メモリ８０２は、複数のアナログメモリ８０９を有する。各々のアナログメモリ８
０９は、センサアレイ８０５で取得した画像データ８０８を１フレーム分格納できる。

以下、イメージセンサ８０１の動作について説明する。第１のステップとして、センサ
アレイ８０５において第１の画像データ８０８を取得する。画像データ８０８の取得は、
各画素８１０で順次露光し画像データ８０８を順次読み出す、所謂ローリングシャッタ方
式でも良く、各画素８１０で一括露光した後に画像データ８０８を順次読み出す、所謂グ
ローバルシャッタ方式でも良い。ローリングシャッタ方式で画像データ８０８を取得する
ことで、ある行の画素８１０の画像データ８０８を読み出している際に、他の行の画素８
１０で露光を行うことができ、画像データ８０８の取得のフレーム周波数を高めることが
できる。また、グローバルシャッタ方式で画像データ８０８を取得することで、被写体が
移動する場合においても、歪みが少ない画像データ８０８を取得することができる。

第２のステップとして、センサアレイ８０５において取得された第１の画像データ８０
８を、読み出し回路８０７を介して、第１のアナログメモリ８０９に格納する。画像デー
タ８０８は、アナログのまま第１のアナログメモリ８０９に格納することができる。上記
構成により、画像データ８０８をアナログからデジタルに変換する処理が不要になるため
、画像データ８０８の取得のフレーム周波数を高めることができる。

以降、第１のステップ及び第２のステップを複数回繰り返すことで、複数のアナログメ
モリ８０９のそれぞれに、画像データ８０８を格納することができる。

第３のステップとして、アナログプロセッサ８０３において、複数のアナログメモリ８
０９に格納された画像データ８０８を用いて、所望の画像処理が行われる。画像処理が行
われた画像データは表示装置８０４に送られる。

なお、上記画像処理の一つとして、複数の画像データ８０８から、焦点ボケの少ない画
像データ８０８を取得する画像処理が挙げられる。具体的には、上記画像処理として、各
画像データ８０８の鮮鋭度を算出して、鮮鋭度が最も高い画像データ８０８を選択すれば
よい。或いは、上記画像処理として、各画像データ８０８から、鮮鋭度の高い領域を抽出
し、これらを合成して、一の画像データ８０８を生成すればよい。

また、上記アナログプロセッサ８０３において行われる画像処理の別の一例として、複
数の画像データ８０８から、明るさが最適な画像データ８０８を取得する画像処理が挙げ
られる。具体的には、上記画像処理として、各画像データ８０８の最高明度を算出し、最
高明度が飽和値に達している画像データ８０８を検出する。そして、複数の画像データ８
０８のうち、検出された上記画像データ８０８以外の画像データ８０８を選択すればよい
。

或いは、上記画像処理として、各画像データ８０８の最低明度を算出し、最低明度が飽
和値に達している画像データ８０８を検出する。そして、複数の画像データ８０８のうち
、検出された上記画像データ８０８以外の画像データ８０８を選択すればよい。

なお、撮像用のフラッシュライトの点灯に合わせて、上記第１のステップ及び第２のス
テップを実行した場合、最適な光量が照射されたタイミングに対応した画像データ８０８
を取得することが可能である。

〈半導体装置の断面構造の例〉
図２０に、本発明の一態様にかかるアナログ演算回路の断面構造を、一例として示す。
なお、図２０では、図３に示す記憶回路１２が有するトランジスタ１６と、容量素子１７
と、図５に示す演算回路１３が有するトランジスタ２６の断面図を、例示している。そし
て、図２０では、容量素子１７と、酸化物半導体膜にチャネル形成領域を有するトランジ
スタ１６とが、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ２６上に
形成されている場合を例示している。

トランジスタ２６は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲル
マニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或
いは、トランジスタ２６は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領
域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に
、チャネル形成領域を有している場合、トランジスタ１６はトランジスタ２６上に積層さ
れていなくとも良く、トランジスタ１６とトランジスタ２６とは、同一の層に形成されて
いても良い。

シリコンの薄膜を用いてトランジスタ２６を形成する場合、当該薄膜には、プラズマＣ
ＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質
シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリ
コンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いること
ができる。

トランジスタ２６が形成される半導体基板６０１は、例えば、シリコン基板、ゲルマニ
ウム基板、シリコンゲルマニウム基板等を用いることができる。図２０では、単結晶シリ
コン基板を半導体基板６０１として用いる場合を例示している。

また、トランジスタ２６は、素子分離法により電気的に分離されている。素子分離法と
して、選択酸化法（ＬＯＣＯＳ法：Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃ
ｏｎ法）、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉ
ｏｎ）等を用いることができる。図２０では、トレンチ分離法を用いてトランジスタ２６
を電気的に分離する場合を例示している。具体的に、図２０では、半導体基板６０１にエ
ッチング等によりトレンチを形成した後、酸化珪素などを含む絶縁物を当該トレンチに埋
め込むことで形成される素子分離領域６１０により、トランジスタ２６を素子分離させる
場合を例示している。

トランジスタ２６上には、絶縁膜６１１が設けられている。絶縁膜６１１には開口部が
形成されている。そして、上記開口部には、トランジスタ２６のソース及びドレインにそ
れぞれ電気的に接続されている導電膜６２５及び導電膜６２６と、トランジスタ２６のゲ
ートに電気的に接続されている導電膜６２７とが、形成されている。

そして、導電膜６２５は、絶縁膜６１１上に形成された導電膜６３４に電気的に接続さ
れており、導電膜６２６は、絶縁膜６１１上に形成された導電膜６３５に電気的に接続さ
れており、導電膜６２７は、絶縁膜６１１上に形成された導電膜６３６に電気的に接続さ
れている。

導電膜６３４乃至導電膜６３６上には、絶縁膜６１２が形成されている。絶縁膜６１２
には開口部が形成されており、上記開口部に、導電膜６３６に電気的に接続された導電膜
６３７が形成されている。そして、導電膜６３７は、絶縁膜６１２上に形成された導電膜
６５１に、電気的に接続されている。

また、導電膜６５１上には、絶縁膜６１３が形成されている。絶縁膜６１３には開口部
が形成されており、上記開口部に、導電膜６５１に電気的に接続された導電膜６５２が形
成されている。そして、導電膜６５２は、絶縁膜６１３上に形成された導電膜６５３に、
電気的に接続されている。また、絶縁膜６１３上には、導電膜６４４が形成されている。

導電膜６５３及び導電膜６４４上には絶縁膜６６１が形成されている。そして、図２０
では、絶縁膜６６１上にトランジスタ１６及び容量素子１７が形成されている。

トランジスタ１６は、絶縁膜６６１上に、酸化物半導体を含む半導体膜７０１と、半導
体膜７０１上の、ソースまたはドレインとして機能する導電膜７２１及び導電膜７２２と
、半導体膜７０１、導電膜７２１及び導電膜７２２上のゲート絶縁膜６６２と、ゲート絶
縁膜６６２上に位置し、導電膜７２１と導電膜７２２の間において半導体膜７０１と重な
っているゲート電極７３１と、を有する。なお、導電膜７２２は、絶縁膜６６１に設けら
れた開口部において、導電膜６５３に電気的に接続されている。

そして、トランジスタ１６では、半導体膜７０１において、導電膜７２１に重なる領域
と、ゲート電極７３１に重なる領域との間に、領域７１０が存在する。また、トランジス
タ１６では、半導体膜７０１において、導電膜７２２に重なる領域と、ゲート電極７３１
に重なる領域との間に、領域７１１が存在する。領域７１０及び領域７１１に、導電膜７
２１、導電膜７２２、及びゲート電極７３１をマスクとしてアルゴン、ｐ型の導電型を半
導体膜７０１に付与する不純物、或いは、ｎ型の導電型を半導体膜７０１に付与する不純
物を添加することで、半導体膜７０１のうちゲート電極７３１に重なる領域よりも、領域
７１０及び領域７１１の抵抗率を下げることができる。

また、容量素子１７は、絶縁膜６６１上の導電膜６５４と、導電膜６５４と重なるゲー
ト絶縁膜６６２と、ゲート絶縁膜６６２を間に挟んで導電膜６５４と重畳する導電膜６５
５とを有する。導電膜６５４は、絶縁膜６６１上に導電膜を形成し、当該導電膜を所望の
形状に加工することで、導電膜７２２と共に形成することができる。導電膜６５５は、ゲ
ート絶縁膜６６２上に導電膜を形成し、当該導電膜を所望の形状に加工することで、ゲー
ト電極７３１と共に形成することができる。

そして、トランジスタ１６及び容量素子１７上に、絶縁膜６６３が設けられている。

なお、図２０において、トランジスタ１６は、ゲート電極７３１を半導体膜７０１の片
側において少なくとも有していれば良いが、半導体膜７０１を間に挟んで存在する一対の
ゲート電極を有していても良い。

トランジスタ１６が、半導体膜７０１を間に挟んで存在する一対のゲート電極を有して
いる場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与え
られ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合
、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極に
のみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位
の高さを制御することで、トランジスタの閾値電圧を制御することができる。

また、図２０では、トランジスタ１６が、一のゲート電極７３１に対応した一のチャネ
ル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジ
スタ１６は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネ
ル形成領域を複数有する、マルチゲート構造であっても良い。

〈トランジスタについて〉
次いで、酸化物半導体膜にチャネル形成領域を有するトランジスタ９０の構成例につい
て説明する。

図２１に、酸化物半導体膜にチャネル形成領域を有するトランジスタ９０の構成を、一
例として示す。図２１（Ａ）には、トランジスタ９０の上面図を示す。なお、図２１（Ａ
）では、トランジスタ９０のレイアウトを明確にするために、各種の絶縁膜を省略してい
る。また、図２１（Ａ）に示した上面図の、一点鎖線Ａ１−Ａ２における断面図を図２１
（Ｂ）に示し、一点鎖線Ａ３−Ａ４における断面図を図２１（Ｃ）に示す。

図２１に示すように、トランジスタ９０は、基板９７に形成された絶縁膜９１上におい
て、順に積層された酸化物半導体膜９２ａ及び酸化物半導体膜９２ｂと、酸化物半導体膜
９２ｂに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜
９３及び導電膜９４と、酸化物半導体膜９２ｂ、導電膜９３及び導電膜９４上の酸化物半
導体膜９２ｃと、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜９２ｃ上に
位置する絶縁膜９５と、ゲート電極としての機能を有し、なおかつ絶縁膜９５上において
酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと重なる導電膜９６とを有する。なお、
基板９７は、ガラス基板や半導体基板などであってもよいし、ガラス基板や半導体基板上
に半導体素子が形成された素子基板であってもよい。

また、トランジスタ９０の、具体的な構成の別の一例を、図２２に示す。図２２（Ａ）
には、トランジスタ９０の上面図を示す。なお、図２２（Ａ）では、トランジスタ９０の
レイアウトを明確にするために、各種の絶縁膜を省略している。また、図２２（Ａ）に示
した上面図の、一点鎖線Ａ１−Ａ２における断面図を図２２（Ｂ）に示し、一点鎖線Ａ３
−Ａ４における断面図を図２２（Ｃ）に示す。

図２２に示すように、トランジスタ９０は、絶縁膜９１上において、順に積層された酸
化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと、酸化物半導体膜９２ｃに電気的に接続
され、ソース電極またはドレイン電極としての機能を有する導電膜９３及び導電膜９４と
、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜９２ｃ、導電膜９３及び導
電膜９４上に位置する絶縁膜９５と、ゲート電極としての機能を有し、なおかつ絶縁膜９
５上において酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃと重なる導電膜９６とを有
する。

なお、図２１及び図２２では、積層された酸化物半導体膜９２ａ乃至酸化物半導体膜９
２ｃを用いるトランジスタ９０の構成を例示している。トランジスタ９０が有する酸化物
半導体膜は、積層された複数の酸化物半導体膜で構成されているとは限らず、単膜の酸化
物半導体膜で構成されていても良い。

酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃが順に積層されている半導体膜をトラ
ンジスタ９０が有する場合、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃは、酸化物
半導体膜９２ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下
端のエネルギーが酸化物半導体膜９２ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０
．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下ま
たは０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、酸化物半導体膜９２ｂは
、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。

上記構成の半導体膜をトランジスタ９０が有する場合、ゲート電極に電圧を印加するこ
とで、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい酸
化物半導体膜９２ｂにチャネル領域が形成される。即ち、酸化物半導体膜９２ｂと絶縁膜
９５との間に酸化物半導体膜９２ｃが設けられていることによって、絶縁膜９５と離隔し
ている酸化物半導体膜９２ｂに、チャネル領域を形成することができる。

また、酸化物半導体膜９２ｃは、酸化物半導体膜９２ｂを構成する金属元素の少なくと
も１つをその構成要素に含むため、酸化物半導体膜９２ｂと酸化物半導体膜９２ｃの界面
では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されに
くいため、トランジスタ９０の電界効果移動度が高くなる。

また、酸化物半導体膜９２ｂと酸化物半導体膜９２ａの界面に界面準位が形成されると
、界面近傍の領域にもチャネル領域が形成されるために、トランジスタ９０の閾値電圧が
変動してしまう。しかし、酸化物半導体膜９２ａは、酸化物半導体膜９２ｂを構成する金
属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜９２ｂと酸化物半導
体膜９２ａの界面には、界面準位が形成されにくい。よって、上記構成により、トランジ
スタ９０の閾値電圧等の電気的特性のばらつきを、低減することができる。

また、酸化物半導体膜間に不純物が存在することによって、各膜の界面にキャリアの流
れを阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させる
ことが望ましい。積層された酸化物半導体膜の膜間に不純物が存在していると、酸化物半
導体膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリ
アがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における
不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の酸化物
半導体膜を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが
各膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる
。

連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装
置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層するこ
とが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不
純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプ
を用いて高真空排気（５×１０^−７Ｐａ乃至１×１０^−４Ｐａ程度まで）することが好ま
しい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバ
ー内に気体が逆流しないようにしておくことが好ましい。

高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみな
らず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素
ガスやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは
−１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が
取り込まれることを可能な限り防ぐことができる。具体的に、酸化物半導体膜９２ｂがＩ
ｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物
半導体膜９２ｂを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ
：Ｍ：Ｚｎ＝ｘ_１：ｙ_１：ｚ_１とすると_、ｘ_１／ｙ_１は、１／３以上６以下、さらには１
以上６以下であって、ｚ_１／ｙ_１は、１／３以上６以下、さらには１以上６以下であるこ
とが好ましい。なお、ｚ_１／ｙ_１を１以上６以下とすることで、酸化物半導体膜９２ｂと
してＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例
としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。

具体的に、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃがＩｎ−Ｍ−Ｚｎ酸化物（Ｍ
は、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜９２ａ、酸化物
半導体膜９２ｃを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ
：Ｍ：Ｚｎ＝ｘ_２：ｙ_２：ｚ_２とすると_、ｘ_２／ｙ_２＜ｘ_１／ｙ_１であって、ｚ_２／ｙ_２
は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ_２／ｙ_２
を１以上６以下とすることで、酸化物半導体膜９２ａ、酸化物半導体膜９２ｃとしてＣＡ
ＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては
、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３
：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８等がある。

なお、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃの厚さは、３ｎｍ以上１００ｎ
ｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体膜９２ｂの厚さ
は、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好
ましくは３ｎｍ以上５０ｎｍ以下である。

３層構造の半導体膜において、酸化物半導体膜９２ａ乃至酸化物半導体膜９２ｃは、非
晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される酸化物半
導体膜９２ｂが結晶質であることにより、トランジスタ９０に安定した電気的特性を付与
することができるため、酸化物半導体膜９２ｂは結晶質であることが好ましい。

なお、チャネル形成領域とは、トランジスタ９０の半導体膜のうち、ゲート電極と重な
り、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは
、チャネル形成領域において、電流が主として流れる領域をいう。

例えば、酸化物半導体膜９２ａ及び酸化物半導体膜９２ｃとして、スパッタリング法に
より形成したＩｎ−Ｇａ−Ｚｎ酸化物膜を用いる場合、酸化物半導体膜９２ａ及び酸化物
半導体膜９２ｃの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［
原子数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスと
してアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、
基板温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。

また、酸化物半導体膜９２ｂをＣＡＡＣ−ＯＳ膜とする場合、酸化物半導体膜９２ｂの
成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）を含
む多結晶ターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアル
ゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の
温度３００℃とし、ＤＣ電力０．５ｋＷとすることができる。

なお、酸化物半導体膜９２ａ乃至９２ｃは、スパッタリング法により形成することがで
きるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭ
ＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉ
ｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使って
も良い。

なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ
酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、キャリア発生源が少ないため、ｉ型（真性半
導体）又はｉ型に限りなく近くすることができる。そのため、高純度化された酸化物半導
体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高
い。そして、当該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、閾値
電圧がプラスとなる電気的特性（ノーマリーオフ特性ともいう。）になりやすい。

具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタの
オフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×
１０^６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電
圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータア
ナライザの測定限界以下、すなわち１×１０^−１３Ａ以下という特性を得ることができる
。この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下
であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入また
は容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測
定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネ
ル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオ
フ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖ
の場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従
って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ
電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。

なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくと
もインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導
体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、
それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとして
スズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）
を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有するこ
とが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい
。

酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物などは、炭化
シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法に
より電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるとい
った利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、
上記Ｉｎ−Ｇａ−Ｚｎ酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作
製することが可能である。また、基板の大型化にも対応が可能である。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム
（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウ
ム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホ
ルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、
ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。

例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、
Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍ
ｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯと
も表記する）、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸
化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉ
ｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｃｅ
−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸
化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉ
ｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ
−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−
Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化
物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。

なお、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意
味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素
を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ酸化物は、無電界時の抵抗が十分に高くオフ電流
を十分に小さくすることが可能であり、また、移動度も高い。

例えば、Ｉｎ−Ｓｎ−Ｚｎ酸化物では比較的容易に高い移動度が得られる。しかしなが
ら、Ｉｎ−Ｇａ−Ｚｎ酸化物でも、バルク内欠陥密度を低減することにより移動度を上げ
ることができる。

また、トランジスタ９０において、ソース電極及びドレイン電極に用いられる導電性材
料によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き
抜くことがある。この場合、酸化物半導体膜のうち、ソース電極及びドレイン電極に接す
る領域が、酸素欠損の形成によりｎ型化される。ｎ型化された領域は、ソース領域または
ドレイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との間
におけるコンタクト抵抗を下げることができる。よって、ｎ型化された領域が形成される
ことで、トランジスタ９０の移動度及びオン電流を高めることができ、それにより、トラ
ンジスタ９０を用いた半導体装置の高速動作を実現することができる。

なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及び
ドレイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及び
ドレイン電極を形成した後に行われる加熱処理によっても起こりうる。また、ｎ型化され
る領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、
より形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、
Ｔｉ、Ｍｏ、Ｗなどが挙げられる。

複数の積層された酸化物半導体膜を有する半導体膜をトランジスタ９０に用いる場合、
ｎ型化される領域は、チャネル領域となる酸化物半導体膜９２ｂにまで達していることが
、トランジスタ９０の移動度及びオン電流を高め、半導体装置の高速動作を実現する上で
好ましい。

絶縁膜９１は、加熱により上記酸素の一部を酸化物半導体膜９２ａ乃至酸化物半導体膜
９２ｃに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜９１は、欠陥
が少ないことが好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダングリ
ングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０^１８ｓｐｉｎｓ／ｃ
ｍ^３以下であることが好ましい。

絶縁膜９１は、加熱により上記酸素の一部を酸化物半導体膜９２ａ乃至酸化物半導体膜
９２ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミ
ニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸
化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、
酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜９１は、プラズマ
ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリン
グ法等により、形成することができる。

なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量
が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料
を指す。

なお、図２１及び図２２に示すトランジスタ９０は、チャネル領域が形成される酸化物
半導体膜９２ｂの端部のうち、導電膜９３及び導電膜９４とは重ならない端部、言い換え
ると、導電膜９３及び導電膜９４が位置する領域とは異なる領域に位置する端部と、導電
膜９６とが、重なる構成を有する。酸化物半導体膜９２ｂの端部は、当該端部を形成する
ためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル
、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化
物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため
、酸素欠損が形成され、ｎ型化しやすいやすいと考えられる。しかし、図２１及び図２２
に示すトランジスタ９０では、導電膜９３及び導電膜９４とは重ならない酸化物半導体膜
９２ｂの端部と、導電膜９６とが重なるため、導電膜９６の電位を制御することにより、
当該端部にかかる電界を制御することができる。よって、酸化物半導体膜９２ｂの端部を
介して導電膜９３と導電膜９４の間に流れる電流を、導電膜９６に与える電位によって制
御することができる。このようなトランジスタ９０の構造を、Ｓｕｒｒｏｕｎｄｅｄ Ｃ
ｈａｎｎｅｌ（Ｓ−Ｃｈａｎｎｅｌ）構造とよぶ。

具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ９０がオフとなるような電位
を導電膜９６に与えたときは、当該端部を介して導電膜９３と導電膜９４の間に流れるオ
フ電流を小さく抑えることができる。そのため、トランジスタ９０では、大きなオン電流
を得るためにチャネル長を短くし、その結果、酸化物半導体膜９２ｂの端部における導電
膜９３と導電膜９４の間の長さが短くなっても、トランジスタ９０のオフ電流を小さく抑
えることができる。よって、トランジスタ９０は、チャネル長を短くすることで、オンの
ときには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えること
ができる。

また、具体的に、Ｓ−Ｃｈａｎｎｅｌ構造の場合、トランジスタ９０がオンとなるよう
な電位を導電膜９６に与えたときは、当該端部を介して導電膜９３と導電膜９４の間に流
れる電流を大きくすることができる。当該電流は、トランジスタ９０の電界効果移動度と
オン電流の増大に寄与する。そして、酸化物半導体膜９２ｂの端部と、導電膜９６とが重
なることで、酸化物半導体膜９２ｂにおいてキャリアの流れる領域が、絶縁膜９５に近い
酸化物半導体膜９２ｂの界面近傍のみでなく、酸化物半導体膜９２ｂの広い範囲において
キャリアが流れるため、トランジスタ９０におけるキャリアの移動量が増加する。この結
果、トランジスタ９０のオン電流が大きくなる共に、電界効果移動度が高くなり、代表的
には電界効果移動度が１０ｃｍ^２／Ｖ・ｓ以上、さらには２０ｃｍ^２／Ｖ・ｓ以上となる
。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値で
はなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果
移動度である。

以下では、酸化物半導体膜の構造について説明する。

酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。
非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸
化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎ
ｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない
酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造
の酸化物半導体膜が典型である。

微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結
晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも
原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よ
りも欠陥準位密度が低いという特徴がある。

ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの
結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−
ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体
内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも
欠陥準位密度が低いという特徴がある。ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：
Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察す
ると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確
認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度
の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観
察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原
子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹
凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置
されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」
とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って
、８５°以上９５°以下の場合も含まれる。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面Ｔ
ＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列している
ことを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られ
ない。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有し
ていることがわかる。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）
装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ
膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピーク
が現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属され
ることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に
概略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐ
ｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピーク
は、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸
化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）
として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面
に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを
５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は
不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平
行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に
配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を
行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面ま
たは上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の
形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成
面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ
膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上
面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部
分的に結晶化度の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ
法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現
れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向
性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍
にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の
変動が小さい。よって、当該トランジスタは、信頼性が高い。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、Ｃ
ＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。

成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制で
きる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、及び窒素など）
を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点
が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。

また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイ
グレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好まし
くは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、
平板状又はペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレー
ションが起こり、スパッタリング粒子の平らな面が基板に付着する。

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメー
ジを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００
体積％とする。

ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲットについて以下に示す。

ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末及びＺｎＯ_Ｚ粉末を所定のｍｏｌ数比で混合し、加圧処理
後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇ
ａ−Ｚｎ酸化物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所
定のｍｏｌ数比は、例えば、ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末及びＺｎＯ_Ｚ粉末が、２：２：
１、８：４：３、３：１：１、１：１：１、４：２：３、２：１：３または３：１：２で
ある。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するターゲットによって
適宜変更すればよい。特に、Ｉｎ、Ｇａ、Ｚｎのｍｏｌ数比が２：１：３のターゲットを
用いて作製されたＣＡＡＣ−ＯＳ膜は、一定の範囲におけるＣＡＡＣ−ＯＳの回折パター
ンが観測される領域の割合（ＣＡＡＣ化率ともいう）を高くすることができるので、当該
ＣＡＡＣ−ＯＳ膜にチャネル形成領域を有するトランジスタの周波数特性（ｆ特）を高め
ることができる。

なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アル
カリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特
に、アルカリ金属のうちＮａは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当
該絶縁膜中に拡散してＮａ^＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物
半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結
果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の
低下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる
。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０^１６／ｃｍ^３以
下、好ましくは１×１０^１６／ｃｍ^３以下、更に好ましくは１×１０^１５／ｃｍ^３以下と
するとよい。同様に、Ｌｉ濃度の測定値は、５×１０^１５／ｃｍ^３以下、好ましくは１×
１０^１５／ｃｍ^３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０^１５／ｃｍ^３
以下、好ましくは１×１０^１５／ｃｍ^３以下とするとよい。

また、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギー
がインジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠
損を形成することがある。そのため、シリコンや炭素が酸化物半導体膜に混入していると
、アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が
起こりやすい。よって、酸化物半導体膜中におけるシリコンや炭素の濃度は低いことが望
ましい。具体的に、二次イオン質量分析法によるＣ濃度の測定値、またはＳｉ濃度の測定
値は、１×１０^１８／ｃｍ^３以下とするとよい。上記構成により、トランジスタの電気的
特性の劣化を防ぐことができ、半導体装置の信頼性を高めることができる。

〈半導体装置の断面構造の例〉
図２３に、本発明の一態様にかかるアナログ演算回路の断面構造を、一例として示す。
なお、図２３では、図３に示す記憶回路１２が有するトランジスタ１６と、図５に示す演
算回路１３が有するトランジスタ２６の断面図を、例示している。具体的に、破線Ａ１−
Ａ２で示す領域では、トランジスタ１６とトランジスタ２６の、チャネル長方向における
構造を示しており、破線Ａ３−Ａ４で示す領域では、トランジスタ１６とトランジスタ２
６の、チャネル幅方向における構造を示している。ただし、本発明の一態様では、１つの
トランジスタのチャネル長方向と、別の一つのトランジスタのチャネル長方向とが、必ず
しも一致していなくともよい。

なお、トランジスタのチャネル長方向とは、ソース（ソース領域またはソース電極）及
びドレイン（ドレイン領域またはドレイン電極）間において、キャリアが移動する方向を
意味し、チャネル幅方向は、基板と水平な面内において、チャネル長方向に対して垂直の
方向を意味する。

また、図２３では、酸化物半導体膜にチャネル形成領域を有するトランジスタ１６が、
単結晶のシリコン基板にチャネル形成領域を有するトランジスタ２６の上に形成されてい
る場合を例示している。

トランジスタ２６が形成される基板４００は、例えば、シリコン基板、ゲルマニウム基
板、シリコンゲルマニウム基板等を用いることができる。図２３では、単結晶シリコン基
板を基板４００として用いる場合を例示している。

また、トランジスタ２６は、素子分離法により電気的に分離されている。素子分離法と
して、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ
）等を用いることができる。図２３では、トレンチ分離法を用いてトランジスタ２６を電
気的に分離する場合を例示している。具体的に、図２３では、エッチング等により基板４
００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁
物をエッチング等により部分的に除去することで形成される素子分離領域４０１により、
トランジスタ２６を素子分離させる場合を例示している。

なお、トランジスタ２６は、隣接するトランジスタと同じ極性を有している場合、必ず
しも、隣接するトランジスタとの間において素子分離を行わなくてもよい。その場合、レ
イアウト面積を小さくすることができる。

また、トレンチ以外の領域に存在する基板４００の凸部には、トランジスタ２６の不純
物領域４０２及び不純物領域４０３と、不純物領域４０２及び不純物領域４０３に挟まれ
たチャネル形成領域４０４とが設けられている。さらに、トランジスタ２６は、チャネル
形成領域４０４を覆う絶縁膜４０５と、絶縁膜４０５を間に挟んでチャネル形成領域４０
４と重なるゲート電極４０６とを有する。

トランジスタ２６では、チャネル形成領域４０４における凸部の側部及び上部と、ゲー
ト電極４０６とが絶縁膜４０５を間に挟んで重なることで、チャネル形成領域４０４の側
部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ２６の基
板上における占有面積を小さく抑えつつ、トランジスタ２６におけるキャリアの移動量を
増加させることができる。その結果、トランジスタ２６は、オン電流が大きくなると共に
、電界効果移動度が高められる。特に、チャネル形成領域４０４における凸部のチャネル
幅方向の長さ（チャネル幅）をＷ、チャネル形成領域４０４における凸部の膜厚をＴとす
ると、チャネル幅Ｗに対する膜厚Ｔの比に相当するアスペクト比が高い場合、キャリアが
流れる範囲はより広くなるため、トランジスタ２６のオン電流をより大きくすることがで
き、電界効果移動度もより高められる。

なお、バルクの半導体基板を用いたトランジスタ２６の場合、アスペクト比は０．５以
上であることが望ましく、１以上であることがより望ましい。

トランジスタ２６上には、絶縁膜４１１が設けられている。絶縁膜４１１には開口部が
形成されている。そして、上記開口部には、不純物領域４０２、不純物領域４０３にそれ
ぞれ電気的に接続されている導電膜４１２、導電膜４１３と、ゲート電極４０６に電気的
に接続されている導電膜４１４とが、形成されている。

そして、導電膜４１２は、絶縁膜４１１上に形成された導電膜４１６に電気的に接続さ
れており、導電膜４１３は、絶縁膜４１１上に形成された導電膜４１７に電気的に接続さ
れており、導電膜４１４は、絶縁膜４１１上に形成された導電膜４１８に電気的に接続さ
れている。

導電膜４１６乃至導電膜４１８上には、絶縁膜４２０が設けられている。そして、絶縁
膜４２０上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜４２１が
設けられている。絶縁膜４２１は、密度が高くて緻密である程、また未結合手が少なく化
学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブ
ロッキング効果を示す絶縁膜４２１として、例えば、酸化アルミニウム、酸化窒化アルミ
ニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、
酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブ
ロッキング効果を示す絶縁膜４２１として、例えば、窒化シリコン、窒化酸化シリコン等
を用いることができる。

絶縁膜４２１上には絶縁膜４２２が設けられており、絶縁膜４２２上には、トランジス
タ１６が設けられている。

トランジスタ１６は、絶縁膜４２２上に、酸化物半導体を含む半導体膜４３０と、半導
体膜４３０に電気的に接続された、ソース電極またはドレイン電極として機能する導電膜
４３２及び導電膜４３３と、半導体膜４３０を覆っているゲート絶縁膜４３１と、ゲート
絶縁膜４３１を間に挟んで半導体膜４３０と重なるゲート電極４３４と、を有する。なお
、絶縁膜４２０乃至絶縁膜４２２には開口部が設けられており、導電膜４３３は、上記開
口部において導電膜４１８に接続されている。

なお、図２３において、トランジスタ１６は、ゲート電極４３４を半導体膜４３０の片
側において少なくとも有していれば良いが、絶縁膜４２２を間に挟んで半導体膜４３０と
重なるゲート電極を、さらに有していても良い。

トランジスタ１６が、一対のゲート電極を有している場合、一方のゲート電極には導通
状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他
から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電
位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与え
られていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジス
タの閾値電圧を制御することができる。

また、図２３では、トランジスタ１６が、一のゲート電極４３４に対応した一のチャネ
ル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジ
スタ１６は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネ
ル形成領域を複数有する、マルチゲート構造であっても良い。

また、図２３に示すように、トランジスタ１６は、半導体膜４３０が、絶縁膜４２２上
において順に積層された酸化物半導体膜４３０ａ乃至酸化物半導体膜４３０ｃを有する場
合を例示している。ただし、本発明の一態様では、トランジスタ１６が有する半導体膜４
３０が、単膜の金属酸化物膜で構成されていても良い。

〈電子機器の例〉
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を
備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓ
ｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いるこ
とができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器
として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ
、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプ
レイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオ
プレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ
払い機（ＡＴＭ）、自動販売機、医療機器などが挙げられる。これら電子機器の具体例を
図２５に示す。

図２５（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３
、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、ス
タイラス５００８等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機の
各種集積回路に用いることができる。なお、図２５（Ａ）に示した携帯型ゲーム機は、２
つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部
の数は、これに限定されない。

図２５（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示
部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。本発
明の一態様にかかる半導体装置は、携帯情報端末の各種集積回路に用いることができる。
第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐
体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続
部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、
接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５
６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える
構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方
に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、
位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することがで
きる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を
表示装置の画素部に設けることでも、付加することができる。

図２５（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０
２、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様
にかかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることが
できる。

図２５（Ｄ）は手鏡であり、第１筐体５３０１、第２筐体５３０２、鏡５３０３、接続
部５３０４等を有する。第１筐体５３０１と第２筐体５３０２とは、接続部５３０４によ
り接続されており、第１筐体５３０１と第２筐体５３０２の間の角度は、接続部５３０４
により変更が可能である。そして、第１筐体５３０１及び第２筐体５３０２には、照明装
置が用いられる。上記照明装置は、面状の発光素子を有しており、当該発光素子は、接続
部５３０４における第１筐体５３０１と第２筐体５３０２の間の角度に従って、発光の状
態と非導通状態発行の状態とが切り替えられる構成を有していても良い。本発明の一態様
にかかる半導体装置は、照明装置の動作を制御するための各種集積回路に用いることがで
きる。

図２５（Ｅ）は腕輪型の表示装置であり、曲面を有する筐体５７０１、表示部５７０２
等を有する。本発明の一態様にかかる半導体装置は、表示部５７０２に用いられる表示装
置の動作を制御するための各種集積回路に用いることができる。

図２５（Ｆ）は携帯電話であり、曲面を有する筐体５９０１に、表示部５９０２、マイ
ク５９０７、スピーカー５９０４、カメラ５９０３、外部接続部５９０６、操作用のボタ
ン５９０５が設けられている。本発明の一態様にかかる半導体装置は、表示部５９０２に
用いられる表示装置の動作を制御するための各種集積回路に用いることができる。

〈その他〉
例えば、本明細書等において、トランジスタとして、様々な構造のトランジスタを用い
ることが出来る。よって、用いるトランジスタの種類に限定はない。トランジスタの一例
としては、単結晶シリコンを有するトランジスタ、または、非晶質シリコン、多結晶シリ
コン、微結晶（マイクロクリスタル、ナノクリスタル、セミアモルファスとも言う）シリ
コンなどに代表される非単結晶半導体膜を有するトランジスタなどを用いることが出来る
。または、それらの半導体を薄膜化した薄膜トランジスタ（ＴＦＴ）などを用いることが
出来る。ＴＦＴを用いる場合、様々なメリットがある。例えば、単結晶シリコンの場合よ
りも低い温度で製造できるため、製造コストの削減、又は製造装置の大型化を図ることが
できる。製造装置を大きくできるため、大型基板上に製造できる。または、製造温度が低
いため、耐熱性の弱い基板を用いることができる。

なお、微結晶シリコンを製造するときに、触媒（ニッケルなど）を用いることにより、
結晶性をさらに向上させ、電気特性のよいトランジスタを製造することが可能となる。こ
のとき、レーザー照射を行うことなく、熱処理を加えるだけで、結晶性を向上させること
も可能である。ただし、触媒（ニッケルなど）を用いずに、多結晶シリコン又は微結晶シ
リコンを製造することは可能である。

なお、トランジスタの一例としては、化合物半導体（例えば、ＳｉＧｅ、ＧａＡｓなど
）、又は酸化物半導体（例えば、Ｚｎ−Ｏ、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ｉ
ｎ−Ｓｎ−Ｏ（ＩＴＯ）、Ｓｎ−Ｏ、Ｔｉ−Ｏ、Ａｌ−Ｚｎ−Ｓｎ−Ｏ（ＡＺＴＯ）、Ｉ
ｎ−Ｓｎ−Ｚｎ−Ｏなど）などを有するトランジスタを用いることが出来る。または、こ
れらの化合物半導体、又は、これらの酸化物半導体を薄膜化した薄膜トランジスタなどを
用いることが出来る。これらにより、製造温度を低くできるので、例えば、室温でトラン
ジスタを製造することが可能となる。その結果、耐熱性の低い基板、例えばプラスチック
基板又はフィルム基板などに直接トランジスタを形成することが出来る。なお、これらの
化合物半導体又は酸化物半導体を、トランジスタのチャネル部分に用いるだけでなく、そ
れ以外の用途で用いることも出来る。

なお、トランジスタの一例としては、インクジェット法又は印刷法を用いて形成したト
ランジスタなどを用いることが出来る。これらにより、室温で製造、低真空度で製造、又
は大型基板上に製造することができる。よって、マスク（レチクル）を用いなくても製造
することが可能となるため、トランジスタのレイアウトを容易に変更することが出来る。
または、レジストを用いらずに製造することが可能なので、材料費が安くなり、工程数を
削減できる。または、必要な部分にのみ膜を付けることが可能なので、全面に成膜した後
でエッチングする、という製法よりも、材料が無駄にならず、低コストにできる。

なお、トランジスタの一例としては、有機半導体やカーボンナノチューブを有するトラ
ンジスタ等を用いることができる。これらにより、曲げることが可能な基板上にトランジ
スタを形成することが出来る。有機半導体やカーボンナノチューブを有するトランジスタ
を用いた装置は、衝撃に強くすることができる。

なお、トランジスタとしては、他にも様々な構造のトランジスタを用いることができる
。例えば、トランジスタとして、ＭＯＳ型トランジスタ、接合型トランジスタ、バイポー
ラトランジスタなどを用いることが出来る。トランジスタとしてＭＯＳ型トランジスタを
用いることにより、トランジスタのサイズを小さくすることが出来る。よって、多数のト
ランジスタを搭載することができる。トランジスタとしてバイポーラトランジスタを用い
ることにより、大きな電流を流すことが出来る。よって、高速に回路を動作させることが
できる。なお、ＭＯＳ型トランジスタとバイポーラトランジスタとを１つの基板に混在さ
せて形成してもよい。これにより、低消費電力、小型化、高速動作などを実現することが
出来る。

例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載する場合は
、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と
、ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係
、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続
関係以外のものも含むものとする。

ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、
層、など）であるとする。

ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可
能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダ
イオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されること
が可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、ス
イッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流す
か流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択
して切り替える機能を有している。

ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可
能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号
変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（
電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など
）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来
る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生
成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能で
ある。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信
号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。

なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電
気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続
されている場合）に加えて、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹと
の間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されてい
る場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）
とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単
に、接続されている、とのみ明示的に記載されている場合と同じであるとする。

なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は
介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、
Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソー
ス（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直
接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接
的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表
現することが出来る。

例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第
２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は
第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的
に接続されている。」と表現することができる。または、「トランジスタのソース（又は
第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子
など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、ト
ランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されてい
る」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子
など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トラ
ンジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子な
ど）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同
様な表現方法を用いて、回路構成における接続の順序について規定することにより、トラ
ンジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区
別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、
これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装
置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されて
いる場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合も
ある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及
び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における
電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている
場合も、その範疇に含める。

なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の
形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実
施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換
えなどを行うことが出来る。

なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用い
て述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。

なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分
、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複
数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることによ
り、さらに多くの図を構成させることが出来る。

なお、明細書の中の図面や文章において規定されていない内容について、その内容を除
くことを規定した発明の一態様を構成することが出来る。または、ある値について、上限
値と下限値などで示される数値範囲が記載されている場合、その範囲を任意に狭めること
で、または、その範囲の中の一点を除くことで、その範囲を一部除いた発明の一態様を規
定することができる。これらにより、例えば、従来技術が本発明の一態様の技術的範囲内
に入らないことを規定することができる。

具体例としては、ある回路において、第１乃至第５のトランジスタを用いている回路図
が記載されているとする。その場合、その回路が、第６のトランジスタを有していないこ
とを発明として規定することが可能である。または、その回路が、容量素子を有していな
いことを規定することが可能である。さらに、その回路が、ある特定の接続構造をとって
いるような第６のトランジスタを有していない、と規定して発明を構成することができる
。または、その回路が、ある特定の接続構造をとっている容量素子を有していない、と規
定して発明を構成することができる。例えば、ゲートが第３のトランジスタのゲートと接
続されている第６のトランジスタを有していない、と発明を規定することが可能である。
または、例えば、第１の電極が第３のトランジスタのゲートと接続されている容量素子を
有していない、と発明を規定することが可能である。

別の具体例としては、ある値について、例えば、「ある電圧が、３Ｖ以上１０Ｖ以下で
あることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２
Ｖ以上１Ｖ以下である場合を除く、と発明の一態様を規定することが可能である。または
、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明の一態様を規定することが
可能である。なお、例えば、その電圧が、５Ｖ以上８Ｖ以下であると発明を規定すること
も可能である。なお、例えば、その電圧が、概略９Ｖであると発明を規定することも可能
である。なお、例えば、その電圧が、３Ｖ以上１０Ｖ以下であるが、９Ｖである場合を除
くと発明を規定することも可能である。なお、ある値について、「このような範囲である
ことが好ましい」、「これらを満たすことが好適である」となどと記載されていたとして
も、ある値は、それらの記載に限定されない。つまり、「好ましい」、「好適である」な
どと記載されていたとしても、必ずしも、それらの記載には、限定されない。

別の具体例としては、ある値について、例えば、「ある電圧が、１０Ｖであることが好
適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以
下である場合を除く、と発明の一態様を規定することが可能である。または、例えば、あ
る電圧が、１３Ｖ以上である場合を除く、と発明の一態様を規定することが可能である。

別の具体例としては、ある物質の性質について、例えば、「ある膜は、絶縁膜である」
と記載されているとする。その場合、例えば、その絶縁膜が、有機絶縁膜である場合を除
く、と発明の一態様を規定することが可能である。または、例えば、その絶縁膜が、無機
絶縁膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば
、その膜が、導電膜である場合を除く、と発明の一態様を規定することが可能である。ま
たは、例えば、その膜が、半導体膜である場合を除く、と発明の一態様を規定することが
可能である。

別の具体例としては、ある積層構造について、例えば、「Ａ膜とＢ膜との間に、ある膜
が設けられている」と記載されているとする。その場合、例えば、その膜が、４層以上の
積層膜である場合を除く、と発明を規定することが可能である。または、例えば、Ａ膜と
その膜との間に、導電膜が設けられている場合を除く、と発明を規定することが可能であ
る。

なお、本明細書等において記載されている発明の一態様は、さまざまな人が実施するこ
とが出来る。しかしながら、その実施は、複数の人にまたがって実施される場合がある。
例えば、送受信システムの場合において、Ａ社が送信機を製造および販売し、Ｂ社が受信
機を製造および販売する場合がある。別の例としては、トランジスタおよび発光素子を有
する発光装置の場合において、トランジスタが形成された半導体装置は、Ａ社が製造およ
び販売する。そして、Ｂ社がその半導体装置を購入して、その半導体装置に発光素子を成
膜して、発光装置として完成させる、という場合がある。

このような場合、Ａ社またはＢ社のいずれに対しても、特許侵害を主張できるような発
明の一態様を、構成することが出来る。つまり、Ａ社のみが実施するような発明の一態様
を構成することが可能であり、別の発明の一態様として、Ｂ社のみが実施するような発明
の一態様を構成することが可能である。また、Ａ社またはＢ社に対して、特許侵害を主張
できるような発明の一態様は、明確であり、本明細書等に記載されていると判断する事が
出来る。例えば、送受信システムの場合において、送信機のみの場合の記載や、受信機の
みの場合の記載が本明細書等になかったとしても、送信機のみで発明の一態様を構成する
ことができ、受信機のみで別の発明の一態様を構成することができ、それらの発明の一態
様は、明確であり、本明細書等に記載されていると判断することが出来る。別の例として
は、トランジスタおよび発光素子を有する発光装置の場合において、トランジスタが形成
された半導体装置のみの場合の記載や、発光素子を有する発光装置のみの場合の記載が本
明細書等になかったとしても、トランジスタが形成された半導体装置のみで発明の一態様
を構成することができ、発光素子を有する発光装置のみで発明の一態様を構成することが
でき、それらの発明の一態様は、明確であり、本明細書等に記載されていると判断するこ
とが出来る。

なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子
（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しな
くても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接
続先を特定しなくても、発明の一態様が明確であると言える。そして、接続先が特定され
た内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明
細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数
のケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。し
たがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子
など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明
の一態様を構成することが可能な場合がある。

なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当
業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少
なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。
つまり、機能を特定すれば、発明の一態様が明確であると言える。そして、機能が特定さ
れた発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。
したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一
態様として開示されているものであり、発明の一態様を構成することが可能である。また
は、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様とし
て開示されているものであり、発明の一態様を構成することが可能である。

なお、本明細書等においては、ある一つの実施の形態において述べる図または文章にお
いて、その一部分を取り出して、発明の一態様を構成することは可能である。したがって
、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取
り出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成す
ることが可能であるものとする。そして、その発明の一態様は明確であると言える。その
ため、例えば、能動素子（トランジスタ、ダイオードなど）、配線、受動素子（容量素子
、抵抗素子など）、導電層、絶縁層、半導体層、有機材料、無機材料、部品、装置、動作
方法、製造方法などが単数もしくは複数記載された図面または文章において、その一部分
を取り出して、発明の一態様を構成することが可能であるものとする。例えば、Ｎ個（Ｎ
は整数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個
（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の
一態様を構成することは可能である。別の例としては、Ｎ個（Ｎは整数）の層を有して構
成される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を抜き出して、発明の一態様を構
成することは可能である。さらに別の例としては、Ｎ個（Ｎは整数）の要素を有して構成
されるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の要素を抜き出して、発明の一
態様を構成することは可能である。さらに別の例としては、「Ａは、Ｂ、Ｃ、Ｄ、Ｅ、ま
たは、Ｆを有する」と記載されている文章から、一部の要素を任意に抜き出して、「Ａは
、ＢとＥとを有する」、「Ａは、ＥとＦとを有する」、「Ａは、ＣとＥとＦとを有する」
、または、「Ａは、ＢとＣとＤとＥとを有する」などの発明の一態様を構成することは可
能である。

なお、本明細書等においては、ある一つの実施の形態において述べる図または文章にお
いて、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すこと
は、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べ
る図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位
概念も、発明の一態様として開示されているものであり、発明の一態様を構成することが
可能である。そして、その発明の一態様は、明確であると言える。

なお、本明細書等においては、少なくとも図に記載した内容（図の中の一部でもよい）
は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能
である。したがって、ある内容について、図に記載されていれば、文章を用いて述べてい
なくても、その内容は、発明の一態様として開示されているものであり、発明の一態様を
構成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様
として開示されているものであり、発明の一態様を構成することが可能である。そして、
その発明の一態様は明確であると言える。

なお、電流源は、電流源の両端に加わる電圧の大きさが変化しても、一定の電流を供給
する機能を有している。または、例えば、電流源は、電流源と接続された素子の電位が変
化しても、素子に一定の電流を供給する機能を有している。

なお、電流源とは別の電源として、電圧源がある。電圧源は、それに接続された回路に
流れる電流が変化しても、一定の電圧を供給する機能を有している。したがって、電圧源
も電流源も、電圧と電流とを供給する機能を有しているが、何が変化しても、一定の何を
供給する機能を有しているのか、という点で、異なった機能を有するものである。電流源
は、両端の電圧が変化しても、一定の電流を供給する機能を有し、電圧源は、電流が変化
しても、一定の電圧を供給する機能を有している。
符号の説明

１０ アナログ演算回路
１１ 回路
１１−ｋ 回路
１１−ｍ 回路
１１−１ 回路
１１ａ 回路
１１ｈ 回路
１２ 記憶回路
１２ａ 記憶回路
１２ｂ 記憶回路
１３ 演算回路
１４ コントローラ
１５ スイッチ
１５ｔ トランジスタ
１６ トランジスタ
１７ 容量素子
１８ 遅延回路
１８ａ 遅延回路
１８ｂ 遅延回路
１８ｃ 遅延回路
１９ 抵抗素子
２０ 容量素子
２１ インバータ
２１−１ インバータ
２１−２ インバータ
２１−２ｎ インバータ
２２ トランジスタ
２３ トランジスタ
２４ トランジスタ
２５ トランジスタ
２６ トランジスタ
２７ トランジスタ
２８ トランジスタ
２９ トランジスタ
２９ａ トランジスタ
２９ｂ トランジスタ
３０ 容量素子
３１ 配線
３２ 配線
３３ 遅延回路
３４ 遅延回路
３５ａ 回路
３５ｂ 回路
３６ インバータ
３７ トランジスタ
３８ 遅延回路
３９ 遅延回路
４０ ＡＮＤ回路
４１ トランジスタ
４２ トランジスタ
４３ トランジスタ
４４ 抵抗素子
４５ 抵抗素子
４６ 抵抗素子
４７ 抵抗素子
４８ 抵抗素子
４９ ダイオード
５０ ダイオード
５１ 抵抗素子
５２ 抵抗素子
５３ 抵抗素子
５４ 抵抗素子
５５ 抵抗素子
５６ 抵抗素子
５７ 抵抗素子
５８ 抵抗素子
５９ 抵抗素子
６０ メモリセル
６１ トランジスタ
６２ トランジスタ
６３ 容量素子
６４ 回路
６５ トランジスタ
６６ トランジスタ
６７ トランジスタ
６８ トランジスタ
６９ トランジスタ
７０ トランジスタ
７１ 容量素子
７５ 半導体装置
７６ 入力装置
７７ アナログプロセッサ
７８ 出力装置
７９ アナログデジタル変換回路
８０ デジタルアナログ変換回路
８１ デジタルプロセッサ
８２ 配線
８３ 配線
８４ 配線
８５ アナログプロセッサ
８６ Ｉ／Ｏインターフェース
８７ アナログメモリ
８８ 抵抗素子
８９ インバータ
９０ トランジスタ
９１ 絶縁膜
９２ａ 酸化物半導体膜
９２ｂ 酸化物半導体膜
９２ｃ 酸化物半導体膜
９３ 導電膜
９４ 導電膜
９５ 絶縁膜
９６ 導電膜
９７ 基板
４００ 基板
４０１ 素子分離領域
４０２ 不純物領域
４０３ 不純物領域
４０４ チャネル形成領域
４０５ 絶縁膜
４０６ ゲート電極
４１１ 絶縁膜
４１２ 導電膜
４１３ 導電膜
４１４ 導電膜
４１６ 導電膜
４１７ 導電膜
４１８ 導電膜
４２０ 絶縁膜
４２１ 絶縁膜
４２２ 絶縁膜
４３０ 半導体膜
４３０ａ 酸化物半導体膜
４３０ｃ 酸化物半導体膜
４３１ ゲート絶縁膜
４３２ 導電膜
４３３ 導電膜
４３４ ゲート電極
６０１ 半導体基板
６１０ 素子分離領域
６１１ 絶縁膜
６１２ 絶縁膜
６１３ 絶縁膜
６２５ 導電膜
６２６ 導電膜
６２７ 導電膜
６３４ 導電膜
６３５ 導電膜
６３６ 導電膜
６３７ 導電膜
６４４ 導電膜
６５１ 導電膜
６５２ 導電膜
６５３ 導電膜
６５４ 導電膜
６５５ 導電膜
６６１ 絶縁膜
６６２ ゲート絶縁膜
６６３ 絶縁膜
７０１ 半導体膜
７１０ 領域
７１１ 領域
７２１ 導電膜
７２２ 導電膜
７３１ ゲート電極
８００ 半導体装置
８０１ イメージセンサ
８０２ 画像メモリ
８０３ アナログプロセッサ
８０４ 表示装置
８０５ センサアレイ
８０６ 駆動回路
８０７ 回路
８０８ 画像データ
８０９ アナログメモリ
８１０ 画素
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５３０１ 筐体
５３０２ 筐体
５３０３ 鏡
５３０４ 接続部
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５７０１ 筐体
５７０２ 表示部
５９０１ 筐体
５９０２ 表示部
５９０３ カメラ
５９０４ スピーカー
５９０５ ボタン
５９０６ 外部接続部
５９０７ マイク

Claims (3)

1. イメージセンサと、アナログプロセッサと、を有し、
   前記イメージセンサは、アナログの画像データを生成する機能を有し、
   前記アナログプロセッサは、複数の第１の回路を有し、
   複数の前記第１の回路の一は、記憶回路と、第２の回路と、スイッチと、コントローラと、を有し、
   前記記憶回路は、前記画像データに応じたアナログ信号を保持する機能を有し、
   前記第２の回路は、前記アナログ信号を用いて演算処理を行う機能を有し、
   前記スイッチは、前記第２の回路への電力の供給を制御する機能を有し、
   前記コントローラは、前記記憶回路への前記アナログ信号の入力を制御する機能を有し、
   ｋ番目（ｋは自然数）の前記第１の回路の出力端子は、ｋ＋１番目の前記第１の回路の入力端子に電気的に接続されており、
   ｋ＋１番目の前記第１の回路が有する前記コントローラは、ｋ番目の前記第１の回路が有する前記スイッチの導通状態を制御する機能を有する半導体装置。
2. 請求項１において、
   前記スイッチは、トランジスタを有し、
   前記トランジスタは、酸化物半導体膜にチャネル形成領域を有する半導体装置。
3. 請求項２において、
   前記酸化物半導体膜は、Ｉｎ、Ｇａ、及びＺｎを含む半導体装置。

Images