JP2020115356A - 半導体装置 - Google Patents
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Abstract
Description
。例えば、本発明の一態様は、動的再構成が可能なアナログ演算回路に関する。さらに、
本発明の一態様は、上記アナログ演算回路を用いた半導体装置に関する。
の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発
明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物(コンポジション
・オブ・マター)に関するものである。そのため、より具体的に本明細書で開示する本発
明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明
装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例とし
て挙げることができる。
演算処理により得られたデータをアナログ値のまま出力することができる。そのため、デ
ータをデジタルに変換しなくともよいので、データをアナログ値からデジタル値に変換す
るのに必要となるDA変換回路などが不要となる。また、大規模なデータのリアルタイム
処理が可能であるため、データの移動により生じる電力を削減し、低消費電力化に有利で
あると考えられている。
回路を用いることで、デジタルデータで演算する場合に比べて低消費、短時間演算で済む
液晶表示装置について開示されている。また、下記の特許文献2では、複数のアナログ演
算回路と、演算結果の総和値を電荷量として蓄積するキャパシタと、当該電荷量を対応す
るパルス信号に変換するコンパレータと、パルス信号をデジタル信号に変換するパルス幅
デジタル変換回路と、当該デジタル信号に基づいて累積値を算出するデジタル演算回路と
を有する、アナログデジタル混載型の演算回路について開示されている。
が、半導体装置の低消費電力化を図るためには、アナログ演算回路に更なる低消費電力化
が要求される。
低減を目的の一とする。或いは、本発明の一態様は、当該アナログ演算回路を用いた半導
体装置の、消費電力の低減を目的の一とする。
これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は
、必ずしも、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明
細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請
求項などの記載から、これら以外の課題を抽出することが可能である。
然数)の上記第1の回路の出力端子はk+1番目の上記第1の回路の入力端子に接続され
ており、上記第1の回路の一は、アナログ信号を保持する記憶回路と、上記アナログ信号
を用いて演算処理が行われる第2の回路と、上記第2の回路への電力の供給を制御するス
イッチと、コントローラとを有し、k番目の上記第1の回路が有する上記スイッチは、k
+1番目の上記第1の回路が有する上記コントローラに従って、導通状態が制御され、k
+1番目の上記第1の回路が有する上記第2の回路で行われる上記演算処理は、k+1番
目の上記第1の回路が有する上記コントローラに従って、開始される。
有し、上記トランジスタが、酸化物半導体膜にチャネル形成領域を有していても良い。
Ga、及びZnを含んでいても良い。
或いは、本発明の一態様により、当該アナログ演算回路を用いた半導体装置の、消費電力
の低減を実現することができる。
これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は
、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細
書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求
項などの記載から、これら以外の効果を抽出することが可能である。
は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発
明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
領域、或いは上記半導体膜に接続されたソース電極を意味する。同様に、トランジスタの
ドレインとは、上記半導体膜の一部であるドレイン領域、或いは上記半導体膜に接続され
たドレイン電極を意味する。また、ゲートはゲート電極を意味する。
れる電位の高低によって、その呼び方が入れ替わる。一般的に、nチャネル型トランジス
タでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレ
インと呼ばれる。また、pチャネル型トランジスタでは、低い電位が与えられる端子がド
レインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上
、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明
する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替
わる。
図1に、本発明の一態様にかかるアナログ演算回路10の構成例を、ブロック図で示す
。なお、ブロック図では、構成要素を機能ごとに分類し、互いに独立したブロックとして
示しているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成
要素が複数の機能に係わることもあり得る。
が、回路11−1乃至回路11−m(mは3以上の自然数)で示すm個の回路11を有す
る場合を例示している。そして、一の回路11の出力端子Doutは、後段の一の回路1
1の入力端子Dinに電気的に接続されている。また、一の回路11の出力端子Rout
は、後段の一の回路11の入力端子Rinに電気的に接続されている。また、一の回路1
1の出力端子Aoutは、前段の一の回路11の入力端子Ainに電気的に接続されてい
る。
utは、k+2番目の回路11−k+2の入力端子Dinに電気的に接続されている。ま
た、k+1番目の回路11−k+1の出力端子Routは、k+2番目の回路11−k+
2の入力端子Rinに電気的に接続されている。また、k+1番目の回路11−k+1の
出力端子Aoutは、k番目の回路11−kの入力端子Ainに電気的に接続されている
。
ローラ14(CTRL)と、スイッチ15とを有する。図2に、回路11のより具体的な
構成を一例として示す。
信号datainを保持する機能を有する。演算回路13は、記憶回路12において保持
されている信号datainを用いて演算処理を行い、アナログの信号dataoutを
生成する機能を有する。上記演算処理が開始されるタイミングは、入力端子Rinから入
力される信号reqinに従って定められる。信号dataoutは、出力端子Dout
から出力され、後段の回路11の入力端子Dinに、信号datainとして入力される
。
路11の後段の回路11が有する演算回路13において、演算処理が開始されるタイミン
グを定めるための信号reqoutを生成する機能を有する。信号reqoutは、出力
端子Routから出力され、後段の回路11の入力端子Rinに信号reqinとして入
力される。また、コントローラ14は、入力端子Rinから入力される信号reqinに
従って、一の回路11の前段の回路11が有するスイッチ15の導通状態を制御するため
の、信号ackoutを生成する機能を有する。信号ackoutは、出力端子Aout
から出力され、前段の回路11の入力端子Ainに、信号ackinとして入力される。
3への電力(Power)の供給を制御する機能を有する。
k+1に信号reqinが入力されることで、回路11−k+1の演算回路13において
演算処理が開始される。そして、回路11−kから回路11−k+1に信号reqinが
入力されることで、回路11−k+1から回路11−k+2に、信号reqinが入力さ
れるので、回路11−k+2の演算回路13においても演算処理が開始される。すなわち
、図1に示すアナログ演算回路10では、回路11−1から回路11−mまで、順次、演
算回路13における演算処理が行われることとなる。
入力されることで、演算回路13において演算処理が開始されると共に、回路11−k+
1から回路11−kに、信号ackoutが入力される。回路11−kでは、信号ack
outが信号ackinとして入力されることで、スイッチ15の導通状態が制御され、
演算回路13への電力の供給が停止される。すなわち、図1に示すアナログ演算回路10
では、演算回路13における演算処理が終了した回路11から、順次、演算回路13への
電力の供給を停止できることとなる。
給を行い、それ以外の回路11では電力の供給を停止することができるので、アナログ演
算回路10の消費電力を低く抑えることができる。
次いで、記憶回路12の構成例について説明する。図3に、記憶回路12の構成を一例
として示す。
7とを有する。トランジスタ16の導通状態は、トランジスタ16のゲート(G)に供給
される信号latの電位に従って制御される。具体的に、トランジスタ16は、ソース及
びドレインの一方が入力端子INに相当し、ソース及びドレインの他方は出力端子OUT
に相当する。そして、容量素子17が有する一対の電極のうち、一方はトランジスタ16
のソース及びドレインの他方に電気的に接続されており、他方は所定の電位が供給される
配線に電気的に接続されている。
端子INから入力される信号datainが、トランジスタ16を介して容量素子17に
供給される。そして、容量素子17において、信号datainの電位に従って電荷が蓄
積されることで、記憶回路12に信号datainが書き込まれる。なお、容量素子17
において蓄積される電荷は、信号datainの電位に従って定まるため、記憶回路12
では、アナログの信号datainを記憶することが可能である。次いで、信号latの
電位に従ってトランジスタ16がオフになると、入力端子INと容量素子17とは非導通
となる。よって、容量素子17に蓄積されている電荷が保持されるため、記憶回路12に
信号datainが保持される。そして、記憶回路12に保持されている信号datai
nは、出力端子OUTから出力される。
てリークするのを防ぐために、オフ電流の著しく小さいことが望ましい。シリコンよりも
バンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜に、チャネル形
成領域が形成されることを特徴とするトランジスタは、オフ電流を著しく小さくすること
ができるので、トランジスタ16として用いるのに好適である。このような半導体として
は、例えば、シリコンの2倍以上の大きなバンドギャップを有する、酸化物半導体、窒化
ガリウムなどが挙げられる。上記半導体を有するトランジスタは、通常のシリコンやゲル
マニウムなどの半導体で形成されたトランジスタに比べて、オフ電流を極めて小さくする
ことができる。
次いで、コントローラ14の構成例について説明する。図4(A)に、コントローラ1
4の構成を一例として示す。
る。遅延回路18a乃至遅延回路18cは、入力された信号の遅延時間を調整する機能を
有している。具体的に、遅延回路18aの入力端子には、図2に示す回路11の入力端子
Rinから入力される信号reqinが入力される。遅延回路18aの出力端子の電位は
、信号latとして、記憶回路12に供給される。また、遅延回路18aの出力端子は、
遅延回路18bの入力端子、及び遅延回路18cの入力端子に、電気的に接続されている
。遅延回路18bの出力端子の電位は、信号reqoutとして、図2に示す回路11の
出力端子Routから出力される。遅延回路18cの出力端子の電位は、信号ackou
tとして、図2に示す回路11の出力端子Aoutから出力される。
18の、具体的な回路構成の一例を示す。図4(B)に示す遅延回路18は、抵抗素子1
9と、容量素子20とを有する。抵抗素子19が有する一対の端子は、一方が入力端子I
Nに相当し、他方は出力端子OUTに相当する。容量素子20が有する一対の電極のうち
、一方は抵抗素子19が有する一対の端子の他方に電気的に接続されており、他方は所定
の電位が供給される配線に電気的に接続されている。
有する容量値を調整することで、信号の遅延時間を調整することができる。
す遅延回路18は、インバータ21−1乃至インバータ21−2nで示す2n個のインバ
ータ21(nは自然数)を有する。そして、インバータ21−1の入力端子は、遅延回路
18の入力端子INに相当し、インバータ21−2nの出力端子は遅延回路18の出力端
子OUTに相当する。また、インバータ21−2乃至インバータ21−(2n−1)は、
それぞれの入力端子が前段のインバータ21の出力端子に電気的に接続され、それぞれの
出力端子が後段のインバータ21の入力端子に電気的に接続されるよう、順に電気的に接
続されている。
遅延時間を調整することができる。或いは、図4(C)に示す遅延回路18では、インバ
ータ21に用いられるトランジスタのチャネル長を調整することで、信号の遅延時間を調
整することができる。
次いで、演算回路13とスイッチ15の構成例について説明する。図5に、演算回路1
3とスイッチ15の構成を一例として示す。
、nチャネル型のトランジスタ25乃至トランジスタ29と、容量素子30とを有する。
また、図5では、スイッチ15として機能するトランジスタ15tが、演算回路13に電
気的に接続されている。
。トランジスタ25乃至トランジスタ27は、差動回路としての機能を有する。トランジ
スタ24及びトランジスタ28は、増幅回路としての機能を有する。容量素子30は、位
相補償を行う機能を有する。そして、トランジスタ22乃至トランジスタ28と容量素子
30とは、オペアンプとしての機能を果たすことができる。また、トランジスタ27及び
トランジスタ28は、それぞれ電流源としての機能を有する。トランジスタ29は、上記
電流源への信号reqinの供給を制御する機能を有する。
イレベルの電位VDDが供給される配線31に、電気的に接続されている。トランジスタ
22のゲートはトランジスタ23のゲートに電気的に接続されている。トランジスタ22
のソース及びドレインの他方は、トランジスタ22のゲートに電気的に接続されている。
トランジスタ23のソース及びドレインの他方は、トランジスタ24のゲートと、容量素
子30の一方の電極とに、電気的に接続されている。トランジスタ24のソース及びドレ
インの他方は、容量素子30の他方の電極に電気的に接続されており、トランジスタ24
のソース及びドレインの他方の電位が、信号dataoutとして演算回路13から出力
される。
ジスタ15tのソース及びドレインの一方とは、ローレベルの電位VSSが供給される配
線32に、電気的に接続されている。トランジスタ29は、ゲートとソース及びドレイン
の一方とが電気的に接続されており、上記ゲートに、信号reqinが供給される。トラ
ンジスタ29のソース及びドレインの他方と、トランジスタ15tのソース及びドレイン
の他方とは、トランジスタ27及びトランジスタ28のゲートに電気的に接続されている
。トランジスタ15tのゲートには、信号ackinが供給される。
26のソース及びドレインの一方に電気的に接続されている。トランジスタ25のソース
及びドレインの他方は、トランジスタ22のソース及びドレインの他方に電気的に接続さ
れている。トランジスタ26のソース及びドレインの他方は、トランジスタ23のソース
及びドレインの他方に電気的に接続されている。トランジスタ25のゲート及びトランジ
スタ28のソース及びドレインの他方は、トランジスタ24のソース及びドレインの他方
に電気的に接続されている。トランジスタ26のゲートには、信号datainが供給さ
れている。
端子(+)に相当する。また、トランジスタ25のゲートが、オペアンプの反転入力端子
(−)に相当する。そして、図5に示す演算回路13では、オペアンプの反転入力端子(
−)であるトランジスタ25のゲートが、オペアンプの出力端子に相当するトランジスタ
24のソース及びドレインの他方及びトランジスタ28のソース及びドレインの他方に、
電気的に接続された構成を有している。よって、図5に示す演算回路13は、ユニティゲ
インバッファとして機能する。
回路13への電力の供給が制御される。具体的に、トランジスタ15tがオフであるとき
、トランジスタ27及びトランジスタ28のゲート電圧は、信号reqinの電位と電位
VSSとの電位差によって定まり、上記ゲート電圧の大きさに見合った電力が、演算回路
13に供給される。また、トランジスタ15tがオンであるとき、トランジスタ27及び
トランジスタ28は、ゲートとソース及びドレインの一方とが導通するのでオフとなる。
よって、演算回路13への電力の供給は停止される。
次いで、図2に示した回路11を有するアナログ演算回路10の具体的な動作の一例に
ついて、図6に示すタイミングチャートを用いて説明する。ただし、図6では、図3に示
す記憶回路12と、図4(A)に示すコントローラ14と、図5に示す演算回路13及び
トランジスタ15tとを、アナログ演算回路10に適用した場合のタイミングチャートを
例示している。
る期間は、信号datainがアナログ値を有するものとする。また、図6に示すタイミ
ングチャートにおいて、信号dataoutが斜線で示されている期間は、信号data
outがアナログ値を有するものとする。
がハイレベルになり、それ以外の期間においては信号reqinの電位がローレベルであ
るものとする。そして、コントローラ14では、信号reqinに従って信号lat、信
号reqout、信号ackoutが生成される。
おける信号の遅延時間がT1、遅延回路18bにおける信号の遅延時間がT2、遅延回路
18cにおける信号の遅延時間がT3である場合のタイミングチャートを例示している。
よって、コントローラ14において生成される信号latは、時刻t1から遅延時間T1
が経過した時刻t3から、時刻t4までの期間Δtにおいて、電位がハイレベルとなり、
それ以外の期間においては電位がローレベルとなる。
間T2が経過した時刻t5から、時刻t6までの期間Δtにおいて、電位がハイレベルと
なり、それ以外の期間においては電位がローレベルとなる。また、コントローラ14にお
いて生成される信号ackoutは、時刻t3から遅延時間T3が経過した時刻t5から
、時刻t6までの期間Δtにおいて、電位がハイレベルとなり、それ以外の期間において
は電位がローレベルとなる。
例示している。遅延時間T2と遅延時間T3とを、異なる長さに設定することも可能であ
る。
datainが記憶回路12に書き込まれる。そして、書き込まれた信号datainは
、演算回路13に供給される。
はローレベルである。よって、トランジスタ15tはオフである。そして、時刻t1乃至
時刻t2の期間Δtにおいて、信号reqinの電位がハイレベルになると、演算回路1
3において、トランジスタ29がオンになる。よって、トランジスタ29を介してトラン
ジスタ27及びトランジスタ28のゲートに信号reqinが供給され、演算回路13へ
の電力の供給が行われる。演算回路13では、信号datainを用いて演算処理を行う
ことで、信号dataoutを生成する。
号reqinとして供給されるため、信号reqoutの電位がハイレベルになると、後
段の回路11においても演算回路13への電力の供給が開始され、演算回路13における
演算処理が行われる。また、コントローラ14で生成される信号ackoutの電位は、
前段の回路11に信号ackinとして供給されるため、信号ackoutの電位がハイ
レベルになると、前段の回路11において、演算回路13への電力の供給が停止される。
演算回路13において演算処理が可能な状態となるのに要する時間を、確保できる長さに
設定することが望ましい。遅延時間T2は、記憶回路12において信号datainが保
持できる時間を、確保できる長さに設定することが望ましい。遅延時間T3は、演算回路
13において信号datainを用いて演算処理を完了させ、信号dataoutの電位
が安定するのに要する時間を、確保できる長さに設定することが望ましい。
ンジスタ28のゲートの電位をハイレベルに設定するのに要する時間、記憶回路12への
信号datainの書き込みに要する時間、及び、電流源として機能するトランジスタ2
7及びトランジスタ28のゲートの電位をローレベルに設定するのに要する時間を、全て
確保できる長さに設定することが望ましい。
次いで、図2に示す回路11とは異なる構成を有する、回路11の構成例について説明
する。
]を用いて演算処理を行う演算回路13を有している。具体的に、図7に示す回路11は
、記憶回路12a(MEM)及び記憶回路12b(MEM)と、演算回路13(OC)と
、コントローラ14(CTRL)と、スイッチ15と、遅延回路33と、遅延回路34と
を有する。
号lat[A]に従って保持する機能を有する。記憶回路12bは、入力端子Din[B
]から入力された信号datain[B]を信号lat[B]に従って保持する機能を有
する。演算回路13は、記憶回路12aにおいて保持されている信号datain[A]
と、記憶回路12bにおいて保持されている信号datain[B]とを用いて演算処理
を行い、アナログの信号dataoutを生成する機能を有する。上記演算処理が開始さ
れるタイミングは、入力端子Rin[A]から入力される信号reqin[A]と、入力
端子Rin[B]から入力される信号reqin[B]とに従って定められる。信号da
taoutは、出力端子Doutから出力され、後段の回路11の入力端子Dinに、信
号datainとして入力される。
成例をそれぞれ適用することができる。
入力端子Rin[B]から入力される信号reqin[B]とに従って、信号reqou
t−preを生成する機能を有する。遅延回路33は、信号reqout−preを遅延
させることで、一の回路11の後段の回路11が有する演算回路13において演算処理が
開始されるタイミングを定めるための信号reqoutを生成する機能を有する。信号r
eqoutは、出力端子Routから出力され、後段の回路11の入力端子Rinに信号
reqinとして入力される。また、コントローラ14は、入力端子Rin[A]から入
力される信号reqin[A]と、入力端子Rin[B]から入力される信号reqin
[B]とに従って、一の回路11の前段の回路11[A]が有するスイッチ15の導通状
態を制御するための信号ackout[A]と、一の回路11の前段の回路11[B]が
有するスイッチ15の導通状態を制御するための信号ackout[B]とを、生成する
機能を有する。信号ackout[A]は、出力端子Aout[A]から出力され、前段
の回路11[A]の入力端子Ainに、信号ackinとして入力される。信号acko
ut[B]は、出力端子Aout[B]から出力され、前段の回路11[B]の入力端子
Ainに、信号ackinとして入力される。
n[A]及び信号reqin[B]のそれぞれに従って、生成する機能を有する。信号l
at[A]は記憶回路12aに供給され、信号lat[B]は記憶回路12bに供給され
る。
信号ackin−posを生成する機能を有する。信号ackinは、出力端子Rout
の電位を初期化するタイミングを定める機能を有する。また、信号ackin−posは
、スイッチ15の導通状態を制御する機能を有する。スイッチ15は、信号ackin−
posに従って、演算回路13への電力(Power)の供給を制御する機能を有する。
qinが入力されることで、後段の回路11の演算回路13において演算処理が開始され
る。よって、図7に示す回路11を用いたアナログ演算回路では、図1に示すアナログ演
算回路10と同様に、複数の回路11において、順次、演算回路13における演算処理が
行われることとなる。
れることで、演算回路13において演算処理が開始されると共に、図7に示す回路11か
ら、図7に示す回路11の前段の回路11[A]及び回路11[B]に、信号ackou
t[A]及び信号ackout[B]が、それぞれ入力される。前段の回路11[A]及
び回路11[B]では、信号ackout[A]及び信号ackout[B]が、それぞ
れ入力されることで、スイッチ15の導通状態が制御され、演算回路13への電力の供給
が停止される。すなわち、図1に示すアナログ演算回路10と同様に、図7に示す回路1
1を用いたアナログ演算回路では、演算回路13における演算処理が終了した回路11か
ら、順次、演算回路13への電力の供給を停止できることとなる。
の供給を行い、それ以外の回路11では電力の供給を停止することができるので、アナロ
グ演算回路の消費電力を低く抑えることができる。
次いで、図7に示す回路11に用いられる、コントローラ14と遅延回路33の構成例
について説明する。図8に、コントローラ14と遅延回路33の構成を一例として示す。
号ackout[A]とを生成する機能を有する回路35aと、信号reqin[B]か
ら、信号lat[B]と、信号ackout[B]とを生成する機能を有する回路35b
とを有する。さらに、コントローラ14は、トランジスタ37と、インバータ36と、イ
ンバータ89を有する。
]を用いて、信号reqout−preを生成する機能を有する。遅延回路33において
信号reqout−preが遅延させられることで、信号reqoutが生成される。
ND回路40、nチャネル型のトランジスタ41乃至トランジスタ43をそれぞれ有する
場合を例示している。
の第1の入力端子に供給される。また、遅延回路38の出力端子は、AND回路40の第
2の入力端子と、遅延回路39の入力端子に電気的に接続されている。AND回路40の
出力端子の電位は、信号lat[A]として出力される。遅延回路39の出力端子の電位
は、信号ackout[A]として出力される。また、遅延回路39の出力端子は、トラ
ンジスタ41のゲートと、トランジスタ41のソース及びドレインの一方に電気的に接続
されている。トランジスタ41のソース及びドレインの他方は、トランジスタ42のゲー
トに電気的に接続されている。トランジスタ43は、ソース及びドレインの一方が、ロー
レベルの電位が供給される配線84に電気的に接続され、ソース及びドレインの他方がト
ランジスタ42のゲートに電気的に接続されている。
の第1の入力端子に供給される。また、遅延回路38の出力端子は、AND回路40の第
2の入力端子と、遅延回路39の入力端子に電気的に接続されている。AND回路40の
出力端子の電位は、信号lat[B]として出力される。遅延回路39の出力端子の電位
は、信号ackout[B]として出力される。また、遅延回路39の出力端子は、トラ
ンジスタ41のゲートと、トランジスタ41のソース及びドレインの一方に電気的に接続
されている。トランジスタ41のソース及びドレインの他方は、トランジスタ42のゲー
トに電気的に接続されている。トランジスタ43は、ソース及びドレインの一方が、ロー
レベルの電位が供給される配線84に電気的に接続され、ソース及びドレインの他方がト
ランジスタ42のゲートに電気的に接続されている。
2とは、直列に電気的に接続されている。具体的に、回路35bが有するトランジスタ4
2は、ソース及びドレインの一方が、ローレベルの電位が供給される配線82に電気的に
接続され、ソース及びドレインの他方が、回路35aのトランジスタ42のソース及びド
レインの一方に電気的に接続されている。回路35aのトランジスタ42のソース及びド
レインの他方は、インバータ36の入力端子に電気的に接続されている。
スタ43のゲートとは、インバータ89の入力端子に電気的に接続されている。また、イ
ンバータ89の出力端子は、トランジスタ37のゲートに電気的に接続されている。また
、インバータ89の入力端子には、信号ackinが供給される。また、トランジスタ3
7は、ソース及びドレインの一方が、ハイレベルの電位が供給される配線83に電気的に
接続され、ソース及びドレインの他方が、インバータ36の入力端子に電気的に接続され
ている。
14から出力される。そして、インバータ36の出力端子は遅延回路33の入力端子に電
気的に接続されており、信号reqout−preは、遅延回路33の入力端子に供給さ
れる。遅延回路33の出力端子の電位は、信号reqoutとして出力される。
次いで、図7に示す回路11に用いられる、演算回路13とスイッチ15の構成例につ
いて説明する。図9に、演算回路13とスイッチ15の構成を一例として示す。
ジスタ22乃至トランジスタ24と、nチャネル型のトランジスタ25乃至トランジスタ
28と、容量素子30とを有する。また、図9では、図5に示す演算回路13と同様に、
スイッチ15として機能するトランジスタ15tが、演算回路13に電気的に接続されて
いる。そして、図9に示す演算回路13は、nチャネル型のトランジスタ29a及びトラ
ンジスタ29bを有する点において、図5に示す演算回路13と構成が異なる。
タ22及びトランジスタ23が、カレントミラー回路としての機能を有する。また、図9
に示す演算回路13では、図5に示す演算回路13と同様に、トランジスタ25乃至トラ
ンジスタ27が、差動回路としての機能を有する。また、図9に示す演算回路13では、
図5に示す演算回路13と同様に、トランジスタ24及びトランジスタ28が、増幅回路
としての機能を有する。また、図9に示す演算回路13では、図5に示す演算回路13と
同様に、容量素子30が、位相補償を行う機能を有する。そして、図9に示す演算回路1
3では、図5に示す演算回路13と同様に、トランジスタ22乃至トランジスタ28と容
量素子30とで、オペアンプとしての機能を果たすことができる。また、図9に示す演算
回路13では、図5に示す演算回路13と同様に、トランジスタ27及びトランジスタ2
8は、それぞれ電流源としての機能を有する。
る機能を有する。また、トランジスタ29bは、上記電流源への信号reqin[B]の
供給を制御する機能を有する。
むね同じである。各トランジスタと容量素子との接続関係において、図9に示す演算回路
13が、図5に示す演算回路13と異なる点について、以下に述べる。
一方とが電気的に接続されており、上記ゲートに、信号reqin[A]が供給される。
また、トランジスタ29bは、ゲートとソース及びドレインの一方とが電気的に接続され
ており、上記ゲートに、信号reqin[B]が供給される。トランジスタ29aのソー
ス及びドレインの他方と、トランジスタ29bのソース及びドレインの他方とは、トラン
ジスタ27及びトランジスタ28のゲートに電気的に接続されている。
当該ゲートには信号datain[A]が供給される。また、トランジスタ25のゲート
が、オペアンプの反転入力端子(−)に相当し、当該ゲートには信号datain[B]
が供給される。
回路13への電力の供給が制御される。具体的に、トランジスタ15tがオフであるとき
、トランジスタ27及びトランジスタ28のゲート電圧は、信号reqin[A]または
信号reqin[B]の電位と、電位VSSとの電位差によって定まり、上記ゲート電圧
の大きさに見合った電力が、演算回路13に供給される。また、トランジスタ15tがオ
ンであるとき、トランジスタ27及びトランジスタ28は、ゲートとソース及びドレイン
の一方とが導通するのでオフとなる。よって、演算回路13への電力の供給は停止される
。
次いで、図7に示した回路11を有するアナログ演算回路の具体的な動作の一例につい
て、図10に示すタイミングチャートを用いて説明する。ただし、図10では、図3に示
す記憶回路12を記憶回路12a及び記憶回路12bとしてそれぞれ用い、図8に示すコ
ントローラ14と、図9に示す演算回路13及びトランジスタ15tとを、図7に示した
回路11に適用した場合のタイミングチャートを例示している。
の遅延時間がT1、遅延回路39における信号の遅延時間がT2、遅延回路33における
信号の遅延時間がT4であり、図7に示す遅延回路34における信号の遅延時間がT3で
ある場合のタイミングチャートを例示している。また、図10では、トランジスタ37が
pチャネル型である場合のタイミングチャートを例示している。
されている期間は、信号datain[A]がアナログ値を有するものとする。また、図
10に示すタイミングチャートにおいて、信号datain[B]が斜線で示されている
期間は、信号datain[B]がアナログ値を有するものとする。また、図10に示す
タイミングチャートにおいて、信号dataoutが斜線で示されている期間は、信号d
ataoutがアナログ値を有するものとする。
らハイレベルになると、信号lat[A]は、時刻t1から遅延時間T1が経過した時刻
t2において、電位がローレベルからハイレベルに変化する。また、信号ackout[
A]は、時刻t1から遅延時間T1及び遅延時間T2が経過した時刻t3において、電位
がローレベルからハイレベルに変化する。そして、信号ackout[A]の電位がハイ
レベルに変化すると、図7に示す回路11の前段の回路11[A]によって生成される信
号reqoutがローレベルに変化するため、図7に示す回路11に入力される信号re
qin[A]の電位は、時刻t3においてハイレベルからローレベルに変化する。よって
、時刻t3において信号lat[A]は、電位がハイレベルからローレベルに変化する。
3の期間において信号datain[A]が書き込まれる。そして、書き込まれた信号d
atain[A]は、演算回路13に供給される。
から、遅延時間T3経過した時刻t4において、図7に示す回路11の前段の回路11[
A]から、図7に示す回路11への、信号datain[A]の供給が停止する。そして
、信号ackout[A]の電位は、時刻t3から遅延時間T1及び遅延時間T2が経過
した時刻t6において、電位がハイレベルからローレベルに変化する。
イレベルになる場合のタイミングチャートを例示している。ただし、本発明の一態様では
、信号reqin[B]の電位がローレベルからハイレベルになるタイミングは時刻t4
以降ではなくとも良く、例えば時刻t4より前であっても良い。
ベルになる場合のタイミングチャートを例示している。時刻t4において、信号reqi
n[B]の電位がローレベルからハイレベルになると、信号lat[B]は、時刻t4か
ら遅延時間T1が経過した時刻t5において、電位がローレベルからハイレベルに変化す
る。また、信号ackout[B]は、時刻t4から遅延時間T1及び遅延時間T2が経
過した時刻t7において、電位がローレベルからハイレベルに変化する。そして、信号a
ckout[B]の電位がハイレベルに変化すると、図7に示す回路11の前段の回路1
1[B]によって生成される信号reqoutがローレベルに変化するため、図7に示す
回路11に入力される信号reqin[B]の電位は、時刻t7においてハイレベルから
ローレベルに変化する。よって、時刻t7において信号lat[B]は、電位がハイレベ
ルからローレベルに変化する。
7の期間において信号datain[B]が書き込まれる。そして、書き込まれた信号d
atain[B]は、演算回路13に供給される。
から、遅延時間T3経過した時刻t8において、図7に示す回路11の前段の回路11[
B]から、図7に示す回路11への、信号datain[B]の供給が停止する。そして
、信号ackout[B]の電位は、時刻t7から遅延時間T1及び遅延時間T2が経過
した時刻t10において、電位がハイレベルからローレベルに変化する。
った時に、信号ackout[A]がトランジスタ41を介してトランジスタ42のゲー
トに供給されるため、トランジスタ42はオンになる。トランジスタ42のゲートの電位
は信号ackout[A]の電位がローレベルに変化した後も、トランジスタ41がオフ
になることで保持されるため、トランジスタ42はオンの状態を維持する。また、図8に
示す回路35bでは、信号ackout[B]の電位がハイレベルになった時に、信号a
ckout[B]がトランジスタ41を介してトランジスタ42のゲートに供給されるた
め、トランジスタ42はオンになる。トランジスタ42のゲートの電位は信号ackou
t[B]の電位がローレベルに変化した後も、トランジスタ41がオフになることで保持
されるため、トランジスタ42はオンの状態を維持する。
に変化した時刻t7において、回路35aのトランジスタ42と回路35bのトランジス
タ42とが共にオンの状態となる。よって、配線82のローレベルの電位が、インバータ
36の入力端子に供給されることで、インバータ36の出力端子の電位がローレベルから
ハイレベルに変化する。インバータ36の出力端子の電位は、信号reqout−pre
として、遅延回路33に入力される。遅延回路33では、信号reqout−preが遅
延時間T4だけ遅延されることで、信号reqoutが生成される。よって、信号req
outは、信号ackout[B]の電位がローレベルからハイレベルに変化する時刻t
7から、遅延時間T4経過した時刻t9において、電位がローレベルからハイレベルに変
化する。
1の後段の回路11において、コントローラ14が生成する信号ackoutの電位が、
遅延時間T1及び遅延時間T2が経過した後にローレベルからハイレベルに変化する。そ
して、後段の回路11において生成される上記信号ackoutは、信号ackinとし
て図7に示す回路11に供給される。よって、信号ackinの電位は、時刻t9から、
遅延時間T1及び遅延時間T2が経過した時刻t11において、ローレベルからハイレベ
ルに変化する。
態は、オフからオンに変化する。また、回路35a及び回路35bがそれぞれ有するトラ
ンジスタ43は、全てオンになる。よって、配線84のローレベルの電位が、回路35a
及び回路35bがそれぞれ有するトランジスタ42のゲートに供給されて、上記トランジ
スタ42が全てオフする。
ると、時刻t11から遅延時間T3が経過した時刻t12において、信号ackin−p
osの電位がローレベルからハイレベルに変化する。上記動作により、時刻t12におい
てトランジスタ15tがオンになり、演算回路13への電力の供給が停止される。演算回
路13では、信号datain[A]及び信号datain[B]を用いて演算処理を行
うことで、信号dataoutを生成する。
すると、時刻t13から遅延時間T3が経過した時刻t14において、信号ackin−
posの電位がハイレベルからローレベルに変化する。上記動作により、時刻t14にお
いてトランジスタ15tがオフになり、演算回路13への電力の供給が開始される。
変化する時刻t12から、演算回路13において演算処理が可能な状態となるのに要する
時間を、確保できる長さに設定することが望ましい。遅延時間T2は、記憶回路12aへ
の信号datain[A]の書き込みに要する時間、及び記憶回路12bへの信号dat
ain[B]の書き込みに要する時間を、全て確保できる長さに設定することが望ましい
。遅延時間T3は、記憶回路12aにおいて信号datain[A]が保持できる時間、
及び、記憶回路12bにおいて信号datain[B]が保持できる時間を、全て確保で
きる長さに設定することが望ましい。遅延時間T4は、演算回路13において信号dat
ain[A]及び信号datain[B]を用いて演算処理を完了させ、信号datao
utの電位が安定するのに要する時間を、確保できる長さに設定することが望ましい。
次いで、図5及び図9に示した演算回路13とスイッチ15の構成とは異なる、演算回
路13とスイッチ15の構成例について説明する。図11に、演算回路13とスイッチ1
5の構成を一例として示す。
ランジスタ22乃至トランジスタ24と、nチャネル型のトランジスタ25乃至トランジ
スタ29と、容量素子30とを有する。また、図11では、図5に示した演算回路13と
同様に、スイッチ15として機能するトランジスタ15tが、演算回路13に電気的に接
続されている。
、図5に示す演算回路13とおおむね同じである。各トランジスタと容量素子との接続関
係において、図11に示す演算回路13が、図5に示す演算回路13と異なる点について
、以下に述べる。
力端子(+)に相当し、基準電位の供給される配線に電気的に接続されている。また、ト
ランジスタ25のゲートが、オペアンプの反転入力端子(−)に相当し、信号datai
nが供給される。
次いで、本発明の一態様にかかるアナログ演算回路10を用いた半導体装置の一例とし
て、アナログプロセッサ85の構成例について説明する。
ェース86(I/O)と、アナログメモリ87とを有する。I/Oインターフェース86
は、アナログプロセッサ85の外部回路からの信号の入力、または外部回路への信号の出
力を制御する機能を有する。アナログメモリ87は、アナログ演算回路10において行わ
れる演算処理により得られたアナログのデータを記憶する機能を有する。
グ演算回路10は、複数の回路11を有する。複数の回路11間の信号の伝達経路は、予
め、複数の回路11間に設けられた配線などにより定めておくことができる。そして、ア
ナログプロセッサ85では、演算処理が行われない回路11において、演算回路への電力
の供給を停止することができる。図16では、全ての回路11において演算処理が行われ
ず、演算回路への電力の供給が停止している様子が示されている。
ッサ85の様子を模式的に示す。図17では、複数の回路11のうち、回路11a乃至回
路11hにおいて、矢印で示すように順次演算処理が行われるものとする。本発明の一態
様にかかるアナログプロセッサ85では、演算処理が行われる回路11において、演算回
路への電力の供給が行われ、演算処理が終了した回路11から順に、演算回路への電力の
供給が停止される。
次いで、図12に示すアナログプロセッサ85が有する、アナログメモリ87の構成例
について説明する。
メモリセル60と、読み出し回路64とを有する。メモリセル60は、トランジスタ61
、トランジスタ62、及び容量素子63を有する。トランジスタ61は、ゲートが配線W
Lに電気的に接続されている。また、トランジスタ61は、ソース及びドレインの一方が
、アナログ信号の入力される配線BLに電気的に接続され、ソース及びドレインの他方は
、トランジスタ62のゲートに電気的に接続されている。トランジスタ62は、ソース及
びドレインの一方が配線BLに電気的に接続されており、ソース及びドレインの他方が配
線RLに電気的に接続されている。容量素子63は、一方の電極が配線SLに電気的に接
続されており、他方の電極がトランジスタ62のゲートに電気的に接続されている。
てリークするのを防ぐために、オフ電流が著しく小さいことが望ましい。シリコンよりも
バンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜に、チャネル形
成領域が形成されることを特徴とするトランジスタは、オフ電流を著しく小さくすること
ができるので、トランジスタ61として用いるのに好適である。このような半導体として
は、例えば、シリコンの2倍以上の大きなバンドギャップを有する、酸化物半導体、窒化
ガリウムなどが挙げられる。上記半導体を有するトランジスタは、通常のシリコンやゲル
マニウムなどの半導体で形成されたトランジスタに比べて、オフ電流を極めて小さくする
ことができる。
ジスタ70と、容量素子71とを有する場合を例示している。具体的に、トランジスタ6
8及びトランジスタ69は、ソース及びドレインの一方が、ローレベルの電位が供給され
る配線に電気的に接続されている。また、トランジスタ68及びトランジスタ69は、ゲ
ートが、バイアス電位(bias)の供給される配線に、電気的に接続されている。トラ
ンジスタ68は、ソース及びドレインの他方が配線RLに電気的に接続されている。トラ
ンジスタ69は、ソース及びドレインの他方がトランジスタ70のゲートに電気的に接続
されている。トランジスタ70は、ソース及びドレインの一方が配線RLに電気的に接続
されており、ソース及びドレインの他方がトランジスタ65及びトランジスタ66のゲー
トに電気的に接続されている。
ートに電気的に接続されている。トランジスタ66は、ソース及びドレインの一方が、ト
ランジスタ66のゲートに電気的に接続されている。トランジスタ67は、ソース及びド
レインの一方がトランジスタ70のゲートに電気的に接続されている。トランジスタ65
乃至トランジスタ67は、ソース及びドレインの一方が、ハイレベルの電位が供給される
配線に電気的に接続されている。容量素子71は、一方の電極がトランジスタ70のゲー
トに電気的に接続されており、他方の電極がトランジスタ67のゲートに電気的に接続さ
れている。そして、トランジスタ70のゲートの電位は、出力信号として出力端子OUT
から出力される。
ルテージフォロワを構成している。そして、当該ボルテージフォロワは、トランジスタ6
2のゲートに保持されているアナログ信号を読み出すためのインピーダンス変換器として
機能する。
次いで、図5、図9、及び図11に示した演算回路13とスイッチ15の構成とは異な
る、演算回路13とスイッチ15の構成例について説明する。図13(A)に、減算回路
として機能する演算回路13と、スイッチ15の構成を一例として示す。
型のトランジスタ22乃至トランジスタ24と、nチャネル型のトランジスタ25乃至ト
ランジスタ28と、nチャネル型のトランジスタ29a及びトランジスタ29bと、容量
素子30とを有する。また、図13(A)では、図9に示した演算回路13と同様に、ス
イッチ15として機能するトランジスタ15tが、演算回路13に電気的に接続されてい
る。
素子46とを有する。
関係は、図9に示す演算回路13とおおむね同じである。各素子の接続関係において、図
13(A)に示す演算回路13が、図9に示す演算回路13と異なる点について、以下に
述べる。
転入力端子(−)に相当し、抵抗素子88を介して信号datain[B]が供給される
。また、トランジスタ25のゲートは、抵抗素子44を介して、オペアンプの出力端子に
相当するトランジスタ24のソース及びドレインの他方及びトランジスタ28のソース及
びドレインの他方に、電気的に接続されている。また、トランジスタ26のゲートは、オ
ペアンプの非反転入力端子(+)に相当し、抵抗素子45を介して信号datain[A
]が供給される。また、トランジスタ26のゲートは、直列に接続された抵抗素子45及
び抵抗素子46を介して、基準電位の供給される配線に電気的に接続されている。
次いで、図5、図9、図11、図13(A)に示した演算回路13とスイッチ15の構
成とは異なる、演算回路13とスイッチ15の構成例について説明する。図13(B)に
、対数変換回路として機能する演算回路13と、スイッチ15の構成を一例として示す。
ル型のトランジスタ22乃至トランジスタ24と、nチャネル型のトランジスタ25乃至
トランジスタ29と、容量素子30とを有する。また、図13(B)では、図11に示し
た演算回路13と同様に、スイッチ15として機能するトランジスタ15tが、演算回路
13に電気的に接続されている。
オード49とを有する。
関係は、図11に示す演算回路13とおおむね同じである。各素子の接続関係において、
図13(B)に示す演算回路13が、図11に示す演算回路13と異なる点について、以
下に述べる。
24のソース及びドレインの他方及びトランジスタ28のソース及びドレインの他方が、
抵抗素子48の一方の端子に電気的に接続されており、抵抗素子48の他方の端子の電位
は、信号dataoutとして演算回路13から出力される。また、トランジスタ25の
ゲートは、オペアンプの反転入力端子(−)に相当し、抵抗素子47を介して信号dat
ainが供給される。また、トランジスタ25のゲートはダイオード49のアノードに電
気的に接続され、ダイオード49のカソードは、抵抗素子48の他方の端子に電気的に接
続されている。
次いで、図5、図9、図11、及び図13に示した演算回路13とスイッチ15の構成
とは異なる、演算回路13とスイッチ15の構成例について説明する。図14に、逆対数
変換回路として機能する演算回路13と、スイッチ15の構成を一例として示す。
トランジスタ22乃至トランジスタ24と、nチャネル型のトランジスタ25乃至トラン
ジスタ29と、容量素子30とを有する。また、図14では、図11に示した演算回路1
3と同様に、スイッチ15として機能するトランジスタ15tが、演算回路13に電気的
に接続されている。
50とを有する。
、図11に示す演算回路13とおおむね同じである。各素子の接続関係において、図14
に示す演算回路13が、図11に示す演算回路13と異なる点について、以下に述べる。
ソース及びドレインの他方及びトランジスタ28のソース及びドレインの他方が、抵抗素
子52の一方の端子に電気的に接続されており、抵抗素子52の他方の端子の電位は、信
号dataoutとして演算回路13から出力される。また、トランジスタ25のゲート
は、オペアンプの反転入力端子(−)に相当し、抵抗素子51を介して抵抗素子52の他
方の端子に電気的に接続されている。また、トランジスタ25のゲートはダイオード50
のアノードに電気的に接続され、ダイオード50のカソードには、信号datainが供
給される。
次いで、図5、図9、図11、図13、及び図14に示した演算回路13とスイッチ1
5の構成とは異なる、演算回路13とスイッチ15の構成例について説明する。図15(
A)に、反転加算回路として機能する演算回路13と、スイッチ15の構成を一例として
示す。
型のトランジスタ22乃至トランジスタ24と、nチャネル型のトランジスタ25乃至ト
ランジスタ28と、nチャネル型のトランジスタ29a及びトランジスタ29bと、容量
素子30とを有する。また、図15(A)では、図9に示した演算回路13と同様に、ス
イッチ15として機能するトランジスタ15tが、演算回路13に電気的に接続されてい
る。
。
関係は、図9に示す演算回路13とおおむね同じである。各素子の接続関係において、図
15(A)に示す演算回路13が、図9に示す演算回路13と異なる点について、以下に
述べる。
転入力端子(−)に相当し、抵抗素子53を介して信号datain[B]が供給され、
抵抗素子54を介して信号datain[A]が供給される。また、トランジスタ25の
ゲートは、抵抗素子55を介して、オペアンプの出力端子に相当するトランジスタ24の
ソース及びドレインの他方及びトランジスタ28のソース及びドレインの他方に、電気的
に接続されている。また、トランジスタ26のゲートは、オペアンプの非反転入力端子(
+)に相当し、基準電位の供給される配線に電気的に接続されている。
次いで、図5、図9、図11、図13、図14、及び図15(A)に示した演算回路1
3とスイッチ15の構成とは異なる、演算回路13とスイッチ15の構成例について説明
する。図15(B)に、非反転加算回路として機能する演算回路13と、スイッチ15の
構成を一例として示す。
型のトランジスタ22乃至トランジスタ24と、nチャネル型のトランジスタ25乃至ト
ランジスタ28と、nチャネル型のトランジスタ29a及びトランジスタ29bと、容量
素子30とを有する。また、図15(B)では、図9に示した演算回路13と同様に、ス
イッチ15として機能するトランジスタ15tが、演算回路13に電気的に接続されてい
る。
。
関係は、図9に示す演算回路13とおおむね同じである。各素子の接続関係において、図
15(B)に示す演算回路13が、図9に示す演算回路13と異なる点について、以下に
述べる。
転入力端子(−)に相当し、基準電位の供給される配線に電気的に接続されている。また
、トランジスタ25のゲートは、抵抗素子57を介して、オペアンプの出力端子に相当す
るトランジスタ24のソース及びドレインの他方及びトランジスタ28のソース及びドレ
インの他方に、電気的に接続されている。また、トランジスタ26のゲートは、オペアン
プの非反転入力端子(+)に相当し、抵抗素子58を介して信号datain[A]が供
給され、抵抗素子59を介して信号datain[B]が供給される。
次いで、本発明の一態様にかかる半導体装置の構成例について説明する。図19(A)
に示す半導体装置75は、本発明の一態様にかかるアナログ演算回路を用いたアナログプ
ロセッサ77と、入力装置76と、出力装置78とを有する。
77に送る機能を有する。入力装置76として、例えば、キーボード、マウス、タッチパ
ネルなどを用いることができる。出力装置78は、アナログプロセッサ77から出力され
るデータを、出力する機能を有する。出力装置78として、例えば、ディスプレイ、プロ
ジェクタ、プリンタ、プロッター、音声出力装置、メモリなどを用いることができる。
路を用いたアナログプロセッサ77と、入力装置76と、出力装置78と、アナログデジ
タル変換回路79(A/D)と、デジタルアナログ変換回路80(D/A)と、デジタル
プロセッサ81とを有する。
アナログからデジタルに変換する機能を有する。デジタルプロセッサ81は、アナログデ
ジタル変換回路79から送られてきたデジタルのデータを用いて演算処理を行い、得られ
たデータを出力する。デジタルアナログ変換回路80は、デジタルプロセッサ81から出
力されるデータを、デジタルからアナログに変換する機能を有する。
セッサ77に供給され、アナログプロセッサ77から出力装置78にデータが出力される
構成を例示している。ただし、本発明の一態様にかかる半導体装置75では、入力装置7
6からデータがデジタルプロセッサ81に供給され、デジタルプロセッサ81から出力装
置78にデータが出力される構成を有していても良い。
次いで、本発明の一態様にかかる半導体装置の構成例について説明する。図24に示す
半導体装置800は、イメージセンサ801と、画像メモリ802と、本発明の一態様に
かかるアナログ演算回路を用いたアナログプロセッサ803と、表示装置804とを有す
る。イメージセンサ801は入力装置に相当し、表示装置804は出力装置に相当する。
えられたセンサアレイ805と、画素810による画像データ808の取得を制御する駆
動回路806と、取得された画像データ808の読み出しを制御する読み出し回路807
とを有する。
09は、センサアレイ805で取得した画像データ808を1フレーム分格納できる。
アレイ805において第1の画像データ808を取得する。画像データ808の取得は、
各画素810で順次露光し画像データ808を順次読み出す、所謂ローリングシャッタ方
式でも良く、各画素810で一括露光した後に画像データ808を順次読み出す、所謂グ
ローバルシャッタ方式でも良い。ローリングシャッタ方式で画像データ808を取得する
ことで、ある行の画素810の画像データ808を読み出している際に、他の行の画素8
10で露光を行うことができ、画像データ808の取得のフレーム周波数を高めることが
できる。また、グローバルシャッタ方式で画像データ808を取得することで、被写体が
移動する場合においても、歪みが少ない画像データ808を取得することができる。
8を、読み出し回路807を介して、第1のアナログメモリ809に格納する。画像デー
タ808は、アナログのまま第1のアナログメモリ809に格納することができる。上記
構成により、画像データ808をアナログからデジタルに変換する処理が不要になるため
、画像データ808の取得のフレーム周波数を高めることができる。
モリ809のそれぞれに、画像データ808を格納することができる。
09に格納された画像データ808を用いて、所望の画像処理が行われる。画像処理が行
われた画像データは表示装置804に送られる。
像データ808を取得する画像処理が挙げられる。具体的には、上記画像処理として、各
画像データ808の鮮鋭度を算出して、鮮鋭度が最も高い画像データ808を選択すれば
よい。或いは、上記画像処理として、各画像データ808から、鮮鋭度の高い領域を抽出
し、これらを合成して、一の画像データ808を生成すればよい。
数の画像データ808から、明るさが最適な画像データ808を取得する画像処理が挙げ
られる。具体的には、上記画像処理として、各画像データ808の最高明度を算出し、最
高明度が飽和値に達している画像データ808を検出する。そして、複数の画像データ8
08のうち、検出された上記画像データ808以外の画像データ808を選択すればよい
。
和値に達している画像データ808を検出する。そして、複数の画像データ808のうち
、検出された上記画像データ808以外の画像データ808を選択すればよい。
テップを実行した場合、最適な光量が照射されたタイミングに対応した画像データ808
を取得することが可能である。
図20に、本発明の一態様にかかるアナログ演算回路の断面構造を、一例として示す。
なお、図20では、図3に示す記憶回路12が有するトランジスタ16と、容量素子17
と、図5に示す演算回路13が有するトランジスタ26の断面図を、例示している。そし
て、図20では、容量素子17と、酸化物半導体膜にチャネル形成領域を有するトランジ
スタ16とが、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ26上に
形成されている場合を例示している。
マニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或
いは、トランジスタ26は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領
域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に
、チャネル形成領域を有している場合、トランジスタ16はトランジスタ26上に積層さ
れていなくとも良く、トランジスタ16とトランジスタ26とは、同一の層に形成されて
いても良い。
VD法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質
シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリ
コンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いること
ができる。
ウム基板、シリコンゲルマニウム基板等を用いることができる。図20では、単結晶シリ
コン基板を半導体基板601として用いる場合を例示している。
して、選択酸化法(LOCOS法:Local Oxidation of Silic
on法)、トレンチ分離法(STI法:Shallow Trench Isolati
on)等を用いることができる。図20では、トレンチ分離法を用いてトランジスタ26
を電気的に分離する場合を例示している。具体的に、図20では、半導体基板601にエ
ッチング等によりトレンチを形成した後、酸化珪素などを含む絶縁物を当該トレンチに埋
め込むことで形成される素子分離領域610により、トランジスタ26を素子分離させる
場合を例示している。
形成されている。そして、上記開口部には、トランジスタ26のソース及びドレインにそ
れぞれ電気的に接続されている導電膜625及び導電膜626と、トランジスタ26のゲ
ートに電気的に接続されている導電膜627とが、形成されている。
れており、導電膜626は、絶縁膜611上に形成された導電膜635に電気的に接続さ
れており、導電膜627は、絶縁膜611上に形成された導電膜636に電気的に接続さ
れている。
には開口部が形成されており、上記開口部に、導電膜636に電気的に接続された導電膜
637が形成されている。そして、導電膜637は、絶縁膜612上に形成された導電膜
651に、電気的に接続されている。
が形成されており、上記開口部に、導電膜651に電気的に接続された導電膜652が形
成されている。そして、導電膜652は、絶縁膜613上に形成された導電膜653に、
電気的に接続されている。また、絶縁膜613上には、導電膜644が形成されている。
では、絶縁膜661上にトランジスタ16及び容量素子17が形成されている。
体膜701上の、ソースまたはドレインとして機能する導電膜721及び導電膜722と
、半導体膜701、導電膜721及び導電膜722上のゲート絶縁膜662と、ゲート絶
縁膜662上に位置し、導電膜721と導電膜722の間において半導体膜701と重な
っているゲート電極731と、を有する。なお、導電膜722は、絶縁膜661に設けら
れた開口部において、導電膜653に電気的に接続されている。
と、ゲート電極731に重なる領域との間に、領域710が存在する。また、トランジス
タ16では、半導体膜701において、導電膜722に重なる領域と、ゲート電極731
に重なる領域との間に、領域711が存在する。領域710及び領域711に、導電膜7
21、導電膜722、及びゲート電極731をマスクとしてアルゴン、p型の導電型を半
導体膜701に付与する不純物、或いは、n型の導電型を半導体膜701に付与する不純
物を添加することで、半導体膜701のうちゲート電極731に重なる領域よりも、領域
710及び領域711の抵抗率を下げることができる。
ト絶縁膜662と、ゲート絶縁膜662を間に挟んで導電膜654と重畳する導電膜65
5とを有する。導電膜654は、絶縁膜661上に導電膜を形成し、当該導電膜を所望の
形状に加工することで、導電膜722と共に形成することができる。導電膜655は、ゲ
ート絶縁膜662上に導電膜を形成し、当該導電膜を所望の形状に加工することで、ゲー
ト電極731と共に形成することができる。
側において少なくとも有していれば良いが、半導体膜701を間に挟んで存在する一対の
ゲート電極を有していても良い。
いる場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与え
られ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合
、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極に
のみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位
の高さを制御することで、トランジスタの閾値電圧を制御することができる。
ル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジ
スタ16は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネ
ル形成領域を複数有する、マルチゲート構造であっても良い。
次いで、酸化物半導体膜にチャネル形成領域を有するトランジスタ90の構成例につい
て説明する。
例として示す。図21(A)には、トランジスタ90の上面図を示す。なお、図21(A
)では、トランジスタ90のレイアウトを明確にするために、各種の絶縁膜を省略してい
る。また、図21(A)に示した上面図の、一点鎖線A1−A2における断面図を図21
(B)に示し、一点鎖線A3−A4における断面図を図21(C)に示す。
て、順に積層された酸化物半導体膜92a及び酸化物半導体膜92bと、酸化物半導体膜
92bに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜
93及び導電膜94と、酸化物半導体膜92b、導電膜93及び導電膜94上の酸化物半
導体膜92cと、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜92c上に
位置する絶縁膜95と、ゲート電極としての機能を有し、なおかつ絶縁膜95上において
酸化物半導体膜92a乃至酸化物半導体膜92cと重なる導電膜96とを有する。なお、
基板97は、ガラス基板や半導体基板などであってもよいし、ガラス基板や半導体基板上
に半導体素子が形成された素子基板であってもよい。
には、トランジスタ90の上面図を示す。なお、図22(A)では、トランジスタ90の
レイアウトを明確にするために、各種の絶縁膜を省略している。また、図22(A)に示
した上面図の、一点鎖線A1−A2における断面図を図22(B)に示し、一点鎖線A3
−A4における断面図を図22(C)に示す。
化物半導体膜92a乃至酸化物半導体膜92cと、酸化物半導体膜92cに電気的に接続
され、ソース電極またはドレイン電極としての機能を有する導電膜93及び導電膜94と
、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜92c、導電膜93及び導
電膜94上に位置する絶縁膜95と、ゲート電極としての機能を有し、なおかつ絶縁膜9
5上において酸化物半導体膜92a乃至酸化物半導体膜92cと重なる導電膜96とを有
する。
2cを用いるトランジスタ90の構成を例示している。トランジスタ90が有する酸化物
半導体膜は、積層された複数の酸化物半導体膜で構成されているとは限らず、単膜の酸化
物半導体膜で構成されていても良い。
ンジスタ90が有する場合、酸化物半導体膜92a及び酸化物半導体膜92cは、酸化物
半導体膜92bを構成する金属元素の少なくとも1つを、その構成要素に含み、伝導帯下
端のエネルギーが酸化物半導体膜92bよりも0.05eV以上、0.07eV以上、0
.1eV以上または0.15eV以上、かつ2eV以下、1eV以下、0.5eV以下ま
たは0.4eV以下、真空準位に近い酸化物膜である。さらに、酸化物半導体膜92bは
、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
とで、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい酸
化物半導体膜92bにチャネル領域が形成される。即ち、酸化物半導体膜92bと絶縁膜
95との間に酸化物半導体膜92cが設けられていることによって、絶縁膜95と離隔し
ている酸化物半導体膜92bに、チャネル領域を形成することができる。
も1つをその構成要素に含むため、酸化物半導体膜92bと酸化物半導体膜92cの界面
では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されに
くいため、トランジスタ90の電界効果移動度が高くなる。
、界面近傍の領域にもチャネル領域が形成されるために、トランジスタ90の閾値電圧が
変動してしまう。しかし、酸化物半導体膜92aは、酸化物半導体膜92bを構成する金
属元素の少なくとも1つをその構成要素に含むため、酸化物半導体膜92bと酸化物半導
体膜92aの界面には、界面準位が形成されにくい。よって、上記構成により、トランジ
スタ90の閾値電圧等の電気的特性のばらつきを、低減することができる。
れを阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させる
ことが望ましい。積層された酸化物半導体膜の膜間に不純物が存在していると、酸化物半
導体膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリ
アがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における
不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の酸化物
半導体膜を、単に積層させるよりも、連続接合(ここでは特に伝導帯下端のエネルギーが
各膜の間で連続的に変化するU字型の井戸構造を有している状態)が形成されやすくなる
。
置(スパッタリング装置)を用いて各膜を大気に触れさせることなく連続して積層するこ
とが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不
純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプ
を用いて高真空排気(5×10−7Pa乃至1×10−4Pa程度まで)することが好ま
しい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバ
ー内に気体が逆流しないようにしておくことが好ましい。
らず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素
ガスやアルゴンガスの露点を、−40℃以下、好ましくは−80℃以下、より好ましくは
−100℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が
取り込まれることを可能な限り防ぐことができる。具体的に、酸化物半導体膜92bがI
n−M−Zn酸化物(Mは、Ga、Y、Zr、La、Ce、またはNd)の場合、酸化物
半導体膜92bを成膜するために用いるターゲットにおいて、金属元素の原子数比をIn
:M:Zn=x1:y1:z1とすると、x1/y1は、1/3以上6以下、さらには1
以上6以下であって、z1/y1は、1/3以上6以下、さらには1以上6以下であるこ
とが好ましい。なお、z1/y1を1以上6以下とすることで、酸化物半導体膜92bと
してCAAC−OS膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例
としては、In:M:Zn=1:1:1、In:M:Zn=3:1:2等がある。
は、Ga、Y、Zr、La、Ce、またはNd)の場合、酸化物半導体膜92a、酸化物
半導体膜92cを成膜するために用いるターゲットにおいて、金属元素の原子数比をIn
:M:Zn=x2:y2:z2とすると、x2/y2<x1/y1であって、z2/y2
は、1/3以上6以下、さらには1以上6以下であることが好ましい。なお、z2/y2
を1以上6以下とすることで、酸化物半導体膜92a、酸化物半導体膜92cとしてCA
AC−OS膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては
、In:M:Zn=1:3:2、In:M:Zn=1:3:4、In:M:Zn=1:3
:6、In:M:Zn=1:3:8等がある。
m以下、好ましくは3nm以上50nm以下とする。また、酸化物半導体膜92bの厚さ
は、3nm以上200nm以下、好ましくは3nm以上100nm以下であり、さらに好
ましくは3nm以上50nm以下である。
晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される酸化物半
導体膜92bが結晶質であることにより、トランジスタ90に安定した電気的特性を付与
することができるため、酸化物半導体膜92bは結晶質であることが好ましい。
り、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは
、チャネル形成領域において、電流が主として流れる領域をいう。
より形成したIn−Ga−Zn酸化物膜を用いる場合、酸化物半導体膜92a及び酸化物
半導体膜92cの成膜には、In−Ga−Zn酸化物(In:Ga:Zn=1:3:2[
原子数比])であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスと
してアルゴンガスを30sccm、酸素ガスを15sccm用い、圧力0.4Paとし、
基板温度を200℃とし、DC電力0.5kWとすればよい。
成膜には、In−Ga−Zn酸化物(In:Ga:Zn=1:1:1[原子数比])を含
む多結晶ターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアル
ゴンガスを30sccm、酸素ガスを15sccm用い、圧力を0.4Paとし、基板の
温度300℃とし、DC電力0.5kWとすることができる。
きるが、他の方法、例えば、熱CVD法により形成してもよい。熱CVD法の例としてM
OCVD(Metal Organic Chemical Vapor Deposi
tion)法やALD(Atomic Layer Deposition)法を使って
も良い。
酸素欠損が低減されることにより高純度化された酸化物半導体(purified Ox
ide Semiconductor)は、キャリア発生源が少ないため、i型(真性半
導体)又はi型に限りなく近くすることができる。そのため、高純度化された酸化物半導
体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高
い。そして、当該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、閾値
電圧がプラスとなる電気的特性(ノーマリーオフ特性ともいう。)になりやすい。
オフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が1×
106μmでチャネル長が10μmの素子であっても、ソース電極とドレイン電極間の電
圧(ドレイン電圧)が1Vから10Vの範囲において、オフ電流が、半導体パラメータア
ナライザの測定限界以下、すなわち1×10−13A以下という特性を得ることができる
。この場合、トランジスタのチャネル幅で規格化したオフ電流は、100zA/μm以下
であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入また
は容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測
定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネ
ル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオ
フ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が3V
の場合に、数十yA/μmという、さらに小さいオフ電流が得られることが分かった。従
って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ
電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
もインジウム(In)あるいは亜鉛(Zn)を含むことが好ましい。また、該酸化物半導
体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、
それらに加えてガリウム(Ga)を有することが好ましい。また、スタビライザーとして
スズ(Sn)を有することが好ましい。また、スタビライザーとしてハフニウム(Hf)
を有することが好ましい。また、スタビライザーとしてアルミニウム(Al)を有するこ
とが好ましい。また、スタビライザーとしてジルコニウム(Zr)を含むことが好ましい
。
シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法に
より電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるとい
った利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、
上記In−Ga−Zn酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作
製することが可能である。また、基板の大型化にも対応が可能である。
(Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウ
ム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホ
ルミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、
ルテチウム(Lu)のいずれか一種または複数種を含んでいてもよい。
In−Zn酸化物、Sn−Zn酸化物、Al−Zn酸化物、Zn−Mg酸化物、Sn−M
g酸化物、In−Mg酸化物、In−Ga酸化物、In−Ga−Zn酸化物(IGZOと
も表記する)、In−Al−Zn酸化物、In−Sn−Zn酸化物、Sn−Ga−Zn酸
化物、Al−Ga−Zn酸化物、Sn−Al−Zn酸化物、In−Hf−Zn酸化物、I
n−La−Zn酸化物、In−Pr−Zn酸化物、In−Nd−Zn酸化物、In−Ce
−Zn酸化物、In−Sm−Zn酸化物、In−Eu−Zn酸化物、In−Gd−Zn酸
化物、In−Tb−Zn酸化物、In−Dy−Zn酸化物、In−Ho−Zn酸化物、I
n−Er−Zn酸化物、In−Tm−Zn酸化物、In−Yb−Zn酸化物、In−Lu
−Zn酸化物、In−Sn−Ga−Zn酸化物、In−Hf−Ga−Zn酸化物、In−
Al−Ga−Zn酸化物、In−Sn−Al−Zn酸化物、In−Sn−Hf−Zn酸化
物、In−Hf−Al−Zn酸化物を用いることができる。
味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素
を含んでいてもよい。In−Ga−Zn酸化物は、無電界時の抵抗が十分に高くオフ電流
を十分に小さくすることが可能であり、また、移動度も高い。
ら、In−Ga−Zn酸化物でも、バルク内欠陥密度を低減することにより移動度を上げ
ることができる。
料によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き
抜くことがある。この場合、酸化物半導体膜のうち、ソース電極及びドレイン電極に接す
る領域が、酸素欠損の形成によりn型化される。n型化された領域は、ソース領域または
ドレイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との間
におけるコンタクト抵抗を下げることができる。よって、n型化された領域が形成される
ことで、トランジスタ90の移動度及びオン電流を高めることができ、それにより、トラ
ンジスタ90を用いた半導体装置の高速動作を実現することができる。
ドレイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及び
ドレイン電極を形成した後に行われる加熱処理によっても起こりうる。また、n型化され
る領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、
より形成されやすくなる。上記導電性材料としては、例えば、Al、Cr、Cu、Ta、
Ti、Mo、Wなどが挙げられる。
n型化される領域は、チャネル領域となる酸化物半導体膜92bにまで達していることが
、トランジスタ90の移動度及びオン電流を高め、半導体装置の高速動作を実現する上で
好ましい。
92cに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜91は、欠陥
が少ないことが好ましく、代表的には、ESR測定により得られる、シリコンのダングリ
ングボンドに由来するg=2.001を持つスピンの密度が1×1018spins/c
m3以下であることが好ましい。
92cに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミ
ニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸
化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、
酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜91は、プラズマ
CVD(Chemical Vapor Deposition)法またはスパッタリン
グ法等により、形成することができる。
が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料
を指す。
半導体膜92bの端部のうち、導電膜93及び導電膜94とは重ならない端部、言い換え
ると、導電膜93及び導電膜94が位置する領域とは異なる領域に位置する端部と、導電
膜96とが、重なる構成を有する。酸化物半導体膜92bの端部は、当該端部を形成する
ためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル
、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化
物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため
、酸素欠損が形成され、n型化しやすいやすいと考えられる。しかし、図21及び図22
に示すトランジスタ90では、導電膜93及び導電膜94とは重ならない酸化物半導体膜
92bの端部と、導電膜96とが重なるため、導電膜96の電位を制御することにより、
当該端部にかかる電界を制御することができる。よって、酸化物半導体膜92bの端部を
介して導電膜93と導電膜94の間に流れる電流を、導電膜96に与える電位によって制
御することができる。このようなトランジスタ90の構造を、Surrounded C
hannel(S−Channel)構造とよぶ。
を導電膜96に与えたときは、当該端部を介して導電膜93と導電膜94の間に流れるオ
フ電流を小さく抑えることができる。そのため、トランジスタ90では、大きなオン電流
を得るためにチャネル長を短くし、その結果、酸化物半導体膜92bの端部における導電
膜93と導電膜94の間の長さが短くなっても、トランジスタ90のオフ電流を小さく抑
えることができる。よって、トランジスタ90は、チャネル長を短くすることで、オンの
ときには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えること
ができる。
な電位を導電膜96に与えたときは、当該端部を介して導電膜93と導電膜94の間に流
れる電流を大きくすることができる。当該電流は、トランジスタ90の電界効果移動度と
オン電流の増大に寄与する。そして、酸化物半導体膜92bの端部と、導電膜96とが重
なることで、酸化物半導体膜92bにおいてキャリアの流れる領域が、絶縁膜95に近い
酸化物半導体膜92bの界面近傍のみでなく、酸化物半導体膜92bの広い範囲において
キャリアが流れるため、トランジスタ90におけるキャリアの移動量が増加する。この結
果、トランジスタ90のオン電流が大きくなる共に、電界効果移動度が高くなり、代表的
には電界効果移動度が10cm2/V・s以上、さらには20cm2/V・s以上となる
。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値で
はなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果
移動度である。
非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸
化物半導体膜、CAAC−OS(C Axis Aligned Crystallin
e Oxide Semiconductor)膜などをいう。
酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造
の酸化物半導体膜が典型である。
晶ともいう。)を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも
原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よ
りも欠陥準位密度が低いという特徴がある。
結晶部は、一辺が100nm未満の立方体内に収まる大きさである。従って、CAAC−
OS膜に含まれる結晶部は、一辺が10nm未満、5nm未満または3nm未満の立方体
内に収まる大きさの場合も含まれる。CAAC−OS膜は、微結晶酸化物半導体膜よりも
欠陥準位密度が低いという特徴がある。CAAC−OS膜を透過型電子顕微鏡(TEM:
Transmission Electron Microscope)によって観察す
ると、結晶部同士の明確な境界、即ち結晶粒界(グレインバウンダリーともいう。)を確
認することができない。そのため、CAAC−OS膜は、結晶粒界に起因する電子移動度
の低下が起こりにくいといえる。
察)すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原
子の各層は、CAAC−OS膜の膜を形成する面(被形成面ともいう。)または上面の凹
凸を反映した形状であり、CAAC−OS膜の被形成面または上面と平行に配列する。
されている状態をいう。従って、−5°以上5°以下の場合も含まれる。また、「垂直」
とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。従って
、85°以上95°以下の場合も含まれる。
EM観察)すると、結晶部において、金属原子が三角形状または六角形状に配列している
ことを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られ
ない。
ていることがわかる。
装置を用いて構造解析を行うと、例えばInGaZnO4の結晶を有するCAAC−OS
膜のout−of−plane法による解析では、回折角(2θ)が31°近傍にピーク
が現れる場合がある。このピークは、InGaZnO4の結晶の(009)面に帰属され
ることから、CAAC−OS膜の結晶がc軸配向性を有し、c軸が被形成面または上面に
概略垂直な方向を向いていることが確認できる。
lane法による解析では、2θが56°近傍にピークが現れる場合がある。このピーク
は、InGaZnO4の結晶の(110)面に帰属される。InGaZnO4の単結晶酸
化物半導体膜であれば、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)
として試料を回転させながら分析(φスキャン)を行うと、(110)面と等価な結晶面
に帰属されるピークが6本観察される。これに対し、CAAC−OS膜の場合は、2θを
56°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
不規則であるが、c軸配向性を有し、かつc軸が被形成面または上面の法線ベクトルに平
行な方向を向いていることがわかる。従って、前述の断面TEM観察で確認された層状に
配列した金属原子の各層は、結晶のab面に平行な面である。
行った際に形成される。上述したように、結晶のc軸は、CAAC−OS膜の被形成面ま
たは上面の法線ベクトルに平行な方向に配向する。従って、例えば、CAAC−OS膜の
形状をエッチングなどによって変化させた場合、結晶のc軸がCAAC−OS膜の被形成
面または上面の法線ベクトルと平行にならないこともある。
膜の結晶部が、CAAC−OS膜の上面近傍からの結晶成長によって形成される場合、上
面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、CA
AC−OS膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部
分的に結晶化度の異なる領域が形成されることもある。
法による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現
れる場合がある。2θが36°近傍のピークは、CAAC−OS膜中の一部に、c軸配向
性を有さない結晶が含まれることを示している。CAAC−OS膜は、2θが31°近傍
にピークを示し、2θが36°近傍にピークを示さないことが好ましい。
変動が小さい。よって、当該トランジスタは、信頼性が高い。
AAC−OS膜のうち、二種以上を有する積層膜であってもよい。
きる。例えば、処理室内に存在する不純物濃度(水素、水、二酸化炭素、及び窒素など)
を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点
が−80℃以下、好ましくは−100℃以下である成膜ガスを用いる。
グレーションが起こる。具体的には、基板加熱温度を100℃以上740℃以下、好まし
くは200℃以上500℃以下として成膜する。成膜時の基板加熱温度を高めることで、
平板状又はペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレー
ションが起こり、スパッタリング粒子の平らな面が基板に付着する。
ジを軽減すると好ましい。成膜ガス中の酸素割合は、30体積%以上、好ましくは100
体積%とする。
後、1000℃以上1500℃以下の温度で加熱処理をすることで多結晶であるIn−G
a−Zn酸化物ターゲットとする。なお、X、Y及びZは任意の正数である。ここで、所
定のmol数比は、例えば、InOX粉末、GaOY粉末及びZnOZ粉末が、2:2:
1、8:4:3、3:1:1、1:1:1、4:2:3、2:1:3または3:1:2で
ある。なお、粉末の種類、及びその混合するmol数比は、作製するターゲットによって
適宜変更すればよい。特に、In、Ga、Znのmol数比が2:1:3のターゲットを
用いて作製されたCAAC−OS膜は、一定の範囲におけるCAAC−OSの回折パター
ンが観測される領域の割合(CAAC化率ともいう)を高くすることができるので、当該
CAAC−OS膜にチャネル形成領域を有するトランジスタの周波数特性(f特)を高め
ることができる。
カリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特
に、アルカリ金属のうちNaは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当
該絶縁膜中に拡散してNa+となる。また、Naは、酸化物半導体膜内において、酸化物
半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結
果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の
低下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる
。具体的に、二次イオン質量分析法によるNa濃度の測定値は、5×1016/cm3以
下、好ましくは1×1016/cm3以下、更に好ましくは1×1015/cm3以下と
するとよい。同様に、Li濃度の測定値は、5×1015/cm3以下、好ましくは1×
1015/cm3以下とするとよい。同様に、K濃度の測定値は、5×1015/cm3
以下、好ましくは1×1015/cm3以下とするとよい。
がインジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠
損を形成することがある。そのため、シリコンや炭素が酸化物半導体膜に混入していると
、アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が
起こりやすい。よって、酸化物半導体膜中におけるシリコンや炭素の濃度は低いことが望
ましい。具体的に、二次イオン質量分析法によるC濃度の測定値、またはSi濃度の測定
値は、1×1018/cm3以下とするとよい。上記構成により、トランジスタの電気的
特性の劣化を防ぐことができ、半導体装置の信頼性を高めることができる。
図23に、本発明の一態様にかかるアナログ演算回路の断面構造を、一例として示す。
なお、図23では、図3に示す記憶回路12が有するトランジスタ16と、図5に示す演
算回路13が有するトランジスタ26の断面図を、例示している。具体的に、破線A1−
A2で示す領域では、トランジスタ16とトランジスタ26の、チャネル長方向における
構造を示しており、破線A3−A4で示す領域では、トランジスタ16とトランジスタ2
6の、チャネル幅方向における構造を示している。ただし、本発明の一態様では、1つの
トランジスタのチャネル長方向と、別の一つのトランジスタのチャネル長方向とが、必ず
しも一致していなくともよい。
びドレイン(ドレイン領域またはドレイン電極)間において、キャリアが移動する方向を
意味し、チャネル幅方向は、基板と水平な面内において、チャネル長方向に対して垂直の
方向を意味する。
単結晶のシリコン基板にチャネル形成領域を有するトランジスタ26の上に形成されてい
る場合を例示している。
板、シリコンゲルマニウム基板等を用いることができる。図23では、単結晶シリコン基
板を基板400として用いる場合を例示している。
して、トレンチ分離法(STI法:Shallow Trench Isolation
)等を用いることができる。図23では、トレンチ分離法を用いてトランジスタ26を電
気的に分離する場合を例示している。具体的に、図23では、エッチング等により基板4
00に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁
物をエッチング等により部分的に除去することで形成される素子分離領域401により、
トランジスタ26を素子分離させる場合を例示している。
しも、隣接するトランジスタとの間において素子分離を行わなくてもよい。その場合、レ
イアウト面積を小さくすることができる。
物領域402及び不純物領域403と、不純物領域402及び不純物領域403に挟まれ
たチャネル形成領域404とが設けられている。さらに、トランジスタ26は、チャネル
形成領域404を覆う絶縁膜405と、絶縁膜405を間に挟んでチャネル形成領域40
4と重なるゲート電極406とを有する。
ト電極406とが絶縁膜405を間に挟んで重なることで、チャネル形成領域404の側
部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ26の基
板上における占有面積を小さく抑えつつ、トランジスタ26におけるキャリアの移動量を
増加させることができる。その結果、トランジスタ26は、オン電流が大きくなると共に
、電界効果移動度が高められる。特に、チャネル形成領域404における凸部のチャネル
幅方向の長さ(チャネル幅)をW、チャネル形成領域404における凸部の膜厚をTとす
ると、チャネル幅Wに対する膜厚Tの比に相当するアスペクト比が高い場合、キャリアが
流れる範囲はより広くなるため、トランジスタ26のオン電流をより大きくすることがで
き、電界効果移動度もより高められる。
上であることが望ましく、1以上であることがより望ましい。
形成されている。そして、上記開口部には、不純物領域402、不純物領域403にそれ
ぞれ電気的に接続されている導電膜412、導電膜413と、ゲート電極406に電気的
に接続されている導電膜414とが、形成されている。
れており、導電膜413は、絶縁膜411上に形成された導電膜417に電気的に接続さ
れており、導電膜414は、絶縁膜411上に形成された導電膜418に電気的に接続さ
れている。
膜420上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜421が
設けられている。絶縁膜421は、密度が高くて緻密である程、また未結合手が少なく化
学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブ
ロッキング効果を示す絶縁膜421として、例えば、酸化アルミニウム、酸化窒化アルミ
ニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、
酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブ
ロッキング効果を示す絶縁膜421として、例えば、窒化シリコン、窒化酸化シリコン等
を用いることができる。
タ16が設けられている。
体膜430に電気的に接続された、ソース電極またはドレイン電極として機能する導電膜
432及び導電膜433と、半導体膜430を覆っているゲート絶縁膜431と、ゲート
絶縁膜431を間に挟んで半導体膜430と重なるゲート電極434と、を有する。なお
、絶縁膜420乃至絶縁膜422には開口部が設けられており、導電膜433は、上記開
口部において導電膜418に接続されている。
側において少なくとも有していれば良いが、絶縁膜422を間に挟んで半導体膜430と
重なるゲート電極を、さらに有していても良い。
状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他
から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電
位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与え
られていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジス
タの閾値電圧を制御することができる。
ル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジ
スタ16は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネ
ル形成領域を複数有する、マルチゲート構造であっても良い。
において順に積層された酸化物半導体膜430a乃至酸化物半導体膜430cを有する場
合を例示している。ただし、本発明の一態様では、トランジスタ16が有する半導体膜4
30が、単膜の金属酸化物膜で構成されていても良い。
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を
備えた画像再生装置(代表的にはDVD:Digital Versatile Dis
c等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用いるこ
とができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器
として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ
、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプ
レイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、デジタルオーディオ
プレイヤー等)、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ
払い機(ATM)、自動販売機、医療機器などが挙げられる。これら電子機器の具体例を
図25に示す。
、表示部5004、マイクロホン5005、スピーカー5006、操作キー5007、ス
タイラス5008等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機の
各種集積回路に用いることができる。なお、図25(A)に示した携帯型ゲーム機は、2
つの表示部5003と表示部5004とを有しているが、携帯型ゲーム機が有する表示部
の数は、これに限定されない。
部5603、第2表示部5604、接続部5605、操作キー5606等を有する。本発
明の一態様にかかる半導体装置は、携帯情報端末の各種集積回路に用いることができる。
第1表示部5603は第1筐体5601に設けられており、第2表示部5604は第2筐
体5602に設けられている。そして、第1筐体5601と第2筐体5602とは、接続
部5605により接続されており、第1筐体5601と第2筐体5602の間の角度は、
接続部5605により変更が可能である。第1表示部5603における映像を、接続部5
605における第1筐体5601と第2筐体5602との間の角度に従って、切り替える
構成としても良い。また、第1表示部5603及び第2表示部5604の少なくとも一方
に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、
位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することがで
きる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を
表示装置の画素部に設けることでも、付加することができる。
2、キーボード5403、ポインティングデバイス5404等を有する。本発明の一態様
にかかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることが
できる。
部5304等を有する。第1筐体5301と第2筐体5302とは、接続部5304によ
り接続されており、第1筐体5301と第2筐体5302の間の角度は、接続部5304
により変更が可能である。そして、第1筐体5301及び第2筐体5302には、照明装
置が用いられる。上記照明装置は、面状の発光素子を有しており、当該発光素子は、接続
部5304における第1筐体5301と第2筐体5302の間の角度に従って、発光の状
態と非導通状態発行の状態とが切り替えられる構成を有していても良い。本発明の一態様
にかかる半導体装置は、照明装置の動作を制御するための各種集積回路に用いることがで
きる。
等を有する。本発明の一態様にかかる半導体装置は、表示部5702に用いられる表示装
置の動作を制御するための各種集積回路に用いることができる。
ク5907、スピーカー5904、カメラ5903、外部接続部5906、操作用のボタ
ン5905が設けられている。本発明の一態様にかかる半導体装置は、表示部5902に
用いられる表示装置の動作を制御するための各種集積回路に用いることができる。
例えば、本明細書等において、トランジスタとして、様々な構造のトランジスタを用い
ることが出来る。よって、用いるトランジスタの種類に限定はない。トランジスタの一例
としては、単結晶シリコンを有するトランジスタ、または、非晶質シリコン、多結晶シリ
コン、微結晶(マイクロクリスタル、ナノクリスタル、セミアモルファスとも言う)シリ
コンなどに代表される非単結晶半導体膜を有するトランジスタなどを用いることが出来る
。または、それらの半導体を薄膜化した薄膜トランジスタ(TFT)などを用いることが
出来る。TFTを用いる場合、様々なメリットがある。例えば、単結晶シリコンの場合よ
りも低い温度で製造できるため、製造コストの削減、又は製造装置の大型化を図ることが
できる。製造装置を大きくできるため、大型基板上に製造できる。または、製造温度が低
いため、耐熱性の弱い基板を用いることができる。
結晶性をさらに向上させ、電気特性のよいトランジスタを製造することが可能となる。こ
のとき、レーザー照射を行うことなく、熱処理を加えるだけで、結晶性を向上させること
も可能である。ただし、触媒(ニッケルなど)を用いずに、多結晶シリコン又は微結晶シ
リコンを製造することは可能である。
)、又は酸化物半導体(例えば、Zn−O、In−Ga−Zn−O、In−Zn−O、I
n−Sn−O(ITO)、Sn−O、Ti−O、Al−Zn−Sn−O(AZTO)、I
n−Sn−Zn−Oなど)などを有するトランジスタを用いることが出来る。または、こ
れらの化合物半導体、又は、これらの酸化物半導体を薄膜化した薄膜トランジスタなどを
用いることが出来る。これらにより、製造温度を低くできるので、例えば、室温でトラン
ジスタを製造することが可能となる。その結果、耐熱性の低い基板、例えばプラスチック
基板又はフィルム基板などに直接トランジスタを形成することが出来る。なお、これらの
化合物半導体又は酸化物半導体を、トランジスタのチャネル部分に用いるだけでなく、そ
れ以外の用途で用いることも出来る。
ランジスタなどを用いることが出来る。これらにより、室温で製造、低真空度で製造、又
は大型基板上に製造することができる。よって、マスク(レチクル)を用いなくても製造
することが可能となるため、トランジスタのレイアウトを容易に変更することが出来る。
または、レジストを用いらずに製造することが可能なので、材料費が安くなり、工程数を
削減できる。または、必要な部分にのみ膜を付けることが可能なので、全面に成膜した後
でエッチングする、という製法よりも、材料が無駄にならず、低コストにできる。
ンジスタ等を用いることができる。これらにより、曲げることが可能な基板上にトランジ
スタを形成することが出来る。有機半導体やカーボンナノチューブを有するトランジスタ
を用いた装置は、衝撃に強くすることができる。
。例えば、トランジスタとして、MOS型トランジスタ、接合型トランジスタ、バイポー
ラトランジスタなどを用いることが出来る。トランジスタとしてMOS型トランジスタを
用いることにより、トランジスタのサイズを小さくすることが出来る。よって、多数のト
ランジスタを搭載することができる。トランジスタとしてバイポーラトランジスタを用い
ることにより、大きな電流を流すことが出来る。よって、高速に回路を動作させることが
できる。なお、MOS型トランジスタとバイポーラトランジスタとを1つの基板に混在さ
せて形成してもよい。これにより、低消費電力、小型化、高速動作などを実現することが
出来る。
、XとYとが電気的に接続されている場合と、XとYとが機能的に接続されている場合と
、XとYとが直接接続されている場合とを含むものとする。したがって、所定の接続関係
、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続
関係以外のものも含むものとする。
層、など)であるとする。
能とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダ
イオード、表示素子、発光素子、負荷など)が、XとYとの間に1個以上接続されること
が可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、ス
イッチは、導通状態(オン状態)、または、非導通状態(オフ状態)になり、電流を流す
か流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択
して切り替える機能を有している。
能とする回路(例えば、論理回路(インバータ、NAND回路、NOR回路など)、信号
変換回路(DA変換回路、AD変換回路、ガンマ補正回路など)、電位レベル変換回路(
電源回路(昇圧回路、降圧回路など)、信号の電位レベルを変えるレベルシフタ回路など
)、電圧源、電流源、切り替え回路、増幅回路(信号振幅または電流量などを大きく出来
る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など)、信号生
成回路、記憶回路、制御回路など)が、XとYとの間に1個以上接続されることが可能で
ある。なお、一例として、XとYとの間に別の回路を挟んでいても、Xから出力された信
号がYへ伝達される場合は、XとYとは機能的に接続されているものとする。
気的に接続されている場合(つまり、XとYとの間に別の素子又は別の回路を挟んで接続
されている場合)に加えて、XとYとが機能的に接続されている場合(つまり、XとYと
の間に別の回路を挟んで機能的に接続されている場合)と、XとYとが直接接続されてい
る場合(つまり、XとYとの間に別の素子又は別の回路を挟まずに接続されている場合)
とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単
に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
介さず)、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子など)が、
Z2を介して(又は介さず)、Yと電気的に接続されている場合や、トランジスタのソー
ス(又は第1の端子など)が、Z1の一部と直接的に接続され、Z1の別の一部がXと直
接的に接続され、トランジスタのドレイン(又は第2の端子など)が、Z2の一部と直接
的に接続され、Z2の別の一部がYと直接的に接続されている場合では、以下のように表
現することが出来る。
2の端子など)とは、互いに電気的に接続されており、X、トランジスタのソース(又は
第1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yの順序で電気的
に接続されている。」と表現することができる。または、「トランジスタのソース(又は
第1の端子など)は、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子
など)はYと電気的に接続され、X、トランジスタのソース(又は第1の端子など)、ト
ランジスタのドレイン(又は第2の端子など)、Yは、この順序で電気的に接続されてい
る」と表現することができる。または、「Xは、トランジスタのソース(又は第1の端子
など)とドレイン(又は第2の端子など)とを介して、Yと電気的に接続され、X、トラ
ンジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子な
ど)、Yは、この接続順序で設けられている」と表現することができる。これらの例と同
様な表現方法を用いて、回路構成における接続の順序について規定することにより、トラ
ンジスタのソース(又は第1の端子など)と、ドレイン(又は第2の端子など)とを、区
別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、
これらの表現方法に限定されない。ここで、X、Y、Z1、Z2は、対象物(例えば、装
置、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。
いる場合であっても、1つの構成要素が、複数の構成要素の機能を併せ持っている場合も
ある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及
び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における
電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている
場合も、その範疇に含める。
形態で述べる別の内容(一部の内容でもよい)、及び/又は、一つ若しくは複数の別の実
施の形態で述べる内容(一部の内容でもよい)に対して、適用、組み合わせ、又は置き換
えなどを行うことが出来る。
て述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
、その実施の形態において述べる別の図(一部でもよい)、及び/又は、一つ若しくは複
数の別の実施の形態において述べる図(一部でもよい)に対して、組み合わせることによ
り、さらに多くの図を構成させることが出来る。
くことを規定した発明の一態様を構成することが出来る。または、ある値について、上限
値と下限値などで示される数値範囲が記載されている場合、その範囲を任意に狭めること
で、または、その範囲の中の一点を除くことで、その範囲を一部除いた発明の一態様を規
定することができる。これらにより、例えば、従来技術が本発明の一態様の技術的範囲内
に入らないことを規定することができる。
が記載されているとする。その場合、その回路が、第6のトランジスタを有していないこ
とを発明として規定することが可能である。または、その回路が、容量素子を有していな
いことを規定することが可能である。さらに、その回路が、ある特定の接続構造をとって
いるような第6のトランジスタを有していない、と規定して発明を構成することができる
。または、その回路が、ある特定の接続構造をとっている容量素子を有していない、と規
定して発明を構成することができる。例えば、ゲートが第3のトランジスタのゲートと接
続されている第6のトランジスタを有していない、と発明を規定することが可能である。
または、例えば、第1の電極が第3のトランジスタのゲートと接続されている容量素子を
有していない、と発明を規定することが可能である。
あることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−2
V以上1V以下である場合を除く、と発明の一態様を規定することが可能である。または
、例えば、ある電圧が、13V以上である場合を除く、と発明の一態様を規定することが
可能である。なお、例えば、その電圧が、5V以上8V以下であると発明を規定すること
も可能である。なお、例えば、その電圧が、概略9Vであると発明を規定することも可能
である。なお、例えば、その電圧が、3V以上10V以下であるが、9Vである場合を除
くと発明を規定することも可能である。なお、ある値について、「このような範囲である
ことが好ましい」、「これらを満たすことが好適である」となどと記載されていたとして
も、ある値は、それらの記載に限定されない。つまり、「好ましい」、「好適である」な
どと記載されていたとしても、必ずしも、それらの記載には、限定されない。
適である」と記載されているとする。その場合、例えば、ある電圧が、−2V以上1V以
下である場合を除く、と発明の一態様を規定することが可能である。または、例えば、あ
る電圧が、13V以上である場合を除く、と発明の一態様を規定することが可能である。
と記載されているとする。その場合、例えば、その絶縁膜が、有機絶縁膜である場合を除
く、と発明の一態様を規定することが可能である。または、例えば、その絶縁膜が、無機
絶縁膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば
、その膜が、導電膜である場合を除く、と発明の一態様を規定することが可能である。ま
たは、例えば、その膜が、半導体膜である場合を除く、と発明の一態様を規定することが
可能である。
が設けられている」と記載されているとする。その場合、例えば、その膜が、4層以上の
積層膜である場合を除く、と発明を規定することが可能である。または、例えば、A膜と
その膜との間に、導電膜が設けられている場合を除く、と発明を規定することが可能であ
る。
とが出来る。しかしながら、その実施は、複数の人にまたがって実施される場合がある。
例えば、送受信システムの場合において、A社が送信機を製造および販売し、B社が受信
機を製造および販売する場合がある。別の例としては、トランジスタおよび発光素子を有
する発光装置の場合において、トランジスタが形成された半導体装置は、A社が製造およ
び販売する。そして、B社がその半導体装置を購入して、その半導体装置に発光素子を成
膜して、発光装置として完成させる、という場合がある。
明の一態様を、構成することが出来る。つまり、A社のみが実施するような発明の一態様
を構成することが可能であり、別の発明の一態様として、B社のみが実施するような発明
の一態様を構成することが可能である。また、A社またはB社に対して、特許侵害を主張
できるような発明の一態様は、明確であり、本明細書等に記載されていると判断する事が
出来る。例えば、送受信システムの場合において、送信機のみの場合の記載や、受信機の
みの場合の記載が本明細書等になかったとしても、送信機のみで発明の一態様を構成する
ことができ、受信機のみで別の発明の一態様を構成することができ、それらの発明の一態
様は、明確であり、本明細書等に記載されていると判断することが出来る。別の例として
は、トランジスタおよび発光素子を有する発光装置の場合において、トランジスタが形成
された半導体装置のみの場合の記載や、発光素子を有する発光装置のみの場合の記載が本
明細書等になかったとしても、トランジスタが形成された半導体装置のみで発明の一態様
を構成することができ、発光素子を有する発光装置のみで発明の一態様を構成することが
でき、それらの発明の一態様は、明確であり、本明細書等に記載されていると判断するこ
とが出来る。
(容量素子、抵抗素子など)などが有するすべての端子について、その接続先を特定しな
くても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接
続先を特定しなくても、発明の一態様が明確であると言える。そして、接続先が特定され
た内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明
細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数
のケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。し
たがって、能動素子(トランジスタ、ダイオードなど)、受動素子(容量素子、抵抗素子
など)などが有する一部の端子についてのみ、その接続先を特定することによって、発明
の一態様を構成することが可能な場合がある。
業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少
なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。
つまり、機能を特定すれば、発明の一態様が明確であると言える。そして、機能が特定さ
れた発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。
したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一
態様として開示されているものであり、発明の一態様を構成することが可能である。また
は、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様とし
て開示されているものであり、発明の一態様を構成することが可能である。
いて、その一部分を取り出して、発明の一態様を構成することは可能である。したがって
、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取
り出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成す
ることが可能であるものとする。そして、その発明の一態様は明確であると言える。その
ため、例えば、能動素子(トランジスタ、ダイオードなど)、配線、受動素子(容量素子
、抵抗素子など)、導電層、絶縁層、半導体層、有機材料、無機材料、部品、装置、動作
方法、製造方法などが単数もしくは複数記載された図面または文章において、その一部分
を取り出して、発明の一態様を構成することが可能であるものとする。例えば、N個(N
は整数)の回路素子(トランジスタ、容量素子等)を有して構成される回路図から、M個
(Mは整数で、M<N)の回路素子(トランジスタ、容量素子等)を抜き出して、発明の
一態様を構成することは可能である。別の例としては、N個(Nは整数)の層を有して構
成される断面図から、M個(Mは整数で、M<N)の層を抜き出して、発明の一態様を構
成することは可能である。さらに別の例としては、N個(Nは整数)の要素を有して構成
されるフローチャートから、M個(Mは整数で、M<N)の要素を抜き出して、発明の一
態様を構成することは可能である。さらに別の例としては、「Aは、B、C、D、E、ま
たは、Fを有する」と記載されている文章から、一部の要素を任意に抜き出して、「Aは
、BとEとを有する」、「Aは、EとFとを有する」、「Aは、CとEとFとを有する」
、または、「Aは、BとCとDとEとを有する」などの発明の一態様を構成することは可
能である。
いて、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すこと
は、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べ
る図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位
概念も、発明の一態様として開示されているものであり、発明の一態様を構成することが
可能である。そして、その発明の一態様は、明確であると言える。
は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能
である。したがって、ある内容について、図に記載されていれば、文章を用いて述べてい
なくても、その内容は、発明の一態様として開示されているものであり、発明の一態様を
構成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様
として開示されているものであり、発明の一態様を構成することが可能である。そして、
その発明の一態様は明確であると言える。
する機能を有している。または、例えば、電流源は、電流源と接続された素子の電位が変
化しても、素子に一定の電流を供給する機能を有している。
流れる電流が変化しても、一定の電圧を供給する機能を有している。したがって、電圧源
も電流源も、電圧と電流とを供給する機能を有しているが、何が変化しても、一定の何を
供給する機能を有しているのか、という点で、異なった機能を有するものである。電流源
は、両端の電圧が変化しても、一定の電流を供給する機能を有し、電圧源は、電流が変化
しても、一定の電圧を供給する機能を有している。
符号の説明
11 回路
11−k 回路
11−m 回路
11−1 回路
11a 回路
11h 回路
12 記憶回路
12a 記憶回路
12b 記憶回路
13 演算回路
14 コントローラ
15 スイッチ
15t トランジスタ
16 トランジスタ
17 容量素子
18 遅延回路
18a 遅延回路
18b 遅延回路
18c 遅延回路
19 抵抗素子
20 容量素子
21 インバータ
21−1 インバータ
21−2 インバータ
21−2n インバータ
22 トランジスタ
23 トランジスタ
24 トランジスタ
25 トランジスタ
26 トランジスタ
27 トランジスタ
28 トランジスタ
29 トランジスタ
29a トランジスタ
29b トランジスタ
30 容量素子
31 配線
32 配線
33 遅延回路
34 遅延回路
35a 回路
35b 回路
36 インバータ
37 トランジスタ
38 遅延回路
39 遅延回路
40 AND回路
41 トランジスタ
42 トランジスタ
43 トランジスタ
44 抵抗素子
45 抵抗素子
46 抵抗素子
47 抵抗素子
48 抵抗素子
49 ダイオード
50 ダイオード
51 抵抗素子
52 抵抗素子
53 抵抗素子
54 抵抗素子
55 抵抗素子
56 抵抗素子
57 抵抗素子
58 抵抗素子
59 抵抗素子
60 メモリセル
61 トランジスタ
62 トランジスタ
63 容量素子
64 回路
65 トランジスタ
66 トランジスタ
67 トランジスタ
68 トランジスタ
69 トランジスタ
70 トランジスタ
71 容量素子
75 半導体装置
76 入力装置
77 アナログプロセッサ
78 出力装置
79 アナログデジタル変換回路
80 デジタルアナログ変換回路
81 デジタルプロセッサ
82 配線
83 配線
84 配線
85 アナログプロセッサ
86 I/Oインターフェース
87 アナログメモリ
88 抵抗素子
89 インバータ
90 トランジスタ
91 絶縁膜
92a 酸化物半導体膜
92b 酸化物半導体膜
92c 酸化物半導体膜
93 導電膜
94 導電膜
95 絶縁膜
96 導電膜
97 基板
400 基板
401 素子分離領域
402 不純物領域
403 不純物領域
404 チャネル形成領域
405 絶縁膜
406 ゲート電極
411 絶縁膜
412 導電膜
413 導電膜
414 導電膜
416 導電膜
417 導電膜
418 導電膜
420 絶縁膜
421 絶縁膜
422 絶縁膜
430 半導体膜
430a 酸化物半導体膜
430c 酸化物半導体膜
431 ゲート絶縁膜
432 導電膜
433 導電膜
434 ゲート電極
601 半導体基板
610 素子分離領域
611 絶縁膜
612 絶縁膜
613 絶縁膜
625 導電膜
626 導電膜
627 導電膜
634 導電膜
635 導電膜
636 導電膜
637 導電膜
644 導電膜
651 導電膜
652 導電膜
653 導電膜
654 導電膜
655 導電膜
661 絶縁膜
662 ゲート絶縁膜
663 絶縁膜
701 半導体膜
710 領域
711 領域
721 導電膜
722 導電膜
731 ゲート電極
800 半導体装置
801 イメージセンサ
802 画像メモリ
803 アナログプロセッサ
804 表示装置
805 センサアレイ
806 駆動回路
807 回路
808 画像データ
809 アナログメモリ
810 画素
5001 筐体
5002 筐体
5003 表示部
5004 表示部
5005 マイクロホン
5006 スピーカー
5007 操作キー
5008 スタイラス
5301 筐体
5302 筐体
5303 鏡
5304 接続部
5401 筐体
5402 表示部
5403 キーボード
5404 ポインティングデバイス
5601 筐体
5602 筐体
5603 表示部
5604 表示部
5605 接続部
5606 操作キー
5701 筐体
5702 表示部
5901 筐体
5902 表示部
5903 カメラ
5904 スピーカー
5905 ボタン
5906 外部接続部
5907 マイク
Claims (3)
- イメージセンサと、アナログプロセッサと、を有し、
前記イメージセンサは、アナログの画像データを生成する機能を有し、
前記アナログプロセッサは、複数の第1の回路を有し、
複数の前記第1の回路の一は、記憶回路と、第2の回路と、スイッチと、コントローラと、を有し、
前記記憶回路は、前記画像データに応じたアナログ信号を保持する機能を有し、
前記第2の回路は、前記アナログ信号を用いて演算処理を行う機能を有し、
前記スイッチは、前記第2の回路への電力の供給を制御する機能を有し、
前記コントローラは、前記記憶回路への前記アナログ信号の入力を制御する機能を有し、
k番目(kは自然数)の前記第1の回路の出力端子は、k+1番目の前記第1の回路の入力端子に電気的に接続されており、
k+1番目の前記第1の回路が有する前記コントローラは、k番目の前記第1の回路が有する前記スイッチの導通状態を制御する機能を有する半導体装置。 - 請求項1において、
前記スイッチは、トランジスタを有し、
前記トランジスタは、酸化物半導体膜にチャネル形成領域を有する半導体装置。 - 請求項2において、
前記酸化物半導体膜は、In、Ga、及びZnを含む半導体装置。
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