JPWO2011007538A1 - 抵抗変化型素子および抵抗変化型記憶装置 - Google Patents

抵抗変化型素子および抵抗変化型記憶装置 Download PDF

Info

Publication number
JPWO2011007538A1
JPWO2011007538A1 JP2010546160A JP2010546160A JPWO2011007538A1 JP WO2011007538 A1 JPWO2011007538 A1 JP WO2011007538A1 JP 2010546160 A JP2010546160 A JP 2010546160A JP 2010546160 A JP2010546160 A JP 2010546160A JP WO2011007538 A1 JPWO2011007538 A1 JP WO2011007538A1
Authority
JP
Japan
Prior art keywords
resistance
layer
variable
electrode
hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2010546160A
Other languages
English (en)
Other versions
JP4688979B2 (ja
Inventor
有田　浩二
浩二 有田
三河　巧
巧 三河
敦史 姫野
敦史 姫野
川島　良男
良男 川島
健司 富永
健司 富永
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2010546160A priority Critical patent/JP4688979B2/ja
Application granted granted Critical
Publication of JP4688979B2 publication Critical patent/JP4688979B2/ja
Publication of JPWO2011007538A1 publication Critical patent/JPWO2011007538A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/22—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the metal-insulator-metal type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

本発明のスルーホール型クロスポイント構造の記憶装置に用られる抵抗変化型素子（１００）及びこれを用いた抵抗変化型記憶装置は、基板（７）と、基板上に形成された層間絶縁層（３）とを備え、層間絶縁層を貫通するようにスルーホール（４）が形成され、スルーホールの外部に遷移金属酸化物で構成される第１抵抗変化層（２）が形成され、スルーホールの内部に遷移金属酸化物で構成される第２抵抗変化層（５）が形成され、第１抵抗変化層と第２抵抗変化層とは抵抗率が異なり、第１抵抗変化層と第２抵抗変化層とがスルーホールの基板側の開口部（２０）のみにおいて互いに接するように形成されている。

Description

本発明は、抵抗変化型素子（ＲｅＲＡＭ素子）及びこれをマトリクス上に配設してなる抵抗変化型記憶装置（ＲｅＲＡＭ記憶装置）に関する。より詳しくは、２層以上の抵抗変化層を有する抵抗変化型素子及びこれをマトリクス上に配設してなる抵抗変化型記憶装置に関する。
近年、いわゆる抵抗変化型素子（ＲｅＲＡＭ素子）をメモリ素子として利用することが提案されている。このような抵抗変化型素子は、主として金属酸化物材料により構成される抵抗変化層を有し、この抵抗変化層に電気的パルスを印加すると、その抵抗値が変化し、かつ、その変化した抵抗値が保持される。抵抗変化層の高抵抗状態と低抵抗状態を、それぞれ、例えば２値データの“１”と“０”に対応させると、２値データを記憶することができる。印加される電気的パルスによって生じる、抵抗変化層の両端の間の電界や、抵抗変化層の端面における電流密度は、抵抗変化層の物理的な状態を変化させるのに十分で、かつ、抵抗変化層を破壊しない程度であればよい。また、電気的パルスは複数回印加されてもよい。
このような抵抗変化型素子を用いた記憶装置として、クロスポイント型メモリの構造が知られている。この構造では、上下の配線の立体交差部分にメモリプラグが形成され、メモリプラグ内にバイポーラ特性を有する抵抗変化層とダイオードとが積層方向に直列に形成され、高集積化とクロストークの抑制が実現される（例えば、特許文献１参照）。
抵抗変化型素子に関する最近の検討結果から、従来は一層から構成されていた抵抗変化層を二つの抵抗変化層で構成された積層構造とすることにより、抵抗変化型素子としてより好ましい特性が得られることがわかってきた。
例えば、非特許文献１には、酸化物からなる絶縁体層と、導電性を有する金属抵抗変化層とを積層して抵抗変化層を構成することが開示されている。かかる構成では、絶縁体層の厚さを制御することで、いわゆるフォーミング工程（積層工程完了後の抵抗変化型素子に電気的な刺激を加えて、抵抗状態のスイッチングが発現するようにする工程）が不要になる。また、抵抗変化型素子を流れる電流の値も制御できる。
特許文献２には、抵抗変化層をＴａＯｘ（但し、０＜ｘ＜２．５）で表される組成を有する第１のタンタル酸化物層と、ＴａＯｙ（但し、ｘ＜ｙ）で表される組成を有する第２のタンタル酸化物層とを積層した構成が開示されている。かかる構成では、フォーミング工程が不要になる。また、高速で可逆的に安定した書き換え特性と、良好な抵抗値のリテンション特性が得られる。
米国特許第６７５３５６１号明細書 国際公開公報ＷＯ２００８／１４９４８４号 特表２００８−５１２８５７号 国際公開公報ＷＯ２００８／１１７４９４号
R.Meyer et al, IEEE Proceeding of 9th Non-Volatile Memory Technology Symposium,page 1-5, November 2008
特許文献２にあるように、好ましい抵抗変化型素子を得るためには、抵抗変化層が、抵抗率の互いに異なる２層以上の抵抗変化層を有する構成（以下、積層構造）とすることが望ましい。一方、クロスポイント型メモリにおいて、素子を高集積化したり微細化したりするためには、層間絶縁層に形成されたスルーホールを利用して素子を形成する構造（以下、スルーホール型クロスポイント構造）とすることが望ましい。しかしながら、抵抗変化層の積層構造をスルーホール型クロスポイント構造へ適用する場合、製造工程が困難になるという問題が生じる。
特許文献１の構成は、電流制御素子と抵抗変化型素子とを積層するもので、少なくとも六種類の異なる材料で構成される層を積層する必要がある。このような多層で構成される複雑な積層構造をホール内部に形成することは簡単ではない。特に、高集積化・微細化されたクロスポイント型メモリを形成することを考えた場合、メモリを形成するスルーホールも微細化され、その径も必然的に小さくなる。そのような微細なスルーホールの内部に多層で構成される積層構造を形成すること自体がかなり困難なことであり、製造歩留等の観点からは好ましい構成とは言えない。
特許文献１で示されたメモリ構造で、さらに抵抗変化層を積層構造とした場合には、一つのスルーホール内に少なくとも七層を積層して形成する必要が生じ、更に困難な構造形成となる。（なお、特許文献１では電流制御素子と抵抗変化型素子とでメモリプラグを構成している。かかる構成で、抵抗変化型素子のみをスルーホールの中に形成した場合でも、積層構造の採用により、スルーホール内に積層する層の数が増加することは変わるところがない。）しかも、抵抗変化層を構成する各々の層の厚さや組成等は適切に制御する必要がある。よって、スルーホール型クロスポイント構造において抵抗変化層を積層構造とする場合、製造技術の難度はさらに高くなり、量産性や素子の信頼性を確保することは難しくなる。
本発明は、上記課題を解決するものであり、一つの目的は、スルーホール型クロスポイント構造の記憶装置に用いられる抵抗変化型素子及びこれを用いた抵抗変化型記憶装置において、抵抗変化層の積層構造を容易に実現することにある。
上記課題を解決すべく、本発明の抵抗変化型素子は、基板と、前記基板上に形成された第１電極と、第２電極と、層間絶縁層と、を備え、前記層間絶縁層を貫通するようにスルーホールが形成され、前記スルーホールの外部に、前記スルーホールの外部にある前記第１電極と接続され、かつ遷移金属酸化物で構成される第１抵抗変化層が形成され、前記スルーホールの内部に、遷移金属酸化物で構成される第２抵抗変化層が形成され、前記第２抵抗変化層上に前記第２電極が形成され、前記第１抵抗変化層と前記第２抵抗変化層とは抵抗率が異なり、前記第１抵抗変化層と前記第２抵抗変化層とが前記スルーホールの基板側の開口部のみにおいて互いに接するように形成され、前記第１電極と前記第２電極との間に電気的パルスが印加されることで前記第１電極と前記第２電極との間の電気抵抗が変化する。
かかる構成では、第１抵抗変化層の厚みのばらつきを小さくでき、特性がより均質化される。
これに対して、スルーホール内に第２抵抗変化層を形成し、第１抵抗変化層をスルーホールの上部開口を覆うように形成した場合には、スルーホール内の第２抵抗変化層の上端面と、スルーホールを形成している層間絶縁層の上端面とは、スルーホールの外縁に沿って段差が発生する。このため、スルーホールの内部と外縁部とで第１抵抗変化層の厚みに違いが生じる。しかしながら、本発明の構成では、基板上でかつスルーホールの下に、第１電極と第１抵抗変化層とを厚み方向から見て同一の配線状の形状となるように形成しているので、第１抵抗変化層の厚みのばらつきを小さくでき、抵抗変化特性などの特性がより均質化される。
上記の抵抗変化型素子において、前記第１抵抗変化層を構成する遷移金属酸化物の抵抗率が前記第２抵抗変化層を構成する遷移金属酸化物の抵抗率よりも高くてもよい。
かかる構成では、高抵抗変化層である第１抵抗変化層の厚みが均一化される。高抵抗変化層の厚みは通常、２〜１０ｎｍ程度と薄く、高抵抗変化層の厚みを均一にすることで動作が安定化し、信頼性が向上する。
上記の抵抗変化型素子において、前記第２抵抗変化層は、前記スルーホールの底部と側壁部とを覆うように形成され、さらに、前記スルーホールの内部において前記第２抵抗変化層の上に埋め込み形成された電極を備えてもよい。
かかる構成では、デバイス特性に寄与するスルーホール底部の第２抵抗変化層の膜厚をデバイス特性から決定することができ、残りのスルーホールの空隙をより抵抗の低い第２電極で埋め込むことで寄生抵抗を低減し、配線遅延を防止することができる。また、少なくとも２元系の遷移金属酸化物をスルーホール内部に組成と埋め込み特性を両立して成膜することは技術的に困難である。このスルーホールの空隙をより実用化が進んでいる電極で埋め込むことができれば（例えば単元系の電極など）、製造方法上もメリットがでる。
上記の抵抗変化型素子において、前記第１抵抗変化層は、前記層間絶縁層の厚み方向から見て、前記スルーホールの基板側の開口部の全部を覆うと共にその外側にはみ出すように形成され、第２抵抗変化層は、層間絶縁層の厚み方向から見て、前記一方の開口部の全部を覆うと共にその外側にはみ出さないように形成されていてもよい。
上記の抵抗変化型素子において、前記第１抵抗変化層を構成する遷移金属酸化物および前記第２抵抗変化層を構成する遷移金属酸化物は、それぞれ、Ｔａ、Ｈｆ、Ｚｒからなる群より選択される少なくとも１つの遷移金属の酸化物であってもよい。
上記の抵抗変化型素子において、前記第１抵抗変化層を構成する遷移金属酸化物および前記第２抵抗変化層を構成する遷移金属酸化物はいずれもタンタル酸化物であって、一方のタンタル酸化物をＴａＯｘと表した場合に０．８≦ｘ≦１．９を満足し、他方のタンタル酸化物をＴａＯｙと表した場合にｘ＜ｙを満足するように構成されていてもよい。
上記の抵抗変化型素子において、前記第１抵抗変化層を構成する遷移金属酸化物の抵抗率が前記第２抵抗変化層を構成する遷移金属酸化物の抵抗率よりも低くてもよい。
上記の抵抗変化型素子において、前記第１抵抗変化層を構成する遷移金属酸化物の抵抗率が前記第２抵抗変化層を構成する遷移金属酸化物の抵抗率よりも高く、前記層間絶縁層と前記第１抵抗変化層との間にフッ素化合物ガスを含むエッチングガスを用いたエッチングに耐性を有するエッチングストッパ層が形成されており、前記スルーホールは前記層間絶縁層および前記エッチングストッパ層を貫通するように形成されていてもよい。
上記の抵抗変化型素子において、前記エッチングストッパ層は、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、炭窒化シリコン（ＳｉＣＮ）からなる群より選択される少なくとも１つの材料で構成されてもよい。
上記の抵抗変化型素子において、前記エッチングストッパ層は、５ｎｍ以上の厚さを有してもよい。
また、本発明の抵抗変化型記憶装置は、基板と、基板の主面に平行な第１平面内において第１方向に互いに平行に延びるように形成された複数の第１配線と、前記第１平面に平行な第２平面内において第２方向に互いに平行に延びるようにかつ前記複数の第１配線とそれぞれ立体交差するように形成された複数の第２配線と、前記第１配線と前記第２配線との立体交差点のそれぞれに形成されたメモリセルとを備え、前記メモリセルは、請求項１に記載の抵抗変化型素子と、前記抵抗変化型素子に直列に接続された電流制御素子とを備え、前記層間絶縁層が前記第１平面と前記第２平面との間に形成されている。
上記抵抗変化型記憶装置において、前記電流制御素子は、同一のメモリセルを構成する前記抵抗変化型素子に対応する前記スルーホールの、前記第１抵抗変化層で覆われていない開口部を覆うように形成されていてもよい。
上記抵抗変化型記憶装置において、前記電流制御素子は、前記層間絶縁層の両側のうち、同一のメモリセルを構成する前記抵抗変化型素子の第１抵抗変化層が設けられている側に形成されていてもよい。
上記抵抗変化型記憶装置において、前記電流制御素子は、ＭＩＭダイオード、ＭＳＭダイオード、バリスタからなる群より選択される少なくとも１つの素子であってもよい。
また、本発明の抵抗変化型素子の製造方法は、基板上に、第１電極を形成する第１電極形成ステップと、前記第１電極上に、遷移金属酸化物で構成される第１抵抗変化層を形成する第１抵抗変化層形成ステップと、前記第１抵抗変化層の上に層間絶縁層を形成する層間絶縁層形成ステップと、前記第１抵抗変化層の上に前記層間絶縁層を貫通するようにスルーホールを形成するスルーホール形成ステップと、前記スルーホールの内部において前記第１抵抗変化層と前記スルーホールの開口部でのみ接するように、遷移金属酸化物で構成され、かつ前記第１抵抗変化層と抵抗率が異なる、第２抵抗変化層を形成する第２抵抗変化層形成ステップと、前記第２抵抗変化層上に第２電極を形成するステップと、を有し、前記第１電極と前記第２電極との間に電気的パルスが印加されることで前記第１電極と前記第２電極との間の電気抵抗が変化する。
上記抵抗変化型素子の製造方法において、前記第１抵抗変化層が、前記スルーホールの一方の開口部の全部を覆うとともに該一方の開口部の外側にはみ出すように構成されてもよい。
上記抵抗変化型素子の製造方法は、さらに、前記第１抵抗変化層形成ステップと前記層間絶縁層形成ステップとの間に行われる、前記第１抵抗変化層の上にフッ素化合物ガスを含むエッチングガスを用いたエッチングに耐性を有するエッチングストッパ層を形成するエッチングストッパ層形成ステップを有し、前記層間絶縁層形成ステップは、前記第１抵抗変化層および前記エッチングストッパ層の上に層間絶縁層を形成するステップであってもよい。
上記抵抗変化型素子の製造方法は、前記スルーホール形成ステップにおいて、前記層間絶縁膜は、フッ素化合物ガスを含むエッチングガスを用いてエッチングし、前記エッチングストッパ層は、不活性ガスを用いてエッチングしてもよい。
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
本発明は、上記のような構成を有し、以下のような効果を奏する。すなわち、スルーホール型クロスポイントメモリセルアレイを有する記憶装置に用いられる抵抗変化型素子を有するメモリセル及びこれを用いた記憶装置において、抵抗変化層の積層構造を有するメモリセルアレイを容易に実現することができる。
図１は、本発明の第１実施形態にかかる抵抗変化型素子１００の概略構成の一例を示す図であり、図１（ａ）は断面図、図１（ｂ）は平面図である。図１（ａ）は、図１（ｂ）においてＡ−Ａ’線に沿って切った断面を矢印方向から見た断面図である。 図２（ａ）および図２（ｂ）は、それぞれ本発明の第１実施形態の変形例１及び変形例２にかかる抵抗変化型素子の概略構成の一例を示す断面図である。 図３は、本発明の第１実施形態の抵抗変化型素子を製造する方法の一例を示す工程断面図であり、図３（ａ）は基板上に第１配線を形成する工程を示す断面図であり、図３（ｂ）は第１配線上に第１の電極材料と第１の抵抗変化材料とを積層する工程を示す断面図であり、図３（ｃ）は第１電極と第１抵抗変化層とを完成させる工程を示す断面図であり、図３（ｄ）は第１電極と第１抵抗変化層とを覆うように層間絶縁層を形成する工程を示す断面図である。 図４は、本発明の第１実施形態の抵抗変化型素子を製造する方法の一例を示す工程図であり、図４（ａ）は層間絶縁層にスルーホールを形成する工程を示す図であり、図４（ｂ）はスルーホールを充填するように第２の抵抗変化材料と第２の電極材料とを積層する工程を示す図であり、図４（ｃ）は層間絶縁層を露出させて第２抵抗変化層と第２電極とを形成する工程を示す図であり、図４（ｄ）はスルーホールの開口部に露出する第２抵抗変化層と第２電極とを覆うように第２配線を形成する工程を示す図である。 図５は、抵抗変化型素子１００に電気的パルスを印加したときの抵抗値の変化を示す図である。 図６は、抵抗変化型素子１００の抵抗値に基づいて記憶された情報を読み出す方法を示す模式図である。 図７は、本発明の第１実施形態の抵抗変化型素子においてスルーホールが予定された位置からずれた場合を説明するための図であって、図７（ａ）は位置ずれが生じなかった場合、図７（ｂ）は位置ずれが生じた場合を示す。 図８は、スルーホールの外部に第１抵抗変化層と第２抵抗変化層とを形成し、スルーホール内部には電極のみを形成した場合において、スルーホールが予定された位置からずれた場合を説明するための図であって、図８（ａ）は位置ずれが生じなかった場合、図８（ｂ）は位置ずれが生じた場合を示す。 図９は、本発明の第１実施形態の変形例３にかかる抵抗変化型素子１００’の概略構成の一例を示す図である。 図１０は、本発明の第１実施形態の変形例３にかかる抵抗変化型素子を製造する方法の一例を示す工程断面図であり、図１０（ａ）は基板上に第１配線を形成する工程を示す断面図であり、図１０（ｂ）は第１配線上に第１の電極材料と第１の抵抗変化材料とを積層する工程を示す断面図であり、図１０（ｃ）は第１電極と第１抵抗変化層とを完成させる工程を示す断面図であり、図１０（ｄ）は第１電極と第１抵抗変化層とを覆うように層間絶縁層を形成する工程を示す断面図である。 図１１は、本発明の第１実施形態の変形例３にかかる抵抗変化型素子を製造する方法の一例を示す工程断面図であり、図１１（ａ）は層間絶縁層にスルーホールを形成する工程を示す断面図であり、図１１（ｂ）はスルーホールを充填するように第２の抵抗変化材料を堆積させる工程を示す断面図であり、図１１（ｃ）は層間絶縁層の表面およびスルーホールの側壁の一部を露出させて、スルーホール内に第２抵抗変化層を形成する工程を示す断面図であり、図１１（ｄ）はスルーホールを充填するように第２電極を形成し、さらに開口部に露出する第２電極を覆うように第２配線を形成する工程を示す断面図である。 図１２は、本発明の第１実施形態の変形例４にかかる抵抗変化型素子１００”の概略構成の一例を示す断面図である。 図１３は、本発明の第１実施形態の変形例４にかかる抵抗変化型素子を製造する方法の一例を示す工程断面図であり、図１３（ａ）は基板上に第１配線と第１電極と第１抵抗変化層と層間絶縁層とスルーホールを形成する工程を示す断面図であり、図１３（ｂ）はスルーホール内部に第２抵抗変化層を形成する工程を示す断面図であり、図１３（ｃ）は第２電極を形成する工程を示す断面図であり、図１３（ｄ）は絶縁層を形成し、さらに開口部に露出する第２抵抗変化層と第２電極と絶縁層とを覆うように第２配線を形成する工程を示す断面図である。 図１４は、本発明の第２実施形態にかかるメモリセルの概略構成の一例を示す図であり、図１４（ａ）は平面図、図１４（ｂ）は図１４（ａ）において線Ｂ−Ｂ’に沿って切った断面を矢印方向から見た断面図、図１４（ｃ）は図１４（ａ）において線Ｃ−Ｃ’に沿って切った断面を矢印方向から見た断面図である。 図１５は、本発明の電流制御素子１１０の電流−電圧特性（Ｉ−Ｖ特性）を模式的に示す図である。 図１６は、本発明の第２実施形態のメモリセルを製造する方法の一例を示す工程断面図であり、図１６（ａ）は基板上に第１配線を形成する工程を示す断面図であり、図１６（ｂ）は第１配線上に第１の電極材料と第１の抵抗変化材料とを積層する工程を示す断面図であり、図１６（ｃ）は第１電極と第１抵抗変化層とを完成させる工程を示す断面図であり、図１６（ｄ）は第１電極と第１抵抗変化層とを覆うように層間絶縁層を形成する工程を示す断面図である。 図１７は、本発明の第２実施形態のメモリセルを製造する方法の一例を示す工程断面図であり、図１７（ａ）は層間絶縁層にスルーホールを形成する工程を示す断面図であり、図１７（ｂ）はスルーホールを充填するように第２の抵抗変化材料と第２の電極材料とを積層する工程を示す断面図であり、図１７（ｃ）は層間絶縁層を露出させる工程を示す断面図であり、図１７（ｄ）はスルーホールの開口部に露出する第２抵抗変化層と第２電極とを覆うように電流制御素子および第２配線を形成する工程を示す断面図である。 図１８は、本発明の第２実施形態の変形例にかかる抵抗変化型素子の概略構成の一例を示す断面図である。 図１９は、本発明の第３実施形態にかかる抵抗変化型記憶装置の概略構成の一例を示す平面図である。 図２０は、図２０は、本発明の第３実施形態にかかる抵抗変化型記憶装置の概略構成の一例を示す断面図であり、図２０（ａ）は図１９の線Ｄ−Ｄ’に沿って切った断面を矢印方向から見た断面図、図２０（ｂ）は図１９の線Ｅ−Ｅ’に沿って切った断面を矢印方向から見た断面図である。 図２１は、本発明の第４実施形態にかかる抵抗変化型素子の概略構成の一例を示す断面図である。 図２２は、ドライエッチング処理を施す前と後のＴａＯｘ層における、フッ素の深さ方向の濃度分布を示す図である。 図２３は、ドライエッチング処理を施す前と後のＴａＯｘ層における、酸素の深さ方向の濃度分布を示す図である。 図２４は、ドライエッチング処理を施す前と後のＴａＯｘ層における、炭素の深さ方向の濃度分布を示す図である。 図２５は、本発明の第４実施形態にかかる抵抗変化型素子およびメモリセルを製造する方法の一例を示す工程断面図であり、図２５（ａ）は基板上に第１配線と第１電極と第１抵抗変化層とエッチングストッパ層と層間絶縁層とを形成する工程を示す断面図であり、図２５（ｂ）は層間絶縁層にスルーホールを形成する工程を示す断面図であり、図２５（ｃ）はエッチングストッパ層にスルーホールを形成する工程を示す断面図であり、図２５（ｄ）は第２抵抗変化層と第２電極と電流制御素子と第２配線とを形成する工程を示す断面図である。 図２６は、本発明の第５実施形態にかかる抵抗変化型素子６００の概略構成の一例を示す図であり、図２６（ａ）は断面図、図２６（ｂ）は平面図である。図２６（ａ）は、図２６（ｂ）においてＡ−Ａ’線に沿って切った断面を矢印方向から見た断面図である。 図２７は、本発明の第５実施形態にかかるメモリセル７００の概略構成の一例を示す図であり、図２７（ａ）は断面図、図２７（ｂ）は平面図である。図２７（ａ）は、図２７（ｂ）においてＡ−Ａ’線に沿って切った断面を矢印方向から見た断面図である。
以下、本発明の実施の形態を、図面を参照しながら説明する。
（第１実施形態）
［素子の構成］
図１は、本発明の第１実施形態にかかる抵抗変化型素子１００の概略構成の一例を示す図であり、図１（ａ）は断面図、図１（ｂ）は平面図である。図１（ａ）は、図１（ｂ）においてＡ−Ａ’線に沿って切った断面を矢印方向から見た断面図である。
図１に示すように、抵抗変化型素子１００は、第１配線８と第２配線９との間に形成された層間絶縁層３（絶縁層）を備え、層間絶縁層３を貫通するようにスルーホール４が形成され、スルーホール４の外部に遷移金属酸化物で構成される第１抵抗変化層２が形成され、スルーホール４の内部に遷移金属酸化物で構成される第２抵抗変化層５が形成され、第１抵抗変化層２と第２抵抗変化層５とは抵抗率が異なり、第１抵抗変化層２と第２抵抗変化層５とがスルーホールの一方の開口部２０のみにおいて互いに接するように形成されている。
かかる構成では、スルーホール型クロスポイント構造の記憶装置において、抵抗変化層の積層構造を容易に実現できる。
「第１抵抗変化層２と第２抵抗変化層５とがスルーホール４の一方の開口部のみにおいて互いに接する」とは、第１抵抗変化層２と第２抵抗変化層５との接触面の高さ（基板主面からの距離、以下同様）と、層間絶縁層３と第１抵抗変化層２との基板主面に平行な面内にある接触面の高さとが異なる場合を含む。具体的には、例えば後述するようにフッ素化合物ガスを含むエッチングガスを用いたエッチングによってスルーホール４を形成する場合、第１抵抗変化層２の劣化が問題になることがある。第１抵抗変化層２のうち劣化した部分をエッチバックにより除去することでかかる問題に対応する場合、第１抵抗変化層２と第２抵抗変化層５との接触面は、第１抵抗変化層２側に膨らむことになる。本実施形態はかかる構成を含むものである。ただし、第１抵抗変化層２と第２抵抗変化層５との接触面が、図１に示すように、層間絶縁層３と第１抵抗変化層２との基板主面に平行な面内にある接触面と同一平面内にあることが好ましい。
抵抗変化型素子１００において、第１抵抗変化層２は、層間絶縁層３の厚み方向から見て、一方の開口部２０の全部を覆うと共にその外側にはみ出すように形成され、第２抵抗変化層５は、層間絶縁層３の厚み方向から見て、一方の開口部２０の全部を覆うと共にその外側にはみ出さないように形成されているのが好ましい。
かかる構成では、スルーホール４の一方の開口部において第１抵抗変化層２により第２抵抗変化層５が完全に覆われることになり、第２抵抗変化層５がスルーホール４の外部に配設される第１電極１と接しない。よって、抵抗変化型素子１００の動作が安定する。
また、本構成によれば、第１抵抗変化層２と第２抵抗変化層５で構成される抵抗変化層の積層構造はスルーホール４の一方の開口で規定される領域の内部のみで形成される。各々の抵抗変化型素子における抵抗変化層の積層構造部分の面積がスルーホール４の一方の開口によって規定される。スルーホール４の加工精度を上げることにより、抵抗変化型素子１００の初期抵抗値のばらつきが低減される。結果として、抵抗変化型素子１００の素子間の特性ばらつきを低減することが可能となる。
抵抗変化型素子１００は、さらに第１電極１を備え、第１抵抗変化層２は第１電極１と層間絶縁層３との間に形成され、スルーホール４の内部において第２抵抗変化層５の上に第２電極６が形成される。第１電極１と第２電極６との間に電気的パルスが印加されることで第１電極１と第２電極６との間の電気抵抗が変化しかつ該電気的パルスの印加が終了した後でも該変化した電気抵抗が維持される。
「スルーホール４の内部において第２抵抗変化層５の上に第２電極６が形成される」とは、スルーホール４の底面および側壁、あるいはスルーホール４の底面又は側壁において、第２電極６が第２抵抗変化層５よりも内側に存在することを言う。抵抗変化型素子１００は、いわゆる不揮発性記憶素子である。
本実施形態では、第１電極１は基板７の上に形成された第１配線８の上に形成される。スルーホール４の上側の開口部に露出する第２抵抗変化層５と第２電極６とを覆うように、第２配線９が形成される。
本実施形態において各部材の具体的構成は、例えば以下のようにすることができる。
基板７は、トランジスタを含む回路が形成され、内部配線によりメモリアレイと電気的に接続されたシリコン基板としうる（但し、隣接する第１配線８が互いに電気的に短絡しないよう、第１配線８と接する面は電気的に絶縁性があることが必要である。）。第１電極１および第２電極６は、Ａｌ、Ｃｕ、Ｔｉ、Ｗ、Ｐｔ、Ｉｒ、Ｃｒ、Ｎｉ、Ｎｂ等の金属やこれらの混合物（合金）、あるいはＴｉＮ、ＴｉＷ、ＴａＮ、ＴａＳｉ２、ＴａＳｉＮ、ＴｉＡｌＮ、ＮｂＮ、ＷＮ、ＲｕＯ２、Ｉｎ２Ｏ３、ＳｎＯ２、ＩｒＯ２等の導電性を有する化合物や、又はこれらの積層構造物を使用することができる。層間絶縁層３は、例えば酸化シリコン（例えば、ＳｉＯ２）等で構成しうる。
第１抵抗変化層２および第２抵抗変化層５は導電性を有する遷移金属酸化物（遷移金属から選択された１種類又は複数種類の元素から成る金属が酸化された材料）で構成されることが好ましい。かかる遷移金属酸化物が抵抗変化材料として好適であることは、非特許文献１あるいは特許文献２に記載されており、詳細な説明を省略する。「遷移金属酸化物で構成される」とは、必ずしも遷移金属酸化物以外の材料を含まないというものではなく、抵抗変化型素子１００がメモリ素子として動作するのに必要な抵抗変化特性を持つ限りにおいて、遷移金属酸化物以外の材料や不純物を含んでいてもよい。
第１抵抗変化層２を構成する遷移金属酸化物および第２抵抗変化層５を構成する遷移金属酸化物は、それぞれ、Ｔａ、Ｈｆ、Ｚｒからなる群より選択される少なくとも１つの遷移金属の酸化物であるのが好ましい。
第１抵抗変化層２を構成する遷移金属酸化物および第２抵抗変化層５を構成する遷移金属酸化物は、酸素不足型の酸化物であるのが好ましい。酸素不足型の酸化物とは、化学量論的な酸化物と比較して酸素の含有量（原子比：総原子数に占める酸素原子数の割合）が少ない酸化物をいう。
第１抵抗変化層２を構成する遷移金属酸化物および第２抵抗変化層５を構成する遷移金属酸化物は、両者の抵抗率が互いに異なるように選択される。第１抵抗変化層２および第２抵抗変化層５を構成する遷移金属酸化物の内、低抵抗の遷移金属酸化物の抵抗率は例えば数ｍΩｃｍである。
第１抵抗変化層２を構成する遷移金属酸化物および第２抵抗変化層５を構成する遷移金属酸化物はいずれもタンタル酸化物であって、一方のタンタル酸化物をＴａＯｘと表した場合に０．８≦ｘ≦１．９を満足し、他方のタンタル酸化物をＴａＯｙと表した場合にｘ＜ｙを満足するように構成されているのが好ましい。また、ＴａＯｙの膜厚は、１〜８ｎｍ程度が好ましい。
この場合、ＴａＯｘの方が抵抗率が低くなり（低抵抗変化層となり）、ＴａＯｙの方が抵抗率が高くなる（高抵抗変化層となる）。かかる構成では、高速で可逆的に安定した書き換え特性と、良好な抵抗値のリテンション特性を有する抵抗変化型素子が得られる。かかる知見をもたらした実験結果の詳細な説明は、特許文献２に記載されているので省略する。
また、第１抵抗変化層２を構成する遷移金属酸化物および第２抵抗変化層５を構成する遷移金属酸化物はいずれもハフニウム酸化物であって、一方のハフニウム酸化物をＨｆＯｘと表した場合に０．９≦ｘ≦１．６を満足し、他方のハフニウム酸化物をＨｆＯｙと表した場合に１．８＜ｙを満足するように構成してもよい。ＨｆＯｙの膜厚は、３〜４ｎｍ程度が好ましい。
また、第１抵抗変化層２を構成する遷移金属酸化物および第２抵抗変化層５を構成する遷移金属酸化物はいずれもジルコニウム酸化物であって、一方のジルコニウム酸化物をＺｒＯｘと表した場合に０．９≦ｘ≦１．４を満足し、他方のジルコニウム酸化物をＺｒＯｙと表した場合に１．９＜ｙを満足するように構成してもよい。ＺｒＯｙの膜厚は、１〜５ｎｍ程度が好ましい。
これら、タンタル、ハフニウム、ジルコニウムの酸化物では、一般的に酸素含有率が高いほど抵抗率が高くなる。
タンタル、ハフニウム、ジルコニウムの酸化物は、それぞれタンタル、ハフニウム、ジルコニウムターゲットを用い、酸素ガスを含むスパッタガス中でスパッタする反応性スパッタ法により形成できる。スパッタガス中の酸素濃度を変えることにより、それぞれの酸化物中に含まれる酸素含有率（すなわち抵抗率）を変化させることができる。また、ＣＶＤ法やＡＬＤ（Ａｔｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いても形成できる。
第１抵抗変化層２と第２抵抗変化層５とは、ＳｒＲｕＯ３（ＳＲＯ）、Ｐｒ0.7Ｃａ0.3ＭｎＯ3、Ｐｒ0.5Ｃａ0.5ＭｎＯ3、および、その他のＰＣＭＯなど、一部のペロブスカイト（一般的に、ＡＢＸ3の組成を有するペロブスカイト型の結晶構造を有する材料。なお、Ｘが、酸素またはフッ素のいずれかである場合、Ａは、１．０から１．４Åの原子サイズを有し、Ｂは、０．４５から０．７５Åの原子サイズを有する材料で構成される）や、ＲｕＯXやＣｕＯXなど、活性化エネルギの低い酸化物などでも構成しうる。
第一抵抗変化層２および第２抵抗変化層５は、その一方が導電性を有する金属酸化物、他方が酸化物で構成される絶縁体で構成されるようにしてもよい。酸化物で構成される絶縁体の具体例として、Ｔａ２Ｏ５、Ａｌ2Ｏ3、Ｔａ2Ｏ5、ＨｆＯ2、ＺｒＯ2などの様々な金属酸化物が考えられる。この場合、絶縁体の厚さを制御することにより、いわゆる初期化工程（抵抗変化型素子に電気的な刺激を加えて、抵抗状態の変化を発現させる工程）が不要で、かつ、抵抗変化型素子を流れる電流の値が制御可能となる。かかる知見をもたらした実験結果の詳細な説明は、非特許文献１あるいは特許文献３に詳述されている通りであるので、記載を省略する。
また、逆に絶縁体の厚さを制御することにより、初期化工程を加えて抵抗変化素子の抵抗変化特性のばらつきを抑制するよう構成してもよい。
第１抵抗変化層２を構成する遷移金属酸化物の抵抗率が第２抵抗変化層５を構成する遷移金属酸化物の抵抗率よりも低くてもよい。かかる構成では、第１抵抗変化層２がもともと還元的な状態(酸素含有率が小さい)にあるので、エッチング時にフッ素含有ガスなどによる影響を受けにくい。よって、スルーホールのエッチングによる第１抵抗変化層の劣化の問題が生じにくい。
なお、図１では、第１電極１と基板７との間に第１配線８が形成され、第２電極６の上に第２配線９が形成されている。なお、第１配線８と第１電極１とは同一部材であってもよい。
さらに、図２（ａ）に第１実施形態の変形例１として示すように、第１電極１および第１抵抗変化層２が第１配線８上を全て被覆するように形成してもよい。この場合、第１電極１および第１抵抗変化層２の形状を規定するマスクが不要にできる（第１配線８の形状を規定するマスクを使用し、第１配線８と第１電極１および第１抵抗変化層２を同時に加工することが可能である）ため、製造工程の簡略化が可能となる。
第２配線９と第２電極６とは同一部材であってもよい（図２（ｂ）の変形例２を参照）。この構成は、第２電極６を形成する際にＣＶＤやめっき等の手法によりスルーホール４内に第２抵抗変化層５を形成した基板表面を第２電極６の部材で被覆した後、基板全面に形成された第２電極６の部材をエッチング等の手法により第２配線９として加工することにより実現可能である。
第１電極１および第２電極６は、複数の層で構成されてもよい。第１抵抗変化層２と第２抵抗変化層５とは、スルーホールの一方の開口部２０の全部において隙間なく接していることが好ましい。
図１を参照しつつ抵抗変化型素子１００の構成をより詳細に説明すれば、以下の通りである。
抵抗変化型素子１００は、基板７の上に、所定の幅を持つ帯状の第１配線８が形成されている。第１配線８の上には、基板７の厚み方向からみて第１配線８からはみ出さないように、第１電極１と第１抵抗変化層２とがこの順に積層されている。第１電極１と第１抵抗変化層２とは、基板７の厚み方向から見て同一の形状を有する。「基板の上に第１電極が形成される」とは、一般的な解釈に従って、基板に物理的に接するように第１電極が形成される場合と、基板の上に他の部材（例えば、第１配線８）を介して第１電極が形成される場合とを含む。
基板７の上には、第１配線８と第１電極１と第１抵抗変化層２とを覆うように、層間絶縁層３が形成されている。第１抵抗変化層２の上方の層間絶縁層３には、筒状のスルーホール４が、層間絶縁層３を貫通するように、かつ第１抵抗変化層２の上面に達するように、形成されている。スルーホール４の内部には、その底面の全面と側壁の全面とを覆うように第２抵抗変化層５が形成されている。第２抵抗変化層５はスルーホール４を完全に充填しておらず、第２抵抗変化層５がなす空隙（凹部）を完全に充填するように第２電極６が形成されている。「層間絶縁層」には、単一のステップで形成される層間絶縁層のみならず、複数のステップで形成される複数の層間絶縁層が合体して１つの層をなす場合を含む。
スルーホール４の上側の開口部には、第２抵抗変化層５と第２電極６とが露出している。該開口部の上面の全面を覆い、かつ該上側の開口部からはみ出すように、所定の幅を持つ帯状の第２配線９が、基板７の厚み方向から見て第１配線８と直交するように形成されている。
第１抵抗変化層２を構成する遷移金属酸化物の抵抗率は、第２抵抗変化層５を構成する遷移金属酸化物の抵抗率よりも低くなるように構成されていてもよい。すなわち、第１抵抗変化層２を構成する遷移金属酸化物にタンタル酸化物を用い、その組成をＴａＯｘと表した場合に０．８≦ｘ≦１．９を満足し、第２抵抗変化層５を構成する遷移金属酸化物にタンタル酸化物を用い、その組成をＴａＯｙと表した場合にｘ＜ｙを満足する。具体的には、例えばｘ＝０．８、ｙ＝２．４８のとき、第１抵抗変化層の抵抗率は０．６ｍΩｃｍとなり、第２抵抗変化層の抵抗率は測定器がオーバーレンジとなる。
かかる構成において、第１電極１の厚さは１０ｎｍ以上５０ｎｍ以下、第１抵抗変化層２（低抵抗変化層）の厚さは１０ｎｍ以上５０ｎｍ以下、第２抵抗変化層５（高抵抗変化層）の厚さは、底面の最も薄い部分で１ｎｍ以上８ｎｍ以下が好ましい。
［製造方法］
図３および図４は、本発明の第１実施形態の抵抗変化型素子を製造する方法の一例を示す工程図である。図３（ａ）は基板７上に第１配線８を形成する工程を示す図であり、図３（ｂ）は第１配線８上に第１電極材料層１’と第１抵抗変化材料層２’とを積層する工程を示す図である。図３（ｃ）は第１電極１と第１抵抗変化層２とを完成させる工程を示す図であり、図３（ｄ）は第１電極１と第１抵抗変化層２とを覆うように層間絶縁層３を形成する工程を示す図である。図４（ａ）は層間絶縁層３にスルーホール４を形成する工程を示す図であり、図４（ｂ）はスルーホール４を充填するように第２抵抗変化材料層５’と第２電極材料層６’とを積層する工程を示す図である。図４（ｃ）は層間絶縁層３の表面の第２抵抗変化材料層５’と第２電極材料層６’とを除去して層間絶縁層３の表面を露出させる工程を示す図であり、図４（ｄ）はスルーホール４の他方の開口部に露出する第２抵抗変化層５と第２電極６とを覆うように第２配線９を形成する工程を示す図である。
図３および図４に示すように、本実施形態の抵抗変化型素子の製造方法は、基板上に、第１配線８を形成する第１配線形成ステップと、第１配線８上に第１電極１を形成する第１電極形成ステップと、第１電極１上に、遷移金属酸化物で構成される第１抵抗変化層２を形成する第１抵抗変化層形成ステップ（例えば、図３（ａ）乃至図３（ｃ））と、第１抵抗変化層２の上に層間絶縁層３を形成する層間絶縁層形成ステップ（例えば、図３（ｄ））と、第１抵抗変化層２の上に層間絶縁層３を貫通するようにスルーホール４を形成するスルーホール形成ステップ（例えば、図４（ａ））と、スルーホール４の内部において第１抵抗変化層２とスルーホール４の開口部２０でのみ接するように、遷移金属酸化物で構成され、かつ第１抵抗変化層２と抵抗率（酸素含有率）が異なる、第２抵抗変化層５を形成する第２抵抗変化層形成ステップ、スルーホール中でかつ第２抵抗変化層５上に第２電極６を形成する第２電極形成ステップ、第２抵抗変化層５および第２電極６が埋め込まれたスルーホール４の他方の開口上に第２配線９を形成する第２配線形成ステップ（図４（ｂ）乃至図４（ｄ））とを有する。
第１抵抗変化層２は、スルーホール４の一方の開口部２０の全部を覆うとともに該一方の開口部２０の外側にはみ出すように構成されているほうが好ましい。そのような構成により、スルーホール４と第１抵抗変化層２の間で位置ずれが発生し、スルーホール４の一方の開口部２０の一部が第１抵抗変化層２の外にはみ出したとしていも、第２抵抗変化層５と第１電極１とが直接接触することを阻止でき、安定な動作が可能となる。
なお、図３および図４の例では、第１電極形成ステップと第１抵抗変化層形成ステップとは同一のステップとなっているが、コスパッタ装置を用いれば可能である。同様に、第２電極形成ステップと第２抵抗変化層形成ステップとは同一のステップとしている。
図３および図４を参照しつつ抵抗変化型素子１００の製造方法をより詳細に説明すれば、以下の通りである。
まず、図３（ａ）に示すように、基板７上にアルミ（Ａｌ）等の配線材料がスパッタにより堆積され、エッチングにより所定の幅を有する帯状の第１配線８が形成される（第１配線形成ステップ）。
次に、図３（ｂ）に示すように、第１配線８の上に、タンタル（Ｔａ）、チタン（Ｔｉ）、あるいはＡｌ等の第１電極材料１’がスパッタにより１０〜５０ｎｍ堆積され（第１の電極材料堆積ステップ）、さらにＴａＯｘ（０．８≦ｘ≦１．９）で構成される第１抵抗変化材料２’が反応性スパッタ法またはＣＶＤ法等により１０〜５０ｎｍ堆積される（第１の抵抗変化材料堆積ステップ）。
次に、図３（ｃ）に示すように、フォトリソグラフィプロセス及びエッチングプロセスにより第１抵抗変化層２が形成されると共に（第１抵抗変化層エッチングステップ）、連続して、エッチングにより第１電極１が形成される（第１電極エッチングステップ）。
次に、図３（ｄ）に示すように、基板７と第１配線８と第１電極１と第１抵抗変化層２とを覆うように層間絶縁層３が堆積され、ＣＭＰ等により層間絶縁層３の表面が平坦化される（層間絶縁層形成ステップ）。
次に、図４（ａ）に示すように、フォトリソグラフィプロセス及びエッチングプロセスにより、層間絶縁層３を貫通し、第１抵抗変化層２の表面を開口するスルーホール４が形成される（スルーホール形成ステップ）。
次に、図４（ｂ）に示すように、層間絶縁層３の上面とスルーホール４の底面の全面と側壁の全面とを覆うようにＴａＯｙ（ｘ＜ｙ）で構成される第２抵抗変化材料５’がＣＶＤ法により１〜８ｎｍ堆積される。さらに白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）、タングステン（Ｗ）、窒化タンタル（ＴａＮ）等の第２電極材料６’が堆積され、スルーホール４が完全に充填される。
次に、図４（ｃ）に示すように、ＣＭＰ法により層間絶縁層３の上面まで、すなわちスルーホール４の他方の開口部以外の層間絶縁層３の表面が露出するまで、第２抵抗変化材料５’および第２電極材料６’が除去される。これにより、スルーホール４を完全に充填するように、第２抵抗変化層５および第２電極６の積層構造が形成される（層間絶縁層露出ステップ）。
次に、図４（ｄ）に示すように、スルーホール４の他方の開口部に露出する第２抵抗変化層５および第２電極６を被覆するように、Ａｌ等の配線材料をスパッタし、フォトリソグラフィプロセス及びエッチングプロセスにより、所定の幅を有する帯状の第２配線９が形成される（第２配線形成ステップ）。
以上により、抵抗変化型素子１００が得られる。
電極材料の堆積方法はスパッタに限定されない（以下、全ての実施形態およびその変形例において同様）。例えば、ＣＶＤや真空蒸着、めっき、その他の方法を用いても良い。
抵抗変化材料の堆積方法はＣＶＤに限定されない。例えば、スパッタやＡＬＤ（原子層成長）を用いても良い（以下、全ての実施形態およびその変形例において同様）。
層間絶縁層の表面を平坦化するには、先に述べたＣＭＰの他、いわゆるエッチバックも適用可能である（以下、全ての実施形態およびその変形例において同様）。
配線材料の堆積方法はスパッタに限定されない（以下、全ての実施形態およびその変形例において同様）。例えば、配線の材料としてＣｕ等を使用する場合は、いわゆるダマシン法（基板等の絶縁層にあらかじめ配線溝を形成し、絶縁層上および配線溝中に配線形成用の導電層（Ｃｕ等）を堆積した後、導電層をＣＭＰ（化学的機械的研磨）法によって配線溝内のみに残されるように研磨する手法）によりストライプ状の配線が形成されてもよい。
［動作］
図５は、抵抗変化型素子１００に電気的パルスを印加した場合の抵抗値の変化と対応する情報の関係を示す図である。なお、電気的パルスの電圧および極性は、第１電極１を基準とした第２電極６の電位により定めるものとする。抵抗変化型素子１００に電気的パルスを印加するとは、具体的には、第１電極１と第２電極６との間に、所定の極性の電圧とパルス幅を持つ電気的パルスを印加することを言う。
図５に示すように、第１配線８と、第２配線９との間に、極性が異なる２種類の電気的パルス（負電圧パルスＥ１と成電圧パルスＥ２）を交互に印加すると、抵抗変化型素子１００の抵抗値（第１電極１と第２電極６との間の電気抵抗値）が変化する。第１の閾値電圧より電圧が高い負電圧の電気的パルス（以下、その電圧をＥ１とする）を印加すると抵抗値が減少して低抵抗値Ｒａとなる。第２の閾値電圧より電圧が高い正電圧の電気的パルス（以下、その電圧をＥ２とする）を印加すると抵抗値が増加して高抵抗値Ｒｂとなる。抵抗変化型素子１００は、第１電極１と第２電極６との間に電気的パルスが印加されることで第１電極と第２電極との間の電気抵抗が変化し、かつ該電気的パルスの印加が終了した後でも該変化した電気抵抗が維持されるため、不揮発性記憶素子として利用できる。
また、抵抗変化型素子１００はバイポーラ型の特性を有する。すなわち、第１極性の電圧の電気的パルス（例えば、正電圧の電気的パルス）を印加することで第１抵抗状態（例えば、高抵抗状態）に変化し、第１極性と異なる第２極性の電気的パルス（例えば、負電圧の電気的パルス）を印加することで第２抵抗状態（例えば、低抵抗状態）に変化する。
図６は、抵抗変化型素子１００の抵抗値に基づいて記憶された情報を読み出しする方法を示す模式図である。
図６に示すように、２つの異なる抵抗値ＲａまたはＲｂのうちいずれか一方を情報「０」とし、もう一方を情報「１」とすると、抵抗値に対応付けて１ビットの情報（「０」または「１」）を記憶することができる。図６では、抵抗値Ｒｂ（高抵抗状態）を情報「０」に、抵抗値Ｒａ（低抵抗状態）を情報「１」に割り当てている。
図６に示すように、抵抗変化型素子１００が高抵抗状態（抵抗値がＲｂ）のときに負電圧の電気的パルスを印加すると、抵抗変化型素子１００は低抵抗状態（抵抗値がＲａ）となる。これにより、抵抗変化型素子１００に記憶された情報は「０」から「１」に書き換えられる。
また、抵抗変化型素子１００が低抵抗状態（抵抗値がＲａ）のときに正電圧の電気的パルスを印加すると、抵抗変化型素子１００が低抵抗状態（抵抗値がＲｂ）となる。これにより、抵抗変化型素子１００に記憶された情報は「１」から「０」に書き換えられる。
抵抗変化型素子１００に記憶された情報を読み取る場合、抵抗変化型素子１００の抵抗状態を変化させるために印加する電気的パルス（電圧Ｅ１あるいは電圧Ｅ２）よりも絶対値が小さく、印加しても抵抗変化型素子１００の抵抗値が変化しないような読み出しパルス電圧Ｅ３を印加して出力電流値を読み取る。図６に示すように、出力電流値Ｉａが抵抗値Ｒａに、出力電流値Ｉｂが抵抗値Ｒｂに対応している。よって、読み取られた出力電流値に基づいて、抵抗変化型素子１００に記録されていた情報（情報「０」または情報「１」）が読み取られる。
なお、情報と抵抗状態との対応関係や、電気的パルスの極性と抵抗値の増減との対応関係などは、具体的な抵抗変化型素子の構成によって適宜設定でき、上記の態様に限定されるものではない。
［効果］
本実施形態の抵抗変化型素子および抵抗変化型素子の製造方法によれば、スルーホール型クロスポイント構造の記憶装置において抵抗変化層の積層構造を容易に実現できる。第１抵抗変化層と第２抵抗変化層という２つの抵抗変化層が、前者がスルーホールの外部に、後者がスルーホールの内部に形成されることで自己整合的に積層される。例えば、スルーホールの内部に２つの抵抗変化層を形成する場合に比べると、スルーホール内部の層の数が少なくなり、製造が容易となる。それぞれの抵抗変化層の組成や大きさ（厚さや面積）などの設計自由度も向上する。スルーホールの外部に形成される第１抵抗変化層はそもそもスルーホールによる制約を受けない。スルーホールの内部に形成される第２抵抗変化層もスルーホール内部の層の数が少なくなることで、相対的に自由に厚さの設定などができる。２つの抵抗変化層は、ＣＶＤやスパッタ、ＡＬＤ（原子層成長）等を用いて、個別に組成を調整しつつ形成できる。かかる製造方法が採用された場合、抵抗変化層を形成した後にプラズマによる酸化で抵抗率を変化させる場合よりも、組成の均質化や２つの抵抗変化層の厚さの調整などが容易になる。これらは、製造プロセス上の自由度がより高くなるということを意味する。適切な製造プロセス条件を設定することにより、電気特性のばらつきが少ない高信頼性の抵抗変化型素子、あるいはこのような抵抗変化型素子を有する記憶装置を実現できる可能性がより高くなる。
また、第２抵抗変化層と第２電極とは、スルーホール内部において自己整合的に形成される。よって、抵抗変化型素子１００は高集積化に適している。
抵抗変化する部分は第１電極と第２電極とで挟まれた部分（スルーホールの開口部）に限定される。言い換えると、抵抗変化型素子の基本構成単位の大きさは、スルーホールによって規定される。このため、抵抗変化型素子の基本構成単位を、製造プロセスのプロセスルールの最小サイズにまで微細化することができる。また、抵抗変化型素子の特性のばらつきを抑制でき、動作の信頼性が向上する。
第１抵抗変化層、第１電極、第２抵抗変化層、第２電極は、いずれも通常の半導体プロセス（例えば、メモリ素子以外の機能を担う部位と同じマスクプロセス、ＣＭＯＳプロセスなど）により形成でき、製造プロセスを簡略化できる。
第１抵抗変化層と第２抵抗変化層とは抵抗率が異なるため、各抵抗変化層の組成や厚さを適切に制御すれば、良好な特性の抵抗変化型素子が得られる。
また第１抵抗変化層と第２抵抗変化層とがそれぞれ別個独立に製造されるため、遷移金属酸化物を酸化する方法によって積層構造を実現する場合に困難であった、第１抵抗変化層のみに熱処理を加えて抵抗変化型素子の特性を向上させるプロセスが可能となる。
図７は、本発明の第１実施形態の抵抗変化型素子においてスルーホールが予定された位置からずれた場合を説明するための図であって、図７（ａ）は位置ずれが生じなかった場合、図７（ｂ）は位置ずれが生じた場合を示す。
図８は、スルーホール４の外部（ここでは、第１電極１上）に第１抵抗変化層２と第２抵抗変化層５とを形成し、スルーホール内部には電極のみを形成した場合において、スルーホールが予定された位置からずれた場合を説明するための図であって、図８（ａ）は位置ずれが生じなかった場合、図８（ｂ）は位置ずれが生じた場合を示す。
図７および図８において、符号が図１と同一である要素は、図１と共通するので、説明を省略する。
図８に示すように、スルーホール４の外部に第１抵抗変化層２と第２抵抗変化層５とを形成し、スルーホール４内部には第２電極６のみを形成した抵抗変化型素子１５０では、スルーホール４が予定された位置からずれた場合（図８（ｂ））、第２電極６と第１配線８（あるいは第１電極１）とが短絡してしまい、抵抗変化型素子１５０は抵抗変化できない。
図８（ｂ）のように、メモリセルに短絡が生じると、同一の行および列に存在するメモリセルは使用できなくなり、記憶容量の深刻な低下を招く。
図７に示すように、抵抗変化型素子１００では、スルーホール４が予定された位置からずれた場合（図７（ｂ））でも、スルーホール４の底面の全面および側壁の全面は第２抵抗変化層５で覆われているため、第２電極６と第１配線８（あるいは第１電極１）との短絡を抑制できる。
［変形例３］
図９は、本発明の第１実施形態の変形例３にかかる抵抗変化型素子１００’の概略構成の一例を示す図である。
図９に示すように、抵抗変化型素子１００’は、スルーホール４の内部を除いては抵抗変化型素子１００と共通の構成を有する。よって、抵抗変化型素子１００と共通する部分については同一の符号を付して説明を省略する。
抵抗変化型素子１００’のスルーホール４の内部には、その底面の全面を覆うように第２抵抗変化層５が形成され、さらにその上に第２電極６が形成されている。すなわち、抵抗変化型素子１００’では、第２抵抗変化層５がスルーホール４の側壁全面には形成されておらず、第２電極６がスルーホール４の側壁に接している。
スルーホール４の他方の開口部には、第２電極６のみが露出している。該開口部に露出した第２電極６上面全面を覆い、かつ該他方の開口部からはみ出すように、所定の幅を持つ帯状の第２配線９が、基板７の厚み方向から見て第１配線８と直交するように形成されている。
図１０および図１１は、本発明の第１実施形態の変形例３にかかる抵抗変化型素子を製造する方法の一例を示す工程図であり、図１０（ａ）は基板７上に第１配線８を形成する工程を示す図であり、図１０（ｂ）は第１配線８上に第１電極材料層１’と第１抵抗変化材料層２’とを積層する工程を示す図であり、図１０（ｃ）は第１電極１と第１抵抗変化層２とを完成させる工程を示す図であり、図１０（ｄ）は第１電極１と第１抵抗変化層２とを覆うように層間絶縁層３を形成する工程を示す図であり、図１１（ａ）は層間絶縁層３にスルーホール４を形成する工程を示す図であり、図１１（ｂ）はスルーホール４を充填するように第２抵抗変化材料層５’を堆積させる工程を示す図であり、図１１（ｃ）は層間絶縁層３およびスルーホール４の側壁の一部を露出させる工程を示す図であり、図１１（ｄ）はスルーホール４を充填するように第２電極６を形成し、さらにスルーホール４の他方の開口部に露出する第２電極６を覆うように第２配線９を形成する工程を示す図である。
図１０（ａ）乃至図１０（ｄ）および図１１（ａ）は、それぞれ、図３（ａ）乃至図３（ｄ）および図４（ａ）と共通するので説明を省略する。
図１１（ｂ）に示すように、層間絶縁層３の上面とスルーホール４の内部に一例としてＴａＯｙ（ｘ＜ｙ）で構成される第２抵抗変化材料５’をＣＶＤ法により堆積させることで、スルーホール４には第２抵抗変化材料５’が完全に充填される。
次に、図１１（ｃ）に示すように、ＣＭＰにより層間絶縁層３の上面まで、すなわち層間絶縁層３が露出するまで、第２抵抗変化材料５’が除去される（層間絶縁層露出ステップ）。このとき、第２抵抗変化材料５’が研磨される速度を層間絶縁層３が研磨される速度よりも大きくなるようにＣＭＰの条件を設定し、オーバーポリッシュすることにより、スルーホール４の内部にある第２抵抗変化材料５’も一部が除去される。これにより、スルーホール４の内部に凹部（リセス）が形成される。さらに、エッチバックを行う事で、スルーホール内の第２抵抗変化材料５’を薄膜化する。
次に、図１１（ｄ）に示すように、スルーホール４に形成された凹部を充填するように、第２電極６がＣＶＤ法により堆積される。その後、ＣＭＰ法により層間絶縁層３が露出され、スルーホール４の上側の開口部に露出する第２電極６を被覆するように、Ａｌ等の配線材料を用いて、スパッタとマスクを用いたエッチングにより、所定の幅を有する帯状に第２配線９が形成される（第２配線形成ステップ）。
以上により、抵抗変化型素子１００’が得られる。
このようにして抵抗変化型素子１００’でも、スルーホール型クロスポイント構造の記憶装置において抵抗変化層の積層構造を容易に実現できる。本変形例も、スルーホール４が第１電極１及び第１抵抗変化層２に対して位置ずれを起こした場合でも、第２電極６と第１配線８（あるいは第１電極１）との短絡を抑制できる。
［変形例４］
図１２は、本発明の第１実施形態の変形例４にかかる抵抗変化型素子１００”の概略構成の一例を示す図である。
図１２に示すように、抵抗変化型素子１００”は、スルーホール４の内部を除いては抵抗変化型素子１００と共通の構成を有する。よって、抵抗変化型素子１００と共通する部分については同一の符号を付して説明を省略する。
抵抗変化型素子１００”のスルーホール４の内部には、その底面の全面と側壁の全面とを覆うように第２抵抗変化層５が形成されている。第２抵抗変化層５はスルーホール４を完全に充填しておらず、第２抵抗変化層５がスルーホール４の内部に成す空隙（凹部）の底面の全面と側壁の全面とを覆うように第２電極６が形成されている。第２電極６は該空隙（凹部）を完全に充填しておらず、第２電極６がなす空隙（凹部）を完全に充填するように絶縁層１０が形成されている。
スルーホール４の他方の開口部には、第２抵抗変化層５と第２電極６と絶縁層１０とが露出している。該開口部の上面の全面を覆い、かつ該上側の開口部からはみ出すように、所定の幅を持つ帯状の第２配線９が、基板７の厚み方向から見て第１配線８と直交するように形成されている。
図１３は、本発明の第１実施形態の変形例４にかかる抵抗変化型素子を製造する方法の一例を示す工程図であり、図１３（ａ）は基板上に第１配線８と第１電極１と第１抵抗変化層２と層間絶縁層３とスルーホール４を形成する工程を示す図であり、図１３（ｂ）はスルーホール４内部に第２抵抗変化層５を形成する工程を示す図であり、図１３（ｃ）は第２電極６を形成する工程を示す図であり、図１３（ｄ）は絶縁層１０を形成し、さらにスルーホール４の他方の開口部に露出する第２抵抗変化層５と第２電極６と絶縁層１０とを覆うように第２配線９を形成する工程を示す図である。
図１３（ａ）の工程では、図３（ａ）乃至図３（ｄ）および図４（ａ）に示した工程により、基板７上に第１配線８と第１電極１と第１抵抗変化層２と層間絶縁層３とスルーホール４とが形成される。
次に、図１３（ｂ）に示すように、層間絶縁層３の上面とスルーホール４の底面の全面と側壁の全面とを覆うように、かつ内側に空隙（凹部）が形成されるように、ＴａＯｙ（ｘ＜ｙ）で構成される第２抵抗変化材料層（図示せず）がＣＶＤ法等によりスルーホール４内にコンフォーマルに堆積される。次にＣＭＰ法により層間絶縁層３の上面まで、すなわち層間絶縁層３が露出するまで、第２抵抗変化材料層が除去される。これにより、スルーホール４の内部に、スルーホール４の底面の全面と側面の全面とを覆うように、かつ内側に空隙（凹部）が形成されるように、第２抵抗変化層５が形成される（第２抵抗変化層形成ステップ）。
次に、図１３（ｃ）に示すように、層間絶縁層３の上面と第２抵抗変化層５の空隙（凹部）の内部に、第２電極材料層(図示せず)がＣＶＤ法等により堆積される。続いてＣＭＰ法により層間絶縁層３の上面まで、すなわち層間絶縁層３が露出するまで、第２電極材料層が除去される。これにより、第２抵抗変化層５の空隙（凹部）に、該空隙（凹部）の底面の全面と側面の全面とを覆うように、かつ内側に空隙（凹部）が形成されるように、第２電極６が形成される（第２電極形成ステップ）。
次に、図１３（ｄ）に示すように、層間絶縁層３の上面と第２電極６の空隙（凹部）の内部に、絶縁材料層（図示せず）がＣＶＤ法により堆積される。続いてＣＭＰ法により層間絶縁層３の上面まで、すなわち層間絶縁層３が露出するまで、絶縁材料層が除去される。これにより、該空隙（凹部）を完全に充填するように、絶縁層１０が形成される（絶縁層形成ステップ）。その後、スルーホール４の上側の開口部に露出する第２抵抗変化層５と第２電極６と絶縁層１０とを被覆するように、Ａｌ等の配線材料を用いて、スパッタとマスクを用いたエッチングにより、所定の幅を有する帯状の第２配線９が形成される（第２配線形成ステップ）。
以上により、抵抗変化型素子１００”が得られる。
なお、第２抵抗変化材料層の堆積と第２電極材料層の堆積と絶縁材料層の堆積とは、その２つ（第２抵抗変化材料層の堆積と第２電極材料層の堆積、あるいは第２電極材料層の堆積と絶縁材料層の堆積）または３つ全てがＣＭＰ工程を挟まずに連続して行われてもよい。
絶縁材料層の堆積方法はＣＶＤに限定されない。例えば、スパッタやＡＬＤ（原子層成長）を用いても良い（以下、全ての実施形態およびその変形例において同様）。
抵抗変化型素子１００”でも、スルーホール型クロスポイント構造の記憶装置において抵抗変化層の積層構造を容易に実現できる。本変形例４では、スルーホール４が第１電極１及び第１抵抗変化層２に対して位置ずれを起こした場合でも、第２電極６と第１配線８（あるいは第１電極１）とが短絡しにくいという効果を奏する。さらに本変形例では、スルーホールの内部にスルーホールの外部と同様の絶縁層が形成されることにより、抵抗変化型素子の各部分にかかるストレスが緩和され、電極と層間絶縁膜層とが剥離しにくくなる。すなわち、抵抗変化型素子の機械的強度が向上する。
（第２実施形態）
［素子の構成］
図１４は、本発明の第２実施形態にかかるメモリセルの概略構成の一例を示す図であり、図１４（ａ）は平面図、図１４（ｂ）は図１４（ａ）において線Ｂ−Ｂ’に沿って切った断面を矢印方向から見た断面図、図１４（ｃ）は図１４（ａ）において線Ｃ−Ｃ’に沿って切った断面を矢印方向から見た断面図である。本実施形態のメモリセル２００は、スルーホール４の他方の開口部と第２配線９との間に電流制御素子１１０が設けられている点の除いては、第１実施形態と同様である。よって、図１と図１４とで共通する部分については、同一の符号を付して説明を省略する。
メモリセル２００は、抵抗変化型素子１００と、抵抗変化型素子１００に直列に接続された電流制御素子１１０とを備えている。
電流制御素子１１０は、正負いずれの電圧に対しても非線形な（電圧の絶対値が低い領域［低電圧域］では抵抗値が大きく、電圧の絶対値が高い領域［高電圧域］では抵抗値が小さい）電流特性を示す素子であって、いわゆる双方向型の整流素子である。電流制御素子１１０の具体的構成は、例えば、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）ダイオードまたはＭＳＭ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ）ダイオードまたはバリスタとしうる。
電流制御素子１１０が抵抗変化型素子１００と直列に接続されることで、バイポーラ型の抵抗変化型素子を用いてクロスポイントメモリを構成した場合に、クロストークを容易に防止しつつ、抵抗変化型素子には十分な電流を印加できる。
図１５は、電流制御素子１１０の電流−電圧特性（Ｉ−Ｖ特性）を模式的に示す図である。図１５に示すように、ＶＨより高い正電圧（絶対値がＶＨより大きい正電圧）が印加されたとき、および、ＶＬより低い負電圧（絶対値が−ＶＬより大きい負電圧）が印加されたときには、電流制御素子１１０の電気抵抗は比較的小さくなる。ＶＨ以下の正電圧（絶対値がＶＨ以下である正電圧）が印加されたとき、および、ＶＬ以上の負電圧（絶対値が−ＶＬ以下である負電圧）が印加されたときには、電流制御素子１１０の電気抵抗は比較的大きくなる。なお電圧は、電流制御素子１１０のうち、抵抗変化層側を基準としたときのもう一方の側の電位として定義する。
電流制御素子１１０の構成は、例えば、第３電極１１１と電流制御層１１２と第４電極１１３とがこの順に積層されたものとすることができる（図１７（ｄ）参照）。電流制御層１１２を構成する材料としては、ＧａＮ等の化合物半導体や、Ａｌ２Ｏ３、ＳｉＯ２、Ｔａ２Ｏ５等の酸化物や、ＺｎＯ系バリスタ（ＺｎＯにＢｉ２Ｏ３、Ｓｂ２Ｏ3、ＣｏＯ、ＭｎＯ、Ｃｒ２Ｏ３、ＳｒＯ、ＢａＯ、Ｐｒ２Ｏ３等を添加したもの）や、ＳｉＮｘ（ｘ＞０）等の窒化物や、接合を形成したａ−Ｓｉや、有機物等が挙げられる。もちろん、これに限定されるものではなく、隣接する電極との接合において、印加される電圧の絶対値が増加するに連れてその抵抗値が減少するような非線形の電圧−電流特性を示すものであればよい。
抵抗変化型素子１００と組み合わせて用いる電流制御素子１１０としては、特にＭＳＭダイオードが好適と考えられる。かかる構成において、電流制御素子１１０は半導体を金属間に挟んだ構造の為に、ＭＩＭダイオードより大きい電流を流すことが容易となる。従って、流すことが可能な電流のレンジを大きくできる。ＭＳＭダイオードの特性は、金属と金属に隣接する半導体との間に形成される電位障壁に起因する。また、バリスタは結晶の粒界の特性を整流に用いるが、ＭＳＭダイオードのようにアモルファス半導体を使用する場合は半導体の構造に起因する特性のばらつきは原理的に発生しないと考えられる。よって、微細化時の動作特性ばらつきもなく、電流制御素子としてより好ましいと考えられる。特に、電流制御層１１２としてＳｉＮｚ（０＜ｚ）を用いた電流制御素子は好適である。その理由とその根拠となる実験データは特許文献４（出願人は本願と同一である）に詳述してあるので、説明を省略する。
第３電極１１１の材料（第３電極材料）および第４電極１１３の材料（第４電極材料）には、例えば、窒化タンタル（ＴａＮ）等が用いられる。
メモリセル２００では、抵抗変化型素子１００と電流制御素子１１０とが直列に接続され、該直列経路の両端に電圧が印加される。このような構成では、電圧Ｅ１、Ｅ２、Ｅ３を適切に設定することで、より安定した動作を実現できる。すなわち、読み出しパルス電圧Ｅ３が印加される場合に、電流制御素子１１０の電気抵抗は比較的大きくなり、印加された電圧のうち、電流制御素子１１０に分配される割合が大きくなる。一方、電圧Ｅ１や電圧Ｅ２が印加される場合に、電流制御素子１１０の電気抵抗は比較的小さくなり、印加された電圧のうち、抵抗変化型素子１００に分配される割合が大きくなる。データを書き込むときは、適切な大きさの電圧が抵抗変化層に印加され、データ書込がより確実に実行できる。データを読み出すときは、抵抗変化層に分配される電圧が小さくなるので、ノイズ等が読み出しパルス電圧Ｅ３に重畳されても誤って抵抗値を書き換えることなく、安全に抵抗値を読み取ることができる。また、電流制御素子を双方向型とすることで、クロスポイント型メモリにおけるクロストークの抑制に効果的である。
［製造方法］
図１６および図１７は、本発明の第２実施形態のメモリセルを製造する方法の一例を示す工程図であり、図１６（ａ）は基板７上に第１配線８を形成する工程を示す図であり、図１６（ｂ）は第１配線８上に第１電極材料層１’と第１抵抗変化材料層２’とを積層する工程を示す図であり、図１６（ｃ）は第１電極１と第１抵抗変化層２とを完成させる工程を示す図であり、図１６（ｄ）は第１電極１と第１抵抗変化層２とを覆うように層間絶縁層３を形成する工程を示す図であり、図１７（ａ）は層間絶縁層３にスルーホール４を形成する工程を示す図であり、図１７（ｂ）はスルーホール４を充填するように第２抵抗変化材料層５’と第２電極材料層６’とを積層する工程を示す図であり、図１７（ｃ）は層間絶縁層３の上面を露出させる工程を示す図であり、図１７（ｄ）はスルーホール４の他方の開口部に露出する第２抵抗変化層５と第２電極６とを覆うように電流制御素子１１０および第２配線９を形成する工程を示す図である。なお、図１６および図１７は、電流制御素子１１０にＭＳＭダイオードを用いた場合を例示する。
図１６（ａ）乃至図１６（ｄ）および図１７（ａ）乃至図１７（ｃ）は、それぞれ、図３（ａ）乃至図３（ｄ）および図４（ａ）乃至図４（ｃ）と共通するので説明を省略する。
図１７（ｃ）の後に、図１７（ｄ）に示すように、電流制御素子１１０と第２配線９とが形成される。すなわち、まず層間絶縁層３の平坦化された上面３８の上に、第３電極材料層と電流制御材料層と第４電極材料層（いずれも図示せず）とがこの順に、スパッタ法あるいはＣＶＤ法により積層される。その後、マスクを用いたエッチング工程により、第３電極１１１、電流制御層１１２、及び第４電極１１３とで構成される電流制御素子１１０が形成される（電流制御素子形成ステップ）。さらに、第２の層間絶縁層１１がＣＶＤにより堆積され、ＣＭＰにより平坦化された後、露出する第４電極１１３を被覆するように、Ａｌ等の配線材料をスパッタした後、マスクを用いたエッチング工程により、所定の幅を有する帯状の第２配線９が形成される（第２配線形成ステップ）。
第３電極１１１と電流制御層１１２と第４電極１１３との堆積方法はＣＶＤに限定されない。例えば、スパッタやＡＬＤ（原子層成長）を用いても良い（以下、全ての実施形態およびその変形例において同様）。
［効果］
本実施形態のメモリセルにおいても、第１実施形態の抵抗変化型素子と同様の効果が得られる。また、本実施形態のメモリセルは、抵抗変化型素子と電流制御素子が直列に接続されているため、より安定した動作を実現でき、クロスポイント型メモリにおけるクロストークの抑制にも効果的である。
電流制御素子１１０は凹凸の少ない部位である、スルーホール４の他方の開口の外側に形成されるため、電気的な特性が揃ったばらつきの少ないメモリセルが実現できる。コンパクトに抵抗変化型素子と電流制御素子とが直列に接続されるので、高集積化ができて量産性に富んだ高信頼性の記憶装置が実現できる。
［変形例］
本実施形態のメモリセルにおいても、第１実施形態の変形例１〜４の抵抗変化型素子が適用可能である。抵抗変化型素子と電流制御素子の上下関係は限定されず、電流制御素子の上に抵抗変化型素子が形成されてもよい。電流制御素子と抵抗変化型素子との接続部の電極を１個としてもよい。すなわち、同一の電極を電流制御素子の電極および抵抗変化型素子の電極として用いても良い。第１配線および／または第２配線を、電流制御素子および／または抵抗変化型素子の電極として用いても良い。
さらに、第１電極１および第１抵抗変化層２が第１配線８の上面を全て被覆するように形成してもよい。さらに、第４電極１１３および電流制御層１１２が第３電極１１１の上面から外側にはみ出した形状をとってもよい（図１８参照）。この構造は、例えば、第３電極１１１の形成後、電流制御層１１２、第４電極１１３、および第２配線９を構成する部材を順にスパッタ等により成膜後、これらの３層をエッチング等により第２配線９の形状に一括加工すれば実現可能である。
（第３実施形態）
図１９は、本発明の第３実施形態にかかる抵抗変化型記憶装置の概略構成の一例を示す平面図である。図２０は、本発明の第３実施形態にかかる抵抗変化型記憶装置の概略構成の一例を示す断面図であり、図２０（ａ）は図１９の線Ｄ−Ｄ’に沿って切った断面を矢印方向から見た図、図２０（ｂ）は図１９の線Ｅ−Ｅ’に沿って切った断面を矢印方向から見た図である。
図１９および図２０に示すように、本実施形態の抵抗変化型記憶装置３００は、基板７と、基板７の主面に平行な第１平面内において第１方向に互いに平行に延びるように形成された複数の第１配線８（８ａ〜８ｈ）と、第１平面に平行な第２平面内において第２方向に互いに平行に延びるようにかつ複数の第１配線８とそれぞれ立体交差するように形成された複数の第２配線９（９ａ〜９ｈ）と、第１配線８と第２配線９との立体交差点のそれぞれに形成されたメモリセルＭＣとを備え、メモリセルＭＣは、第１実施形態の抵抗変化型素子１００と、抵抗変化型素子１００に直列に接続された電流制御素子１１０とを備え、層間絶縁層３が第１平面と第２平面との間に形成されている。
電流制御素子１１０は、同一のメモリセルＭＣを構成する抵抗変化型素子１００に対応するスルーホール４の、第１抵抗変化層２で覆われていない開口部を覆うように形成されていることが好ましい。
電流制御素子１１０は、層間絶縁層３の両側のうち、同一のメモリセルＭＣを構成する抵抗変化型素子１００の第１抵抗変化層２が設けられている側に形成されていてもよい。
電流制御素子１１０は、ＭＩＭダイオード、ＭＳＭダイオード、バリスタからなる群より選択される少なくとも１つの素子であってもよい。
メモリセルＭＣは、第２実施形態のメモリセル２００と同様の構成である。よって、メモリセルＭＣの構成要素には図１４と同一の符号を付して、詳細な説明を省略する。
抵抗変化型記憶装置３００は、第２実施形態のメモリセル２００をマトリクス状に配列したメモリセルアレイを有する、スルーホール型クロスポイント構造の記憶装置である。
抵抗変化型記憶装置３００の動作は、抵抗変化型素子の部分については第１実施形態とどうようである。メモリセルアレイとしての動作は、一般的なクロスポイントメモリアレイと同様であるので、説明を省略する。
抵抗変化型記憶装置３００の製造方法は、第２実施形態と同様の方法とすることができる。よって、詳細な説明を省略する。
抵抗変化型記憶装置３００では、スルーホール型クロスポイント構造の記憶装置において、抵抗変化層の積層構造を容易に実現することができる。電流制御素子が抵抗変化型素子に直列に接続されることで、隣接する記憶装置によるクロストークによる誤動作が抑制され、信頼性の高い記憶装置が実現される。また、微細なプロセスと親和性がある量産プロセスにより、安定した動作の可能な高集積化された抵抗変化型記憶装置を容易に製作することができる。電流制御素子をＭＩＭダイオード、ＭＳＭダイオードまたはバリスタとすれば、抵抗変化型素子がバイポーラ型の動作をする場合において、クロストークが容易に防止できると同時に、抵抗変化型素子に十分な電流を印加できる。微小なノイズ電圧が電源ラインを介してメモリセルに印加されても、電圧のほとんどが電流制御素子で吸収される。よって、抵抗変化型素子の抵抗値を誤って書き換えるなどの誤動作がほとんど生じないようにすることができる。
第３実施形態についても、第１実施形態および第２実施形態と同様の変形例の適用が可能である。
（第４実施形態）
［素子の構成］
図２１は、本発明の第４実施形態にかかる抵抗変化型素子の概略構成の一例を示す断面図である。
図２１に示すように、本実施形態の抵抗変化型素子４００は、第１実施形態の抵抗変化型素子１００の構成に加えて、第１抵抗変化層２を構成する遷移金属酸化物の抵抗率が第２抵抗変化層５を構成する遷移金属酸化物の抵抗率よりも高く、層間絶縁層３と第１抵抗変化層２との間にフッ素化合物ガスを含むエッチングガスを用いたエッチングに耐性を有するエッチングストッパ層１２が形成されており、スルーホール４’は層間絶縁層３およびエッチングストッパ層１２を貫通するように形成されている。
かかる構成では、スルーホールを形成する際にフッ素化合物ガスを含むエッチングガスを用いたエッチングを行っても、第１抵抗変化層に劣化を生じさせにくくなる。
エッチングストッパ層１２は、ＳｉＮ、ＳｉＯＮ、ＳｉＣＮからなる群より選択される少なくとも１つの材料で構成されるのが好ましい。またエッチングストッパ層１２は、５ｎｍ以上の厚さを有するのが好ましい。
エッチングストッパ層１２の厚さは、層間絶縁層３の厚さに比べて十分に薄いことが好ましく、例えば５ｎｍ以上かつ３０ｎｍ以下とするのが好ましい。
図２２からは、ＴａＯｘ層の表層から５ｎｍ未満の深さ領域にフッ素が混入することが読み取れる。エッチングストッパ層として用いられる窒化シリコン（ＳｉＮ）や酸窒化シリコン（ＳｉＯＮ）、あるいは炭窒化シリコン（ＳｉＣＮ）は構造が緻密なためフッ素が層中へ混入しにくい。フッ素がエッチングストッパ層を透過してＴａＯｘ層に混入するのを抑制し、かつ抵抗変化層の厚さのばらつきを抑制するためには、エッチングストッパ層の厚さを５ｎｍ以上とすることが好ましい。
ただし、コンタクトホール底部に残ったエッチングストッパ層１２を不活性ガスを用いたドライエッチングやウェットエッチングによって除去し、第１抵抗変化層２を露出させる必要がある。スルーホール４の基板に対する垂直性を確保するためには、エッチングストッパ層１２はなるべく薄い方が好ましい。
そこで、エッチングストッパ層１２の厚さは、層間絶縁層３にスルーホール４”を形成するフッ素系エッチングガスを用いたドライエッチング工程の後に、エッチングストッパ層１２が５ｎｍ以上残り、第１抵抗変化層２が露出しないように設計することが好ましい。
例えば、層間絶縁層３の厚さが３００ｎｍである場合、厚さのウエハ面内でのばらつきを±１０％、エッチングストッパ層１２の層間絶縁層３に対する選択比（エッチングレートの比）を１５、エッチングレートのウエハ面内でのばらつきを±１０％、エッチングストッパ層１２を形成する際のウエハ面内における厚さのばらつきを±１０％と仮定し、オーバーエッチングを３０％追加すると、エッチングストッパ層１２の厚さは２０ｎｍ程度に設計することが望ましい。
ＳｉＮは酸素バリア性も有する。第１抵抗変化層２の上にＳｉＮで構成されるエッチングストッパ層１２を設けることで、その上に層間絶縁層３を形成する工程において生じるオゾンや基板の加熱によって第１抵抗変化層２が酸化されるのを抑制できる。ＳｉＮで構成されるエッチングストッパ層１２を設けることで、層間絶縁層３の組成や形成方法、温度などの選択の自由度を広げることができる。
図１７（ｄ）のように、抵抗変化型素子４００と第２配線９との間に電流制御素子１１０を形成し、メモリセル５００としてもよい。
［実験例］
以下、エッチングストッパ層を設ける理由について説明する。図１や図９、図１２に示された抵抗変化型素子１００、１００’、１００”の構成では、いずれの場合も層間絶縁層３を貫通して第１抵抗変化層２へ到達するスルーホール４を、通常、ドライエッチングにより形成する。この際、スルーホール４の内部に露出する第１抵抗変化層２は、エッチングガスに曝される。
本発明者らは、第１抵抗変化層２をＴａＯｘで構成した際、ＴａＯｘがフッ素化合物ガスを含むエッチングガスに曝されることで、抵抗変化型素子の特性が低下することを発見した。具体的には、抵抗変化型素子の抵抗値が非常に高くなり、電気的パルスを印加しても抵抗値が変化しない場合が多く見られた。本発明者らは、鋭意検討の結果、抵抗変化層にエッチングガスプラズマ中に含まれるラジカルなフッ素が侵入し、抵抗変化層の組成を変化させ、抵抗変化型素子の特性が劣化したのではないかと考えるに至った。かかるメカニズムは、抵抗変化特性を示す他の遷移金属酸化物についても同様にあてはまると考えられる。
以下、フッ素化合物ガスを含むエッチングガスを用いたエッチングが抵抗変化層に与える影響を調べるために本発明者らが行った実験の詳細を説明する。
まず、基板上にタンタル酸化物を堆積したサンプルを用意し、タンタル酸化物の表面を二次イオン質量分析法（ＳＩＭＳ）により測定した。次に、Ｃ５Ｆ８、Ｏ２、Ａｒの混合ガス（フッ素化合物ガスを含むエッチングガス）を用いてタンタル酸化物表面にドライエッチング処理を施した後、タンタル酸化物の表面を二次イオン質量分析法（ＳＩＭＳ）により測定した。測定した元素は、フッ素（Ｆ）、酸素（Ｏ）、および炭素（Ｃ）である。
図２２は、ドライエッチング処理を施す前と後のＴａＯｘ層における、フッ素の深さ方向の濃度分布を示す図である。図２２において、縦軸はフッ素イオンカウント数（ｃｐｓ）、横軸はＴａＯｘ層の表面からの深さ（ｎｍ）を示す。白丸はドライエッチング前、黒丸はドライエッチング後のデータを表す。
図２２に示す結果から、フッ素系ガスを用いたドライエッチング処理により、ＴａＯｘ層の表層にフッ素が混入することが明らかになった。半値幅から見積もると、主としてＴａＯｘ層の表層から深さ５ｎｍ程度の領域にフッ素が多く混入していることが分かった。他のフッ素化合物ガス、例えば、ＣＦ４やＣＨＦ３、ＳＦ６を用いた場合にも同様の結果が得られた。なお、ドライエッチング処理前にも表面付近にフッ素イオンが観測される。何らかの原因でドライエッチング前にＴａＯｘ層の表層にフッ素が混入したことが考えられる。
図２３は、ドライエッチング処理を施す前と後のＴａＯｘ層における、酸素の深さ方向の濃度分布を示す図である。図２４は、ドライエッチング処理を施す前と後のＴａＯｘ層における、炭素の深さ方向の濃度分布を示す図である。
図２３および図２４に示す結果から、酸素及び炭素はＴａＯｘ層の表層にほとんど混入していないことが分かる。したがって、抵抗変化型素子の特性が劣化したのは、フッ素の混入の影響と考えられる。
以上の結果から、フッ素化合物ガスを含むエッチングガスを用いたエッチングから抵抗変化層を保護する製造方法や素子構造、もしくは抵抗変化層がフッ素化合物ガスを含むエッチングガスに曝されて抵抗変化層の組成が変質しても、その後に抵抗変化層の組成を元に戻す追加処理が必要と考えられた。
抵抗変化層に接続するためのコンタクトホールを形成する際には、抵抗変化層も若干はエッチングされ、厚さが減少してしまう。その影響で、抵抗変化層の厚さのばらつきが増加し、抵抗変化型素子の抵抗値や動作特性（抵抗変化を起こす電気的パルスの電圧やパルス幅など）がばらつく原因になる。
抵抗変化層上に層間絶縁層を形成する工程によって、抵抗変化層が酸化されるという問題もある。例えば、抵抗変化層をＴａＯｘで構成し、抵抗変化層上に層間絶縁層としてＯ３−ＴＥＯＳによりＮＳＧ層を形成した場合を考える。このときに用いる原料ガスや基板加熱によって、抵抗変化層のＴａＯｘがさらに酸化され、絶縁体である五酸化タンタル（Ｔａ２Ｏ５）に変質する。ＴａＯｘが五酸化タンタルに変質してしまうと、抵抗変化層が抵抗変化特性を示さなくなるという問題が生じる。
本実施形態では、層間絶縁層３と第１抵抗変化層２との間にフッ素化合物ガスを含むエッチングガスを用いたエッチングに耐性を有するエッチングストッパ層１２を設けることで、かかる問題に対応する。なお、第１実施形態で述べたように、抵抗変化層のうち劣化した部分をエッチバックにより除去した後で、第２抵抗変化層を形成してもよい。
本実施形態の構成によれば、層間絶縁層の形成時や熱処理時に生じる抵抗変化層の酸化や、エッチングガスプラズマ中に含まれるラジカルなフッ素の抵抗変化層への混入を抑え、かつ抵抗変化層の厚さのばらつきを低減できる。
［製造方法］
図２５は、本発明の第４実施形態にかかる抵抗変化型素子およびメモリセルを製造する方法の一例を示す工程図であり、図２５（ａ）は基板７上に第１配線８と第１電極１と第１抵抗変化層２とエッチングストッパ層１２と層間絶縁層３とを形成する工程を示す図であり、図２５（ｂ）は層間絶縁層３にスルーホール４“を形成する工程を示す図であり、図２５（ｃ）はエッチングストッパ層１２にスルーホール４’を形成する工程を示す図であり、図２５（ｄ）は第２抵抗変化層５と第２電極６と電流制御素子１１０と第２配線９とを形成する工程を示す図である。
本実施形態の抵抗変化型素子の製造方法では、第１実施形態の製造方法の各ステップに加え、さらに、第１抵抗変化層形成ステップと層間絶縁層形成ステップとの間に行われる、第１抵抗変化層２の上にフッ素化合物ガスを含むエッチングガスを用いたエッチングに耐性を有するエッチングストッパ層１２を形成するエッチングストッパ層形成ステップを有し、層間絶縁層形成ステップは、第１抵抗変化層およびエッチングストッパ層の上に層間絶縁層３を形成するステップである。
スルーホール形成ステップは、フッ素化合物ガスを含むエッチングガスを用いたエッチングにより層間絶縁層３を除去する層間絶縁層除去ステップと、フッ素化合物ガスを用いないエッチングによりエッチングストッパ層３を除去するエッチングストッパ層除去ステップとを有するのが好ましい。
「フッ素化合物ガスを用いないエッチング」としては、例えば、不活性ガスを用いたドライエッチングや、ウェットエッチングを用いることができる。
図２５を参照しつつ抵抗変化型素子４００およびメモリセル５００の製造方法をより詳細に説明すれば、以下の通りである。
本実施形態では、まず、基板７の上に第１配線８と第１電極１と第１抵抗変化層２とを形成する。かかる工程は、第１実施形態において図３（ａ）乃至図３（ｃ）で示した方法と同様であるので説明を省略する。
次に、基板７と第１配線８と第１抵抗変化層２とを覆うように、エッチングストッパ層１２と層間絶縁層３とがこの順に堆積される。エッチングストッパ層１２は、例えばＳｉＮで構成され、ＣＶＤを用いて形成される。層間絶縁層３は、ＣＭＰにより平坦化される（図２５（ａ））。
次に、ドライエッチング法により、層間絶縁層３を貫通して、エッチングストッパ層１２に到達するように、スルーホール４”を形成する。このドライエッチングには、コンタクトホール形状の垂直性を向上させるために、例えば、ＣＦ４やＣ４Ｆ６、Ｃ５Ｆ８などのフッ素系ガスを用いることが一般的である。かかるフッ素化合物ガスを含むエッチングガスを用いたエッチングは、スルーホール４”がエッチングストッパ層１２に到達した段階で停止し、それ以上進まなくなる。
例えば、エッチングストッパ層１２としてＳｉＮ、層間絶縁層３としてＴＥＯＳ−ＳｉＯ２を用いて、コンタクトホールをドライエッチングにより形成する場合を考える。例えば、エッチングガスとしてＣ５Ｆ８、Ｏ２およびＡｒを１７ｓｃｃｍ／２３ｓｃｃｍ／５００ｓｃｃｍの流量で使用し、チャンバー圧力２．１Ｐａ、ＲＦ電力１８００Ｗとする条件では、ＳｉＮのエッチングレートは、ＴＥＯＳ−ＳｉＯ２のそれと比べて１／１５と小さくなる。
したがって、厚さのばらつきが比較的大きな層間絶縁層３にドライエッチングによってスルーホールを形成する際に、十分にオーバーエッチングを追加しても、スルーホール４”の成長を、エッチングストッパ層１２で止めることが可能である。
図２５（ｃ）に示すように、スルーホール４”の底面に露出するエッチングストッパ層１２を、アルゴン（Ａｒ）などの不活性ガスのみを用いたドライエッチングによって除去し、第１抵抗変化層２を露出させる。これにより、スルーホール４’が形成される。
エッチングストッパ層１２としてＳｉＮを用い、Ａｒガスを用いたドライエッチングで除去する場合を例として考える。Ａｒ流量を１００ｓｃｃｍ、チャンバー圧力を２．０Ｐａ、ＲＦ電力を９００Ｗとすると、ＳｉＮ層のエッチングレートは６０ｎｍ／ｍｉｎである。ＳｉＮ層の厚さが５ｎｍ以上３０ｎｍ以下と十分に薄い場合には、スルーホール４’の基板に対する垂直性を損なうことなく、エッチングストッパ層１２を除去し、第１抵抗変化層２が露出するようにスルーホール４’を形成することができる。
エッチングストッパ層１２の厚さは薄いことから、厚さのばらつきも小さく、オーバーエッチングもあまり必要としない。エッチングストッパ層１２を挿入することで、スルーホール４’を形成する時の第１抵抗変化層２の掘り込み量を減少させることができる。そのため、第１抵抗変化層２の厚さのばらつきが小さく、抵抗値のばらつきも小さくすることができる。
エッチングストッパ層１２を除去する際にフッ素系エッチングガスを用いないことから、第１抵抗変化層２がフッ素系エッチングガスに曝されることがない。第１抵抗変化層２が変質することがなく、第１抵抗変化層２の抵抗値のばらつきを低減でき、その抵抗変化特性も劣化しない。
その後の工程は、第２実施形態の図１７（ｂ）乃至図１７（ｄ）と同様であるので、詳細な説明を省略する。
かかる工程により、抵抗変化型素子４００およびメモリセル５００が製造される。
エッチングストッパ層の堆積方法はＣＶＤに限定されない。例えば、スパッタやＡＬＤ（原子層成長）を用いても良い。
本実施形態の抵抗変化型素子を用いても、第２実施形態のようなメモリセルや第３実施
形態のようなクロスポイント型の記憶装置が実現可能であることは言うまでもない。
なお、エッチングストッパ層１２は、必ずしも第１配線８の上に形成される必要はなく、第１抵抗変化層２の上にのみ形成されてもよい。
なお、本実施形態では、第１抵抗変化層２を構成する遷移金属酸化物の抵抗率が第２抵抗変化層５を構成する遷移金属酸化物の抵抗率よりも高くなっているが、第１抵抗変化層２を構成する遷移金属酸化物の抵抗率が第２抵抗変化層５を構成する遷移金属酸化物の抵抗率よりも低い場合においても、エッチングストッパ層１２を挿入することで、スルーホール４’を形成する時の第１抵抗変化層２の掘り込み量を減少させることができる、という効果は変わらない。従って、この場合においても、第１抵抗変化層２の厚さのばらつきが小さくなり、抵抗値のばらつきも小さくすることができるため、電気特性のばらつきが少ない高信頼性の抵抗変化型素子、あるいはこのような抵抗変化型素子を有する記憶装置を実現するための有効な方法である。
（第５実施形態）
［素子の構成］
図２６は、本発明の第５実施形態にかかる抵抗変化型素子６００の概略構成の一例を示す図であり、図２６（ａ）は断面図、図２６（ｂ）は平面図である。図２６（ａ）は、図２６（ｂ）においてＡ−Ａ’線に沿って切った断面を矢印方向から見た断面図である。
図２６に示すように、抵抗変化型素子６００は、基板７と、基板７の上に、第１電極１と第２配線９との間に形成された層間絶縁層３（絶縁層）を備え、層間絶縁層３を上下に（厚み方向に）貫通するようにスルーホール４が形成され、スルーホール４の外部に遷移金属酸化物で構成される第１抵抗変化層２が形成され、スルーホール４の内部に遷移金属酸化物で構成される第２抵抗変化層５が形成され、第１抵抗変化層２と第２抵抗変化層５とは抵抗率が異なり、第１抵抗変化層２と第２抵抗変化層５とがスルーホール４の基板側の開口部２０のみにおいて互いに接するように形成されている。
本実施形態の抵抗変化型素子６００は、第１実施形態にかかる抵抗変化型素子１００において、第１配線８を削除し、第１電極１と第１抵抗変化層２とを厚み方向から見て同一の配線状の形状となるように形成する点を除けば、抵抗変化型素子１００と同一の構成とすることができる。よって、抵抗変化型素子６００と抵抗変化型素子１００とで共通する構成要素には、同一の名称と符号を付して説明を省略する。
本実施形態とは異なる構成として、スルーホール４内に第２抵抗変化層５を形成し、第１抵抗変化層２をスルーホール４の他方の開口（上部側の開口）を覆うように形成した場合には、スルーホール内の第２抵抗変化層５の上端面と、スルーホール４を形成している層間絶縁層３の上端面とは、スルーホール４の外縁に沿って段差が発生する。このため、スルーホールの内部と外縁部とで第１抵抗変化層の厚みに違いが生じる。しかしながら、本実施形態の構成では、基板７上でかつスルーホールの下に、第１電極１と第１抵抗変化層２とを厚み方向から見て同一の配線状の形状となるように形成しているので、第１抵抗変化層２の厚みのばらつきを小さくでき、抵抗変化特性などの特性がより均質化される。
抵抗変化型素子６００において、第１抵抗変化層２を構成する遷移金属酸化物の抵抗率は、第２抵抗変化層５を構成する遷移金属酸化物の抵抗率よりも高いことが好ましい。
かかる構成では、高抵抗変化層である第１抵抗変化層の厚みが均一化される。高抵抗変化層の厚みは通常、１〜８ｎｍ程度と薄く、高抵抗変化層の厚みを均一にする要請が高い。
抵抗変化型素子６００において、第２抵抗変化層５は、スルーホール４の底部と側壁部とを覆うように形成され、さらに、スルーホール４の内部において第２抵抗変化層５の上に埋め込み形成された電極６を備えることが好ましい。
図２６（ｂ）に示すように、抵抗変化型素子６００において、第１抵抗変化層２は、層間絶縁層３の厚み方向から見て、基板側の開口部２０（スルーホール４の底部）の全部を覆うと共にその外側にはみ出すように形成され、第２抵抗変化層５は、層間絶縁層３の厚み方向から見て、基板側の開口部２０（スルーホール４の底部）の全部を覆うと共にその外側にはみ出さないように形成されているのが好ましい。
かかる構成では、スルーホールの開口部において第１抵抗変化層により第２抵抗変化層が完全に覆われることになり、第２抵抗変化層がスルーホール外部に配設される電極と接しない。よって、抵抗変化型素子の動作が安定する。
［メモリセルの構成］
図２７は、本発明の第５実施形態にかかるメモリセル７００の概略構成の一例を示す図であり、図２７（ａ）は断面図、図２７（ｂ）は平面図である。図２７（ａ）は、図２７（ｂ）においてＡ−Ａ’線に沿って切った断面を矢印方向から見た断面図である。
図２７に示すように、メモリセル７００は、スルーホール４の上部の開口部と第２配線９との間に電流制御素子１１０が設けられている点を除いては、上述した抵抗変化型素子６００と同様である。また、電流制御素子１１０は第２実施形態のメモリセル２００に含まれるものと同様である。よって、メモリセル７００と抵抗変化型素子６００およびメモリセル２００とで共通する構成要素には、同一の名称と符号を付して説明を省略する。電流制御素子１１０は、第２実施形態で説明したものと同様の構成とすることができる。
第５実施形態においても、上述した他の実施形態で述べたのと同様に、図９や図１２、図１８などのような、種々の変形例が可能である。
抵抗変化型素子６００およびメモリセル７００の製造方法については、第１実施形態乃至第２実施形態と同様とすることができるので、詳細な説明を省略する。
また、第５実施形態において、さらに第４実施形態のエッチングストッパ層１２を備える構成としてもよい。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
本発明に係る抵抗変化型素子および抵抗変化型記憶装置は、スルーホール型クロスポイント構造の記憶装置において、抵抗変化層の積層構造を容易に実現する抵抗変化型素子および抵抗変化型記憶装置として有用である。
１ 第１電極
１’第１電極材料層
２ 第１抵抗変化層
２’第１抵抗変化材料層
３ 層間絶縁層
４ スルーホール
４’スルーホール
４”スルーホール
５ 第２抵抗変化層層
５’第２抵抗変化材料
６ 第２電極
６’第２電極材料層
７ 基板
８ 第１配線
９ 第２配線
１０ 絶縁層
１１ 第２の層間絶縁層
１２ エッチングストッパ層
２０ 開口部
１００ 抵抗変化型素子
１００’抵抗変化型素子
１００”抵抗変化型素子
１１０ 電流制御素子
１１１ 第３電極
１１２ 電流制御層
１１３ 第４電極
１５０ 抵抗変化型素子
２００ メモリセル
３００ 抵抗変化型記憶装置
４００ 抵抗変化型素子
５００ メモリセル
６００ 抵抗変化型素子
７００ メモリセル
本発明は、抵抗変化型素子（ＲｅＲＡＭ素子）及びこれをマトリクス上に配設してなる抵抗変化型記憶装置（ＲｅＲＡＭ記憶装置）に関する。より詳しくは、２層以上の抵抗変化層を有する抵抗変化型素子及びこれをマトリクス上に配設してなる抵抗変化型記憶装置に関する。
近年、いわゆる抵抗変化型素子（ＲｅＲＡＭ素子）をメモリ素子として利用することが提案されている。このような抵抗変化型素子は、主として金属酸化物材料により構成される抵抗変化層を有し、この抵抗変化層に電気的パルスを印加すると、その抵抗値が変化し、かつ、その変化した抵抗値が保持される。抵抗変化層の高抵抗状態と低抵抗状態を、それぞれ、例えば２値データの“１”と“０”に対応させると、２値データを記憶することができる。印加される電気的パルスによって生じる、抵抗変化層の両端の間の電界や、抵抗変化層の端面における電流密度は、抵抗変化層の物理的な状態を変化させるのに十分で、かつ、抵抗変化層を破壊しない程度であればよい。また、電気的パルスは複数回印加されてもよい。
このような抵抗変化型素子を用いた記憶装置として、クロスポイント型メモリの構造が知られている。この構造では、上下の配線の立体交差部分にメモリプラグが形成され、メモリプラグ内にバイポーラ特性を有する抵抗変化層とダイオードとが積層方向に直列に形成され、高集積化とクロストークの抑制が実現される（例えば、特許文献１参照）。
抵抗変化型素子に関する最近の検討結果から、従来は一層から構成されていた抵抗変化層を二つの抵抗変化層で構成された積層構造とすることにより、抵抗変化型素子としてより好ましい特性が得られることがわかってきた。
例えば、非特許文献１には、酸化物からなる絶縁体層と、導電性を有する金属抵抗変化層とを積層して抵抗変化層を構成することが開示されている。かかる構成では、絶縁体層の厚さを制御することで、いわゆるフォーミング工程（積層工程完了後の抵抗変化型素子に電気的な刺激を加えて、抵抗状態のスイッチングが発現するようにする工程）が不要になる。また、抵抗変化型素子を流れる電流の値も制御できる。
特許文献２には、抵抗変化層をＴａＯｘ（但し、０＜ｘ＜２．５）で表される組成を有する第１のタンタル酸化物層と、ＴａＯｙ（但し、ｘ＜ｙ）で表される組成を有する第２のタンタル酸化物層とを積層した構成が開示されている。かかる構成では、フォーミング工程が不要になる。また、高速で可逆的に安定した書き換え特性と、良好な抵抗値のリテンション特性が得られる。
米国特許第６７５３５６１号明細書 国際公開公報ＷＯ２００８／１４９４８４号 特表２００８−５１２８５７号 国際公開公報ＷＯ２００８／１１７４９４号
R. Meyer et al, IEEE Proceeding of 9th Non-Volatile Memory Technology Symposium, page 1-5, November 2008
特許文献２にあるように、好ましい抵抗変化型素子を得るためには、抵抗変化層が、抵抗率の互いに異なる２層以上の抵抗変化層を有する構成（以下、積層構造）とすることが望ましい。一方、クロスポイント型メモリにおいて、素子を高集積化したり微細化したりするためには、層間絶縁層に形成されたスルーホールを利用して素子を形成する構造（以下、スルーホール型クロスポイント構造）とすることが望ましい。しかしながら、抵抗変化層の積層構造をスルーホール型クロスポイント構造へ適用する場合、製造工程が困難になるという問題が生じる。
特許文献１の構成は、電流制御素子と抵抗変化型素子とを積層するもので、少なくとも六種類の異なる材料で構成される層を積層する必要がある。このような多層で構成される複雑な積層構造をホール内部に形成することは簡単ではない。特に、高集積化・微細化されたクロスポイント型メモリを形成することを考えた場合、メモリを形成するスルーホールも微細化され、その径も必然的に小さくなる。そのような微細なスルーホールの内部に多層で構成される積層構造を形成すること自体がかなり困難なことであり、製造歩留等の観点からは好ましい構成とは言えない。
特許文献１で示されたメモリ構造で、さらに抵抗変化層を積層構造とした場合には、一つのスルーホール内に少なくとも七層を積層して形成する必要が生じ、更に困難な構造形成となる。（なお、特許文献１では電流制御素子と抵抗変化型素子とでメモリプラグを構成している。かかる構成で、抵抗変化型素子のみをスルーホールの中に形成した場合でも、積層構造の採用により、スルーホール内に積層する層の数が増加することは変わるところがない。）しかも、抵抗変化層を構成する各々の層の厚さや組成等は適切に制御する必要がある。よって、スルーホール型クロスポイント構造において抵抗変化層を積層構造とする場合、製造技術の難度はさらに高くなり、量産性や素子の信頼性を確保することは難しくなる。
本発明は、上記課題を解決するものであり、一つの目的は、スルーホール型クロスポイント構造の記憶装置に用いられる抵抗変化型素子及びこれを用いた抵抗変化型記憶装置において、抵抗変化層の積層構造を容易に実現することにある。
上記課題を解決すべく、本発明の抵抗変化型素子は、基板と、前記基板上に形成された第１電極と、第２電極と、層間絶縁層と、を備え、前記層間絶縁層を貫通するようにスルーホールが形成され、前記スルーホールの外部に、前記スルーホールの外部にある前記第１電極と接続され、かつ遷移金属酸化物で構成される第１抵抗変化層が形成され、前記スルーホールの内部に、遷移金属酸化物で構成される第２抵抗変化層が形成され、前記第２抵抗変化層上に前記第２電極が形成され、前記第１抵抗変化層と前記第２抵抗変化層とは抵抗率が異なり、前記第１抵抗変化層と前記第２抵抗変化層とが前記スルーホールの基板側の開口部のみにおいて互いに接するように形成され、前記第１電極と前記第２電極との間に電気的パルスが印加されることで前記第１電極と前記第２電極との間の電気抵抗が変化する。
かかる構成では、第１抵抗変化層の厚みのばらつきを小さくでき、特性がより均質化される。
これに対して、スルーホール内に第２抵抗変化層を形成し、第１抵抗変化層をスルーホールの上部開口を覆うように形成した場合には、スルーホール内の第２抵抗変化層の上端面と、スルーホールを形成している層間絶縁層の上端面とは、スルーホールの外縁に沿って段差が発生する。このため、スルーホールの内部と外縁部とで第１抵抗変化層の厚みに違いが生じる。しかしながら、本発明の構成では、基板上でかつスルーホールの下に、第１電極と第１抵抗変化層とを厚み方向から見て同一の配線状の形状となるように形成しているので、第１抵抗変化層の厚みのばらつきを小さくでき、抵抗変化特性などの特性がより均質化される。
上記の抵抗変化型素子において、前記第１抵抗変化層を構成する遷移金属酸化物の抵抗率が前記第２抵抗変化層を構成する遷移金属酸化物の抵抗率よりも高くてもよい。
かかる構成では、高抵抗変化層である第１抵抗変化層の厚みが均一化される。高抵抗変化層の厚みは通常、２〜１０ｎｍ程度と薄く、高抵抗変化層の厚みを均一にすることで動作が安定化し、信頼性が向上する。
上記の抵抗変化型素子において、前記第２抵抗変化層は、前記スルーホールの底部と側壁部とを覆うように形成され、さらに、前記スルーホールの内部において前記第２抵抗変化層の上に埋め込み形成された電極を備えてもよい。
かかる構成では、デバイス特性に寄与するスルーホール底部の第２抵抗変化層の膜厚をデバイス特性から決定することができ、残りのスルーホールの空隙をより抵抗の低い第２電極で埋め込むことで寄生抵抗を低減し、配線遅延を防止することができる。また、少なくとも２元系の遷移金属酸化物をスルーホール内部に組成と埋め込み特性を両立して成膜することは技術的に困難である。このスルーホールの空隙をより実用化が進んでいる電極で埋め込むことができれば（例えば単元系の電極など）、製造方法上もメリットがでる。
上記の抵抗変化型素子において、前記第１抵抗変化層は、前記層間絶縁層の厚み方向から見て、前記スルーホールの基板側の開口部の全部を覆うと共にその外側にはみ出すように形成され、第２抵抗変化層は、層間絶縁層の厚み方向から見て、前記一方の開口部の全部を覆うと共にその外側にはみ出さないように形成されていてもよい。
上記の抵抗変化型素子において、前記第１抵抗変化層を構成する遷移金属酸化物および前記第２抵抗変化層を構成する遷移金属酸化物は、それぞれ、Ｔａ、Ｈｆ、Ｚｒからなる群より選択される少なくとも１つの遷移金属の酸化物であってもよい。
上記の抵抗変化型素子において、前記第１抵抗変化層を構成する遷移金属酸化物および前記第２抵抗変化層を構成する遷移金属酸化物はいずれもタンタル酸化物であって、一方のタンタル酸化物をＴａＯｘと表した場合に０．８≦ｘ≦１．９を満足し、他方のタンタル酸化物をＴａＯｙと表した場合にｘ＜ｙを満足するように構成されていてもよい。
上記の抵抗変化型素子において、前記第１抵抗変化層を構成する遷移金属酸化物の抵抗率が前記第２抵抗変化層を構成する遷移金属酸化物の抵抗率よりも低くてもよい。
上記の抵抗変化型素子において、前記第１抵抗変化層を構成する遷移金属酸化物の抵抗率が前記第２抵抗変化層を構成する遷移金属酸化物の抵抗率よりも高く、前記層間絶縁層と前記第１抵抗変化層との間にフッ素化合物ガスを含むエッチングガスを用いたエッチングに耐性を有するエッチングストッパ層が形成されており、前記スルーホールは前記層間絶縁層および前記エッチングストッパ層を貫通するように形成されていてもよい。
上記の抵抗変化型素子において、前記エッチングストッパ層は、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、炭窒化シリコン（ＳｉＣＮ）からなる群より選択される少なくとも１つの材料で構成されてもよい。
上記の抵抗変化型素子において、前記エッチングストッパ層は、５ｎｍ以上の厚さを有してもよい。
また、本発明の抵抗変化型記憶装置は、基板と、基板の主面に平行な第１平面内において第１方向に互いに平行に延びるように形成された複数の第１配線と、前記第１平面に平行な第２平面内において第２方向に互いに平行に延びるようにかつ前記複数の第１配線とそれぞれ立体交差するように形成された複数の第２配線と、前記第１配線と前記第２配線との立体交差点のそれぞれに形成されたメモリセルとを備え、前記メモリセルは、請求項１に記載の抵抗変化型素子と、前記抵抗変化型素子に直列に接続された電流制御素子とを備え、前記層間絶縁層が前記第１平面と前記第２平面との間に形成されている。
上記抵抗変化型記憶装置において、前記電流制御素子は、同一のメモリセルを構成する前記抵抗変化型素子に対応する前記スルーホールの、前記第１抵抗変化層で覆われていない開口部を覆うように形成されていてもよい。
上記抵抗変化型記憶装置において、前記電流制御素子は、前記層間絶縁層の両側のうち、同一のメモリセルを構成する前記抵抗変化型素子の第１抵抗変化層が設けられている側に形成されていてもよい。
上記抵抗変化型記憶装置において、前記電流制御素子は、ＭＩＭダイオード、ＭＳＭダイオード、バリスタからなる群より選択される少なくとも１つの素子であってもよい。
また、本発明の抵抗変化型素子の製造方法は、基板上に、第１電極を形成する第１電極形成ステップと、前記第１電極上に、遷移金属酸化物で構成される第１抵抗変化層を形成する第１抵抗変化層形成ステップと、前記第１抵抗変化層の上に層間絶縁層を形成する層間絶縁層形成ステップと、前記第１抵抗変化層の上に前記層間絶縁層を貫通するようにスルーホールを形成するスルーホール形成ステップと、前記スルーホールの内部において前記第１抵抗変化層と前記スルーホールの開口部でのみ接するように、遷移金属酸化物で構成され、かつ前記第１抵抗変化層と抵抗率が異なる、第２抵抗変化層を形成する第２抵抗変化層形成ステップと、前記第２抵抗変化層上に第２電極を形成するステップと、を有し、前記第１電極と前記第２電極との間に電気的パルスが印加されることで前記第１電極と前記第２電極との間の電気抵抗が変化する。
上記抵抗変化型素子の製造方法において、前記第１抵抗変化層が、前記スルーホールの一方の開口部の全部を覆うとともに該一方の開口部の外側にはみ出すように構成されてもよい。
上記抵抗変化型素子の製造方法は、さらに、前記第１抵抗変化層形成ステップと前記層間絶縁層形成ステップとの間に行われる、前記第１抵抗変化層の上にフッ素化合物ガスを含むエッチングガスを用いたエッチングに耐性を有するエッチングストッパ層を形成するエッチングストッパ層形成ステップを有し、前記層間絶縁層形成ステップは、前記第１抵抗変化層および前記エッチングストッパ層の上に層間絶縁層を形成するステップであってもよい。
上記抵抗変化型素子の製造方法は、前記スルーホール形成ステップにおいて、前記層間絶縁膜は、フッ素化合物ガスを含むエッチングガスを用いてエッチングし、前記エッチングストッパ層は、不活性ガスを用いてエッチングしてもよい。
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
本発明は、上記のような構成を有し、以下のような効果を奏する。すなわち、スルーホール型クロスポイントメモリセルアレイを有する記憶装置に用いられる抵抗変化型素子を有するメモリセル及びこれを用いた記憶装置において、抵抗変化層の積層構造を有するメモリセルアレイを容易に実現することができる。
図１は、本発明の第１実施形態にかかる抵抗変化型素子１００の概略構成の一例を示す図であり、図１（ａ）は断面図、図１（ｂ）は平面図である。図１（ａ）は、図１（ｂ）においてＡ−Ａ’線に沿って切った断面を矢印方向から見た断面図である。 図２（ａ）および図２（ｂ）は、それぞれ本発明の第１実施形態の変形例１及び変形例２にかかる抵抗変化型素子の概略構成の一例を示す断面図である。 図３は、本発明の第１実施形態の抵抗変化型素子を製造する方法の一例を示す工程断面図であり、図３（ａ）は基板上に第１配線を形成する工程を示す断面図であり、図３（ｂ）は第１配線上に第１の電極材料と第１の抵抗変化材料とを積層する工程を示す断面図であり、図３（ｃ）は第１電極と第１抵抗変化層とを完成させる工程を示す断面図であり、図３（ｄ）は第１電極と第１抵抗変化層とを覆うように層間絶縁層を形成する工程を示す断面図である。 図４は、本発明の第１実施形態の抵抗変化型素子を製造する方法の一例を示す工程図であり、図４（ａ）は層間絶縁層にスルーホールを形成する工程を示す図であり、図４（ｂ）はスルーホールを充填するように第２の抵抗変化材料と第２の電極材料とを積層する工程を示す図であり、図４（ｃ）は層間絶縁層を露出させて第２抵抗変化層と第２電極とを形成する工程を示す図であり、図４（ｄ）はスルーホールの開口部に露出する第２抵抗変化層と第２電極とを覆うように第２配線を形成する工程を示す図である。 図５は、抵抗変化型素子１００に電気的パルスを印加したときの抵抗値の変化を示す図である。 図６は、抵抗変化型素子１００の抵抗値に基づいて記憶された情報を読み出す方法を示す模式図である。 図７は、本発明の第１実施形態の抵抗変化型素子においてスルーホールが予定された位置からずれた場合を説明するための図であって、図７（ａ）は位置ずれが生じなかった場合、図７（ｂ）は位置ずれが生じた場合を示す。 図８は、スルーホールの外部に第１抵抗変化層と第２抵抗変化層とを形成し、スルーホール内部には電極のみを形成した場合において、スルーホールが予定された位置からずれた場合を説明するための図であって、図８（ａ）は位置ずれが生じなかった場合、図８（ｂ）は位置ずれが生じた場合を示す。 図９は、本発明の第１実施形態の変形例３にかかる抵抗変化型素子１００’の概略構成の一例を示す図である。 図１０は、本発明の第１実施形態の変形例３にかかる抵抗変化型素子を製造する方法の一例を示す工程断面図であり、図１０（ａ）は基板上に第１配線を形成する工程を示す断面図であり、図１０（ｂ）は第１配線上に第１の電極材料と第１の抵抗変化材料とを積層する工程を示す断面図であり、図１０（ｃ）は第１電極と第１抵抗変化層とを完成させる工程を示す断面図であり、図１０（ｄ）は第１電極と第１抵抗変化層とを覆うように層間絶縁層を形成する工程を示す断面図である。 図１１は、本発明の第１実施形態の変形例３にかかる抵抗変化型素子を製造する方法の一例を示す工程断面図であり、図１１（ａ）は層間絶縁層にスルーホールを形成する工程を示す断面図であり、図１１（ｂ）はスルーホールを充填するように第２の抵抗変化材料を堆積させる工程を示す断面図であり、図１１（ｃ）は層間絶縁層の表面およびスルーホールの側壁の一部を露出させて、スルーホール内に第２抵抗変化層を形成する工程を示す断面図であり、図１１（ｄ）はスルーホールを充填するように第２電極を形成し、さらに開口部に露出する第２電極を覆うように第２配線を形成する工程を示す断面図である。 図１２は、本発明の第１実施形態の変形例４にかかる抵抗変化型素子１００”の概略構成の一例を示す断面図である。 図１３は、本発明の第１実施形態の変形例４にかかる抵抗変化型素子を製造する方法の一例を示す工程断面図であり、図１３（ａ）は基板上に第１配線と第１電極と第１抵抗変化層と層間絶縁層とスルーホールを形成する工程を示す断面図であり、図１３（ｂ）はスルーホール内部に第２抵抗変化層を形成する工程を示す断面図であり、図１３（ｃ）は第２電極を形成する工程を示す断面図であり、図１３（ｄ）は絶縁層を形成し、さらに開口部に露出する第２抵抗変化層と第２電極と絶縁層とを覆うように第２配線を形成する工程を示す断面図である。 図１４は、本発明の第２実施形態にかかるメモリセルの概略構成の一例を示す図であり、図１４（ａ）は平面図、図１４（ｂ）は図１４（ａ）において線Ｂ−Ｂ’に沿って切った断面を矢印方向から見た断面図、図１４（ｃ）は図１４（ａ）において線Ｃ−Ｃ’に沿って切った断面を矢印方向から見た断面図である。 図１５は、本発明の電流制御素子１１０の電流−電圧特性（Ｉ−Ｖ特性）を模式的に示す図である。 図１６は、本発明の第２実施形態のメモリセルを製造する方法の一例を示す工程断面図であり、図１６（ａ）は基板上に第１配線を形成する工程を示す断面図であり、図１６（ｂ）は第１配線上に第１の電極材料と第１の抵抗変化材料とを積層する工程を示す断面図であり、図１６（ｃ）は第１電極と第１抵抗変化層とを完成させる工程を示す断面図であり、図１６（ｄ）は第１電極と第１抵抗変化層とを覆うように層間絶縁層を形成する工程を示す断面図である。 図１７は、本発明の第２実施形態のメモリセルを製造する方法の一例を示す工程断面図であり、図１７（ａ）は層間絶縁層にスルーホールを形成する工程を示す断面図であり、図１７（ｂ）はスルーホールを充填するように第２の抵抗変化材料と第２の電極材料とを積層する工程を示す断面図であり、図１７（ｃ）は層間絶縁層を露出させる工程を示す断面図であり、図１７（ｄ）はスルーホールの開口部に露出する第２抵抗変化層と第２電極とを覆うように電流制御素子および第２配線を形成する工程を示す断面図である。 図１８は、本発明の第２実施形態の変形例にかかる抵抗変化型素子の概略構成の一例を示す断面図である。 図１９は、本発明の第３実施形態にかかる抵抗変化型記憶装置の概略構成の一例を示す平面図である。 図２０は、図２０は、本発明の第３実施形態にかかる抵抗変化型記憶装置の概略構成の一例を示す断面図であり、図２０（ａ）は図１９の線Ｄ−Ｄ’に沿って切った断面を矢印方向から見た断面図、図２０（ｂ）は図１９の線Ｅ−Ｅ’に沿って切った断面を矢印方向から見た断面図である。 図２１は、本発明の第４実施形態にかかる抵抗変化型素子の概略構成の一例を示す断面図である。 図２２は、ドライエッチング処理を施す前と後のＴａＯｘ層における、フッ素の深さ方向の濃度分布を示す図である。 図２３は、ドライエッチング処理を施す前と後のＴａＯｘ層における、酸素の深さ方向の濃度分布を示す図である。 図２４は、ドライエッチング処理を施す前と後のＴａＯｘ層における、炭素の深さ方向の濃度分布を示す図である。 図２５は、本発明の第４実施形態にかかる抵抗変化型素子およびメモリセルを製造する方法の一例を示す工程断面図であり、図２５（ａ）は基板上に第１配線と第１電極と第１抵抗変化層とエッチングストッパ層と層間絶縁層とを形成する工程を示す断面図であり、図２５（ｂ）は層間絶縁層にスルーホールを形成する工程を示す断面図であり、図２５（ｃ）はエッチングストッパ層にスルーホールを形成する工程を示す断面図であり、図２５（ｄ）は第２抵抗変化層と第２電極と電流制御素子と第２配線とを形成する工程を示す断面図である。 図２６は、本発明の第５実施形態にかかる抵抗変化型素子６００の概略構成の一例を示す図であり、図２６（ａ）は断面図、図２６（ｂ）は平面図である。図２６（ａ）は、図２６（ｂ）においてＡ−Ａ’線に沿って切った断面を矢印方向から見た断面図である。 図２７は、本発明の第５実施形態にかかるメモリセル７００の概略構成の一例を示す図であり、図２７（ａ）は断面図、図２７（ｂ）は平面図である。図２７（ａ）は、図２７（ｂ）においてＡ−Ａ’線に沿って切った断面を矢印方向から見た断面図である。
以下、本発明の実施の形態を、図面を参照しながら説明する。
（第１実施形態）
［素子の構成］
図１は、本発明の第１実施形態にかかる抵抗変化型素子１００の概略構成の一例を示す図であり、図１（ａ）は断面図、図１（ｂ）は平面図である。図１（ａ）は、図１（ｂ）においてＡ−Ａ’線に沿って切った断面を矢印方向から見た断面図である。
図１に示すように、抵抗変化型素子１００は、第１配線８と第２配線９との間に形成された層間絶縁層３（絶縁層）を備え、層間絶縁層３を貫通するようにスルーホール４が形成され、スルーホール４の外部に遷移金属酸化物で構成される第１抵抗変化層２が形成され、スルーホール４の内部に遷移金属酸化物で構成される第２抵抗変化層５が形成され、第１抵抗変化層２と第２抵抗変化層５とは抵抗率が異なり、第１抵抗変化層２と第２抵抗変化層５とがスルーホールの一方の開口部２０のみにおいて互いに接するように形成されている。
かかる構成では、スルーホール型クロスポイント構造の記憶装置において、抵抗変化層の積層構造を容易に実現できる。
「第１抵抗変化層２と第２抵抗変化層５とがスルーホール４の一方の開口部のみにおいて互いに接する」とは、第１抵抗変化層２と第２抵抗変化層５との接触面の高さ（基板主面からの距離、以下同様）と、層間絶縁層３と第１抵抗変化層２との基板主面に平行な面内にある接触面の高さとが異なる場合を含む。具体的には、例えば後述するようにフッ素化合物ガスを含むエッチングガスを用いたエッチングによってスルーホール４を形成する場合、第１抵抗変化層２の劣化が問題になることがある。第１抵抗変化層２のうち劣化した部分をエッチバックにより除去することでかかる問題に対応する場合、第１抵抗変化層２と第２抵抗変化層５との接触面は、第１抵抗変化層２側に膨らむことになる。本実施形態はかかる構成を含むものである。ただし、第１抵抗変化層２と第２抵抗変化層５との接触面が、図１に示すように、層間絶縁層３と第１抵抗変化層２との基板主面に平行な面内にある接触面と同一平面内にあることが好ましい。
抵抗変化型素子１００において、第１抵抗変化層２は、層間絶縁層３の厚み方向から見て、一方の開口部２０の全部を覆うと共にその外側にはみ出すように形成され、第２抵抗変化層５は、層間絶縁層３の厚み方向から見て、一方の開口部２０の全部を覆うと共にその外側にはみ出さないように形成されているのが好ましい。
かかる構成では、スルーホール４の一方の開口部において第１抵抗変化層２により第２抵抗変化層５が完全に覆われることになり、第２抵抗変化層５がスルーホール４の外部に配設される第１電極１と接しない。よって、抵抗変化型素子１００の動作が安定する。
また、本構成によれば、第１抵抗変化層２と第２抵抗変化層５で構成される抵抗変化層の積層構造はスルーホール４の一方の開口で規定される領域の内部のみで形成される。各々の抵抗変化型素子における抵抗変化層の積層構造部分の面積がスルーホール４の一方の開口によって規定される。スルーホール４の加工精度を上げることにより、抵抗変化型素子１００の初期抵抗値のばらつきが低減される。結果として、抵抗変化型素子１００の素子間の特性ばらつきを低減することが可能となる。
抵抗変化型素子１００は、さらに第１電極１を備え、第１抵抗変化層２は第１電極１と層間絶縁層３との間に形成され、スルーホール４の内部において第２抵抗変化層５の上に第２電極６が形成される。第１電極１と第２電極６との間に電気的パルスが印加されることで第１電極１と第２電極６との間の電気抵抗が変化しかつ該電気的パルスの印加が終了した後でも該変化した電気抵抗が維持される。
「スルーホール４の内部において第２抵抗変化層５の上に第２電極６が形成される」とは、スルーホール４の底面および側壁、あるいはスルーホール４の底面又は側壁において、第２電極６が第２抵抗変化層５よりも内側に存在することを言う。抵抗変化型素子１００は、いわゆる不揮発性記憶素子である。
本実施形態では、第１電極１は基板７の上に形成された第１配線８の上に形成される。スルーホール４の上側の開口部に露出する第２抵抗変化層５と第２電極６とを覆うように、第２配線９が形成される。
本実施形態において各部材の具体的構成は、例えば以下のようにすることができる。
基板７は、トランジスタを含む回路が形成され、内部配線によりメモリアレイと電気的に接続されたシリコン基板としうる（但し、隣接する第１配線８が互いに電気的に短絡しないよう、第１配線８と接する面は電気的に絶縁性があることが必要である。）。第１電極１および第２電極６は、Ａｌ、Ｃｕ、Ｔｉ、Ｗ、Ｐｔ、Ｉｒ、Ｃｒ、Ｎｉ、Ｎｂ等の金属やこれらの混合物（合金）、あるいはＴｉＮ、ＴｉＷ、ＴａＮ、ＴａＳｉ２、ＴａＳｉＮ、ＴｉＡｌＮ、ＮｂＮ、ＷＮ、ＲｕＯ２、Ｉｎ２Ｏ３、ＳｎＯ２、ＩｒＯ２等の導電性を有する化合物や、又はこれらの積層構造物を使用することができる。層間絶縁層３は、例えば酸化シリコン（例えば、ＳｉＯ２）等で構成しうる。
第１抵抗変化層２および第２抵抗変化層５は導電性を有する遷移金属酸化物（遷移金属から選択された１種類又は複数種類の元素から成る金属が酸化された材料）で構成されることが好ましい。かかる遷移金属酸化物が抵抗変化材料として好適であることは、非特許文献１あるいは特許文献２に記載されており、詳細な説明を省略する。「遷移金属酸化物で構成される」とは、必ずしも遷移金属酸化物以外の材料を含まないというものではなく、抵抗変化型素子１００がメモリ素子として動作するのに必要な抵抗変化特性を持つ限りにおいて、遷移金属酸化物以外の材料や不純物を含んでいてもよい。
第１抵抗変化層２を構成する遷移金属酸化物および第２抵抗変化層５を構成する遷移金属酸化物は、それぞれ、Ｔａ、Ｈｆ、Ｚｒからなる群より選択される少なくとも１つの遷移金属の酸化物であるのが好ましい。
第１抵抗変化層２を構成する遷移金属酸化物および第２抵抗変化層５を構成する遷移金属酸化物は、酸素不足型の酸化物であるのが好ましい。酸素不足型の酸化物とは、化学量論的な酸化物と比較して酸素の含有量（原子比：総原子数に占める酸素原子数の割合）が少ない酸化物をいう。
第１抵抗変化層２を構成する遷移金属酸化物および第２抵抗変化層５を構成する遷移金属酸化物は、両者の抵抗率が互いに異なるように選択される。第１抵抗変化層２および第２抵抗変化層５を構成する遷移金属酸化物の内、低抵抗の遷移金属酸化物の抵抗率は例えば数ｍΩｃｍである。
第１抵抗変化層２を構成する遷移金属酸化物および第２抵抗変化層５を構成する遷移金属酸化物はいずれもタンタル酸化物であって、一方のタンタル酸化物をＴａＯｘと表した場合に０．８≦ｘ≦１．９を満足し、他方のタンタル酸化物をＴａＯｙと表した場合にｘ＜ｙを満足するように構成されているのが好ましい。また、ＴａＯｙの膜厚は、１〜８ｎｍ程度が好ましい。
この場合、ＴａＯｘの方が抵抗率が低くなり（低抵抗変化層となり）、ＴａＯｙの方が抵抗率が高くなる（高抵抗変化層となる）。かかる構成では、高速で可逆的に安定した書き換え特性と、良好な抵抗値のリテンション特性を有する抵抗変化型素子が得られる。かかる知見をもたらした実験結果の詳細な説明は、特許文献２に記載されているので省略する。
また、第１抵抗変化層２を構成する遷移金属酸化物および第２抵抗変化層５を構成する遷移金属酸化物はいずれもハフニウム酸化物であって、一方のハフニウム酸化物をＨｆＯｘと表した場合に０．９≦ｘ≦１．６を満足し、他方のハフニウム酸化物をＨｆＯｙと表した場合に１．８＜ｙを満足するように構成してもよい。ＨｆＯｙの膜厚は、３〜４ｎｍ程度が好ましい。
また、第１抵抗変化層２を構成する遷移金属酸化物および第２抵抗変化層５を構成する遷移金属酸化物はいずれもジルコニウム酸化物であって、一方のジルコニウム酸化物をＺｒＯｘと表した場合に０．９≦ｘ≦１．４を満足し、他方のジルコニウム酸化物をＺｒＯｙと表した場合に１．９＜ｙを満足するように構成してもよい。ＺｒＯｙの膜厚は、１〜５ｎｍ程度が好ましい。
これら、タンタル、ハフニウム、ジルコニウムの酸化物では、一般的に酸素含有率が高いほど抵抗率が高くなる。
タンタル、ハフニウム、ジルコニウムの酸化物は、それぞれタンタル、ハフニウム、ジルコニウムターゲットを用い、酸素ガスを含むスパッタガス中でスパッタする反応性スパッタ法により形成できる。スパッタガス中の酸素濃度を変えることにより、それぞれの酸化物中に含まれる酸素含有率（すなわち抵抗率）を変化させることができる。また、ＣＶＤ法やＡＬＤ（Ａｔｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いても形成できる。
第１抵抗変化層２と第２抵抗変化層５とは、ＳｒＲｕＯ３（ＳＲＯ）、Ｐｒ0.7Ｃａ0.3ＭｎＯ3、Ｐｒ0.5Ｃａ0.5ＭｎＯ3、および、その他のＰＣＭＯなど、一部のペロブスカイト（一般的に、ＡＢＸ3の組成を有するペロブスカイト型の結晶構造を有する材料。なお、Ｘが、酸素またはフッ素のいずれかである場合、Ａは、１．０から１．４Åの原子サイズを有し、Ｂは、０．４５から０．７５Åの原子サイズを有する材料で構成される）や、ＲｕＯXやＣｕＯXなど、活性化エネルギの低い酸化物などでも構成しうる。
第一抵抗変化層２および第２抵抗変化層５は、その一方が導電性を有する金属酸化物、他方が酸化物で構成される絶縁体で構成されるようにしてもよい。酸化物で構成される絶縁体の具体例として、Ｔａ２Ｏ５、Ａｌ2Ｏ3、Ｔａ2Ｏ5、ＨｆＯ2、ＺｒＯ2などの様々な金属酸化物が考えられる。この場合、絶縁体の厚さを制御することにより、いわゆる初期化工程（抵抗変化型素子に電気的な刺激を加えて、抵抗状態の変化を発現させる工程）が不要で、かつ、抵抗変化型素子を流れる電流の値が制御可能となる。かかる知見をもたらした実験結果の詳細な説明は、非特許文献１あるいは特許文献３に詳述されている通りであるので、記載を省略する。
また、逆に絶縁体の厚さを制御することにより、初期化工程を加えて抵抗変化素子の抵抗変化特性のばらつきを抑制するよう構成してもよい。
第１抵抗変化層２を構成する遷移金属酸化物の抵抗率が第２抵抗変化層５を構成する遷移金属酸化物の抵抗率よりも低くてもよい。かかる構成では、第１抵抗変化層２がもともと還元的な状態(酸素含有率が小さい)にあるので、エッチング時にフッ素含有ガスなどによる影響を受けにくい。よって、スルーホールのエッチングによる第１抵抗変化層の劣化の問題が生じにくい。
なお、図１では、第１電極１と基板７との間に第１配線８が形成され、第２電極６の上に第２配線９が形成されている。なお、第１配線８と第１電極１とは同一部材であってもよい。
さらに、図２（ａ）に第１実施形態の変形例１として示すように、第１電極１および第１抵抗変化層２が第１配線８上を全て被覆するように形成してもよい。この場合、第１電極１および第１抵抗変化層２の形状を規定するマスクが不要にできる（第１配線８の形状を規定するマスクを使用し、第１配線８と第１電極１および第１抵抗変化層２を同時に加工することが可能である）ため、製造工程の簡略化が可能となる。
第２配線９と第２電極６とは同一部材であってもよい（図２（ｂ）の変形例２を参照）。この構成は、第２電極６を形成する際にＣＶＤやめっき等の手法によりスルーホール４内に第２抵抗変化層５を形成した基板表面を第２電極６の部材で被覆した後、基板全面に形成された第２電極６の部材をエッチング等の手法により第２配線９として加工することにより実現可能である。
第１電極１および第２電極６は、複数の層で構成されてもよい。第１抵抗変化層２と第２抵抗変化層５とは、スルーホールの一方の開口部２０の全部において隙間なく接していることが好ましい。
図１を参照しつつ抵抗変化型素子１００の構成をより詳細に説明すれば、以下の通りである。
抵抗変化型素子１００は、基板７の上に、所定の幅を持つ帯状の第１配線８が形成されている。第１配線８の上には、基板７の厚み方向からみて第１配線８からはみ出さないように、第１電極１と第１抵抗変化層２とがこの順に積層されている。第１電極１と第１抵抗変化層２とは、基板７の厚み方向から見て同一の形状を有する。「基板の上に第１電極が形成される」とは、一般的な解釈に従って、基板に物理的に接するように第１電極が形成される場合と、基板の上に他の部材（例えば、第１配線８）を介して第１電極が形成される場合とを含む。
基板７の上には、第１配線８と第１電極１と第１抵抗変化層２とを覆うように、層間絶縁層３が形成されている。第１抵抗変化層２の上方の層間絶縁層３には、筒状のスルーホール４が、層間絶縁層３を貫通するように、かつ第１抵抗変化層２の上面に達するように、形成されている。スルーホール４の内部には、その底面の全面と側壁の全面とを覆うように第２抵抗変化層５が形成されている。第２抵抗変化層５はスルーホール４を完全に充填しておらず、第２抵抗変化層５がなす空隙（凹部）を完全に充填するように第２電極６が形成されている。「層間絶縁層」には、単一のステップで形成される層間絶縁層のみならず、複数のステップで形成される複数の層間絶縁層が合体して１つの層をなす場合を含む。
スルーホール４の上側の開口部には、第２抵抗変化層５と第２電極６とが露出している。該開口部の上面の全面を覆い、かつ該上側の開口部からはみ出すように、所定の幅を持つ帯状の第２配線９が、基板７の厚み方向から見て第１配線８と直交するように形成されている。
第１抵抗変化層２を構成する遷移金属酸化物の抵抗率は、第２抵抗変化層５を構成する遷移金属酸化物の抵抗率よりも低くなるように構成されていてもよい。すなわち、第１抵抗変化層２を構成する遷移金属酸化物にタンタル酸化物を用い、その組成をＴａＯｘと表した場合に０．８≦ｘ≦１．９を満足し、第２抵抗変化層５を構成する遷移金属酸化物にタンタル酸化物を用い、その組成をＴａＯｙと表した場合にｘ＜ｙを満足する。具体的には、例えばｘ＝０．８、ｙ＝２．４８のとき、第１抵抗変化層の抵抗率は０．６ｍΩｃｍとなり、第２抵抗変化層の抵抗率は測定器がオーバーレンジとなる。
かかる構成において、第１電極１の厚さは１０ｎｍ以上５０ｎｍ以下、第１抵抗変化層２（低抵抗変化層）の厚さは１０ｎｍ以上５０ｎｍ以下、第２抵抗変化層５（高抵抗変化層）の厚さは、底面の最も薄い部分で１ｎｍ以上８ｎｍ以下が好ましい。
［製造方法］
図３および図４は、本発明の第１実施形態の抵抗変化型素子を製造する方法の一例を示す工程図である。図３（ａ）は基板７上に第１配線８を形成する工程を示す図であり、図３（ｂ）は第１配線８上に第１電極材料層１’と第１抵抗変化材料層２’とを積層する工程を示す図である。図３（ｃ）は第１電極１と第１抵抗変化層２とを完成させる工程を示す図であり、図３（ｄ）は第１電極１と第１抵抗変化層２とを覆うように層間絶縁層３を形成する工程を示す図である。図４（ａ）は層間絶縁層３にスルーホール４を形成する工程を示す図であり、図４（ｂ）はスルーホール４を充填するように第２抵抗変化材料層５’と第２電極材料層６’とを積層する工程を示す図である。図４（ｃ）は層間絶縁層３の表面の第２抵抗変化材料層５’と第２電極材料層６’とを除去して層間絶縁層３の表面を露出させる工程を示す図であり、図４（ｄ）はスルーホール４の他方の開口部に露出する第２抵抗変化層５と第２電極６とを覆うように第２配線９を形成する工程を示す図である。
図３および図４に示すように、本実施形態の抵抗変化型素子の製造方法は、基板上に、第１配線８を形成する第１配線形成ステップと、第１配線８上に第１電極１を形成する第１電極形成ステップと、第１電極１上に、遷移金属酸化物で構成される第１抵抗変化層２を形成する第１抵抗変化層形成ステップ（例えば、図３（ａ）乃至図３（ｃ））と、第１抵抗変化層２の上に層間絶縁層３を形成する層間絶縁層形成ステップ（例えば、図３（ｄ））と、第１抵抗変化層２の上に層間絶縁層３を貫通するようにスルーホール４を形成するスルーホール形成ステップ（例えば、図４（ａ））と、スルーホール４の内部において第１抵抗変化層２とスルーホール４の開口部２０でのみ接するように、遷移金属酸化物で構成され、かつ第１抵抗変化層２と抵抗率（酸素含有率）が異なる、第２抵抗変化層５を形成する第２抵抗変化層形成ステップ、スルーホール中でかつ第２抵抗変化層５上に第２電極６を形成する第２電極形成ステップ、第２抵抗変化層５および第２電極６が埋め込まれたスルーホール４の他方の開口上に第２配線９を形成する第２配線形成ステップ（図４（ｂ）乃至図４（ｄ））とを有する。
第１抵抗変化層２は、スルーホール４の一方の開口部２０の全部を覆うとともに該一方の開口部２０の外側にはみ出すように構成されているほうが好ましい。そのような構成により、スルーホール４と第１抵抗変化層２の間で位置ずれが発生し、スルーホール４の一方の開口部２０の一部が第１抵抗変化層２の外にはみ出したとしていも、第２抵抗変化層５と第１電極１とが直接接触することを阻止でき、安定な動作が可能となる。
なお、図３および図４の例では、第１電極形成ステップと第１抵抗変化層形成ステップとは同一のステップとなっているが、コスパッタ装置を用いれば可能である。同様に、第２電極形成ステップと第２抵抗変化層形成ステップとは同一のステップとしている。
図３および図４を参照しつつ抵抗変化型素子１００の製造方法をより詳細に説明すれば、以下の通りである。
まず、図３（ａ）に示すように、基板７上にアルミ（Ａｌ）等の配線材料がスパッタにより堆積され、エッチングにより所定の幅を有する帯状の第１配線８が形成される（第１配線形成ステップ）。
次に、図３（ｂ）に示すように、第１配線８の上に、タンタル（Ｔａ）、チタン（Ｔｉ）、あるいはＡｌ等の第１電極材料１’がスパッタにより１０〜５０ｎｍ堆積され（第１の電極材料堆積ステップ）、さらにＴａＯｘ（０．８≦ｘ≦１．９）で構成される第１抵抗変化材料２’が反応性スパッタ法またはＣＶＤ法等により１０〜５０ｎｍ堆積される（第１の抵抗変化材料堆積ステップ）。
次に、図３（ｃ）に示すように、フォトリソグラフィプロセス及びエッチングプロセスにより第１抵抗変化層２が形成されると共に（第１抵抗変化層エッチングステップ）、連続して、エッチングにより第１電極１が形成される（第１電極エッチングステップ）。
次に、図３（ｄ）に示すように、基板７と第１配線８と第１電極１と第１抵抗変化層２とを覆うように層間絶縁層３が堆積され、ＣＭＰ等により層間絶縁層３の表面が平坦化される（層間絶縁層形成ステップ）。
次に、図４（ａ）に示すように、フォトリソグラフィプロセス及びエッチングプロセスにより、層間絶縁層３を貫通し、第１抵抗変化層２の表面を開口するスルーホール４が形成される（スルーホール形成ステップ）。
次に、図４（ｂ）に示すように、層間絶縁層３の上面とスルーホール４の底面の全面と側壁の全面とを覆うようにＴａＯｙ（ｘ＜ｙ）で構成される第２抵抗変化材料５’がＣＶＤ法により１〜８ｎｍ堆積される。さらに白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）、タングステン（Ｗ）、窒化タンタル（ＴａＮ）等の第２電極材料６’が堆積され、スルーホール４が完全に充填される。
次に、図４（ｃ）に示すように、ＣＭＰ法により層間絶縁層３の上面まで、すなわちスルーホール４の他方の開口部以外の層間絶縁層３の表面が露出するまで、第２抵抗変化材料５’および第２電極材料６’が除去される。これにより、スルーホール４を完全に充填するように、第２抵抗変化層５および第２電極６の積層構造が形成される（層間絶縁層露出ステップ）。
次に、図４（ｄ）に示すように、スルーホール４の他方の開口部に露出する第２抵抗変化層５および第２電極６を被覆するように、Ａｌ等の配線材料をスパッタし、フォトリソグラフィプロセス及びエッチングプロセスにより、所定の幅を有する帯状の第２配線９が形成される（第２配線形成ステップ）。
以上により、抵抗変化型素子１００が得られる。
電極材料の堆積方法はスパッタに限定されない（以下、全ての実施形態およびその変形例において同様）。例えば、ＣＶＤや真空蒸着、めっき、その他の方法を用いても良い。
抵抗変化材料の堆積方法はＣＶＤに限定されない。例えば、スパッタやＡＬＤ（原子層成長）を用いても良い（以下、全ての実施形態およびその変形例において同様）。
層間絶縁層の表面を平坦化するには、先に述べたＣＭＰの他、いわゆるエッチバックも適用可能である（以下、全ての実施形態およびその変形例において同様）。
配線材料の堆積方法はスパッタに限定されない（以下、全ての実施形態およびその変形例において同様）。例えば、配線の材料としてＣｕ等を使用する場合は、いわゆるダマシン法（基板等の絶縁層にあらかじめ配線溝を形成し、絶縁層上および配線溝中に配線形成用の導電層（Ｃｕ等）を堆積した後、導電層をＣＭＰ（化学的機械的研磨）法によって配線溝内のみに残されるように研磨する手法）によりストライプ状の配線が形成されてもよい。
［動作］
図５は、抵抗変化型素子１００に電気的パルスを印加した場合の抵抗値の変化と対応する情報の関係を示す図である。なお、電気的パルスの電圧および極性は、第１電極１を基準とした第２電極６の電位により定めるものとする。抵抗変化型素子１００に電気的パルスを印加するとは、具体的には、第１電極１と第２電極６との間に、所定の極性の電圧とパルス幅を持つ電気的パルスを印加することを言う。
図５に示すように、第１配線８と、第２配線９との間に、極性が異なる２種類の電気的パルス（負電圧パルスＥ１と成電圧パルスＥ２）を交互に印加すると、抵抗変化型素子１００の抵抗値（第１電極１と第２電極６との間の電気抵抗値）が変化する。第１の閾値電圧より電圧が高い負電圧の電気的パルス（以下、その電圧をＥ１とする）を印加すると抵抗値が減少して低抵抗値Ｒａとなる。第２の閾値電圧より電圧が高い正電圧の電気的パルス（以下、その電圧をＥ２とする）を印加すると抵抗値が増加して高抵抗値Ｒｂとなる。抵抗変化型素子１００は、第１電極１と第２電極６との間に電気的パルスが印加されることで第１電極と第２電極との間の電気抵抗が変化し、かつ該電気的パルスの印加が終了した後でも該変化した電気抵抗が維持されるため、不揮発性記憶素子として利用できる。
また、抵抗変化型素子１００はバイポーラ型の特性を有する。すなわち、第１極性の電圧の電気的パルス（例えば、正電圧の電気的パルス）を印加することで第１抵抗状態（例えば、高抵抗状態）に変化し、第１極性と異なる第２極性の電気的パルス（例えば、負電圧の電気的パルス）を印加することで第２抵抗状態（例えば、低抵抗状態）に変化する。
図６は、抵抗変化型素子１００の抵抗値に基づいて記憶された情報を読み出しする方法を示す模式図である。
図６に示すように、２つの異なる抵抗値ＲａまたはＲｂのうちいずれか一方を情報「０」とし、もう一方を情報「１」とすると、抵抗値に対応付けて１ビットの情報（「０」または「１」）を記憶することができる。図６では、抵抗値Ｒｂ（高抵抗状態）を情報「０」に、抵抗値Ｒａ（低抵抗状態）を情報「１」に割り当てている。
図６に示すように、抵抗変化型素子１００が高抵抗状態（抵抗値がＲｂ）のときに負電圧の電気的パルスを印加すると、抵抗変化型素子１００は低抵抗状態（抵抗値がＲａ）となる。これにより、抵抗変化型素子１００に記憶された情報は「０」から「１」に書き換えられる。
また、抵抗変化型素子１００が低抵抗状態（抵抗値がＲａ）のときに正電圧の電気的パルスを印加すると、抵抗変化型素子１００が低抵抗状態（抵抗値がＲｂ）となる。これにより、抵抗変化型素子１００に記憶された情報は「１」から「０」に書き換えられる。
抵抗変化型素子１００に記憶された情報を読み取る場合、抵抗変化型素子１００の抵抗状態を変化させるために印加する電気的パルス（電圧Ｅ１あるいは電圧Ｅ２）よりも絶対値が小さく、印加しても抵抗変化型素子１００の抵抗値が変化しないような読み出しパルス電圧Ｅ３を印加して出力電流値を読み取る。図６に示すように、出力電流値Ｉａが抵抗値Ｒａに、出力電流値Ｉｂが抵抗値Ｒｂに対応している。よって、読み取られた出力電流値に基づいて、抵抗変化型素子１００に記録されていた情報（情報「０」または情報「１」）が読み取られる。
なお、情報と抵抗状態との対応関係や、電気的パルスの極性と抵抗値の増減との対応関係などは、具体的な抵抗変化型素子の構成によって適宜設定でき、上記の態様に限定されるものではない。
［効果］
本実施形態の抵抗変化型素子および抵抗変化型素子の製造方法によれば、スルーホール型クロスポイント構造の記憶装置において抵抗変化層の積層構造を容易に実現できる。第１抵抗変化層と第２抵抗変化層という２つの抵抗変化層が、前者がスルーホールの外部に、後者がスルーホールの内部に形成されることで自己整合的に積層される。例えば、スルーホールの内部に２つの抵抗変化層を形成する場合に比べると、スルーホール内部の層の数が少なくなり、製造が容易となる。それぞれの抵抗変化層の組成や大きさ（厚さや面積）などの設計自由度も向上する。スルーホールの外部に形成される第１抵抗変化層はそもそもスルーホールによる制約を受けない。スルーホールの内部に形成される第２抵抗変化層もスルーホール内部の層の数が少なくなることで、相対的に自由に厚さの設定などができる。２つの抵抗変化層は、ＣＶＤやスパッタ、ＡＬＤ（原子層成長）等を用いて、個別に組成を調整しつつ形成できる。かかる製造方法が採用された場合、抵抗変化層を形成した後にプラズマによる酸化で抵抗率を変化させる場合よりも、組成の均質化や２つの抵抗変化層の厚さの調整などが容易になる。これらは、製造プロセス上の自由度がより高くなるということを意味する。適切な製造プロセス条件を設定することにより、電気特性のばらつきが少ない高信頼性の抵抗変化型素子、あるいはこのような抵抗変化型素子を有する記憶装置を実現できる可能性がより高くなる。
また、第２抵抗変化層と第２電極とは、スルーホール内部において自己整合的に形成される。よって、抵抗変化型素子１００は高集積化に適している。
抵抗変化する部分は第１電極と第２電極とで挟まれた部分（スルーホールの開口部）に限定される。言い換えると、抵抗変化型素子の基本構成単位の大きさは、スルーホールによって規定される。このため、抵抗変化型素子の基本構成単位を、製造プロセスのプロセスルールの最小サイズにまで微細化することができる。また、抵抗変化型素子の特性のばらつきを抑制でき、動作の信頼性が向上する。
第１抵抗変化層、第１電極、第２抵抗変化層、第２電極は、いずれも通常の半導体プロセス（例えば、メモリ素子以外の機能を担う部位と同じマスクプロセス、ＣＭＯＳプロセスなど）により形成でき、製造プロセスを簡略化できる。
第１抵抗変化層と第２抵抗変化層とは抵抗率が異なるため、各抵抗変化層の組成や厚さを適切に制御すれば、良好な特性の抵抗変化型素子が得られる。
また第１抵抗変化層と第２抵抗変化層とがそれぞれ別個独立に製造されるため、遷移金属酸化物を酸化する方法によって積層構造を実現する場合に困難であった、第１抵抗変化層のみに熱処理を加えて抵抗変化型素子の特性を向上させるプロセスが可能となる。
図７は、本発明の第１実施形態の抵抗変化型素子においてスルーホールが予定された位置からずれた場合を説明するための図であって、図７（ａ）は位置ずれが生じなかった場合、図７（ｂ）は位置ずれが生じた場合を示す。
図８は、スルーホール４の外部（ここでは、第１電極１上）に第１抵抗変化層２と第２抵抗変化層５とを形成し、スルーホール内部には電極のみを形成した場合において、スルーホールが予定された位置からずれた場合を説明するための図であって、図８（ａ）は位置ずれが生じなかった場合、図８（ｂ）は位置ずれが生じた場合を示す。
図７および図８において、符号が図１と同一である要素は、図１と共通するので、説明を省略する。
図８に示すように、スルーホール４の外部に第１抵抗変化層２と第２抵抗変化層５とを形成し、スルーホール４内部には第２電極６のみを形成した抵抗変化型素子１５０では、スルーホール４が予定された位置からずれた場合（図８（ｂ））、第２電極６と第１配線８（あるいは第１電極１）とが短絡してしまい、抵抗変化型素子１５０は抵抗変化できない。
図８（ｂ）のように、メモリセルに短絡が生じると、同一の行および列に存在するメモリセルは使用できなくなり、記憶容量の深刻な低下を招く。
図７に示すように、抵抗変化型素子１００では、スルーホール４が予定された位置からずれた場合（図７（ｂ））でも、スルーホール４の底面の全面および側壁の全面は第２抵抗変化層５で覆われているため、第２電極６と第１配線８（あるいは第１電極１）との短絡を抑制できる。
［変形例３］
図９は、本発明の第１実施形態の変形例３にかかる抵抗変化型素子１００’の概略構成の一例を示す図である。
図９に示すように、抵抗変化型素子１００’は、スルーホール４の内部を除いては抵抗変化型素子１００と共通の構成を有する。よって、抵抗変化型素子１００と共通する部分については同一の符号を付して説明を省略する。
抵抗変化型素子１００’のスルーホール４の内部には、その底面の全面を覆うように第２抵抗変化層５が形成され、さらにその上に第２電極６が形成されている。すなわち、抵抗変化型素子１００’では、第２抵抗変化層５がスルーホール４の側壁全面には形成されておらず、第２電極６がスルーホール４の側壁に接している。
スルーホール４の他方の開口部には、第２電極６のみが露出している。該開口部に露出した第２電極６上面全面を覆い、かつ該他方の開口部からはみ出すように、所定の幅を持つ帯状の第２配線９が、基板７の厚み方向から見て第１配線８と直交するように形成されている。
図１０および図１１は、本発明の第１実施形態の変形例３にかかる抵抗変化型素子を製造する方法の一例を示す工程図であり、図１０（ａ）は基板７上に第１配線８を形成する工程を示す図であり、図１０（ｂ）は第１配線８上に第１電極材料層１’と第１抵抗変化材料層２’とを積層する工程を示す図であり、図１０（ｃ）は第１電極１と第１抵抗変化層２とを完成させる工程を示す図であり、図１０（ｄ）は第１電極１と第１抵抗変化層２とを覆うように層間絶縁層３を形成する工程を示す図であり、図１１（ａ）は層間絶縁層３にスルーホール４を形成する工程を示す図であり、図１１（ｂ）はスルーホール４を充填するように第２抵抗変化材料層５’を堆積させる工程を示す図であり、図１１（ｃ）は層間絶縁層３およびスルーホール４の側壁の一部を露出させる工程を示す図であり、図１１（ｄ）はスルーホール４を充填するように第２電極６を形成し、さらにスルーホール４の他方の開口部に露出する第２電極６を覆うように第２配線９を形成する工程を示す図である。
図１０（ａ）乃至図１０（ｄ）および図１１（ａ）は、それぞれ、図３（ａ）乃至図３（ｄ）および図４（ａ）と共通するので説明を省略する。
図１１（ｂ）に示すように、層間絶縁層３の上面とスルーホール４の内部に一例としてＴａＯｙ（ｘ＜ｙ）で構成される第２抵抗変化材料５’をＣＶＤ法により堆積させることで、スルーホール４には第２抵抗変化材料５’が完全に充填される。
次に、図１１（ｃ）に示すように、ＣＭＰにより層間絶縁層３の上面まで、すなわち層間絶縁層３が露出するまで、第２抵抗変化材料５’が除去される（層間絶縁層露出ステップ）。このとき、第２抵抗変化材料５’が研磨される速度を層間絶縁層３が研磨される速度よりも大きくなるようにＣＭＰの条件を設定し、オーバーポリッシュすることにより、スルーホール４の内部にある第２抵抗変化材料５’も一部が除去される。これにより、スルーホール４の内部に凹部（リセス）が形成される。さらに、エッチバックを行う事で、スルーホール内の第２抵抗変化材料５’を薄膜化する。
次に、図１１（ｄ）に示すように、スルーホール４に形成された凹部を充填するように、第２電極６がＣＶＤ法により堆積される。その後、ＣＭＰ法により層間絶縁層３が露出され、スルーホール４の上側の開口部に露出する第２電極６を被覆するように、Ａｌ等の配線材料を用いて、スパッタとマスクを用いたエッチングにより、所定の幅を有する帯状に第２配線９が形成される（第２配線形成ステップ）。
以上により、抵抗変化型素子１００’が得られる。
このようにして抵抗変化型素子１００’でも、スルーホール型クロスポイント構造の記憶装置において抵抗変化層の積層構造を容易に実現できる。本変形例も、スルーホール４が第１電極１及び第１抵抗変化層２に対して位置ずれを起こした場合でも、第２電極６と第１配線８（あるいは第１電極１）との短絡を抑制できる。
［変形例４］
図１２は、本発明の第１実施形態の変形例４にかかる抵抗変化型素子１００”の概略構成の一例を示す図である。
図１２に示すように、抵抗変化型素子１００”は、スルーホール４の内部を除いては抵抗変化型素子１００と共通の構成を有する。よって、抵抗変化型素子１００と共通する部分については同一の符号を付して説明を省略する。
抵抗変化型素子１００”のスルーホール４の内部には、その底面の全面と側壁の全面とを覆うように第２抵抗変化層５が形成されている。第２抵抗変化層５はスルーホール４を完全に充填しておらず、第２抵抗変化層５がスルーホール４の内部に成す空隙（凹部）の底面の全面と側壁の全面とを覆うように第２電極６が形成されている。第２電極６は該空隙（凹部）を完全に充填しておらず、第２電極６がなす空隙（凹部）を完全に充填するように絶縁層１０が形成されている。
スルーホール４の他方の開口部には、第２抵抗変化層５と第２電極６と絶縁層１０とが露出している。該開口部の上面の全面を覆い、かつ該上側の開口部からはみ出すように、所定の幅を持つ帯状の第２配線９が、基板７の厚み方向から見て第１配線８と直交するように形成されている。
図１３は、本発明の第１実施形態の変形例４にかかる抵抗変化型素子を製造する方法の一例を示す工程図であり、図１３（ａ）は基板上に第１配線８と第１電極１と第１抵抗変化層２と層間絶縁層３とスルーホール４を形成する工程を示す図であり、図１３（ｂ）はスルーホール４内部に第２抵抗変化層５を形成する工程を示す図であり、図１３（ｃ）は第２電極６を形成する工程を示す図であり、図１３（ｄ）は絶縁層１０を形成し、さらにスルーホール４の他方の開口部に露出する第２抵抗変化層５と第２電極６と絶縁層１０とを覆うように第２配線９を形成する工程を示す図である。
図１３（ａ）の工程では、図３（ａ）乃至図３（ｄ）および図４（ａ）に示した工程により、基板７上に第１配線８と第１電極１と第１抵抗変化層２と層間絶縁層３とスルーホール４とが形成される。
次に、図１３（ｂ）に示すように、層間絶縁層３の上面とスルーホール４の底面の全面と側壁の全面とを覆うように、かつ内側に空隙（凹部）が形成されるように、ＴａＯｙ（ｘ＜ｙ）で構成される第２抵抗変化材料層（図示せず）がＣＶＤ法等によりスルーホール４内にコンフォーマルに堆積される。次にＣＭＰ法により層間絶縁層３の上面まで、すなわち層間絶縁層３が露出するまで、第２抵抗変化材料層が除去される。これにより、スルーホール４の内部に、スルーホール４の底面の全面と側面の全面とを覆うように、かつ内側に空隙（凹部）が形成されるように、第２抵抗変化層５が形成される（第２抵抗変化層形成ステップ）。
次に、図１３（ｃ）に示すように、層間絶縁層３の上面と第２抵抗変化層５の空隙（凹部）の内部に、第２電極材料層(図示せず)がＣＶＤ法等により堆積される。続いてＣＭＰ法により層間絶縁層３の上面まで、すなわち層間絶縁層３が露出するまで、第２電極材料層が除去される。これにより、第２抵抗変化層５の空隙（凹部）に、該空隙（凹部）の底面の全面と側面の全面とを覆うように、かつ内側に空隙（凹部）が形成されるように、第２電極６が形成される（第２電極形成ステップ）。
次に、図１３（ｄ）に示すように、層間絶縁層３の上面と第２電極６の空隙（凹部）の内部に、絶縁材料層（図示せず）がＣＶＤ法により堆積される。続いてＣＭＰ法により層間絶縁層３の上面まで、すなわち層間絶縁層３が露出するまで、絶縁材料層が除去される。これにより、該空隙（凹部）を完全に充填するように、絶縁層１０が形成される（絶縁層形成ステップ）。その後、スルーホール４の上側の開口部に露出する第２抵抗変化層５と第２電極６と絶縁層１０とを被覆するように、Ａｌ等の配線材料を用いて、スパッタとマスクを用いたエッチングにより、所定の幅を有する帯状の第２配線９が形成される（第２配線形成ステップ）。
以上により、抵抗変化型素子１００”が得られる。
なお、第２抵抗変化材料層の堆積と第２電極材料層の堆積と絶縁材料層の堆積とは、その２つ（第２抵抗変化材料層の堆積と第２電極材料層の堆積、あるいは第２電極材料層の堆積と絶縁材料層の堆積）または３つ全てがＣＭＰ工程を挟まずに連続して行われてもよい。
絶縁材料層の堆積方法はＣＶＤに限定されない。例えば、スパッタやＡＬＤ（原子層成長）を用いても良い（以下、全ての実施形態およびその変形例において同様）。
抵抗変化型素子１００”でも、スルーホール型クロスポイント構造の記憶装置において抵抗変化層の積層構造を容易に実現できる。本変形例４では、スルーホール４が第１電極１及び第１抵抗変化層２に対して位置ずれを起こした場合でも、第２電極６と第１配線８（あるいは第１電極１）とが短絡しにくいという効果を奏する。さらに本変形例では、スルーホールの内部にスルーホールの外部と同様の絶縁層が形成されることにより、抵抗変化型素子の各部分にかかるストレスが緩和され、電極と層間絶縁膜層とが剥離しにくくなる。すなわち、抵抗変化型素子の機械的強度が向上する。
（第２実施形態）
［素子の構成］
図１４は、本発明の第２実施形態にかかるメモリセルの概略構成の一例を示す図であり、図１４（ａ）は平面図、図１４（ｂ）は図１４（ａ）において線Ｂ−Ｂ’に沿って切った断面を矢印方向から見た断面図、図１４（ｃ）は図１４（ａ）において線Ｃ−Ｃ’に沿って切った断面を矢印方向から見た断面図である。本実施形態のメモリセル２００は、スルーホール４の他方の開口部と第２配線９との間に電流制御素子１１０が設けられている点の除いては、第１実施形態と同様である。よって、図１と図１４とで共通する部分については、同一の符号を付して説明を省略する。
メモリセル２００は、抵抗変化型素子１００と、抵抗変化型素子１００に直列に接続された電流制御素子１１０とを備えている。
電流制御素子１１０は、正負いずれの電圧に対しても非線形な（電圧の絶対値が低い領域［低電圧域］では抵抗値が大きく、電圧の絶対値が高い領域［高電圧域］では抵抗値が小さい）電流特性を示す素子であって、いわゆる双方向型の整流素子である。電流制御素子１１０の具体的構成は、例えば、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）ダイオードまたはＭＳＭ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ）ダイオードまたはバリスタとしうる。
電流制御素子１１０が抵抗変化型素子１００と直列に接続されることで、バイポーラ型の抵抗変化型素子を用いてクロスポイントメモリを構成した場合に、クロストークを容易に防止しつつ、抵抗変化型素子には十分な電流を印加できる。
図１５は、電流制御素子１１０の電流−電圧特性（Ｉ−Ｖ特性）を模式的に示す図である。図１５に示すように、ＶＨより高い正電圧（絶対値がＶＨより大きい正電圧）が印加されたとき、および、ＶＬより低い負電圧（絶対値が−ＶＬより大きい負電圧）が印加されたときには、電流制御素子１１０の電気抵抗は比較的小さくなる。ＶＨ以下の正電圧（絶対値がＶＨ以下である正電圧）が印加されたとき、および、ＶＬ以上の負電圧（絶対値が−ＶＬ以下である負電圧）が印加されたときには、電流制御素子１１０の電気抵抗は比較的大きくなる。なお電圧は、電流制御素子１１０のうち、抵抗変化層側を基準としたときのもう一方の側の電位として定義する。
電流制御素子１１０の構成は、例えば、第３電極１１１と電流制御層１１２と第４電極１１３とがこの順に積層されたものとすることができる（図１７（ｄ）参照）。電流制御層１１２を構成する材料としては、ＧａＮ等の化合物半導体や、Ａｌ２Ｏ３、ＳｉＯ２、Ｔａ２Ｏ５等の酸化物や、ＺｎＯ系バリスタ（ＺｎＯにＢｉ２Ｏ３、Ｓｂ２Ｏ3、ＣｏＯ、ＭｎＯ、Ｃｒ２Ｏ３、ＳｒＯ、ＢａＯ、Ｐｒ２Ｏ３等を添加したもの）や、ＳｉＮｘ（ｘ＞０）等の窒化物や、接合を形成したａ−Ｓｉや、有機物等が挙げられる。もちろん、これに限定されるものではなく、隣接する電極との接合において、印加される電圧の絶対値が増加するに連れてその抵抗値が減少するような非線形の電圧−電流特性を示すものであればよい。
抵抗変化型素子１００と組み合わせて用いる電流制御素子１１０としては、特にＭＳＭダイオードが好適と考えられる。かかる構成において、電流制御素子１１０は半導体を金属間に挟んだ構造の為に、ＭＩＭダイオードより大きい電流を流すことが容易となる。従って、流すことが可能な電流のレンジを大きくできる。ＭＳＭダイオードの特性は、金属と金属に隣接する半導体との間に形成される電位障壁に起因する。また、バリスタは結晶の粒界の特性を整流に用いるが、ＭＳＭダイオードのようにアモルファス半導体を使用する場合は半導体の構造に起因する特性のばらつきは原理的に発生しないと考えられる。よって、微細化時の動作特性ばらつきもなく、電流制御素子としてより好ましいと考えられる。特に、電流制御層１１２としてＳｉＮｚ（０＜ｚ）を用いた電流制御素子は好適である。その理由とその根拠となる実験データは特許文献４（出願人は本願と同一である）に詳述してあるので、説明を省略する。
第３電極１１１の材料（第３電極材料）および第４電極１１３の材料（第４電極材料）には、例えば、窒化タンタル（ＴａＮ）等が用いられる。
メモリセル２００では、抵抗変化型素子１００と電流制御素子１１０とが直列に接続され、該直列経路の両端に電圧が印加される。このような構成では、電圧Ｅ１、Ｅ２、Ｅ３を適切に設定することで、より安定した動作を実現できる。すなわち、読み出しパルス電圧Ｅ３が印加される場合に、電流制御素子１１０の電気抵抗は比較的大きくなり、印加された電圧のうち、電流制御素子１１０に分配される割合が大きくなる。一方、電圧Ｅ１や電圧Ｅ２が印加される場合に、電流制御素子１１０の電気抵抗は比較的小さくなり、印加された電圧のうち、抵抗変化型素子１００に分配される割合が大きくなる。データを書き込むときは、適切な大きさの電圧が抵抗変化層に印加され、データ書込がより確実に実行できる。データを読み出すときは、抵抗変化層に分配される電圧が小さくなるので、ノイズ等が読み出しパルス電圧Ｅ３に重畳されても誤って抵抗値を書き換えることなく、安全に抵抗値を読み取ることができる。また、電流制御素子を双方向型とすることで、クロスポイント型メモリにおけるクロストークの抑制に効果的である。
［製造方法］
図１６および図１７は、本発明の第２実施形態のメモリセルを製造する方法の一例を示す工程図であり、図１６（ａ）は基板７上に第１配線８を形成する工程を示す図であり、図１６（ｂ）は第１配線８上に第１電極材料層１’と第１抵抗変化材料層２’とを積層する工程を示す図であり、図１６（ｃ）は第１電極１と第１抵抗変化層２とを完成させる工程を示す図であり、図１６（ｄ）は第１電極１と第１抵抗変化層２とを覆うように層間絶縁層３を形成する工程を示す図であり、図１７（ａ）は層間絶縁層３にスルーホール４を形成する工程を示す図であり、図１７（ｂ）はスルーホール４を充填するように第２抵抗変化材料層５’と第２電極材料層６’とを積層する工程を示す図であり、図１７（ｃ）は層間絶縁層３の上面を露出させる工程を示す図であり、図１７（ｄ）はスルーホール４の他方の開口部に露出する第２抵抗変化層５と第２電極６とを覆うように電流制御素子１１０および第２配線９を形成する工程を示す図である。なお、図１６および図１７は、電流制御素子１１０にＭＳＭダイオードを用いた場合を例示する。
図１６（ａ）乃至図１６（ｄ）および図１７（ａ）乃至図１７（ｃ）は、それぞれ、図３（ａ）乃至図３（ｄ）および図４（ａ）乃至図４（ｃ）と共通するので説明を省略する。
図１７（ｃ）の後に、図１７（ｄ）に示すように、電流制御素子１１０と第２配線９とが形成される。すなわち、まず層間絶縁層３の平坦化された上面３８の上に、第３電極材料層と電流制御材料層と第４電極材料層（いずれも図示せず）とがこの順に、スパッタ法あるいはＣＶＤ法により積層される。その後、マスクを用いたエッチング工程により、第３電極１１１、電流制御層１１２、及び第４電極１１３とで構成される電流制御素子１１０が形成される（電流制御素子形成ステップ）。さらに、第２の層間絶縁層１１がＣＶＤにより堆積され、ＣＭＰにより平坦化された後、露出する第４電極１１３を被覆するように、Ａｌ等の配線材料をスパッタした後、マスクを用いたエッチング工程により、所定の幅を有する帯状の第２配線９が形成される（第２配線形成ステップ）。
第３電極１１１と電流制御層１１２と第４電極１１３との堆積方法はＣＶＤに限定されない。例えば、スパッタやＡＬＤ（原子層成長）を用いても良い（以下、全ての実施形態およびその変形例において同様）。
［効果］
本実施形態のメモリセルにおいても、第１実施形態の抵抗変化型素子と同様の効果が得られる。また、本実施形態のメモリセルは、抵抗変化型素子と電流制御素子が直列に接続されているため、より安定した動作を実現でき、クロスポイント型メモリにおけるクロストークの抑制にも効果的である。
電流制御素子１１０は凹凸の少ない部位である、スルーホール４の他方の開口の外側に形成されるため、電気的な特性が揃ったばらつきの少ないメモリセルが実現できる。コンパクトに抵抗変化型素子と電流制御素子とが直列に接続されるので、高集積化ができて量産性に富んだ高信頼性の記憶装置が実現できる。
［変形例］
本実施形態のメモリセルにおいても、第１実施形態の変形例１〜４の抵抗変化型素子が適用可能である。抵抗変化型素子と電流制御素子の上下関係は限定されず、電流制御素子の上に抵抗変化型素子が形成されてもよい。電流制御素子と抵抗変化型素子との接続部の電極を１個としてもよい。すなわち、同一の電極を電流制御素子の電極および抵抗変化型素子の電極として用いても良い。第１配線および／または第２配線を、電流制御素子および／または抵抗変化型素子の電極として用いても良い。
さらに、第１電極１および第１抵抗変化層２が第１配線８の上面を全て被覆するように形成してもよい。さらに、第４電極１１３および電流制御層１１２が第３電極１１１の上面から外側にはみ出した形状をとってもよい（図１８参照）。この構造は、例えば、第３電極１１１の形成後、電流制御層１１２、第４電極１１３、および第２配線９を構成する部材を順にスパッタ等により成膜後、これらの３層をエッチング等により第２配線９の形状に一括加工すれば実現可能である。
（第３実施形態）
図１９は、本発明の第３実施形態にかかる抵抗変化型記憶装置の概略構成の一例を示す平面図である。図２０は、本発明の第３実施形態にかかる抵抗変化型記憶装置の概略構成の一例を示す断面図であり、図２０（ａ）は図１９の線Ｄ−Ｄ’に沿って切った断面を矢印方向から見た図、図２０（ｂ）は図１９の線Ｅ−Ｅ’に沿って切った断面を矢印方向から見た図である。
図１９および図２０に示すように、本実施形態の抵抗変化型記憶装置３００は、基板７と、基板７の主面に平行な第１平面内において第１方向に互いに平行に延びるように形成された複数の第１配線８（８ａ〜８ｈ）と、第１平面に平行な第２平面内において第２方向に互いに平行に延びるようにかつ複数の第１配線８とそれぞれ立体交差するように形成された複数の第２配線９（９ａ〜９ｈ）と、第１配線８と第２配線９との立体交差点のそれぞれに形成されたメモリセルＭＣとを備え、メモリセルＭＣは、第１実施形態の抵抗変化型素子１００と、抵抗変化型素子１００に直列に接続された電流制御素子１１０とを備え、層間絶縁層３が第１平面と第２平面との間に形成されている。
電流制御素子１１０は、同一のメモリセルＭＣを構成する抵抗変化型素子１００に対応するスルーホール４の、第１抵抗変化層２で覆われていない開口部を覆うように形成されていることが好ましい。
電流制御素子１１０は、層間絶縁層３の両側のうち、同一のメモリセルＭＣを構成する抵抗変化型素子１００の第１抵抗変化層２が設けられている側に形成されていてもよい。
電流制御素子１１０は、ＭＩＭダイオード、ＭＳＭダイオード、バリスタからなる群より選択される少なくとも１つの素子であってもよい。
メモリセルＭＣは、第２実施形態のメモリセル２００と同様の構成である。よって、メモリセルＭＣの構成要素には図１４と同一の符号を付して、詳細な説明を省略する。
抵抗変化型記憶装置３００は、第２実施形態のメモリセル２００をマトリクス状に配列したメモリセルアレイを有する、スルーホール型クロスポイント構造の記憶装置である。
抵抗変化型記憶装置３００の動作は、抵抗変化型素子の部分については第１実施形態とどうようである。メモリセルアレイとしての動作は、一般的なクロスポイントメモリアレイと同様であるので、説明を省略する。
抵抗変化型記憶装置３００の製造方法は、第２実施形態と同様の方法とすることができる。よって、詳細な説明を省略する。
抵抗変化型記憶装置３００では、スルーホール型クロスポイント構造の記憶装置において、抵抗変化層の積層構造を容易に実現することができる。電流制御素子が抵抗変化型素子に直列に接続されることで、隣接する記憶装置によるクロストークによる誤動作が抑制され、信頼性の高い記憶装置が実現される。また、微細なプロセスと親和性がある量産プロセスにより、安定した動作の可能な高集積化された抵抗変化型記憶装置を容易に製作することができる。電流制御素子をＭＩＭダイオード、ＭＳＭダイオードまたはバリスタとすれば、抵抗変化型素子がバイポーラ型の動作をする場合において、クロストークが容易に防止できると同時に、抵抗変化型素子に十分な電流を印加できる。微小なノイズ電圧が電源ラインを介してメモリセルに印加されても、電圧のほとんどが電流制御素子で吸収される。よって、抵抗変化型素子の抵抗値を誤って書き換えるなどの誤動作がほとんど生じないようにすることができる。
第３実施形態についても、第１実施形態および第２実施形態と同様の変形例の適用が可能である。
（第４実施形態）
［素子の構成］
図２１は、本発明の第４実施形態にかかる抵抗変化型素子の概略構成の一例を示す断面図である。
図２１に示すように、本実施形態の抵抗変化型素子４００は、第１実施形態の抵抗変化型素子１００の構成に加えて、第１抵抗変化層２を構成する遷移金属酸化物の抵抗率が第２抵抗変化層５を構成する遷移金属酸化物の抵抗率よりも高く、層間絶縁層３と第１抵抗変化層２との間にフッ素化合物ガスを含むエッチングガスを用いたエッチングに耐性を有するエッチングストッパ層１２が形成されており、スルーホール４’は層間絶縁層３およびエッチングストッパ層１２を貫通するように形成されている。
かかる構成では、スルーホールを形成する際にフッ素化合物ガスを含むエッチングガスを用いたエッチングを行っても、第１抵抗変化層に劣化を生じさせにくくなる。
エッチングストッパ層１２は、ＳｉＮ、ＳｉＯＮ、ＳｉＣＮからなる群より選択される少なくとも１つの材料で構成されるのが好ましい。またエッチングストッパ層１２は、５ｎｍ以上の厚さを有するのが好ましい。
エッチングストッパ層１２の厚さは、層間絶縁層３の厚さに比べて十分に薄いことが好ましく、例えば５ｎｍ以上かつ３０ｎｍ以下とするのが好ましい。
図２２からは、ＴａＯｘ層の表層から５ｎｍ未満の深さ領域にフッ素が混入することが読み取れる。エッチングストッパ層として用いられる窒化シリコン（ＳｉＮ）や酸窒化シリコン（ＳｉＯＮ）、あるいは炭窒化シリコン（ＳｉＣＮ）は構造が緻密なためフッ素が層中へ混入しにくい。フッ素がエッチングストッパ層を透過してＴａＯｘ層に混入するのを抑制し、かつ抵抗変化層の厚さのばらつきを抑制するためには、エッチングストッパ層の厚さを５ｎｍ以上とすることが好ましい。
ただし、コンタクトホール底部に残ったエッチングストッパ層１２を不活性ガスを用いたドライエッチングやウェットエッチングによって除去し、第１抵抗変化層２を露出させる必要がある。スルーホール４の基板に対する垂直性を確保するためには、エッチングストッパ層１２はなるべく薄い方が好ましい。
そこで、エッチングストッパ層１２の厚さは、層間絶縁層３にスルーホール４”を形成するフッ素系エッチングガスを用いたドライエッチング工程の後に、エッチングストッパ層１２が５ｎｍ以上残り、第１抵抗変化層２が露出しないように設計することが好ましい。
例えば、層間絶縁層３の厚さが３００ｎｍである場合、厚さのウエハ面内でのばらつきを±１０％、エッチングストッパ層１２の層間絶縁層３に対する選択比（エッチングレートの比）を１５、エッチングレートのウエハ面内でのばらつきを±１０％、エッチングストッパ層１２を形成する際のウエハ面内における厚さのばらつきを±１０％と仮定し、オーバーエッチングを３０％追加すると、エッチングストッパ層１２の厚さは２０ｎｍ程度に設計することが望ましい。
ＳｉＮは酸素バリア性も有する。第１抵抗変化層２の上にＳｉＮで構成されるエッチングストッパ層１２を設けることで、その上に層間絶縁層３を形成する工程において生じるオゾンや基板の加熱によって第１抵抗変化層２が酸化されるのを抑制できる。ＳｉＮで構成されるエッチングストッパ層１２を設けることで、層間絶縁層３の組成や形成方法、温度などの選択の自由度を広げることができる。
図１７（ｄ）のように、抵抗変化型素子４００と第２配線９との間に電流制御素子１１０を形成し、メモリセル５００としてもよい。
［実験例］
以下、エッチングストッパ層を設ける理由について説明する。図１や図９、図１２に示された抵抗変化型素子１００、１００’、１００”の構成では、いずれの場合も層間絶縁層３を貫通して第１抵抗変化層２へ到達するスルーホール４を、通常、ドライエッチングにより形成する。この際、スルーホール４の内部に露出する第１抵抗変化層２は、エッチングガスに曝される。
本発明者らは、第１抵抗変化層２をＴａＯｘで構成した際、ＴａＯｘがフッ素化合物ガスを含むエッチングガスに曝されることで、抵抗変化型素子の特性が低下することを発見した。具体的には、抵抗変化型素子の抵抗値が非常に高くなり、電気的パルスを印加しても抵抗値が変化しない場合が多く見られた。本発明者らは、鋭意検討の結果、抵抗変化層にエッチングガスプラズマ中に含まれるラジカルなフッ素が侵入し、抵抗変化層の組成を変化させ、抵抗変化型素子の特性が劣化したのではないかと考えるに至った。かかるメカニズムは、抵抗変化特性を示す他の遷移金属酸化物についても同様にあてはまると考えられる。
以下、フッ素化合物ガスを含むエッチングガスを用いたエッチングが抵抗変化層に与える影響を調べるために本発明者らが行った実験の詳細を説明する。
まず、基板上にタンタル酸化物を堆積したサンプルを用意し、タンタル酸化物の表面を二次イオン質量分析法（ＳＩＭＳ）により測定した。次に、Ｃ５Ｆ８、Ｏ２、Ａｒの混合ガス（フッ素化合物ガスを含むエッチングガス）を用いてタンタル酸化物表面にドライエッチング処理を施した後、タンタル酸化物の表面を二次イオン質量分析法（ＳＩＭＳ）により測定した。測定した元素は、フッ素（Ｆ）、酸素（Ｏ）、および炭素（Ｃ）である。
図２２は、ドライエッチング処理を施す前と後のＴａＯｘ層における、フッ素の深さ方向の濃度分布を示す図である。図２２において、縦軸はフッ素イオンカウント数（ｃｐｓ）、横軸はＴａＯｘ層の表面からの深さ（ｎｍ）を示す。白丸はドライエッチング前、黒丸はドライエッチング後のデータを表す。
図２２に示す結果から、フッ素系ガスを用いたドライエッチング処理により、ＴａＯｘ層の表層にフッ素が混入することが明らかになった。半値幅から見積もると、主としてＴａＯｘ層の表層から深さ５ｎｍ程度の領域にフッ素が多く混入していることが分かった。他のフッ素化合物ガス、例えば、ＣＦ４やＣＨＦ３、ＳＦ６を用いた場合にも同様の結果が得られた。なお、ドライエッチング処理前にも表面付近にフッ素イオンが観測される。何らかの原因でドライエッチング前にＴａＯｘ層の表層にフッ素が混入したことが考えられる。
図２３は、ドライエッチング処理を施す前と後のＴａＯｘ層における、酸素の深さ方向の濃度分布を示す図である。図２４は、ドライエッチング処理を施す前と後のＴａＯｘ層における、炭素の深さ方向の濃度分布を示す図である。
図２３および図２４に示す結果から、酸素及び炭素はＴａＯｘ層の表層にほとんど混入していないことが分かる。したがって、抵抗変化型素子の特性が劣化したのは、フッ素の混入の影響と考えられる。
以上の結果から、フッ素化合物ガスを含むエッチングガスを用いたエッチングから抵抗変化層を保護する製造方法や素子構造、もしくは抵抗変化層がフッ素化合物ガスを含むエッチングガスに曝されて抵抗変化層の組成が変質しても、その後に抵抗変化層の組成を元に戻す追加処理が必要と考えられた。
抵抗変化層に接続するためのコンタクトホールを形成する際には、抵抗変化層も若干はエッチングされ、厚さが減少してしまう。その影響で、抵抗変化層の厚さのばらつきが増加し、抵抗変化型素子の抵抗値や動作特性（抵抗変化を起こす電気的パルスの電圧やパルス幅など）がばらつく原因になる。
抵抗変化層上に層間絶縁層を形成する工程によって、抵抗変化層が酸化されるという問題もある。例えば、抵抗変化層をＴａＯｘで構成し、抵抗変化層上に層間絶縁層としてＯ３−ＴＥＯＳによりＮＳＧ層を形成した場合を考える。このときに用いる原料ガスや基板加熱によって、抵抗変化層のＴａＯｘがさらに酸化され、絶縁体である五酸化タンタル（Ｔａ２Ｏ５）に変質する。ＴａＯｘが五酸化タンタルに変質してしまうと、抵抗変化層が抵抗変化特性を示さなくなるという問題が生じる。
本実施形態では、層間絶縁層３と第１抵抗変化層２との間にフッ素化合物ガスを含むエッチングガスを用いたエッチングに耐性を有するエッチングストッパ層１２を設けることで、かかる問題に対応する。なお、第１実施形態で述べたように、抵抗変化層のうち劣化した部分をエッチバックにより除去した後で、第２抵抗変化層を形成してもよい。
本実施形態の構成によれば、層間絶縁層の形成時や熱処理時に生じる抵抗変化層の酸化や、エッチングガスプラズマ中に含まれるラジカルなフッ素の抵抗変化層への混入を抑え、かつ抵抗変化層の厚さのばらつきを低減できる。
［製造方法］
図２５は、本発明の第４実施形態にかかる抵抗変化型素子およびメモリセルを製造する方法の一例を示す工程図であり、図２５（ａ）は基板７上に第１配線８と第１電極１と第１抵抗変化層２とエッチングストッパ層１２と層間絶縁層３とを形成する工程を示す図であり、図２５（ｂ）は層間絶縁層３にスルーホール４“を形成する工程を示す図であり、図２５（ｃ）はエッチングストッパ層１２にスルーホール４’を形成する工程を示す図であり、図２５（ｄ）は第２抵抗変化層５と第２電極６と電流制御素子１１０と第２配線９とを形成する工程を示す図である。
本実施形態の抵抗変化型素子の製造方法では、第１実施形態の製造方法の各ステップに加え、さらに、第１抵抗変化層形成ステップと層間絶縁層形成ステップとの間に行われる、第１抵抗変化層２の上にフッ素化合物ガスを含むエッチングガスを用いたエッチングに耐性を有するエッチングストッパ層１２を形成するエッチングストッパ層形成ステップを有し、層間絶縁層形成ステップは、第１抵抗変化層およびエッチングストッパ層の上に層間絶縁層３を形成するステップである。
スルーホール形成ステップは、フッ素化合物ガスを含むエッチングガスを用いたエッチングにより層間絶縁層３を除去する層間絶縁層除去ステップと、フッ素化合物ガスを用いないエッチングによりエッチングストッパ層３を除去するエッチングストッパ層除去ステップとを有するのが好ましい。
「フッ素化合物ガスを用いないエッチング」としては、例えば、不活性ガスを用いたドライエッチングや、ウェットエッチングを用いることができる。
図２５を参照しつつ抵抗変化型素子４００およびメモリセル５００の製造方法をより詳細に説明すれば、以下の通りである。
本実施形態では、まず、基板７の上に第１配線８と第１電極１と第１抵抗変化層２とを形成する。かかる工程は、第１実施形態において図３（ａ）乃至図３（ｃ）で示した方法と同様であるので説明を省略する。
次に、基板７と第１配線８と第１抵抗変化層２とを覆うように、エッチングストッパ層１２と層間絶縁層３とがこの順に堆積される。エッチングストッパ層１２は、例えばＳｉＮで構成され、ＣＶＤを用いて形成される。層間絶縁層３は、ＣＭＰにより平坦化される（図２５（ａ））。
次に、ドライエッチング法により、層間絶縁層３を貫通して、エッチングストッパ層１２に到達するように、スルーホール４”を形成する。このドライエッチングには、コンタクトホール形状の垂直性を向上させるために、例えば、ＣＦ４やＣ４Ｆ６、Ｃ５Ｆ８などのフッ素系ガスを用いることが一般的である。かかるフッ素化合物ガスを含むエッチングガスを用いたエッチングは、スルーホール４”がエッチングストッパ層１２に到達した段階で停止し、それ以上進まなくなる。
例えば、エッチングストッパ層１２としてＳｉＮ、層間絶縁層３としてＴＥＯＳ−ＳｉＯ２を用いて、コンタクトホールをドライエッチングにより形成する場合を考える。例えば、エッチングガスとしてＣ５Ｆ８、Ｏ２およびＡｒを１７ｓｃｃｍ／２３ｓｃｃｍ／５００ｓｃｃｍの流量で使用し、チャンバー圧力２．１Ｐａ、ＲＦ電力１８００Ｗとする条件では、ＳｉＮのエッチングレートは、ＴＥＯＳ−ＳｉＯ２のそれと比べて１／１５と小さくなる。
したがって、厚さのばらつきが比較的大きな層間絶縁層３にドライエッチングによってスルーホールを形成する際に、十分にオーバーエッチングを追加しても、スルーホール４”の成長を、エッチングストッパ層１２で止めることが可能である。
図２５（ｃ）に示すように、スルーホール４”の底面に露出するエッチングストッパ層１２を、アルゴン（Ａｒ）などの不活性ガスのみを用いたドライエッチングによって除去し、第１抵抗変化層２を露出させる。これにより、スルーホール４’が形成される。
エッチングストッパ層１２としてＳｉＮを用い、Ａｒガスを用いたドライエッチングで除去する場合を例として考える。Ａｒ流量を１００ｓｃｃｍ、チャンバー圧力を２．０Ｐａ、ＲＦ電力を９００Ｗとすると、ＳｉＮ層のエッチングレートは６０ｎｍ／ｍｉｎである。ＳｉＮ層の厚さが５ｎｍ以上３０ｎｍ以下と十分に薄い場合には、スルーホール４’の基板に対する垂直性を損なうことなく、エッチングストッパ層１２を除去し、第１抵抗変化層２が露出するようにスルーホール４’を形成することができる。
エッチングストッパ層１２の厚さは薄いことから、厚さのばらつきも小さく、オーバーエッチングもあまり必要としない。エッチングストッパ層１２を挿入することで、スルーホール４’を形成する時の第１抵抗変化層２の掘り込み量を減少させることができる。そのため、第１抵抗変化層２の厚さのばらつきが小さく、抵抗値のばらつきも小さくすることができる。
エッチングストッパ層１２を除去する際にフッ素系エッチングガスを用いないことから、第１抵抗変化層２がフッ素系エッチングガスに曝されることがない。第１抵抗変化層２が変質することがなく、第１抵抗変化層２の抵抗値のばらつきを低減でき、その抵抗変化特性も劣化しない。
その後の工程は、第２実施形態の図１７（ｂ）乃至図１７（ｄ）と同様であるので、詳細な説明を省略する。
かかる工程により、抵抗変化型素子４００およびメモリセル５００が製造される。
エッチングストッパ層の堆積方法はＣＶＤに限定されない。例えば、スパッタやＡＬＤ（原子層成長）を用いても良い。
本実施形態の抵抗変化型素子を用いても、第２実施形態のようなメモリセルや第３実施
形態のようなクロスポイント型の記憶装置が実現可能であることは言うまでもない。
なお、エッチングストッパ層１２は、必ずしも第１配線８の上に形成される必要はなく、第１抵抗変化層２の上にのみ形成されてもよい。
なお、本実施形態では、第１抵抗変化層２を構成する遷移金属酸化物の抵抗率が第２抵抗変化層５を構成する遷移金属酸化物の抵抗率よりも高くなっているが、第１抵抗変化層２を構成する遷移金属酸化物の抵抗率が第２抵抗変化層５を構成する遷移金属酸化物の抵抗率よりも低い場合においても、エッチングストッパ層１２を挿入することで、スルーホール４’を形成する時の第１抵抗変化層２の掘り込み量を減少させることができる、という効果は変わらない。従って、この場合においても、第１抵抗変化層２の厚さのばらつきが小さくなり、抵抗値のばらつきも小さくすることができるため、電気特性のばらつきが少ない高信頼性の抵抗変化型素子、あるいはこのような抵抗変化型素子を有する記憶装置を実現するための有効な方法である。
（第５実施形態）
［素子の構成］
図２６は、本発明の第５実施形態にかかる抵抗変化型素子６００の概略構成の一例を示す図であり、図２６（ａ）は断面図、図２６（ｂ）は平面図である。図２６（ａ）は、図２６（ｂ）においてＡ−Ａ’線に沿って切った断面を矢印方向から見た断面図である。
図２６に示すように、抵抗変化型素子６００は、基板７と、基板７の上に、第１電極１と第２配線９との間に形成された層間絶縁層３（絶縁層）を備え、層間絶縁層３を上下に（厚み方向に）貫通するようにスルーホール４が形成され、スルーホール４の外部に遷移金属酸化物で構成される第１抵抗変化層２が形成され、スルーホール４の内部に遷移金属酸化物で構成される第２抵抗変化層５が形成され、第１抵抗変化層２と第２抵抗変化層５とは抵抗率が異なり、第１抵抗変化層２と第２抵抗変化層５とがスルーホール４の基板側の開口部２０のみにおいて互いに接するように形成されている。
本実施形態の抵抗変化型素子６００は、第１実施形態にかかる抵抗変化型素子１００において、第１配線８を削除し、第１電極１と第１抵抗変化層２とを厚み方向から見て同一の配線状の形状となるように形成する点を除けば、抵抗変化型素子１００と同一の構成とすることができる。よって、抵抗変化型素子６００と抵抗変化型素子１００とで共通する構成要素には、同一の名称と符号を付して説明を省略する。
本実施形態とは異なる構成として、スルーホール４内に第２抵抗変化層５を形成し、第１抵抗変化層２をスルーホール４の他方の開口（上部側の開口）を覆うように形成した場合には、スルーホール内の第２抵抗変化層５の上端面と、スルーホール４を形成している層間絶縁層３の上端面とは、スルーホール４の外縁に沿って段差が発生する。このため、スルーホールの内部と外縁部とで第１抵抗変化層の厚みに違いが生じる。しかしながら、本実施形態の構成では、基板７上でかつスルーホールの下に、第１電極１と第１抵抗変化層２とを厚み方向から見て同一の配線状の形状となるように形成しているので、第１抵抗変化層２の厚みのばらつきを小さくでき、抵抗変化特性などの特性がより均質化される。
抵抗変化型素子６００において、第１抵抗変化層２を構成する遷移金属酸化物の抵抗率は、第２抵抗変化層５を構成する遷移金属酸化物の抵抗率よりも高いことが好ましい。
かかる構成では、高抵抗変化層である第１抵抗変化層の厚みが均一化される。高抵抗変化層の厚みは通常、１〜８ｎｍ程度と薄く、高抵抗変化層の厚みを均一にする要請が高い。
抵抗変化型素子６００において、第２抵抗変化層５は、スルーホール４の底部と側壁部とを覆うように形成され、さらに、スルーホール４の内部において第２抵抗変化層５の上に埋め込み形成された電極６を備えることが好ましい。
図２６（ｂ）に示すように、抵抗変化型素子６００において、第１抵抗変化層２は、層間絶縁層３の厚み方向から見て、基板側の開口部２０（スルーホール４の底部）の全部を覆うと共にその外側にはみ出すように形成され、第２抵抗変化層５は、層間絶縁層３の厚み方向から見て、基板側の開口部２０（スルーホール４の底部）の全部を覆うと共にその外側にはみ出さないように形成されているのが好ましい。
かかる構成では、スルーホールの開口部において第１抵抗変化層により第２抵抗変化層が完全に覆われることになり、第２抵抗変化層がスルーホール外部に配設される電極と接しない。よって、抵抗変化型素子の動作が安定する。
［メモリセルの構成］
図２７は、本発明の第５実施形態にかかるメモリセル７００の概略構成の一例を示す図であり、図２７（ａ）は断面図、図２７（ｂ）は平面図である。図２７（ａ）は、図２７（ｂ）においてＡ−Ａ’線に沿って切った断面を矢印方向から見た断面図である。
図２７に示すように、メモリセル７００は、スルーホール４の上部の開口部と第２配線９との間に電流制御素子１１０が設けられている点を除いては、上述した抵抗変化型素子６００と同様である。また、電流制御素子１１０は第２実施形態のメモリセル２００に含まれるものと同様である。よって、メモリセル７００と抵抗変化型素子６００およびメモリセル２００とで共通する構成要素には、同一の名称と符号を付して説明を省略する。電流制御素子１１０は、第２実施形態で説明したものと同様の構成とすることができる。
第５実施形態においても、上述した他の実施形態で述べたのと同様に、図９や図１２、図１８などのような、種々の変形例が可能である。
抵抗変化型素子６００およびメモリセル７００の製造方法については、第１実施形態乃至第２実施形態と同様とすることができるので、詳細な説明を省略する。
また、第５実施形態において、さらに第４実施形態のエッチングストッパ層１２を備える構成としてもよい。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
本発明に係る抵抗変化型素子および抵抗変化型記憶装置は、スルーホール型クロスポイント構造の記憶装置において、抵抗変化層の積層構造を容易に実現する抵抗変化型素子および抵抗変化型記憶装置として有用である。
１ 第１電極
１’第１電極材料層
２ 第１抵抗変化層
２’第１抵抗変化材料層
３ 層間絶縁層
４ スルーホール
４’スルーホール
４”スルーホール
５ 第２抵抗変化層層
５’第２抵抗変化材料
６ 第２電極
６’第２電極材料層
７ 基板
８ 第１配線
９ 第２配線
１０ 絶縁層
１１ 第２の層間絶縁層
１２ エッチングストッパ層
２０ 開口部
１００ 抵抗変化型素子
１００’抵抗変化型素子
１００”抵抗変化型素子
１１０ 電流制御素子
１１１ 第３電極
１１２ 電流制御層
１１３ 第４電極
１５０ 抵抗変化型素子
２００ メモリセル
３００ 抵抗変化型記憶装置
４００ 抵抗変化型素子
５００ メモリセル
６００ 抵抗変化型素子
７００ メモリセル

Claims (18)

  1. 基板と、前記基板上に形成された第１電極と、第２電極と、層間絶縁層と、を備え、
    前記層間絶縁層を貫通するようにスルーホールが形成され、
    前記スルーホールの外部に、前記スルーホールの外部にある前記第１電極と接続され、かつ遷移金属酸化物で構成される第１抵抗変化層が形成され、
    前記スルーホールの内部に、遷移金属酸化物で構成される第２抵抗変化層が形成され、
    前記第２抵抗変化層上に前記第２電極が形成され、
    前記第１抵抗変化層と前記第２抵抗変化層とは抵抗率が異なり、
    前記第１抵抗変化層と前記第２抵抗変化層とが前記スルーホールの基板側の開口部のみにおいて互いに接するように形成され、
    前記第１電極と前記第２電極との間に電気的パルスが印加されることで前記第１電極と前記第２電極との間の電気抵抗が変化する、
    抵抗変化型素子。
  2. 前記第１抵抗変化層を構成する遷移金属酸化物の抵抗率が前記第２抵抗変化層を構成する遷移金属酸化物の抵抗率よりも高い、請求項１に記載の抵抗変化型素子。
  3. 前記第２抵抗変化層は、前記スルーホールの底部と側壁部とを覆うように形成され、
    さらに、前記スルーホールの内部において前記第２抵抗変化層の上に埋め込み形成された電極を備える、請求項１に記載の抵抗変化型素子。
  4. 前記第１抵抗変化層は、前記層間絶縁層の厚み方向から見て、前記スルーホールの基板側の開口部の全部を覆うと共にその外側にはみ出すように形成され、第２抵抗変化層は、層間絶縁層の厚み方向から見て、前記一方の開口部の全部を覆うと共にその外側にはみ出さないように形成されている、請求項１に記載の抵抗変化型素子。
  5. 前記第１抵抗変化層を構成する遷移金属酸化物および前記第２抵抗変化層を構成する遷移金属酸化物は、それぞれ、Ｔａ、Ｈｆ、Ｚｒからなる群より選択される少なくとも１つの遷移金属の酸化物である、請求項１に記載の抵抗変化型素子。
  6. 前記第１抵抗変化層を構成する遷移金属酸化物および前記第２抵抗変化層を構成する遷移金属酸化物はいずれもタンタル酸化物であって、
    一方のタンタル酸化物をＴａＯｘと表した場合に０．８≦ｘ≦１．９を満足し、他方のタンタル酸化物をＴａＯｙと表した場合にｘ＜ｙを満足するように構成されている、請求項１に記載の抵抗変化型素子。
  7. 前記第１抵抗変化層を構成する遷移金属酸化物の抵抗率が前記第２抵抗変化層を構成する遷移金属酸化物の抵抗率よりも低い、請求項１に記載の抵抗変化型素子。
  8. 前記第１抵抗変化層を構成する遷移金属酸化物の抵抗率が前記第２抵抗変化層を構成する遷移金属酸化物の抵抗率よりも高く、
    前記層間絶縁層と前記第１抵抗変化層との間にフッ素化合物ガスを含むエッチングガスを用いたエッチングに耐性を有するエッチングストッパ層が形成されており、前記スルーホールは前記層間絶縁層および前記エッチングストッパ層を貫通するように形成されている、請求項１に記載の抵抗変化型素子。
  9. 前記エッチングストッパ層は、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、炭窒化シリコン（ＳｉＣＮ）からなる群より選択される少なくとも１つの材料で構成される、請求項８に記載の抵抗変化型素子。
  10. 前記エッチングストッパ層は、５ｎｍ以上の厚さを有する、請求項８または９に記載の抵抗変化型素子。
  11. 基板と、
    基板の主面に平行な第１平面内において第１方向に互いに平行に延びるように形成された複数の第１配線と、
    前記第１平面に平行な第２平面内において第２方向に互いに平行に延びるようにかつ前記複数の第１配線とそれぞれ立体交差するように形成された複数の第２配線と、
    前記第１配線と前記第２配線との立体交差点のそれぞれに形成されたメモリセルとを備え、
    前記メモリセルは、請求項１に記載の抵抗変化型素子と、前記抵抗変化型素子に直列に接続された電流制御素子とを備え、
    前記層間絶縁層が前記第１平面と前記第２平面との間に形成されている、抵抗変化型記憶装置。
  12. 前記電流制御素子は、
    同一のメモリセルを構成する前記抵抗変化型素子に対応する前記スルーホールの、前記第１抵抗変化層で覆われていない開口部を覆うように形成されている
    請求項１１に記載の抵抗変化型記憶装置。
  13. 前記電流制御素子は、
    前記層間絶縁層の両側のうち、
    同一のメモリセルを構成する前記抵抗変化型素子の第１抵抗変化層が設けられている側に形成されている、
    請求項１１に記載の抵抗変化型記憶装置。
  14. 前記電流制御素子は、ＭＩＭダイオード、ＭＳＭダイオード、バリスタからなる群より選択される少なくとも１つの素子である、請求項１１に記載の抵抗変化型記憶装置。
  15. 基板上に、第１電極を形成する第１電極形成ステップと、
    前記第１電極上に、遷移金属酸化物で構成される第１抵抗変化層を形成する第１抵抗変化層形成ステップと、
    前記第１抵抗変化層の上に層間絶縁層を形成する層間絶縁層形成ステップと、
    前記第１抵抗変化層の上に前記層間絶縁層を貫通するようにスルーホールを形成するスルーホール形成ステップと、
    前記スルーホールの内部において前記第１抵抗変化層と前記スルーホールの開口部でのみ接するように、遷移金属酸化物で構成され、かつ前記第１抵抗変化層と抵抗率が異なる、第２抵抗変化層を形成する第２抵抗変化層形成ステップと、
    前記第２抵抗変化層上に第２電極を形成するステップと、を有し、
    前記第１電極と前記第２電極との間に電気的パルスが印加されることで前記第１電極と前記第２電極との間の電気抵抗が変化する、
    抵抗変化型素子の製造方法。
  16. 前記第１抵抗変化層が、前記スルーホールの一方の開口部の全部を覆うとともに該一方の開口部の外側にはみ出すように構成される、請求項１５に記載の抵抗変化型素子の製造方法。
  17. さらに、前記第１抵抗変化層形成ステップと前記層間絶縁層形成ステップとの間に行われる、前記第１抵抗変化層の上にフッ素化合物ガスを含むエッチングガスを用いたエッチングに耐性を有するエッチングストッパ層を形成するエッチングストッパ層形成ステップを有し、
    前記層間絶縁層形成ステップは、前記第１抵抗変化層および前記エッチングストッパ層の上に層間絶縁層を形成するステップである、
    請求項１５に記載の抵抗変化型素子の製造方法。
  18. 前記スルーホール形成ステップにおいて、前記層間絶縁膜は、フッ素化合物ガスを含むエッチングガスを用いてエッチングし、前記エッチングストッパ層は、不活性ガスを用いてエッチングする、請求項１７に記載の抵抗変化型素子の製造方法。
JP2010546160A 2009-07-13 2010-07-12 抵抗変化型素子および抵抗変化型記憶装置 Active JP4688979B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010546160A JP4688979B2 (ja) 2009-07-13 2010-07-12 抵抗変化型素子および抵抗変化型記憶装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2009165076 2009-07-13
JP2009165076 2009-07-13
PCT/JP2010/004498 WO2011007538A1 (ja) 2009-07-13 2010-07-12 抵抗変化型素子および抵抗変化型記憶装置
JP2010546160A JP4688979B2 (ja) 2009-07-13 2010-07-12 抵抗変化型素子および抵抗変化型記憶装置

Publications (2)

Publication Number Publication Date
JP4688979B2 JP4688979B2 (ja) 2011-05-25
JPWO2011007538A1 true JPWO2011007538A1 (ja) 2012-12-20

Family

ID=43449148

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010546160A Active JP4688979B2 (ja) 2009-07-13 2010-07-12 抵抗変化型素子および抵抗変化型記憶装置

Country Status (3)

Country Link
US (1) US8394669B2 (ja)
JP (1) JP4688979B2 (ja)
WO (1) WO2011007538A1 (ja)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010267784A (ja) * 2009-05-14 2010-11-25 Toshiba Corp 半導体記憶装置及びその製造方法
US9252189B2 (en) 2011-06-27 2016-02-02 Panasonic Intellectual Property Management Co., Ltd. Nonvolatile semiconductor memory element, nonvolatile semiconductor memory device, and method for manufacturing nonvolatile semiconductor memory device
JP5788274B2 (ja) 2011-09-14 2015-09-30 ルネサスエレクトロニクス株式会社 抵抗変化型不揮発記憶装置、半導体装置及び抵抗変化型不揮発記憶装置の製造方法
JP5687978B2 (ja) * 2011-09-14 2015-03-25 ルネサスエレクトロニクス株式会社 抵抗変化型不揮発記憶装置、半導体装置及び抵抗変化型不揮発記憶装置の動作方法
WO2013054515A1 (ja) * 2011-10-12 2013-04-18 パナソニック株式会社 不揮発性半導体記憶装置およびその製造方法
US8581224B2 (en) 2012-01-20 2013-11-12 Micron Technology, Inc. Memory cells
US9142773B2 (en) 2012-01-25 2015-09-22 Panasonic intellectual property Management co., Ltd Variable resistance nonvolatile memory element and method of manufacturing the same
CN104011863A (zh) * 2012-02-29 2014-08-27 惠普发展公司，有限责任合伙企业 具有与容纳区处于热平衡的沟道区的忆阻器
JP2013187256A (ja) * 2012-03-06 2013-09-19 Toshiba Corp 不揮発性抵抗変化素子
JP2013207131A (ja) * 2012-03-29 2013-10-07 Ulvac Japan Ltd 抵抗変化素子及びその製造方法
US8853713B2 (en) 2012-05-07 2014-10-07 Micron Technology, Inc. Resistive memory having confined filament formation
US9680091B2 (en) 2012-06-15 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a complimentary resistive switching random access memory for high density application
US9053781B2 (en) 2012-06-15 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a forming free resistive random access memory with multi-level cell
CN103579280B (zh) * 2012-08-10 2015-12-02 复旦大学 电阻型存储器及其制备方法
US8637846B1 (en) * 2012-08-31 2014-01-28 Micron Technology, Inc. Semiconductor structure including a zirconium oxide material
JP5571833B2 (ja) 2012-09-14 2014-08-13 パナソニック株式会社 不揮発性記憶素子及び不揮発性記憶素子の製造方法
US9847480B2 (en) 2012-09-28 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Resistance variable memory structure and method of forming the same
JP5555821B1 (ja) 2012-11-14 2014-07-23 パナソニック株式会社 不揮発性記憶素子及びその製造方法
US9019743B2 (en) 2012-11-29 2015-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for resistive switching random access memory with high reliable and high density
US9023699B2 (en) 2012-12-20 2015-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive random access memory (RRAM) structure and method of making the RRAM structure
US9130162B2 (en) * 2012-12-20 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Resistance variable memory structure and method of forming the same
US20140273525A1 (en) * 2013-03-13 2014-09-18 Intermolecular, Inc. Atomic Layer Deposition of Reduced-Leakage Post-Transition Metal Oxide Films
US9349953B2 (en) 2013-03-15 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Resistance variable memory structure and method of forming the same
US10289600B2 (en) 2013-08-08 2019-05-14 Qualcomm Incorporated Reducing transmitter encoding jitter in a C-PHY interface using multiple clock phases to launch symbols
US9276731B2 (en) * 2013-08-08 2016-03-01 Qualcomm Incorporated N-phase signal transition alignment
US9837605B2 (en) 2013-08-16 2017-12-05 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell having resistance variable film and method of making the same
KR102225782B1 (ko) 2014-07-28 2021-03-10 삼성전자주식회사 가변 저항 메모리 장치 및 그 제조 방법
KR102293859B1 (ko) 2014-12-22 2021-08-25 삼성전자주식회사 가변 저항 메모리 소자 및 이의 제조 방법
US9893280B2 (en) * 2015-02-06 2018-02-13 Toshiba Memory Corporation Memory device
TWI556245B (zh) * 2015-02-16 2016-11-01 國立中山大學 電阻式記憶體
CN106654004B (zh) * 2015-10-29 2019-03-19 华邦电子股份有限公司 电阻式存储器及其制造方法
KR102434174B1 (ko) 2017-11-22 2022-08-19 에스케이하이닉스 주식회사 홀 내에 국한된 선택 소자 패턴를 갖는 반도체 메모리 장치
US10381561B2 (en) 2018-01-10 2019-08-13 Internatoinal Business Machines Corporation Dedicated contacts for controlled electroforming of memory cells in resistive random-access memory array
US11276732B2 (en) 2019-09-20 2022-03-15 International Business Machines Corporation Semiconductor memory devices formed using selective barrier metal removal

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6753561B1 (en) * 2002-08-02 2004-06-22 Unity Semiconductor Corporation Cross point memory array using multiple thin films
US20060171200A1 (en) * 2004-02-06 2006-08-03 Unity Semiconductor Corporation Memory using mixed valence conductive oxides
US7538338B2 (en) * 2004-09-03 2009-05-26 Unity Semiconductor Corporation Memory using variable tunnel barrier widths
US7082052B2 (en) * 2004-02-06 2006-07-25 Unity Semiconductor Corporation Multi-resistive state element with reactive metal
JP4830275B2 (ja) * 2004-07-22 2011-12-07 ソニー株式会社 記憶素子
US8013711B2 (en) 2006-03-09 2011-09-06 Panasonic Corporation Variable resistance element, semiconductor device, and method for manufacturing variable resistance element
JP4989631B2 (ja) * 2006-03-30 2012-08-01 パナソニック株式会社 不揮発性記憶素子
JP4699932B2 (ja) * 2006-04-13 2011-06-15 パナソニック株式会社 抵抗変化素子とそれを用いた抵抗変化型メモリならびにその製造方法
JP4869006B2 (ja) * 2006-09-27 2012-02-01 株式会社東芝 半導体記憶装置の制御方法
CN101542727B (zh) * 2006-10-16 2011-02-09 松下电器产业株式会社 非易失性存储元件阵列及其制造方法
CN101636841B (zh) * 2007-03-22 2011-06-22 松下电器产业株式会社 存储元件和存储装置
CN101542730B (zh) * 2007-06-05 2011-04-06 松下电器产业株式会社 非易失性存储元件和其制造方法、以及使用了该非易失性存储元件的非易失性半导体装置
JP2008305889A (ja) 2007-06-06 2008-12-18 Panasonic Corp 不揮発性記憶装置およびその製造方法
JP5308105B2 (ja) 2007-10-05 2013-10-09 シャープ株式会社 可変抵抗素子及びその製造方法
US8338816B2 (en) 2007-10-15 2012-12-25 Panasonic Corporation Nonvolatile memory element, and nonvolatile semiconductor device using the nonvolatile memory element
CN101911295B (zh) * 2007-12-26 2012-05-30 松下电器产业株式会社 非易失性半导体存储装置和其制造方法

Also Published As

Publication number Publication date
JP4688979B2 (ja) 2011-05-25
US8394669B2 (en) 2013-03-12
WO2011007538A1 (ja) 2011-01-20
US20110220862A1 (en) 2011-09-15

Similar Documents

Publication Publication Date Title
JP4688979B2 (ja) 抵抗変化型素子および抵抗変化型記憶装置
US9006793B2 (en) Non-volatile memory cell, non-volatile memory cell array, and method of manufacturing the same
JP5442876B2 (ja) 不揮発性記憶素子ならびに不揮発性記憶装置及びそれらの製造方法
JP4948688B2 (ja) 抵抗変化型不揮発性記憶素子、抵抗変化型不揮発性記憶装置及び抵抗変化型不揮発性記憶素子の製造方法
JP5422231B2 (ja) 不揮発性半導体記憶装置及びその製造方法
JP5468087B2 (ja) 不揮発性記憶素子及び不揮発性記憶装置
US8592798B2 (en) Non-volatile storage device and method for manufacturing the same
US7667220B2 (en) Multilevel-cell memory structures employing multi-memory with tungsten oxides and manufacturing method
US9130167B2 (en) Method of manufacturing a nonvolatile memory device having a variable resistance element whose resistance value changes reversibly upon application of an electric pulse
US9082967B2 (en) Non-volatile memory device and manufacturing method thereof
US8871561B2 (en) Variable resistance nonvolatile storage device and method for manufacturing the same
JP5291269B2 (ja) 不揮発性半導体記憶素子、不揮発性半導体記憶装置およびその製造方法
JP5571833B2 (ja) 不揮発性記憶素子及び不揮発性記憶素子の製造方法
US20130149815A1 (en) Nonvolatile memory element manufacturing method and nonvolatile memory element
US9006701B2 (en) Non-volatile memory device having bit lines and source lines arranged in parallel and manufacturing method thereof
KR20130108790A (ko) 가변 저항 메모리 장치 및 그 제조 방법
US11963368B2 (en) Resistive random access memory device
JP2013062327A (ja) 不揮発性記憶素子及び不揮発性記憶装置並びにそれらの製造方法
KR20100136061A (ko) 메모리 소자 및 그 제조방법
CN116472790A (zh) 混合非易失性存储器单元
KR20130120701A (ko) 가변 저항 메모리 장치 및 그 제조 방법

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110125

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

R150 Certificate of patent or registration of utility model

Ref document number: 4688979

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140225

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250