JPWO2010074252A1 - 半導体素子及び固体撮像装置 - Google Patents

Abstract

ｐ型の半導体領域（２１）と、半導体領域（２１）に埋め込まれたｎ型の受光用表面埋込領域（２３）と、受光用表面埋込領域（２３）に連続し、受光用表面埋込領域（２３）よりもポテンシャル井戸が深いｎ型の電荷蓄積領域（２４）と、電荷蓄積領域（２４）が蓄積した電荷を読み出す電荷読み出し領域と、受光用表面埋込領域（２３）から電荷を排出する排出ドレイン領域（２５）と、受光用表面埋込領域（２３）から排出ドレイン領域（２５）へ電荷を排出する第１の電位制御手段（３１，３０）と、電荷蓄積領域（２４）から電荷読み出し領域へ電荷を転送する第２の電位制御手段（３２，３０）とを備える。

Description

本発明は、光が生成した電子の検出を時間領域で変調する機能をもった半導体素子、及びこの半導体素子を１次元又は２次元に周期的に配列した固体撮像装置に関する。

１９９４年に発表された「強度変調された照射野の検出及び復調のための装置（特許文献１参照。）」等の画素内に光で発生した電子の検出を時間領域で変調する機能をもったセンサ要素は、「ロックインピクセル」とも呼ばれる。

例えば、ＣＭＯＳ製造技術を用いて共通の半導体基板上に、ピクセル光検知ディテクタ、専用の電子回路及び対応する処理回路を形成した３次元画像化システムが提案されている（特許文献２参照。）。特許文献２の実施例においては、各ディテクタは、システムによって放射された光パルスが物体の点から反射され、そしてフォーカスされてピクセルディテクタによって検出される飛行時間（ＴＯＦ）を用いるものであり、ＴＯＦデータに比例するクロックパルス数を積算する対応する高速カウンタを有している。ＴＯＦデータは、放射された光パルスを反射する物体上の点までの距離についての直接のディジタル的な尺度を与える。特許文献２の他の実施例では、カウンタ及び高速クロック回路の代わりに電荷蓄積器及び電子シャッタ（Ｓ１）が各ピクセルディテクタに設けられる。各ピクセルディテクタは電荷を蓄積し、その総量が往復のＴＯＦの直接的な尺度を与える。

特表平１０−５０８７３６号公報 特表２００３−５１０５６１号公報

（発明が解決しようとする課題）
しかしながら、従来のロックインピクセルを用いたイメージセンサは、いずれもＭＯＳトランジスタのゲート構造を介して、電荷を１つ以上の電荷蓄積領域に転送する動作を、変調された光と同期して検出するものである。このため、従来のロックインピクセルを用いたイメージセンサは構造が複雑であり、又ＭＯＳトランジスタのゲート構造を介した転送の場合、シリコン（Ｓｉ）とシリコン酸化膜（ＳｉＯ₂）の界面のトラップに電子が捕獲され、転送遅れが生じるという問題も発生する。

上記課題を鑑み、本発明は、画素の構造が簡単で高解像度化が可能であり、高速転送が可能で時間分解能が向上した固体撮像装置（ロックインイメージセンサ）及びこの固体撮像装置のセンサ要素（画素）として用いることの可能な半導体素子を提供することを目的とする。

（課題を解決するための手段）
上記目的を達成するために、本発明の第１の態様は、第１導電型の半導体領域と、半導体領域の上部の一部に埋め込まれ、光を入射する第２導電型の受光用表面埋込領域と、半導体領域の上部の一部に受光用表面埋込領域に連続して埋め込まれ、受光用表面埋込領域よりもポテンシャル井戸の深さが深い第２導電型の電荷蓄積領域と、電荷蓄積領域が蓄積した電荷を読み出す電荷読み出し領域と、半導体領域の上部の一部に埋め込まれ、受光用表面埋込領域から電荷を排出する排出ドレイン領域と、受光用表面埋込領域と排出ドレイン領域との間の半導体領域の上部に形成されるチャネルの電位を制御して、受光用表面埋込領域から排出ドレイン領域へ電荷を排出する第１の電位制御手段と、電荷蓄積領域と電荷読み出し領域との間の半導体領域の上部に形成されるチャネルの電位を制御して、電荷蓄積領域から電荷読み出し領域へ電荷を転送する第２の電位制御手段とを備える半導体素子であることを要旨とする。

本発明の第２の態様は、第１導電型の半導体領域と、半導体領域の上部の一部に埋め込まれ、光を入射する第２導電型の受光用表面埋込領域と、半導体領域の上部の一部に受光用表面埋込領域に連続して埋め込まれ、受光用表面埋込領域よりもポテンシャル井戸の深さが深い第２導電型の電荷蓄積領域と、電荷蓄積領域が蓄積した電荷を読み出す電荷読み出し領域と、半導体領域の上部の一部に埋め込まれ、受光用表面埋込領域から電荷を排出する排出ドレイン領域と、受光用表面埋込領域と排出ドレイン領域との間の半導体領域の上部に形成されるチャネルの電位を制御して、受光用表面埋込領域から排出ドレイン領域へ電荷を排出する第１の電位制御手段と、電荷蓄積領域と電荷読み出し領域との間の半導体領域の上部に形成されるチャネルの電位を制御して、電荷蓄積領域から電荷読み出し領域へ電荷を転送する第２の電位制御手段とを備える画素を、複数配列した固体撮像装置であることを要旨とする。

（発明の効果）
本発明によれば、画素の構造が簡単で高解像度化が可能であり、高速転送が可能で時間分解能が向上した固体撮像装置（ロックインイメージセンサ）及びこの固体撮像装置のセンサ要素（画素）として用いることの可能な半導体素子を提供することができる。

図１は、本発明の第１の実施の形態に係る固体撮像装置（２次元イメージセンサ）の半導体チップ上のレイアウトを説明する模式的平面図である。 図２は、本発明の第１の実施の形態に係る固体撮像装置の画素の一部となる半導体素子の構成を説明する概略的な平面図である。 図３（ａ）は、図２のIII−III方向から見た模式的な断面図である。図３（ｂ）は、下方向を電位の正方向として示した、電荷（電子）の電荷蓄積領域への転送の様子を説明するポテンシャル図である（以下、本発明の図面の説明において、ポテンシャル図の電位の正方向はすべて下方向として説明する。）。図３（ｃ）は、電荷の排出ドレイン領域への排出の様子を説明するポテンシャル図である。 図４は、排出ゲート電極に制御信号を与えた場合のポテンシャル図であり、破線は制御信号として高い電圧を与えた場合、実線は制御信号として低い電圧を与えた場合のポテンシャル図である。 図５は、本発明の第１の実施の形態の変形例に係る固体撮像装置の画素の一部となる半導体素子の構成を説明する概略的な平面図である。 図６（ａ）は、図５のVI−VI方向から見た模式的な断面図であり、図６（ｂ）は、図６（ａ）の断面図において、第２の排出ドレイン領域、受光用表面埋込領域、第１の排出ドレイン領域を水平面で切った断面に沿ったポテンシャル図であり、受光用表面埋込領域から電荷蓄積領域に向かう電荷転送経路を垂直に切った伝導帯端のポテンシャル形状である。 図７（ａ）は、本発明の第１の実施の形態に係る半導体素子及び固体撮像装置の製造方法を説明する工程断面図であり、ｐウェルが形成された段階を示す。図７（ｂ）は、図７（ａ）の工程の段階に続く、第１の実施の形態に係る半導体素子及び固体撮像装置の製造方法を説明する工程断面図である。図７（ｃ）は、図７（ｂ）の工程の段階に続く、第１の実施の形態に係る半導体素子及び固体撮像装置の製造方法を説明する工程断面図である。 図８（ａ）は、図７（ｃ）の工程の段階に続く、第１の実施の形態に係る半導体素子及び固体撮像装置の製造方法を説明する工程断面図である。図８（ｂ）は、図８（ａ）の工程の段階に続く、第１の実施の形態に係る半導体素子及び固体撮像装置の製造方法を説明する工程断面図である。図８（ｃ）は、図８（ｂ）の工程の段階に続く、第１の実施の形態に係る半導体素子及び固体撮像装置の製造方法を説明する工程断面図である。 図９は、第１の実施の形態に係る固体撮像装置の読み出し方法を、排出ゲート電極に印加する制御信号ＴＸＤの繰り返し周期を基礎として、説明するタイミングチャートである。 図１０は、第１の実施の形態に係る固体撮像装置の読み出し方法を、１フレームについて説明するタイミングチャートである。 図１１は、第１の実施の形態に係る固体撮像装置を用いて、蛍光の寿命を測定する場合のタイミング図である。 図１２は、本発明の第２の実施の形態に係る固体撮像装置の画素の一部となる半導体素子の模式的な断面図である。 図１３は、光源としてのＬＥＤ照明を背景光に対して相対的に増強させる場合のタイミング図である。 図１４は、本発明のその他の実施の形態に係る固体撮像装置の画素の一部となる半導体素子の構成を説明する概略的な平面図である。

次に、図面を参照して、本発明の第１及び第２の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

又、以下に示す第１及び第２の実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。

（第１の実施の形態）
本発明の第１の実施の形態に係る固体撮像装置（２次元イメージセンサ）は、図１に示すように、画素アレイ部１と周辺回路部（２，３，４，５，６）とを同一の半導体チップ上に集積化している。画素アレイ部には、２次元マトリクス状に多数の画素Ｘ_ij（ｉ＝１〜ｍ；ｊ＝１〜ｎ：ｍ，ｎはそれぞれ整数である。）が配列されており、方形状の撮像領域を構成している。そして、この画素アレイ部の下辺部には、画素行Ｘ₁₁〜Ｘ_1m；……；Ｘ_i1〜Ｘ_im；……；Ｘ_(n-2)1〜Ｘ_(n-2)m；Ｘ_(n-1)1〜Ｘ_(n-1)m；Ｘ_n1〜Ｘ_nm方向に沿って水平走査回路（シフトレジスタ）２が設けられ、画素アレイ部の左辺部には画素列Ｘ₁₁，……，Ｘ_i1，……，Ｘ_(n-2)1，Ｘ_(n-1)1，Ｘ_n1；Ｘ₁₂，……，Ｘ_i2，……，Ｘ_(n-2)2，Ｘ_(n-1)2，Ｘ_n2；Ｘ₁₃，……，Ｘ_i3，……，Ｘ_(n-2)3，Ｘ_(n-1)3，Ｘ_n3；……；Ｘ_1j，……，Ｘ_ij，……，Ｘ_(n-2)j，Ｘ_(n-1)j，Ｘ_nj；……；Ｘ_1m，……，Ｘ_im，……，Ｘ_(n-2)m，Ｘ_(n-1)m，Ｘ_nm方向に沿って垂直走査回路（シフトレジスタ）３が設けられている。垂直走査回路（シフトレジスタ）３及び水平走査回路（シフトレジスタ）２には、タイミング発生回路４が接続されている。

タイミング発生回路４、水平走査回路２及び垂直走査回路３によって画素アレイ部内の画素Ｘ_ijが順次走査され、画素信号の読み出しや電子シャッタ動作が実行される。即ち、本発明の第１の実施の形態に係る固体撮像装置では、画素アレイ部を各画素行Ｘ₁₁〜Ｘ_1m；……；Ｘ_i1〜Ｘ_im；……；Ｘ_(n-2)1〜Ｘ_(n-2)m；Ｘ_(n-1)1〜Ｘ_(n-1)m；Ｘ_n1〜Ｘ_nm単位で垂直方向に走査することにより、各画素行Ｘ₁₁〜Ｘ_1m；……；Ｘ_i1〜Ｘ_im；……；Ｘ_(n-2)1〜Ｘ_(n-2)m；Ｘ_(n-1)1〜Ｘ_(n-1)m；Ｘ_n1〜Ｘ_nmの画素信号を各画素列Ｘ₁₁，……，Ｘ_i1，……，Ｘ_(n-2)1，Ｘ_(n-1)1，Ｘ_n1；Ｘ₁₂，……，Ｘ_i2，……，Ｘ_(n-2)2，Ｘ_(n-1)2，Ｘ_n2；Ｘ₁₃，……，Ｘ_i3，……，Ｘ_(n-2)3，Ｘ_(n-1)3，Ｘ_n3；……；Ｘ_1j，……，Ｘ_ij，……，Ｘ_(n-2)j，Ｘ_(n-1)j，Ｘ_nj；……；Ｘ_1m，……，Ｘ_im，……，Ｘ_(n-2)m，Ｘ_(n-1)m，Ｘ_nm毎に設けられた垂直信号線によって画素信号を読み出す構成となっている。

第１の実施の形態に係る固体撮像装置のそれぞれの画素Ｘ₁₁〜Ｘ_1m；……；Ｘ_i1〜Ｘ_im；……；Ｘ_(n-2)1〜Ｘ_(n-2)m；Ｘ_(n-1)1〜Ｘ_(n-1)m；Ｘ_n1〜Ｘ_nm内の画素回路として機能する半導体素子の平面構造の一例を、図２に、対応する断面図を図３（ａ）に示す。

図３（ａ）は、図２に示した半導体素子のIII−III方向から見た断面構造であり、先に図３（ａ）を説明する。図３（ａ）に示すように、半導体素子は、第１導電型（ｐ型）の半導体領域２１と、半導体領域２１とフォトダイオードを構成するように、半導体領域２１の上部の一部に埋め込まれ、光を入射する第２導電型（ｎ型）の受光用表面埋込領域（受光カソード領域）２３と、半導体領域２１の上部の一部に受光用表面埋込領域（受光カソード領域）２３と隣接（連続）して埋め込まれ、フォトダイオードが生成した電荷を移動させる場の方向を深さ方向として、受光用表面埋込領域（受光カソード領域）２３よりもポテンシャル井戸（電子井戸）の深さが深く（図３（ｂ）及び図３（ｃ）参照。）、受光用表面埋込領域（受光カソード領域）２３が生成した電荷を蓄積する第２導電型（ｎ⁺型）の電荷蓄積領域２４と、電荷蓄積領域２４が蓄積した電荷を受け入れる第２導電型（ｎ⁺型）の電荷読み出し領域２７と、受光用表面埋込領域（受光カソード領域）２３が生成した電子を排出する第２導電型（ｎ⁺型）の排出ドレイン領域２５とを備える。電子はポテンシャルの高い方向に向かって移動し、正孔はポテンシャルの低い方向に向かって移動する。よって、本明細書において、「信号電荷を移動させる場の方向」とは、電子に対しては電気力線とは反対の方向を意味し、正孔に対しては電気力線の方向を意味する。

図２に一点鎖線で示したように、電荷読み出し領域２７と排出ドレイン領域２５とを囲むように、半導体領域２１より高不純物密度の第１導電型のウェル（ｐウェル）２２が形成されている。図３（ａ）では「第１導電型の半導体領域」としては、第１導電型の半導体領域２１を用いる場合を例示しているが、半導体領域２１の代わりに、第１導電型の半導体基板上に形成した半導体基板よりも低不純物密度の第１導電型のシリコンエピタキシャル成長層を形成して、エピタキシャル成長層を第１導電型の半導体からなる半導体領域２１として採用しても良く、第２導電型（ｎ型）の半導体基板上に、第１導電型（ｐ型）のシリコンエピタキシャル成長層を形成して、エピタキシャル成長層を第１導電型の半導体からなる半導体領域２１として採用しても良い。第２導電型（ｎ型）の半導体基板上に、ｐｎ接合を形成するように、第１導電型（ｐ型）のエピタキシャル成長層を形成すれば、長い波長の場合光が、第２導電型の半導体基板深くまで浸入するが、第２導電型の半導体基板で発生した光によるキャリアは、ｐｎ接合のビルトインポテンシャルによる電位障壁のため第１導電型のエピタキシャル成長層まで入って来られないので、第２導電型の半導体基板深くで発生したキャリアを積極的に捨てることができる。これによって、深い位置で発生したキャリアが拡散で戻ってきて、隣の画素に漏れ込むのを防ぐことが可能になる。これは特に、ＲＧＢのカラーフィルタが搭載された単板カラーのイメージセンサの場合に、色の混合を起こさないようにできる効果を奏する。

受光用表面埋込領域（受光カソード領域）２３と、受光用表面埋込領域（受光カソード領域）２３の直下の半導体領域（アノード領域）２１とで第１の埋め込みフォトダイオード（以下において、単に「フォトダイオード」という。）Ｄ１を構成している。電荷蓄積領域（カソード領域）２４と、電荷蓄積領域２４の直下の半導体領域（アノード領域）２１とで第２の埋め込みフォトダイオード（以下において「電荷蓄積ダイオード」という。）Ｄ２を構成している。

受光用表面埋込領域２３の上から電荷蓄積領域２４の上に渡り、ｐ⁺型ピニング層２６が配置されている。ｐ⁺型ピニング層２６は、ダーク時の表面でのキャリアの生成を抑制する層であり、ダーク電流削減のために好ましい層として用いている。

ｐ⁺型ピニング層２６上の半導体領域２１の上、及び受光用表面埋込領域２３と電荷読み出し領域２７との間の半導体領域２１の上にはゲート絶縁膜３０が形成されている。ゲート絶縁膜３０としては、シリコン酸化膜（ＳｉＯ₂膜）が好適であるが、シリコン酸化膜（ＳｉＯ₂膜）以外の種々の絶縁膜を用いた絶縁ゲート型トランジスタ（ＭＩＳトランジスタ）の絶縁ゲート構造をなしても良い。例えば、シリコン酸化膜（ＳｉＯ₂膜）／シリコン窒化膜（Ｓｉ₃Ｎ₄膜）／シリコン酸化膜（ＳｉＯ₂膜）の３層積層膜からなるＯＮＯ膜でも良い。更には、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）のいずれか１つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物等がゲート絶縁膜３０として使用可能である。

ゲート絶縁膜３０上には、電荷蓄積領域２４と電荷読み出し領域２７との間に形成される転送チャネルの電位を制御して、電荷蓄積領域２４から電荷読み出し領域２７へ電荷を転送する読み出しゲート電極３２と、受光用表面埋込領域２３と排出ドレイン領域２５との間に形成される排出チャネルの電位を制御して、受光用表面埋込領域２３から、受光用表面埋込領域２３が生成した電子を排出ドレイン領域２５へ電荷を転送する排出ゲート電極３１が配置されている。ゲート絶縁膜３０上には、読み出しゲート電極３２と排出ゲート電極３１とを含んで層間絶縁膜３６が形成されている。ゲート絶縁膜３０とゲート絶縁膜３０上の排出ゲート電極３１とで、受光用表面埋込領域２３と排出ドレイン領域２５との間の半導体領域２１の上部に形成されるチャネルの電位を制御して、受光用表面埋込領域２３から排出ドレイン領域２５へ電荷を排出する第１の電位制御手段（３１，３０）を構成している。又、ゲート絶縁膜３０とゲート絶縁膜３０上の読み出しゲート電極３２とで、排出ゲート電極３１と電荷蓄積領域２４と電荷読み出し領域との間の半導体領域２１の上部に形成されるチャネルの電位を制御して、電荷蓄積領域２４から電荷読み出し領域へ電荷を転送する第２の電位制御手段（３２，３０）を構成している。

図３（ｂ）及び図３（ｃ）は、図３（ａ）の断面図において、受光用表面埋込領域２３、電荷蓄積領域２４、電荷読み出し領域２７を水平面で切った断面におけるポテンシャル図であり、電荷（電子）を黒丸で示している。図３（ａ）に対応して、図３（ｂ）及び図３（ｃ）の中央の左側に受光用表面埋込領域２３の伝導帯端のポテンシャル井戸（第１のポテンシャル井戸）ＰＷ１を示す。更に、第１のポテンシャル井戸ＰＷ１の右側に、電荷蓄積領域２４の伝導帯端のポテンシャル井戸（第２のポテンシャル井戸）ＰＷ２を示す。更に、第２のポテンシャル井戸ＰＷ２の右側に、電荷読み出し領域２７のポテンシャル井戸を右上がりのハッチングで示す。第２のポテンシャル井戸ＰＷ２と、電荷読み出し領域２７のポテンシャル井戸との間の電位障壁は、読み出しゲート電極３２直下の半導体領域２１の伝導帯端のポテンシャル分布に相当する。一方、第１のポテンシャル井戸ＰＷ１の左側に、排出ドレイン領域２５のポテンシャル井戸を右上がりのハッチングで示す。第１のポテンシャル井戸ＰＷ１と、排出ドレイン領域２５のポテンシャル井戸との間の電位障壁は、排出ゲート電極３１直下の半導体領域２１の伝導帯端のポテンシャル分布に相当する。第１の実施の形態に係る固体撮像装置の説明では、第１導電型をｐ型、第２導電型をｎ型として、転送、蓄積等の処理をされる電荷が電子である場合を例示的に説明している。このため、図３（ｂ）、図３（ｃ）に示すポテンシャル図において、図の下方向（深さ方向）が、電位（ポテンシャル）の正方向として表現しており、下方向がフォトダイオードが生成した電荷を移動させる場の方向である。したがって、第１導電型をｎ型、第２導電型をｐ型として、電気的な極性を反対とする場合においては、処理される電荷が正孔となるが、正孔に対しては、半導体素子内の電位障壁、ポテンシャル谷、ポテンシャル井戸等を示すポテンシャル形状等は、図の下方向（深さ方向）を、電位の負方向として表現される。しかし、電荷が正孔の場合も、ポテンシャル（電位）的には逆となるが、図３（ｂ）、図３（ｃ）の下方向がフォトダイオードが生成した電荷（正孔）を移動させる場の方向である。

図３（ｂ）及び図３（ｃ）に示すように、受光用表面埋込領域２３と電荷蓄積領域２４との間にポテンシャルバリヤを設けないようにして、受光用表面埋込領域２３の完全空乏化したときの第１のポテンシャル井戸ＰＷ１の深さが、電荷蓄積領域２４の完全空乏化したときの第２のポテンシャル井戸ＰＷ２の深さよりも階段状（ステップ状）に浅くなるようにするためには、例えば、受光用表面埋込領域２３の不純物密度よりも電荷蓄積領域２４の不純物密度が階段状に高くなるように、それぞれの不純物密度を選ば良い。受光用表面埋込領域２３の不純物密度よりも電荷蓄積領域２４の不純物密度を階段状に高く設定する方法は、公知の種々の方法が採用可能である。但し、図２に示した平面パターンにおけるマスク位置のずれによるポテンシャルバリヤが発生しないようにするためには、図２に示すように、電荷蓄積領域２４には、深い第２のポテンシャル井戸ＰＷ２を形成するようにｎ型の不純物が２回イオン注入され（不純物密度ｎ₁と不純物密度ｎ₂）、浅い第１のポテンシャル井戸ＰＷ１を形成したい領域には１回のみイオン注入される（不純物密度ｎ₁のみ）ようにすれば良い。即ち、図２の平面図において受光用表面埋込領域２３と電荷蓄積領域２４との両方を含む広い領域への不純物密度ｎ₁を実現するためのイオン注入のマスクと、電荷蓄積領域２４のみからなる狭い領域への不純物密度ｎ₂のイオン注入のマスクを用意し、マスク合わせにより選択的に１回のみイオン注入される領域と選択的に２回イオン注入される領域を形成して階段状の不純物密度分布を実現すれば良い。

図３（ａ）の断面図では、受光用表面埋込領域２３及び電荷蓄積領域２４の上に配置された矩形のｐ⁺型ピニング層２６が、図２の平面図では受光用表面埋込領域２３の上方から下方に渡って、受光用表面埋込領域２３の両側にはみ出して配置され、同様に、電荷蓄積領域２４の上方から下方に渡って、電荷蓄積領域２４の両側にはみ出して配置されている。即ち、ｐ⁺型ピニング層２６の平面パターンは、図２において受光用表面埋込領域２３及び電荷蓄積領域２４が占める領域と、その両側にはみ出した領域を含む十字型の領域である。図２の平面図に示すように、受光用表面埋込領域２３の上端の一部、左端及び下端の一部を囲むように、排出ゲート電極３１がΩ型をなすように直角に屈折して延伸している。そして、排出ゲート電極３１の外側にコの字形状の排出ドレイン領域２５が排出ゲート電極３１の一部を囲むように形成されている。排出ドレイン領域２５と排出ゲート電極３１とは、図示を省略した表面配線により互いに接続されている。受光用表面埋込領域２３の上にはｐ⁺型ピニング層２６が形成されているので、半導体領域２１の最上層に着目すれば、ｐ⁺型ピニング層２６とコの字形状の排出ドレイン領域２５の間にΩ型の排出ゲート電極３１がΩ型に屈折して延伸していることになる。更に、ｐ⁺型ピニング層２６とｎ⁺型電荷読み出し領域２７との間には読み出しゲート電極３２が延伸している。

図２の平面図に示すように、受光用表面埋込領域２３、電荷蓄積領域２４、電荷読み出し領域２７及び排出ドレイン領域２５を囲むように、一点鎖線で示した領域の外側に第１導電型のウェル（ｐウェル）２２が形成されている。一点鎖線の更に外側のピニング層２６を囲む太い実線は、素子分離領域との境界を示す。即ち、ピニング層２６を囲む太い実線の外側が、ＬＯＣＯＳ（Local oxidation of silicon）法やＳＴＩ(Shallow Trench Isolation：浅溝型素子分離)法に用いられるゲート絶縁膜よりも厚い素子分離絶縁膜３５（図３（ａ）参照。）の領域である。読み出しゲート電極３２及び排出ゲート電極３１はその両端がＹ方向にそれぞれ延伸し、図２に示すように、ピニング層２６を囲む太い実線の外側の素子分離絶縁膜３５の上まで配線されている。

例えば、排出ドレイン領域２５に接続された排出ゲート電極３１に制御信号ＴＸＤとして高い電圧（正の電圧）を与えると、図３（ｃ）に示すような受光用表面埋込領域２３から排出ドレイン領域２５の方に向かう空乏化電位の傾きが発生する。図３（ｃ）に示すような傾きのポテンシャル分布に起因する電界によって、受光用表面埋込領域２３で発生した殆どの電子は排出ドレイン領域２５に排出される。

一方、排出ゲート電極３１に制御信号ＴＸＤとして低い電圧（０Ｖ、又は−１Ｖ程度の負電圧）を与えると、図３（ｂ）に示すように、受光用表面埋込領域２３と排出ドレイン領域２５との間に電子に対する電位障壁が形成され、受光用表面埋込領域２３から電荷蓄積領域２４の方に向かう空乏化電位の傾きが発生する。よって、受光用表面埋込領域２３から排出ドレイン領域２５には電子は排出が止まり、図３（ｂ）に示すようなポテンシャル分布に起因する電界によって、受光用表面埋込領域２３で発生した殆どの電子（電荷）が、電荷蓄積領域２４に転送される。

以上のように、受光用表面埋込領域２３と電荷蓄積領域２４との間に特別なゲート構造を設けることなく、排出ゲート電極３１の電位制御だけで、光による発生電子の電荷蓄積領域２４への蓄積を変調することができる。又、排出ゲート電極３１に制御信号ＴＸＤとして低い電圧を与えたときには、受光用表面埋込領域２３から電荷蓄積領域２４の方に向かう空乏化電位の傾きが形成されているので、受光用表面埋込領域２３から電荷蓄積領域２４にすべての電荷を転送する完全転送が実現できる。この完全転送により、残像を防止でき、残電荷によるランダムノイズの発生を防止できる。

このように、第１の実施の形態に係る固体撮像装置によれば、発生した光電子を排出する排出ゲート電極３１の電位制御だけで、電荷蓄積領域２４への転送を制御することができるので、画素の構造が簡単化され、高解像度化が可能になる。又、受光用表面埋込領域２３から電荷蓄積領域２４に至る電荷転送経路にゲート構造やスイッチがないため、ゲート電極下を電子が通過するときのシリコン／酸化膜界面（Ｓｉ−ＳｉＯ₂界面）での電子のトラップがなく、高速転送が可能となるため、時間分解能が向上する。更に、受光用表面埋込領域２３と電荷蓄積領域２４が１つの埋め込みフォトダイオード構造となっているため、暗電流ノイズ、転送ノイズ等のノイズの抑制の点からも有利となる。

図４は、破線で示した排出ゲート電極３１に制御信号ＴＸＤとして高い電圧（２Ｖ）を与えた場合と、実線で示した排出ゲート電極３１に制御信号ＴＸＤとして低い電圧（−１Ｖ）を加えた場合に、図３（ａ）の断面図の水平方向の最大電位をシミュレーションによって求めてプロットしたものである。このように、排出ゲート電極３１に印加する制御信号ＴＸＤによって、受光用表面埋込領域２３での電位傾斜の方向を制御できることが分かる。

一方、読み出しゲート電極３２は、転送チャネルの電位をゲート絶縁膜３０を介して静電的に制御する。例えば、読み出しゲート電極３２に制御信号ＴＸとして低い電圧（０Ｖ、又は負電圧）を与えると、電荷蓄積領域２４と電荷読み出し領域２７との間に電子に対する電位障壁が形成され、電荷蓄積領域２４から電荷読み出し領域２７へ電荷は転送されない。一方、読み出しゲート電極３２に制御信号ＴＸとして高い電圧（正の電圧）を与えると、電荷蓄積領域２４と電荷読み出し領域２７との間の電位障壁の高さが減少、若しくは消滅し、電荷蓄積領域２４から電荷読み出し領域２７へ電荷が転送される。

図３（ａ）に示すように、電荷読み出し領域２７には、読み出し用バッファアンプを構成する信号読み出しトランジスタ（増幅トランジスタ）ＴＡ_ijのゲート電極が接続されている。信号読み出しトランジスタ（増幅トランジスタ）ＴＡ_ijのドレイン電極は電源ＶＤＤに接続され、ソース電極は画素選択用のスイッチングトランジスタＴＳ_ijのドレイン電極に接続されている。画素選択用のスイッチングトランジスタＴＳ_ijのソース電極は、垂直信号線Ｂ_jに接続され、ゲート電極には水平ラインの選択用制御信号Ｓ（ｉ）が垂直走査回路３から与えられる。選択用制御信号Ｓ（ｉ）をハイ（Ｈ）レベルにすることにより、スイッチングトランジスタＴＳ_ijが導通し、信号読み出しトランジスタ（増幅トランジスタ）ＴＡ_ijで増幅された電荷読み出し領域２７の電位に対応する電流が垂直信号線Ｂ_jに流れる。更に、電荷読み出し領域２７には、読み出し用バッファアンプを構成するリセットトランジスタＴＲ_ijのソース電極が接続されている。リセットトランジスタＴＲ_ijのドレイン電極は電源ＶＤＤに接続され、ゲート電極にはリセット信号Ｒ（ｉ）が与えられる。リセット信号Ｒ（ｉ）をハイ（Ｈ）レベルにして、電荷読み出し領域２７に蓄積された電荷を吐き出し、電荷読み出し領域２７をリセットする。

半導体領域２１は、不純物密度５×１０¹²ｃｍ^-3程度以上、５×１０¹⁶ｃｍ^-3程度以下程度が好ましい。受光用表面埋込領域２３の不純物密度は、１×１０¹⁷ｃｍ^-3程度以上、８×１０¹⁸ｃｍ^-3程度以下、好ましくは２×１０¹⁷ｃｍ^-3程度以上、１×１０¹⁸ｃｍ^-3程度以下、代表的には、例えば８×１０¹⁷ｃｍ^-3程度の比較的空乏化が容易な値が採用可能であり、その厚さは０．１〜３μｍ程度、好ましくは０．５〜１．５μｍ程度とすることが可能である。一方、電荷蓄積領域２４の不純物密度は、１×１０¹⁹ｃｍ^-3程度以上、１×１０²¹ｃｍ^-3程度以下、好ましくは２×１０¹⁹ｃｍ^-3程度以上、５×１０²⁰ｃｍ^-3程度以下、代表的には、例えば３×１０¹⁹ｃｍ^-3程度の値が採用可能であり、その厚さは０．１〜３μｍ程度、好ましくは０．５〜１．５μｍ程度とすることが可能である。電荷蓄積領域２４の不純物密度は、受光用表面埋込領域２３の不純物密度の５〜１０００倍、好ましくは１０〜３００倍程度に設定しておけば良い。

ゲート絶縁膜３０を熱酸化膜で形成する場合は、熱酸化膜の厚さは、１５０ｎｍ程度以上、１０００ｎｍ程度以下、好ましくは２００ｎｍ程度以上、４００ｎｍ程度以下とすれば良い。ゲート絶縁膜３０を熱酸化膜以外の誘電体膜とする場合は、熱酸化膜の比誘電率ε_r（１ＭＨｚでε_r＝３．８）で換算した等価な厚さとすれば良い。例えば、比誘電率ε_r＝４．４であるＣＶＤ酸化膜を用いるのであれば上記厚さを４．４／３．８＝１．１６倍した厚さを、比誘電率ε_r＝７であるシリコン窒化物（Ｓｉ₃Ｎ₄）膜を用いるのであれば上記厚さを７／３．８＝１．８４倍した厚さを採用すれば良い。但し、標準的なＣＭＯＳ技術で形成される酸化膜（ＳｉＯ₂膜）を用いるのが好ましく、ＣＭＯＳ技術におけるフィールド酸化膜を用いるのが製造工程の簡略化に適している。

図３（ａ）に示すように、遮光膜４１の開口部４２は、光電荷の発生が、フォトダイオードＤ１を構成している受光用表面埋込領域２３の直下の半導体領域２１で生じるように選択的に設けられている。図３（ａ）では、ゲート絶縁膜３０のみを示しているが、遮光膜４１は、図示を省略した多層配線構造をなす複数の層間絶縁膜の内のいずれかの上部に設けられたアルミニウム（Ａｌ）等の金属薄膜で構成すれば良い。

（第１の実施の形態の変形例）
図５に示すように、第１の実施の形態の変形例に係る固体撮像装置は、固体撮像装置のそれぞれの画素として機能する半導体素子が、光を入射する第２導電型（ｎ型）の受光用表面埋込領域２３と、受光用表面埋込領域２３と一部重複して埋め込まれ、受光用表面埋込領域２３よりもポテンシャル井戸（電子井戸）の深さが深く（図３（ｂ）及び図３（ｃ）参照。）、受光用表面埋込領域２３が生成した電荷を蓄積する第２導電型（ｎ⁺型）の電荷蓄積領域２４と、電荷蓄積領域２４が蓄積した電荷を受け入れる第２導電型（ｎ⁺型）の電荷読み出し領域２７と、受光用表面埋込領域２３が生成した電子を排出する第２導電型（ｎ⁺型）の第１の排出ドレイン領域２５ａ及び第２の排出ドレイン領域２５ｂとを備える。受光用表面埋込領域２３は、二股フォークの形状にパターニングされている。

受光用表面埋込領域２３と電荷蓄積領域２４との間にポテンシャルバリヤを設けないような、受光用表面埋込領域２３の完全空乏化したときの第１のポテンシャル井戸ＰＷ１の深さが、電荷蓄積領域２４の完全空乏化したときの第２のポテンシャル井戸ＰＷ２の深さよりも階段状（ステップ状）に浅くなるようなポテンシャルプロファイルにするためには、既に説明したとおり、それぞれの不純物密度を選べば良い。図５に示した平面パターンにおけるマスク位置のずれによるポテンシャルバリヤが発生しないようにするためには、図５に示すように、電荷蓄積領域２４には、深い第２のポテンシャル井戸ＰＷ２を形成するようにｎ型の不純物が２回イオン注入され（不純物密度ｎ₁と不純物密度ｎ₂）、浅い第１のポテンシャル井戸ＰＷ１を形成したい領域には１回のみイオン注入される（不純物密度ｎ₁のみ）ようにすれば良い。

図２に示すように受光用表面埋込領域２３の電荷転送方向に垂直となる方向に測った幅が電荷蓄積領域２４が広いか、ほぼ同様なパターンを用いている場合には、第２のポテンシャル井戸ＰＷ２を第１のポテンシャル井戸ＰＷ１より深くするためには、不純物密度の制御等が必要になる。第１の実施の形態の変形例に係る固体撮像装置では、それぞれの画素Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；・・・・・；Ｘ_n1〜Ｘ_nm内の半導体素子の平面構造として、図５に示すように、二股フォークの形状にパターニングすることにより、二股フォークの部分の受光用表面埋込領域２３ａは容易に空乏化する。即ち、二股フォークの部分に着目すれば、第１のポテンシャル井戸ＰＷ１の底（空乏化したときの電位）を実効的に第２のポテンシャル井戸ＰＷ２の底よりも高くすることができる。即ち、受光用表面埋込領域２３の一部を縞状（ストライプ状）のパターンにすれば、幅の狭い縞状（ストライプ状）のパターンの部分が容易に空乏化するので、第１のポテンシャル井戸ＰＷ１の底（空乏化したときの電位）を実効的に第２のポテンシャル井戸ＰＷ２の底よりも高くすることができる。

したがって、受光用表面埋込領域２３の形状は、二股フォークの形状だけでなく、三股フォークの形状でも、４本以上の歯を有する櫛形の形状でも構わない。電荷蓄積領域２４と受光用表面埋込領域２３とを異なる不純物密度にする代わりに、受光用表面埋込領域２３の平面パターンの少なくとも一部を細くすることにより、細くした部分の受光用表面埋込領域２３は容易に空乏化するので、この場合は、受光用表面埋込領域２３と電荷蓄積領域２４との不純物密度は同一でも構わない。受光用表面埋込領域２３よりも電荷蓄積領域２４の不純物密度を高くした場合は、受光用表面埋込領域２３の一部となる縞状（ストライプ状）のパターンの部分のポテンシャル井戸の底が一番浅くなるので、第１のポテンシャル井戸ＰＷ１の底が２つのレベルを有することになる。したがって、受光用表面埋込領域２３から電荷蓄積領域２４に至る電荷転送経路に沿って、ポテンシャル井戸の底に２段のステップが生じることとなる。

図６（ａ）に、図５のVI−VI方向から見た断面図を示すように、受光用表面埋込領域２３、及びこの受光用表面埋込領域２３を両側から挟む位置に配置された第１の排出ドレイン領域２５ａ及び第２の排出ドレイン領域２５ｂは、第１導電型（ｐ型）の半導体領域２１の表面の一部に埋め込まれている。受光用表面埋込領域２３の上には、ｐ⁺型ピニング層２６が配置され、ｐ⁺型ピニング層２６の上、ｐ⁺型ピニング層２６と第１の排出ドレイン領域２５ａの間の半導体領域２１の上、及び、ｐ⁺型ピニング層２６と第２の排出ドレイン領域２５ｂの間の半導体領域２１の上にはゲート絶縁膜（図示省略。）が形成されている（ｐ⁺型ピニング層２６は、受光用表面埋込領域２３と同様に二股フォークの形状となっていても、二股部分が連続したパターンとなっていても構わない。）。ゲート絶縁膜上には、受光用表面埋込領域２３が生成した電子を第１の排出ドレイン領域２５ａ及び第２の排出ドレイン領域２５ｂへそれぞれ排出する第１の排出ゲート電極３１ａ及び第２の排出ゲート電極３１ｂが配置されている。第１の排出ドレイン領域２５ａと第１の排出ゲート電極３１ａとは、図示を省略した表面配線により互いに接続され、第２の排出ドレイン領域２５ｂと第２の排出ゲート電極３１ｂとは、図示を省略した表面配線により互いに接続されている。図示を省略しているが、図３（ａ）に示したのと同様に、ゲート絶縁膜上には、第１の排出ゲート電極３１ａ及び第２の排出ゲート電極３１ｂを含んで層間絶縁膜が形成されている。

受光用表面埋込領域２３から電荷蓄積領域２４に向かうＸ方向に沿った断面図の図示を省略しているが、図５から理解できるように、図３（ａ）に示したのと同様に、電荷蓄積領域２４及び電荷読み出し領域２７も半導体領域２１の表面の一部に埋め込まれている。即ち、図５に示したとおり、受光用表面埋込領域２３の上から電荷蓄積領域２４の上に渡る領域の上にｐ⁺型ピニング層２６が配置されている。そして、ｐ+型ピニング層２６の上、ｐ⁺型ピニング層２６と第１の排出ドレイン領域２５ａの間の半導体領域２１の上、ｐ⁺型ピニング層２６と第２の排出ドレイン領域２５ｂの間の半導体領域２１の上及び受光用表面埋込領域２３と電荷読み出し領域２７との間の半導体領域２１の上にはゲート絶縁膜が形成されている。

図５に示すように、電荷蓄積領域２４と電荷読み出し領域２７との間には、電荷蓄積領域２４から電荷読み出し領域２７へ電荷を転送する読み出しゲート電極３２が配置されている。読み出しゲート電極３２は、ゲート絶縁膜（図示省略。）を介して、電荷蓄積領域２４と電荷読み出し領域２７との間に形成される転送チャネルの電位を制御して、電荷蓄積領域２４から電荷読み出し領域２７へ電荷を転送する。ゲート絶縁膜３０とゲート絶縁膜３０上の読み出しゲート電極３２とで、排出ゲート電極３１と電荷蓄積領域２４と電荷読み出し領域との間の半導体領域２１の上部に形成されるチャネルの電位を制御して、電荷蓄積領域２４から電荷読み出し領域へ電荷を転送する第２の電位制御手段（３２，３０）を構成している。

更に、受光用表面埋込領域２３と第１の排出ドレイン領域２５ａの間には、Ｚ型をなすように直角に折れ曲がった第１の排出ゲート電極３１ａが配置され、受光用表面埋込領域２３と第２の排出ドレイン領域２５ｂの間には、Ｚ型をなすように直角に折れ曲がった第２の排出ゲート電極３１ｂが配置されている。ゲート絶縁膜３０と、ゲート絶縁膜３０上の第１の排出ゲート電極３１ａ及び第２の排出ゲート電極３１ｂとで、受光用表面埋込領域２３と第１の排出ドレイン領域２５ａの間の半導体領域２１の上部及び受光用表面埋込領域２３と第２の排出ドレイン領域２５ｂの間の半導体領域２１の上部に形成されるチャネルの電位をそれぞれ制御して、受光用表面埋込領域２３から第１の排出ドレイン領域２５ａ及び第２の排出ドレイン領域２５ｂへそれぞれ電荷を排出する第１の電位制御手段（３１ａ，３１ｂ，３０）を構成している。図５において、第１の排出ゲート電極３１ａ及び第２の排出ゲート電極３１ｂとは平面パターンとしては空間的に独立した２つのパターンであるかのように表示されているが、電気的には互いに短絡されて同一の制御信号ＴＸＤが印加される単一の第１の電位制御手段（３１ａ，３１ｂ，３０）の一部として機能する。したがって、第１の排出ゲート電極３１ａ及び第２の排出ゲート電極３１ｂとは同一のポリシリコン膜で紙面の範囲外の箇所で接続されていても良く、層間絶縁膜を介して他の表面配線で接続されていても良い。

第１の排出ゲート電極３１ａは、受光用表面埋込領域２３と第１の排出ドレイン領域２５ａとの間に形成される排出チャネルの電位を制御して、受光用表面埋込領域２３から、受光用表面埋込領域２３が生成した電子を第１の排出ドレイン領域２５ａへ排出し、第２の排出ゲート電極３１ｂは、受光用表面埋込領域２３と第２の排出ドレイン領域２５ｂとの間に形成される排出チャネルの電位を制御して、受光用表面埋込領域２３から、受光用表面埋込領域２３が生成した電子を第２の排出ドレイン領域２５ｂへ排出する。第１の実施の形態の変形例に係る半導体素子においては、受光用表面埋込領域２３から電荷蓄積領域２４への電荷の転送の変調度と高めるため、図５に示すように、第１の排出ゲート電極３１ａ及び第２の排出ゲート電極３１ｂは、受光用表面埋込領域２３から電荷蓄積領域２４に至る電荷転送経路を両側から挟むようにして配置されている。

図５の平面図に示すように、受光用表面埋込領域２３、電荷蓄積領域２４、電荷読み出し領域２７及び第１の排出ドレイン領域２５ａ及び第２の排出ドレイン領域２５ｂを囲む一点鎖線が示されているが、一点鎖線で示した領域の外側に第１導電型のウェル（ｐウェル）が形成されている。一点鎖線の更に外側のピニング層２６を囲む太い実線は、素子分離領域との境界を示す。即ち、ピニング層２６を囲む太い実線の外側が、ゲート絶縁膜よりも厚い素子分離絶縁膜（図示省略。）の領域である。読み出しゲート電極３２及び排出ゲート電極３１はその両端がＹ方向にそれぞれ延伸し、図５に示すように、ピニング層２６を囲む太い実線の外側の素子分離絶縁膜の上まで配線されている。

図６（ｂ）は、図６（ａ）の断面図において、第２の排出ドレイン領域２５ｂ、受光用表面埋込領域２３、第１の排出ドレイン領域２５ａを水平面で切った断面におけるポテンシャル図である。図６（ａ）に対応して、図６（ｂ）の中央に受光用表面埋込領域２３の伝導帯端のポテンシャル形状を示す。即ち、図６（ｂ）の中央は、受光用表面埋込領域２３から電荷蓄積領域２４に向かう電荷転送経路を垂直に切った受光用表面埋込領域２３の伝導帯端のポテンシャル形状である。

更に、中央の電荷転送経路の右側に、第１の排出ドレイン領域２５ａの伝導帯端のポテンシャル井戸を右上がりのハッチングで示す。一方、中央の電荷転送経路の左側に、第２の排出ドレイン領域２５ｂの伝導帯端のポテンシャル井戸を右上がりのハッチングで示す。実線で示した中央の電荷転送経路と第１の排出ドレイン領域２５ａのポテンシャル井戸との間の電位障壁は、第１の排出ゲート電極３１ａの直下の半導体領域２１の伝導帯端のポテンシャル分布に相当し、中央の電荷転送経路と第２の排出ドレイン領域２５ｂのポテンシャル井戸との間の電位障壁は、第２の排出ゲート電極３１ｂの直下の半導体領域２１の伝導帯端のポテンシャル分布に相当する。

図６（ｂ）の破線で示すように、第１の排出ゲート電極３１ａ及び第２の排出ゲート電極３１ｂに高い電位（ＴＸＤ＝High)を与えて、電荷転送経路を中央が凸となる尾根形のポテンシャルにし、電子を山稜から両側の第１の排出ドレイン領域２５ａ及び第２の排出ドレイン領域２５ｂに落とし込む。一方、第１の排出ゲート電極３１ａ及び第２の排出ゲート電極３１ｂに低い電位（ＴＸＤ＝Low)を与えて、図６（ｂ）の実線で示すように、中央の電荷転送経路と第１の排出ドレイン領域２５ａのポテンシャル井戸との間、及び、中央の電荷転送経路と第２の排出ドレイン領域２５ｂのポテンシャル井戸との間にそれぞれ電位障壁を形成して、第１の排出ドレイン領域２５ａ及び第２の排出ドレイン領域２５ｂの間のポテンシャル形状を逆さのＷ型にする。即ち、第１の排出ゲート電極３１ａ及び第２の排出ゲート電極３１ｂに低い電位（ＴＸＤ＝Low)を与えたときには、電荷転送経路の中央部のポテンシャルが低い谷型（Ｕ型）のポテンシャル形状をなすことによってＵ型の溝に沿って、電子を受光用表面埋込領域２３から電荷蓄積領域２４に転送する。

このように、図５及び図６に示す構造によれば、受光用表面埋込領域２３と電荷蓄積領域２４の間にゲート構造を設けなくても、第１の排出ゲート電極３１ａ及び第２の排出ゲート電極３１ｂに印加する電圧によりポテンシャル形状を変化させることにより、受光用表面埋込領域２３から電荷蓄積領域２４への電荷の転送を制御することができる。即ち、図５及び図６に示す第１の実施の形態の変形例に係る半導体素子においては、第１の排出ゲート電極３１ａ及び第２の排出ゲート電極３１ｂにより電荷に印加される電界の方向を変更するというよりも、電荷転送経路のポテンシャル分布（ポテンシャル形状）を静電誘導効果により制御して、第１の排出ゲート電極３１ａ及び第２の排出ゲート電極３１ｂによる電子の転送方向の変調を実現している。

第１の実施の形態の変形例に係る固体撮像装置によれば、発生した光電子を排出する第１の排出ゲート電極３１ａ及び第２の排出ゲート電極３１ｂの電位制御だけで、電荷蓄積領域２４への転送を制御することができるので、画素の構造が簡単化され、高解像度化が可能になる。又、受光用表面埋込領域２３から電荷蓄積領域２４に至る電荷転送経路にゲート構造やスイッチがないため、ゲート電極下を電子が通過するときのＳｉ−ＳｉＯ₂界面での電子のトラップがなく、高速転送が可能となるため、時間分解能が向上する。更に、受光用表面埋込領域２３と電荷蓄積領域２４が１つの埋め込みフォトダイオード構造となっているため、暗電流ノイズ、転送ノイズ等のノイズの抑制の点からも有利となる。

＜半導体素子及び固体撮像装置の製造方法＞
次に、図２及び図３に示した本発明の第１の実施の形態に係る半導体素子及び固体撮像装置の製造方法を、半導体素子（画素）に着目しながら、図７〜図８を用いて説明する。尚、以下に述べる半導体素子及び固体撮像装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。

（ａ）先ず、３０〜０．６５Ωｃｍ程度（不純物密度４×１０¹⁴ｃｍ^-3程度以上、３×１０¹⁶ｃｍ^-3程度以下）の（１００）面を主表面とするｐ型半導体基板を半導体領域２１として用意する。このｐ型半導体領域２１の主表面に１５０ｎｍ程度の熱酸化膜（ＳｉＯ₂膜）を形成後、フォトレジスト膜を塗布（スピンコート）し、これをフォトリソグラフィ技術によりパターニングしてｐウェル形成領域を開口する。次に、ｐウェル形成領域に熱酸化膜を通して１０¹²〜１０¹³ｃｍ^-2程度のドーズ量でボロン（¹¹Ｂ⁺）をイオン注入する。次に、熱酸化膜のウェル形成領域の部分をエッチング除去する。又、フォトレジスト膜も除去し、所定の清浄化工程を終えてから、約１２００℃でイオン注入されたボロンを熱拡散して、ｐウェル２２を形成する（図７（ａ）参照。）。このとき周辺回路部及びそれぞれの画素Ｘ_ijの内部に配置される読み出し用バッファアンプにも、同時にｐウェル２２が形成される。又、周辺回路部には、同様にしてｎウェル（図示省略。）も形成される。更に、ｐ型半導体領域２１の主表面の熱酸化膜をすべて除去（剥離）してから、再び膜厚１００ｎｍ程度のパッド酸化膜（ＳｉＯ₂膜）を半導体領域２１の主表面に熱酸化法で形成する。その後、ＣＶＤ法を用いて膜厚２００ｎｍ程度の窒化膜（Ｓｉ₃Ｎ₄膜）を成長させる。この窒化膜の上にフォトリソグラフィ技術によりパターニングされたフォトレジスト膜を形成し、これをマスクに反応性イオンエッチング（ＲＩＥ）を行って、選択酸化（ＬＯＣＯＳ）用の窒化膜のマスクを形成する。そして、ＬＯＣＯＳ法を用いて窒化膜の開口部４２に、厚さ１５０ｎｍ程度以上、１０００ｎｍ程度以下、２００ｎｍ程度以上、４００ｎｍ程度以下のフィールド酸化膜（素子分離絶縁膜）３５を形成する（図７（ａ）参照。）。

（ｂ）次に、図示を省略するが、窒化膜を除去してから、素子形成領域に膜厚が数１０ｎｍのダミー酸化膜を形成する。そして、フォトリソグラフィ技術により、周辺回路のｐウェル２２をフォトレジスト膜で被覆してからｐＭＯＳのゲートしきい値電圧制御（Ｖth制御）用の不純物をイオン注入する。次に、フォトレジスト膜を除去してからｐウェル２２以外の領域上に、フォトリソグラフィ技術により、フォトレジスト膜のパターンを形成し、続いて周辺回路及び読み出し用バッファアンプのｐウェル２２と同時に、ｐウェル２２にｎＭＯＳのゲートしきい値電圧制御用の不純物をイオン注入する。その後、フォトレジスト膜を除去する。更に、Ｖth制御イオン注入イオン注入時の保護膜として使用されたダミー酸化膜を剥離する。

（ｃ）次に、半導体領域２１の表面を熱酸化し、図７（ａ）に示すように酸化膜（ＳｉＯ₂膜）からなるゲート絶縁膜３０を形成する。そして、図７（ｂ）に示すように、ゲート絶縁膜３０の全面の上にＣＶＤ法によりポリシリコン膜５１を２００〜４００ｎｍ程度堆積し、更に、フォトレジスト膜５２をポリシリコン膜５１上に塗布する。そして、図７（ｃ）に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜５２をマスクとして、ＲＩＥ等によりポリシリコン膜５１をエッチングすれば、排出ゲート電極３１及び読み出しゲート電極３２のパターンが形成される（図５及び図６に示す構造であれば、第１の排出ゲート電極３１ａ及び第２の排出ゲート電極３１ｂのパターンが形成される。）。その後、フォトレジスト膜５２を除去する。

（ｄ）次に、半導体領域２１の上にフォトレジスト膜５３を塗布し、フォトリソグラフィ技術を用いて、受光用表面埋込領域と電荷蓄積領域との両方を含む領域を開口するように、フォトレジスト膜５３に窓部を形成する。そして、図８（ａ）に示すようにフォトレジスト膜５３、排出ゲート電極３１及び読み出しゲート電極３２をマスクとして、半導体領域２１の表面の受光用表面埋込領域形成予定領域と電荷蓄積領域形成予定領域に対し、砒素（⁷⁵Ａｓ⁺）をドーズ量Φ₁＝１０¹⁵ｃｍ^-2のオーダーでイオン注入する。排出ゲート電極３１及び読み出しゲート電極３２に関しては、砒素（⁷⁵Ａｓ⁺）が自己整合的にイオン注入されるので、排出ゲート電極３１及び読み出しゲート電極３２にも砒素（⁷⁵Ａｓ⁺）がイオン注入される。同時に、周辺回路及び読み出し用バッファアンプのｐウェル２２にも同様に、ポリシリコンゲート電極をマスクとして、自己整合的に砒素（⁷⁵Ａｓ⁺）をイオン注入する。このとき、図示を省略した周辺回路のｐウェル２２等の上のポリシリコンゲート電極にも砒素（⁷⁵Ａｓ+）がイオン注入される。その後、フォトレジスト膜５３を除去する。

（ｅ）次に、フォトリソグラフィ技術を用いて、半導体領域２１の上にフォトレジスト膜５４を塗布し、フォトリソグラフィ技術を用いて、電荷蓄積領域形成予定領域のみを開口するように、フォトレジスト膜５４に窓部を形成する。そして、図８（ｂ）に示すようにフォトレジスト膜５４及び読み出しゲート電極３２をマスクとして、半導体領域２１に燐（³¹Ｐ⁺）をドーズ量Φ₂＝８×１０¹⁵〜５×１０¹⁶ｃｍ^-2のオーダーでイオン注入する。読み出しゲート電極３２に関しては、自己整合的に燐（³¹Ｐ⁺）がイオン注入されるので、読み出しゲート電極３２にも燐（³¹Ｐ⁺）がイオン注入される。同時に、必要に応じて、周辺回路及び電圧読み出し用バッファアンプのｐウェル２２にも同様に、ポリシリコンゲート電極をマスクとして、自己整合的にイオン注入する。このとき、図示を省略した周辺回路のｐウェル２２等の上のポリシリコンゲート電極にも燐（³¹Ｐ⁺）がイオン注入される。その後、フォトレジスト膜５４を除去した後、半導体領域２１を第１の活性化熱処理（アニール）すれば、ｎ型の不純物が２回イオン注入された（不純物密度ｎ₁と不純物密度ｎ₂）電荷蓄積領域及び１回のみイオン注入された（不純物密度ｎ₁のみ）受光用表面埋込領域が形成される。

（ｆ）次に、フォトリソグラフィ技術を用いて、半導体領域２１の上に他のフォトレジスト膜５５を被覆する。そして、図８（ｃ）に示すようにフォトレジスト膜５５をマスクとして、半導体領域２１にホウ素（¹¹Ｂ⁺）を３×１０¹⁵〜１×１０¹⁶ｃｍ^-2のオーダーでイオン注入する。同時に、必要に応じて、周辺回路及び電圧読み出し用バッファアンプのｎウェルにも同様に、ポリシリコンゲート電極をマスクとして、自己整合的にイオン注入する。このとき、図示を省略した周辺回路のｐウェル２２等の上のポリシリコンゲート電極にもホウ素（¹¹Ｂ⁺）がイオン注入される。その後、フォトレジスト膜５５を除去し、受光用表面埋込領域と電荷蓄積領域との両方を含む領域を被覆する新たなフォトレジスト膜のパターンを形成する。

（ｇ）そして、排出ゲート電極３１及び読み出しゲート電極３２をマスクとして、電荷読み出し領域形成予定領域と排出ドレイン領域形成予定領域に砒素（⁷⁵Ａｓ⁺）を自己整合的にイオン注入する。その後、新たなフォトレジスト膜を除去して、半導体領域２１を第２の活性化熱処理すれば、半導体領域２１には、図３（ａ）に示すように、ｎ型の受光用表面埋込領域２３、ｐ⁺型ピニング層２６、受光用表面埋込領域２３より不純物密度が高いｎ⁺型の電荷蓄積領域２４、ｐ⁺型ピニング層２６、ｎ⁺型の排出ドレイン領域２５及びｎ⁺型の電荷読み出し領域２７が形成される。（図５及び図６に示す構造であれば、第１の排出ドレイン領域２５ａ及び第２の排出ドレイン領域２５ｂが形成される。）。同様に、図示を省略した周辺回路のｐウェル２２等にｎ型ソース／ドレイン領域が形成される。このとき、排出ゲート電極３１及び読み出しゲート電極３２に注入された燐（³¹Ｐ⁺）、砒素（⁷⁵Ａｓ⁺）及びホウ素（¹¹Ｂ⁺）も活性化されるので、排出ゲート電極３１及び読み出しゲート電極３２が低抵抗化する。

（ｈ）次に、図８（ｃ）に続く図の図示を省略するが、各画素を接続する垂直信号線や水平走査線、或いは周辺回路の各トランジスタ間を接続する金属配線層やゲート電極を形成するポリシリコン膜間の絶縁のため、層間絶縁膜３６を堆積させる（図３（ａ）参照。）。この層間絶縁膜３６は、ＣＶＤ法により堆積された膜厚０．５μｍ程度の酸化膜（ＣＶＤ−ＳｉＯ₂）と、この酸化膜（ＣＶＤ−ＳｉＯ₂）の上に、ＣＶＤ法により堆積された膜厚０．５μｍ程度のＰＳＧ膜又はＢＰＳＧ膜の２層構造から構成された複合膜等種々の誘電体膜が使用可能である。ＣＶＤ法で堆積後、熱処理することにより、この複合膜の上層のＢＰＳＧ膜は、リフローされて層間絶縁膜３６の表面が平坦化される。この上部に、フォトリソグラフィ技術を用いてパターニングされたフォトレジスト膜をマスクにして、ＲＩＥ若しくはＥＣＲイオンエッチング等により層間絶縁膜３６をエッチングし、金属配線層とトランジスタを接続するコンタクト孔を形成する。その後、このコンタクト孔を形成に用いたフォトレジスト膜を除去する。次に、スパッタリング法又は電子ビーム真空蒸着法等によりシリコン等を含有するアルミニウム合金膜（Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ）を形成する。この上に、フォトリソグラフィ技術を用いて、フォトレジスト膜のマスクを形成し、このマスクを用いて、ＲＩＥにより、アルミニウム合金膜をパターニングするという一連の処理を順次繰り返し、排出ドレイン領域２５と排出ゲート電極３１とを互いに接続する表面配線、各画素を接続する垂直信号線や水平走査線、或いは周辺回路の各トランジスタ間を接続する金属配線層等を形成する。更に、金属配線層等の上に他の層間絶縁膜３６を堆積させ、フォトリソグラフィ技術を用いて、各画素の半導体領域の直上に開口部４２を有する金属膜を形成し、遮光膜４１とする（図３（ａ）参照。）。そして、機械的損傷防止と、水分や不純物の浸入の防止を目的とした膜厚１μｍ程度のパッシベーション膜を遮光膜の上にＣＶＤ法により積層すれば、本発明の第１の実施の形態に係る固体撮像装置が完成する。パッシベーション膜にはＰＳＧ膜や窒化膜等が利用される。

以上説明したように、本発明の第１の実施の形態に係る半導体素子及び固体撮像装置の製造方法によれば、受光用表面埋込領域２３、ｐ⁺型ピニング層２６、電荷蓄積領域２４、ｐ⁺型ピニング層２６及び電荷読み出し領域２７の形成は、標準的なＣＭＯＳイメージセンサの製造工程に、図８（ｂ）に示すようなイオン注入等の簡単な工程を追加するだけで実現できる。したがって、標準ＣＭＯＳプロセスを基本としながら、２段転送による電子シャッタ機能を有し、空間解像度を得ることができる固体撮像装置を標準的なＣＭＯＳプロセスで実現可能となる。

＜固体撮像装置の動作：距離画像センサ＞
図２及び図３に概略構成を示したロックインピクセルの応用はいくつか考えられるが、光の飛行時間を利用した距離センサ或いは、１次元、２次元アレイとした距離画像センサへの応用を以下に説明する。即ち、光源からパルス幅Ｔ_oの繰り返しパルス信号として照射された光が、対象物で反射され、レンズを介して、図１に示した固体撮像装置（２次元イメージセンサ）のそれぞれの画素Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；……；Ｘ_n1〜Ｘ_nmに入射する。即ち、図３（ａ）に示したように、それぞれの画素Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；……；Ｘ_n1〜Ｘ_nmの遮光膜４１の開口部４２を介して、それぞれの画素Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；……；Ｘ_n1〜Ｘ_nmのフォトダイオードＤ１に入射する。フォトダイオードＤ１は、遮光膜の開口部４２を介して入射したパルス幅Ｔ_oのパルス光を光信号として受光し、この光信号を電荷に変換する。この際、図９に示すタイミングのように、排出ゲート電極３１に制御信号ＴＸＤとして高い電圧（正の電圧）を与えるタイミングと、受信したパルス幅Ｔ_oの光パルスの関係として、図９（１），図９（２）及び図９（３）の３種類を用いる。

既に説明したとおり、排出ゲート電極３１に制御信号ＴＸＤとして高い電圧（正の電圧）を与えると、図３（ｃ）に示すような傾きのポテンシャル分布に起因する電界によって、受光用表面埋込領域２３で発生した殆どの電子は排出ドレイン領域２５に排出される。一方、排出ゲート電極３１に制御信号ＴＸＤとして低い電圧（０Ｖ、又は−１Ｖ程度の負電圧）を与えると、図３（ｂ）に示すようなポテンシャル分布によって、受光用表面埋込領域２３で発生した殆どの電子（電荷）が、電荷蓄積領域２４に転送される。

先ず、図９（１）のように、パルス幅Ｔ_oの受信光パルスが排出ゲート電極３１に印加する制御信号ＴＸＤの立ち上がりエッジに、光パルスの遅れ時間Ｔ_d分、遅れてかかるようなタイミングで発光させた場合、光パルスによって受光用表面埋込領域２３で発生し、
電荷蓄積領域２４に蓄積される電荷Ｑ₁は、

Ｑ₁＝Ｉ_p(Ｔ_o−Ｔ_d)＋Ｑ_B＋Ｑ_SR …（１）

で与えられる。ここで、Ｉ_pは受信光パルスにより発生する光電流、Ｑ_Bは背景光による電荷、Ｑ_SRは受信光パルスによって発生した電荷の内、応答速度が遅く、受光用表面埋込領域２３中でオフセット電荷としてふるまう成分である。

図９（２）では、計測対象とする測距範囲において、パルス幅Ｔ_oの受信光パルスによる受光用表面埋込領域２３で発生した電荷は、すべて電荷蓄積領域２４に蓄積されるように光パルスのタイミングを設定しており、この場合に、蓄積される電荷Ｑ₂は、

Ｑ₂＝Ｉ_pＴ_o＋Ｑ_B＋Ｑ_SR …（２）

と表される。

図９（３）では、受信した光パルスにより受光用表面埋込領域２３で発生した成分は、すべて排出ドレイン領域２５に排出されるように光パルスのタイミングを設定している。この場合は、応答速度の遅いオフセット電荷の成分Ｑ_SRと背景光による成分Ｑ_Bが電荷蓄積領域２４に蓄積されるように取り込まれ、次式、

Ｑ₃＝Ｑ_B＋Ｑ_SR …（３）

で表される。式（３）から、式（１），式（２）に含まれる背景光による成分Ｑ_Bと電荷の成分の内、応答速度の遅いオフセット電荷の成分Ｑ_SRをキャンセルすることにより、光パルスの遅れ時間Ｔ_dを求めることができることが分かる。即ち、光パルスの遅れ時間Ｔ_dは、次式、

Ｔ_d＝Ｔ_o(Ｑ₂−Ｑ₁)/(Ｑ₂−Ｑ₃) …（４）

から求めることができるので、対象物までの距離Ｌは、光速ｃを用いて、

Ｌ＝（ｃ/２）Ｔ_d＝（ｃ/２）Ｔ_o(Ｑ₂−Ｑ₁)/(Ｑ₂−Ｑ₃) …（５）

により求められる。

実際には、図９で示した排出ゲート電極３１に印加する制御信号ＴＸＤの繰り返し周期Ｔ_Sを１サイクルとして、多数回繰り返し、十分な電子数を電荷蓄積領域２４に蓄積したのち、各画素の信号をイメージセンサの外部に読み出す。その一連の操作を図９の（１），（２），（３）に対して順次行い、読み出された各電荷量に比例した信号電圧或いは、その信号電圧に比例したディジタル値により、ディジタル領域での演算で、式（５）に相当する処理を行うことで距離が求められる。

実際のイメージセンサの読み出しのタイミングの例を、図１０に示す。図１に示した固体撮像装置（２次元イメージセンサ）では、図２及び図３（ａ）の排出ゲート電極３１に、全画素共通の制御信号ＴＸＤを与え、同じタイミングで動作させる。或いは、例えば、行毎にタイミングの異なる信号を加え、読み出し動作と連動させて与えても良い。図１０のように、「光照射」の期間で、排出ゲート電極３１に制御信号ＴＸＤを繰り返し周期ＴSで、多数回繰り返し印加し、電荷の排出ドレイン領域２５への排出と、電荷蓄積領域２４への転送を繰り返し、十分な電子数を電荷蓄積領域２４に蓄積する。その後、「読み出し」の期間で、図１に示した画素アレイ部１の各行の排出ゲート電極３１に、垂直走査回路３から制御信号ＴＸ（１），…，ＴＸ（ｉ），…，ＴＸ（ｎ−２），ＴＸ（ｎ−１），ＴＸ（ｎ）を、図１０に示すように、順に印加し、電荷蓄積領域２４の信号電子を読み出す。信号をイメージセンサの外部に読み出す方法については、従来の埋め込みフォトダイオードを用いた電荷転送型のＣＭＯＳイメージセンサと違いはなく、詳細な説明は省略する。図１０では、読み出し期間のおける、各行毎に与えるＴＸ信号のタイミングだけを示している。

第１の実施の形態に係る固体撮像装置によれば、変調された光信号と同期して電荷の検出を行う場合において、信号検出のための電荷転送経路が一種類であるため、例えばフォトダイオードからの複数の電荷蓄積領域２４にゲート電極構造を介して、電荷を振り分ける従来の構造に比較して、画素毎に特性ばらつきを少なくした距離画像センサを実現することができる。

＜固体撮像装置の動作：蛍光強度及び蛍光の寿命測定＞
次に、本発明の第１の実施の形態に係る固体撮影装置の応用例として、対象物の蛍光の寿命を画像化する方法を説明する。蛍光寿命の測定は、バイオイメージングにおいて有用であり、その計測が半導体デバイスと簡単な光源及び光学系で実現することができれば、蛍光の寿命測定の応用範囲を拡大することができる。

図１１は、排出ゲート電極３１に制御信号ＴＸＤとして低い電圧（０Ｖ、又は−１Ｖ程度の負電圧）を印加する期間ΔＴを短くし、そのパルスのタイミングＴ_dを１フレーム毎に変化させることで蛍光の寿命を測定する場合のタイミング図を示している。期間ΔＴの間以外は、排出ゲート電極３１に制御信号ＴＸＤとして高い電圧を与えて、受光用表面埋込領域２３の電荷を排出ドレイン領域２５へ排出する。繰り返しパルスの励起光を照射したとき、励起光が照射された対象物からの蛍光は遅れて応答する。

蛍光は指数関数的に減衰するため、蛍光の強度をＰとすると、蛍光Ｐと時間Ｔとの関係は、τを蛍光の寿命、Ｐ₀を蛍光の強度の初期値として、式（６）のように表すことができる：

Ｐ=Ｐ₀ exp（−ｔ/τ） …（６）

図１１において、タイミングＴ_d＝ｔ₁から期間ΔＴの間、制御信号ＴＸＤとして低い電圧を排出ゲート電極３１に与えて、蛍光による電荷を電荷蓄積領域２４に転送したとき、蛍光電荷の転送の遅れ時間を無視すれば、転送電荷Ｑ₁は、式（７）のように、時刻ｔ₁からｔ₁＋ΔＴの期間の積分で与えられる：

…（７）

この転送動作を何度も繰り返す。このとき、蛍光の寿命が変化せず、同じ蛍光を繰り返すとすれば、Ｎ回の繰り返しにより、その電荷はＮ倍になる。

同様に、図１１において、時刻ｔ₁とは異なるタイミングＴ_d＝ｔ₂から期間ΔＴの間、制御信号ＴＸＤとして低い電圧を排出ゲート電極３１に与えて、蛍光による電荷を電荷蓄積領域２４に転送したとき、蛍光電荷の転送の遅れ時間を無視すれば、転送電荷Ｑ₂は、式（８）のように、時刻ｔ₂からｔ₂＋ΔＴの期間の積分で与えられる：

…（８）

式（７）及び式（８）から、蛍光の寿命τは以下の式（９）のように表すことができる：

τ＝(ｔ₂−ｔ₁) / ln(Ｑ₁/Ｑ₂) …（９）

したがって、蛍光により発生した電荷を異なるタイミングで読み出すことにより、蛍光の寿命τを測定可能となる。尚、イメージセンサとしての全体的な読み出しの動作は、図１０を用いて説明した動作と実質的に同様であるので、重複した説明を省略する。

第１の実施の形態に係る固体撮像装置によれば、変調された光信号と同期して電荷の検出を行う場合において、信号検出のための電荷転送経路が一種類であるため、例えばフォトダイオードからの複数の電荷蓄積領域２４にゲート電極構造を介して、電荷を振り分ける従来の構造に比較して画素毎に特性ばらつきを少なくして、蛍光の寿命を画像化することができる。

図１１に示したタイミング図は、蛍光寿命を測る場合だけでなく、蛍光の強度を測るものにも使える。蛍光の強度の測定は、単に時間的に窓をかけて、励起光の成分を捨てて（排出）、蛍光が発生しているときだけ、転送するようにすれば良い。その時間窓のタイミングは固定であるが、蛍光をできるだけ集めたいので、励起光のすぐ後で、開きはじめ、十分に減衰するまで時間窓を広く、即ちΔＴを大きくする。

よって、蛍光強度イメージングの場合は、時間窓ΔＴを固定として、励起光による電荷を十分に排出したのちに、排出ゲートを閉じ、蛍光により発生した電荷のみを電荷蓄積部に転送する。従来、蛍光強度イメージングでは、励起光による成分と蛍光による成分の分離は、それらの波長が異なることを利用し、光の波長に対して選択する光学フィルタのみが用いられているが、励起光と蛍光の波長成分が一部重なりあうため、励起光が必ずしも十分に分離できない場合がある。本発明のように、時間窓による選択を併用することで、より分離性が高まり、より微弱な蛍光を検出することができる。
（第２の実施の形態）
例えば近赤外光など、使用する光の波長が長い場合、基板の深くで発生した電子が表面に拡散によって戻ってくる場合、その一部が、電荷蓄積領域２４に取り込まれ、変調特性に影響を与える。これを軽減するための構造を、本発明の第２の実施の形態において説明する。本発明の第２の実施の形態に係る固体撮像装置（２次元イメージセンサ）の全体構成は、図１にしたブロック図と同一であるため、重複した説明を省略する。第２の実施の形態に係る固体撮像装置のそれぞれの画素Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；……；Ｘ_n1〜Ｘ_nm内の半導体素子の平面構造も、図２と同様であり、重複した説明を省略する。

図１２は、図２に示した半導体素子のIII−III方向から見た断面構造に対応する。図１２に示すように、半導体素子は、第１導電型（ｐ型）の半導体領域２１と、半導体領域２１とフォトダイオードを構成するように、半導体領域２１の上部の一部に埋め込まれ、光を入射する第２導電型（ｎ型）の受光用表面埋込領域（受光カソード領域）２３と、半導体領域２１の上部の一部に受光用表面埋込領域２３と隣接（連続）して埋め込まれ、フォトダイオードが生成した電荷を移動させる場の方向を深さ方向として、受光用表面埋込領域２３よりもポテンシャル井戸の深さが深く、受光用表面埋込領域２３が生成した電荷を蓄積する第２導電型（ｎ⁺型）の電荷蓄積領域２４と、電荷蓄積領域２４が蓄積した電荷を受け入れる第２導電型（ｎ⁺型）の電荷読み出し領域２７と、受光用表面埋込領域２３が生成した電子を排出する第２導電型（ｎ⁺型）の排出ドレイン領域２５とを備える点では、第１の実施の形態に係る固体撮像装置と同様であるが、電荷蓄積領域２４の下方に第１導電型（ｐ⁺型）で半導体領域２１よりも高不純物密度のキャリアブロック層１９を備えている点が、図３（ａ）に示した半導体素子の断面構造と異なる。キャリアブロック層１９の不純物密度は、例えば、１×１０¹⁸ｃｍ^-3程度以上、６×１０²⁰ｃｍ^-3程度以下、好ましくは３×１０¹⁸ｃｍ^-3程度以上、２×１０²⁰ｃｍ^-3程度以下、代表的には、例えば２×１０¹⁹ｃｍ^-3程度の値が採用可能であり、その厚さは０．１〜１μｍ程度、好ましくは０．３〜０．７μｍ程度とすることが可能である。

図２に一点鎖線で示したのと同様に、第２の実施の形態に係る固体撮像装置のそれぞれの画素Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；……；Ｘ_n1〜Ｘ_nmを構成するの半導体素子は、電荷読み出し領域２７と排出ドレイン領域２５とを囲むように、半導体領域２１より高不純物密度の第１導電型のウェル（ｐウェル）２２が形成されている。図１２に示した半導体領域２１の代わりに、第１導電型の半導体基板上に形成した半導体基板よりも低不純物密度の第１導電型のシリコンエピタキシャル成長層を採用しても良い。受光用表面埋込領域２３と、受光用表面埋込領域２３の直下の半導体領域（アノード領域）２１とで第１の埋め込みフォトダイオード（フォトダイオード）Ｄ１を構成し、電荷蓄積領域（カソード領域）２４と、電荷蓄積領域２４の直下の半導体領域（アノード領域）２１とで第２の埋め込みフォトダイオード（電荷蓄積ダイオード）Ｄ２を構成している。

受光用表面埋込領域２３の上から電荷蓄積領域２４の上に渡り、ｐ⁺型ピニング層２６が配置されている。ｐ⁺型ピニング層２６上の半導体領域２１の上、及び受光用表面埋込領域２３と電荷読み出し領域２７との間の半導体領域２１の上にはゲート絶縁膜３０が形成されている。ゲート絶縁膜３０上には、電荷蓄積領域２４と電荷読み出し領域２７との間に形成される転送チャネルの電位を制御して、電荷蓄積領域２４から電荷読み出し領域２７へ電荷を転送する読み出しゲート電極３２と、受光用表面埋込領域２３と排出ドレイン領域２５との間に形成される排出チャネルの電位を制御して、受光用表面埋込領域２３から、受光用表面埋込領域２３が生成した電子を排出ドレイン領域２５へ電荷を転送する排出ゲート電極３１が配置されている。ゲート絶縁膜３０とゲート絶縁膜３０上の排出ゲート電極３１とで、受光用表面埋込領域２３と排出ドレイン領域２５との間の半導体領域２１の上部に形成されるチャネルの電位を制御して、受光用表面埋込領域２３から排出ドレイン領域２５へ電荷を排出する第１の電位制御手段（３１，３０）を構成している。又、ゲート絶縁膜３０とゲート絶縁膜３０上の読み出しゲート電極３２とで、排出ゲート電極３１と電荷蓄積領域２４と電荷読み出し領域との間の半導体領域２１の上部に形成されるチャネルの電位を制御して、電荷蓄積領域２４から電荷読み出し領域へ電荷を転送する第２の電位制御手段（３２，３０）を構成している。ゲート絶縁膜３０上には、読み出しゲート電極３２と排出ゲート電極３１とを含んで層間絶縁膜３６が形成されている。

例えば、排出ドレイン領域２５に接続された排出ゲート電極３１に制御信号ＴＸＤとして高い電圧（正の電圧）を与えると、図３（ｃ）に示したのと同様に、受光用表面埋込領域２３から排出ドレイン領域２５の方に向かう空乏化電位の傾きが発生し、受光用表面埋込領域２３で発生した殆どの電子は排出ドレイン領域２５に排出される。一方、排出ゲート電極３１に制御信号ＴＸＤとして低い電圧（０Ｖ、又は−１Ｖ程度の負電圧）を与えると、図３（ｂ）に示したのと同様に、受光用表面埋込領域２３と排出ドレイン領域２５との間に電子に対する電位障壁が形成され、受光用表面埋込領域２３から排出ドレイン領域２５には電子は排出が止まり、受光用表面埋込領域２３で発生した殆どの電子（電荷）が、電荷蓄積領域２４に転送される。

以上のように、第２の実施の形態に係る固体撮像装置によれば、受光用表面埋込領域２３と電荷蓄積領域２４との間に特別なゲート構造を設けることなく、発生した光電子を排出する排出ゲート電極３１の電位制御だけで、電荷蓄積領域２４への転送を制御することができるので、画素の構造が簡単化され、高解像度化が可能になるが、第２の実施の形態に係る固体撮像装置の画素を構成する半導体素子が、図１２に示すように、電荷蓄積領域２４の深部に第１導電型（ｐ型）のキャリアブロック層１９を備えているので、使用する光の波長が長い場合において、半導体領域２１の深くで発生した電子が表面に拡散によって戻ってくる場合、その一部が、電荷蓄積領域２４に取り込まれるのをブロックすることができる。このため、例えば近赤外光など、使用する光の波長が長い場合であっても、本発明の第２の実施の形態に係る固体撮像装置によれば、排出ゲート電極３１の電位制御による発生電子の電荷蓄積領域２４への転送の変調特性に対する、半導体領域２１の深くで発生した電子が表面に拡散によって戻ってくる影響を抑制することが可能である。

その他の、例えば、受光用表面埋込領域２３から電荷蓄積領域２４に至る電荷転送経路にゲート構造やスイッチがないため、ゲート電極下を電子が通過するときのＳｉ−ＳｉＯ₂界面での電子のトラップがなく、高速転送が可能となるため、時間分解能が向上する効果、受光用表面埋込領域２３と電荷蓄積領域２４が１つの埋め込みフォトダイオード構造となっているため、暗電流ノイズ、転送ノイズ等のノイズの抑制の点からも有利となるという効果、更に、変調された光信号と同期して電荷の検出を行う場合において、信号検出のための電荷転送経路が一種類であるため、例えばフォトダイオードからの複数の電荷蓄積領域２４にゲート電極構造を介して、電荷を振り分ける従来の構造に比較して、画素毎に特性ばらつきを少なくすることができる等の効果は、第１の実施の形態に係る固体撮像装置と同様と実質的に同様であるので、重複した説明を省略する。

（その他の実施の形態）
上記のように、本発明は第１及び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

例えば、本発明の第１又は第２の実施の形態で説明した構造を利用して、距離測定等に用いる光源としてのＬＥＤ照明を、背景光に対して相対的に増強させることもできる。この場合、図１３に示すように、ＬＥＤが発光しているタイミングに合わせて、排出ゲート電極３１に制御信号ＴＸＤとして低い電圧を与え、ＬＥＤにより生成された電荷を電荷蓄積領域２４に転送されるようにし、それ以外の期間では発生した電子が排出ドレイン領域２５に排出されるようにする。この場合、ＬＥＤを繰り返し発光させたときの、発光のデューティ比を小さくして、直流発光の場合に比べて、最大許容駆動電流を大きくすることができるので、同じ発光強度を得るのに必要なＬＥＤの数を減らすことができる。

又、本発明の第１又は第２の実施の形態で説明した構造は、全画素同時電子シャッタとしても利用することができる。電子シャッタを開く場合のみ、排出ゲート電極３１を低い電位として、光で発生した電子が電荷蓄積領域２４に転送されるようにしておき、電子シャッタを閉じたい期間と信号の読み出しの期間では、排出ゲート電極３１に高い電位を与えて、発生した光電子を排出ドレイン領域２５に排出するようにしておく。この電子シャッタでは、その電荷の蓄積と信号の読み出しを独立した期間で行わなければならないが、機械的なシャッタを用いることなく、全画素で電荷蓄積期間をそろえることができるため、動きの速い被写体に対してもひずみなく撮像を行うことができる。

又、図１４に示すように、光を入射する第２導電型（ｎ型）の受光用表面埋込領域２３ａの右側に、第２導電型（ｎ⁺型）で受光用表面埋込領域２３ａよりもポテンシャル井戸（電子井戸）の深さが深い遷移領域２３ｂを配置し、遷移領域２３ｂの右側に、遷移領域２３ｂと一部重複して第２導電型（ｎ⁺型）で、遷移領域２３ｂよりもポテンシャル井戸（電子井戸）の深さが深く（図３（ｂ）及び図３（ｃ）参照。）、受光用表面埋込領域２３ａが生成した電荷を遷移領域２３ｂを経由して蓄積する電荷蓄積領域２４を配置し、この電荷蓄積領域２４の右斜め上方及び右斜め下方に、電荷蓄積領域２４が蓄積した電荷を交互に分岐して読み出す第１読み出しゲート電極３２ａ及び第２読み出しゲート電極３２ｂを配置しても良い。図１４に示す構造では、更に、第１読み出しゲート電極３２ａの右斜め上方には電荷蓄積領域２４が蓄積した電荷を受け入れる第２導電型（ｎ⁺型）の第１電荷読み出し領域２７ａが、第２読み出しゲート電極３２ｂの右斜め下方には電荷蓄積領域２４が蓄積した電荷を受け入れる第２導電型（ｎ⁺型）の第２電荷読み出し領域２７が配置されている。

図１４に示すように、受光用表面埋込領域２３ａと電荷蓄積領域２４との間に遷移領域２３ｂを設けることにより、受光用表面埋込領域２３ａから電荷蓄積領域２４に向かう電荷転送路に、平面パターンにおけるマスク位置のずれによるポテンシャルバリヤができて、高速な転送ができなる不都合を解消できる。受光用表面埋込領域２３ａと電荷蓄積領域２４との間にポテンシャルバリヤを設けないようにして、受光用表面埋込領域２３ａの完全空乏化したときの第１のポテンシャル井戸ＰＷ１の深さが、電荷蓄積領域２４の完全空乏化したときの第２のポテンシャル井戸ＰＷ２の深さよりも階段状（ステップ状）に浅くなるようにするためには、例えば、受光用表面埋込領域２３ａの不純物密度よりも遷移領域２３ｂの不純物密度が階段状に高くなるようにし、遷移領域２３ｂの不純物密度よりも、電荷蓄積領域２４の不純物密度が階段状に高くなるように、それぞれの不純物密度を選べば良い。受光用表面埋込領域２３ａの不純物密度よりも遷移領域２３ｂの不純物密度が階段状に高くし、遷移領域２３ｂの不純物密度よりも、電荷蓄積領域２４の不純物密度が階段状に高く設定する方法は、公知の種々の方法が採用可能である。但し、図１４に示した平面パターンにおけるマスク位置のずれによるポテンシャルバリヤが発生しないようにするためには、図１４に示すように、電荷蓄積領域２４には、深い第２のポテンシャル井戸ＰＷ２を形成するようにｎ型の不純物が３回イオン注入され（不純物密度ｎ₁と不純物密度ｎ₂と不純物密度ｎ₃）、遷移領域２３ｂには、中間の深さのポテンシャル井戸を形成するようにｎ型の不純物が２回イオン注入され（不純物密度ｎ₁と不純物密度ｎ₂）、浅い第１のポテンシャル井戸ＰＷ１を形成したい領域には１回のみイオン注入される（不純物密度ｎ₁のみ）ようにすれば良い。

図１４に示す半導体素子においては、受光用表面埋込領域２３ａの上下方向に測った幅が、遷移領域２３ｂより広くなる段差を有した形状にパターニングされ、受光用表面埋込領域２３ａと遷移領域２３ｂの上下には、この段差部に沿って、受光用表面埋込領域２３ａが生成した電子を排出する第２導電型（ｎ⁺型）の第１の排出ドレイン領域２５ａ及び第２の排出ドレイン領域２５ｂとを備える。そして、受光用表面埋込領域２３ａ及び遷移領域２３ｂと第１の排出ドレイン領域２５ａの間には、Ｚ型をなすように直角に折れ曲がった第１の排出ゲート電極３１ａが配置され、受光用表面埋込領域２３ａ及び遷移領域２３ｂと第２の排出ドレイン領域２５ｂの間には、Ｚ型をなすように直角に折れ曲がった第２の排出ゲート電極３１ｂが配置されている。第１の排出ゲート電極３１ａは、受光用表面埋込領域２３ａと第１の排出ドレイン領域２５ａとの間に形成される排出チャネルの電位を制御して、受光用表面埋込領域２３ａから、受光用表面埋込領域２３ａが生成した電子を上方の第１の排出ドレイン領域２５ａへ排出し、第２の排出ゲート電極３１ｂは、受光用表面埋込領域２３ａと第２の排出ドレイン領域２５ｂとの間に形成される排出チャネルの電位を制御して、受光用表面埋込領域２３ａから、受光用表面埋込領域２３ａが生成した電子を下方の第２の排出ドレイン領域２５ｂへ排出する。

図１４に示すように、第１電荷読み出し領域２７ａには、読み出し用バッファアンプを構成する第１信号読み出しトランジスタＴＡ１_ijのゲート電極が接続されている。第１信号読み出しトランジスタＴＡ１_ijのドレイン電極は電源ＶＤＤに接続され、ソース電極は画素選択用の第１スイッチングトランジスタＴＳ１_ijのドレイン電極に接続されている。画素選択用の第１スイッチングトランジスタＴＳ１_ijのソース電極は、第１垂直信号線Ｂ_j1に接続され、ゲート電極には水平ラインの選択用制御信号Ｓ（ｉ１）が垂直走査回路（図１参照。）から与えられる。選択用制御信号Ｓ（ｉ１）をハイ（Ｈ）レベルにすることにより、第１スイッチングトランジスタＴＳ１_ijが導通し、第１信号読み出しトランジスタＴＡ１_ijで増幅された第１電荷読み出し領域２７ａの電位に対応する電流が第１垂直信号線Ｂ_j1に流れる。更に、第１電荷読み出し領域２７ａには、読み出し用バッファアンプを構成する第１リセットトランジスタＴＲ１_ijのソース電極が接続されている。第１リセットトランジスタＴＲ１_ijのドレイン電極は電源ＶＤＤに接続され、ゲート電極にはリセット信号Ｒ（ｉ１）が与えられる。リセット信号Ｒ（ｉ１）をハイ（Ｈ）レベルにして、第１電荷読み出し領域２７ａに蓄積された電荷を吐き出し、第１電荷読み出し領域２７ａをリセットする。一方、第２電荷読み出し領域２７ｂには、読み出し用バッファアンプを構成する第２信号読み出しトランジスタＴＡ２_ijのゲート電極が接続されている。第２信号読み出しトランジスタＴＡ２ijのドレイン電極は電源ＶＤＤに接続され、ソース電極は画素選択用の第２スイッチングトランジスタＴＳ２_ijのドレイン電極に接続されている。画素選択用の第２スイッチングトランジスタＴＳ２_ijのソース電極は、第２垂直信号線Ｂ_j2に接続され、ゲート電極には水平ラインの選択用制御信号Ｓ（ｉ２）が垂直走査回路（図１参照。）から与えられる。選択用制御信号Ｓ（ｉ２）をハイ（Ｈ）レベルにすることにより、第２スイッチングトランジスタＴＳ２_ijが導通し、第２信号読み出しトランジスタＴＡ２_ijで増幅された第２電荷読み出し領域２７ｂの電位に対応する電流が第２垂直信号線Ｂ_j2に流れる。更に、第２電荷読み出し領域２７ｂには、読み出し用バッファアンプを構成する第２リセットトランジスタＴＲ１_ijのソース電極が接続されている。第２リセットトランジスタＴＲ１_ijのドレイン電極は電源ＶＤＤに接続され、ゲート電極にはリセット信号Ｒ（ｉ２）が与えられる。リセット信号Ｒ（ｉ２）をハイ（Ｈ）レベルにして、第２電荷読み出し領域２７ｂに蓄積された電荷を吐き出し、第２電荷読み出し領域２７ｂをリセットする。

図１４に示す半導体素子においては、第１読み出しゲート電極３２ａ及び第２読み出しゲート電極３２ｂに読み出しパルス信号ＴＸを交互に与えると、光信号により生成された電子は、右斜め上方の第１電荷読み出し領域２７ａと、右斜め下方の第２電荷読み出し領域２７ｂに電荷蓄積領域２４から転送される。つまり、図１４に示す半導体素子による推定距離Ｌは、式（１０）で示されるように、右斜め上方の第１電荷読み出し領域２７ａに電荷蓄積領域２４から転送され蓄積された電荷Ｑ_1Sと、右斜め下方の第２電荷読み出し領域２７ｂに電荷蓄積領域２４から転送され、蓄積された電荷Ｑ_2Sとの配分比から与えられる：

Ｌ＝（ｃＴ_0P／２）（Ｑ_2S／（Ｑ_1S＋Ｑ_2S）） …（１０）

ここで、ｃは光速、Ｔ_0Pは、パルス光のパルス幅である。

又、既に述べた第１及び第２の実施の形態の説明では、第１導電型をｐ型、第２導電型をｎ型として説明するが、第１導電型がｎ型、第２導電型をｐ型としても、電気的な極性を反対にすれば同様な効果が得られることは容易に理解できるであろう。このとき、例えば、図３（ａ）に示した受光用表面埋込領域２３は「受光アノード領域」になるように、対応して適宜極性や対応する名称を反転（変更）させれば良い。第１及び第２の実施の形態の説明では、転送、蓄積等の処理がされる電荷を電子とし、ポテンシャル図において、図の下方向（深さ方向）が、電位（ポテンシャル）の正方向としたが、電気的な極性を反対とする場合においては、処理をされる電荷は正孔となるため、半導体素子内の電位障壁、ポテンシャル谷、ポテンシャル井戸等を示すポテンシャル形状は、図の下方向（深さ方向）が、電位の負方向として表現される。

第１及び第２の実施の形態の説明においては、２次元固体撮像装置（エリアセンサ）を例示的に説明したが、本発明の半導体素子は２次元固体撮像装置の画素のみに用いられるように限定して解釈するべきではない。例えば、図１に示した２次元マトリクスにおいて、ｊ＝ｍ＝１とした１次元固体撮像装置（ラインセンサ）の画素として複数の半導体素子を１次元に配列しても良いことは、上記開示の内容から、容易に理解できるはずである。

このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

産業上の利用の可能性

本発明の半導体素子及びこの半導体素子を画素として用いた固体撮像装置は、画素の構造が簡単で高解像度化が可能であり、電荷の高速転送により高い時間分解能を有するので、ＴＯＦ距離画像センサ、バイオイメージングの他、各種の計測を行う時間相関イメージセンサ等の種々の固体撮像装置の技術分野に利用可能である。

１…画素アレイ部
２…水平走査回路
３…垂直走査回路
４…タイミング発生回路
１９…キャリアブロック層
２１…半導体領域
２２…ｐウェル
２３…受光用表面埋込領域
２４…電荷蓄積領域
２５…排出ドレイン領域
２５ａ…第１の排出ドレイン領域
２５ｂ…第２の排出ドレイン領域
２６…ピニング層
２７…電荷読み出し領域
２７ａ…第１電荷読み出し領域
２７ｂ…第２電荷読み出し領域
３０…ゲート絶縁膜
３１…排出ゲート電極
３１ａ…第1の排出ゲート電極
３１ａ…第１の排出ゲート電極
３１ｂ…第２の排出ゲート電極
３２…読み出しゲート電極
３２ａ…第１読み出しゲート電極
３２ｂ…第２読み出しゲート電極
３５…素子分離絶縁膜
３６…層間絶縁膜
４１…遮光膜
４２…開口部
５１…ポリシリコン膜
５２〜５５…フォトレジスト膜

Claims (12)

1. 第１導電型の半導体領域と、
   前記半導体領域とフォトダイオードを構成するように、前記半導体領域の上部の一部に埋め込まれた第２導電型の受光用表面埋込領域と、
   前記半導体領域の上部の一部に前記受光用表面埋込領域に連続して埋め込まれ、前記フォトダイオードが生成した電荷を移動させる場の方向を深さ方向として、前記受光用表面埋込領域よりもポテンシャル井戸の深さが深い第２導電型の電荷蓄積領域と、
   前記電荷蓄積領域が蓄積した前記電荷を読み出す電荷読み出し領域と、
   前記半導体領域の上部の一部に埋め込まれ、前記受光用表面埋込領域から前記電荷を排出する排出ドレイン領域と、
   前記受光用表面埋込領域と前記排出ドレイン領域との間の前記半導体領域の上部に形成されるチャネルの電位を制御して、前記受光用表面埋込領域から前記排出ドレイン領域へ前記電荷を排出する第１の電位制御手段と、
   前記電荷蓄積領域と前記電荷読み出し領域との間の前記半導体領域の上部に形成されるチャネルの電位を制御して、前記電荷蓄積領域から前記電荷読み出し領域へ前記電荷を転送する第２の電位制御手段
   とを備えることを特徴とする半導体素子。
2. 前記電荷蓄積領域が前記受光用表面埋込領域よりも高不純物密度であることを特徴とする請求項１に記載の半導体素子。
3. 前記受光用表面埋込領域の少なくとも一部が、複数のストライプ状の平面パターンをなすことを特徴とする請求項１又は２に記載の半導体素子。
4. 前記第１の電位制御手段の少なくとも一部が前記受光用表面埋込領域の一部を挟むような平面パターンで配置されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体素子。
5. 前記第１の電位制御手段が前記受光用表面埋込領域から前記電荷蓄積領域に至る電荷転送経路を挟むような平面パターンで配置されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体素子。
6. 前記電荷蓄積領域の下方に、第１導電型で前記半導体領域よりも高不純物密度のキャリアブロック層を更に備えることを特徴とする請求項１〜５のいずれか１項に記載の半導体素子。
7. 第１導電型の半導体領域と、
   前記半導体領域とフォトダイオードを構成するように、前記半導体領域の上部の一部に埋め込まれた第２導電型の受光用表面埋込領域と、
   前記半導体領域の上部の一部に前記受光用表面埋込領域に連続して埋め込まれ、前記フォトダイオードが生成した電荷を移動させる場の方向を深さ方向として、前記受光用表面埋込領域よりもポテンシャル井戸の深さが深い第２導電型の電荷蓄積領域と、
   前記電荷蓄積領域が蓄積した前記電荷を読み出す電荷読み出し領域と、
   前記半導体領域の上部の一部に埋め込まれ、前記受光用表面埋込領域から前記電荷を排出する排出ドレイン領域と、
   前記受光用表面埋込領域と前記排出ドレイン領域との間の前記半導体領域の上部に形成されるチャネルの電位を制御して、前記受光用表面埋込領域から前記排出ドレイン領域へ前記電荷を排出する第１の電位制御手段と、
   前記電荷蓄積領域と前記電荷読み出し領域との間の前記半導体領域の上部に形成されるチャネルの電位を制御して、前記電荷蓄積領域から前記電荷読み出し領域へ前記電荷を転送する第２の電位制御手段
   とを備える画素を複数配列したことを特徴とする固体撮像装置。
8. 前記電荷蓄積領域が前記受光用表面埋込領域よりも高不純物密度であることを特徴とする請求項７に記載の固体撮像装置。
9. 前記受光用表面埋込領域の少なくとも一部が、複数のストライプ状の平面パターンをなすことを特徴とする請求項７又は８に記載の固体撮像装置。
10. 前記第１の電位制御手段の少なくとも一部が前記受光用表面埋込領域の一部を挟むような平面パターンで配置されていることを特徴とする請求項７〜９のいずれか１項に記載の固体撮像装置。
11. 前記第１の電位制御手段が前記受光用表面埋込領域から前記電荷蓄積領域に至る電荷転送経路を挟むような平面パターンで配置されていることを特徴とする請求項７〜９のいずれか１項に記載の固体撮像装置。
12. 前記電荷蓄積領域の下方に、第１導電型で前記半導体領域よりも高不純物密度のキャリアブロック層を更に備えることを特徴とする請求項７〜１１のいずれか１項に記載の半導体素子。

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