JPWO2003063215A1 - 窒化物半導体素子の製造方法 - Google Patents

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Abstract

基板（１０１）の表面に、少なくともＡｌを含むＩＩＩ族−Ｖ族窒化物半導体からなる低温堆積層を第１の温度で成長させるステップと、前記第１の温度よりも高い第２の温度で低温堆積層を熱処理し、ファセット構造層（１０２）へ変化させるステップと、ファセット構造層（１０２）の表面に、ＧａＮ系半導体層（１０３）を第３の温度で初期成長させるステップと、前記第３の温度よりも低い第４の温度で、ＧａＮ系半導体層（１０３）を本成長させるステップとを備える窒化物半導体素子の製造方法である。この窒化物半導体素子の製造方法によれば、高品質で信頼性の高い窒化物半導体素子を提供することができる。

Description

技術分野
本発明は、窒化物半導体素子の製造方法に関し、例えば、光情報処理分野への応用が期待されている半導体レーザ、発光ダイオード、紫外線検知器などのＧａＮ系受発光素子、高周波高出力通信分野への応用が期待されている電界効果トランジスタ、高電子移動度トランジスタなどのＧａＮ系電子素子等の窒化物半導体素子の製造方法に関する。
背景技術
Ｖ族元素に窒素（Ｎ）を有するＩＩＩ族−Ｖ族窒化物半導体は、そのバンドギャップの大きさから、短波長発光素子の材料として有望視されている。中でも窒化ガリウム系化合物半導体（ＡｌＧａＩｎＮなどのＧａＮ系半導体）は、研究が盛んに行われ、青色発光ダイオード（ＬＥＤ）や緑色ＬＥＤが既に実用化されている。また、光ディスク装置の大容量化のために、４００ｎｍ帯に発振波長を有する半導体レーザが熱望されており、ＧａＮ系半導体を材料とする半導体レーザが注目され、現在では実用レベルに達しつつある。
また、窒化物半導体は、上述したようにバンドギャップが大きいことに加え、絶縁破壊電界が高く、電子の飽和ドリフト速度が大きいことから、高温動作、大電力動作および高速スイッチング特性を実現するＧａＮ系トランジスタの開発が可能であると考えられ、研究が進められている。このＧａＮ系トランジスタの性能は、従来用いられてきたシリコン（Ｓｉ）系、砒化ガリウム（ＧａＡｓ）系を上回る特性を有すると期待されている。
上記ＧａＮ系半導体デバイス構造は、従来例（レーザ構造：Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，ＶＯＬ．６９，ＮＯ．２６，Ｐ４０５６−４０５８（１９９６）、トランジスタ構造：Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，ＶＯＬ．７３，ＮＯ．２１，Ｐ３１４７−３１４９（１９９８））によれば、有機金属気相エピタキシャル成長法（ＭＯＶＰＥ法）を用いて、サファイア基板上に次のように形成される。
まず、基板上にＧａＮ低温堆積層もしくはＡｌＮ低温堆積層を成長させ、その上に１μｍから１０μｍのＧａＮ層を結晶成長する。この方法は２段階成長法と呼ばれている。その後、得られたＧａＮ層をテンプレートとして用い、ＡｌＧａＩｎＮ系のヘテロ構造を順次形成し、ＧａＮ系半導体デバイス構造が作製される。
このように基板上に半導体結晶を成長させて成膜する方法は、例えば、特開平９−４０４９０号公報、特開平８−８１８５号公報、特開平５−８２４４７号公報などに開示されている。特開平９−４０４９０号に開示されたＧａＮ結晶の製造方法によれば、図１０に示す温度プログラム図に従って、まず、水素雰囲気下において１１２５℃でサファイア基板の表面処理を行う。ついで、５５０℃まで温度を下げて、ＡｌＮの低温堆積層を成長させる。次に、１０００℃まで温度を上げて、ＧａＮ層を成長させた後、冷却する。
このような２段階成長法によって得られるＧａＮテンプレートは、成長条件の相違によって、ＧａＮ層に圧縮歪みまたは伸張歪みを生じることが従来から知られている。一例として、Ｃ面サファイア基板上に形成されたＧａＮ層のａ軸格子定数とｃ軸格子定数との関係を図１１に示す。図１１において、縦軸にｃ軸方向（基板面と垂直な方向）、横軸にａ軸方向（基板面に沿う方向）が示されており、フリースタンディングＧａＮ結晶のバルク格子定数に対して、サファイア基板上に作製され格子歪みを受けて弾性変形したＧａＮ層の格子定数を、格子歪み量に換算して示している。
サファイア基板上に作製されたＧａＮ層は、サファイア基板とＧａＮ層との間における熱膨張係数の相違（サファイア：７．７５×１０−６Ｋ−１、ＧａＮ：５．５９×１０−６Ｋ−１）や成長機構の違いなどから、格子歪みが生じる。この格子歪みは、ＧａＮ層の成長条件の相違によって変化し、Ｃ面（基板面）内に圧縮性または伸張性の弾性歪みが加わる。
例えば、ＧａＮ層の成長圧力を減圧（０．９気圧）から加圧（１．６気圧）とすることで、Ｃ面内の圧縮性歪みを増加させることができる。また、ＧａＮ結晶成長時のキャリアガスを水素（Ｈ２）とすると、Ｃ面内で圧縮性歪みにすることができ、窒素（Ｎ２）とすると、Ｃ面内で伸張性歪みにすることができる（加圧成長：Ｐｈｙｓ．ｓｔａｔ．ｓｏｌ．，（ａ）１７６，２３（１９９９）、キャリアガス変化：Ａｐｐｌ．ｐｈｙｓ．Ｌｅｔｔ．，ＶＯＬ．７５，ＮＯ．２６，Ｐ４１０６−４１０８（１９９９））。
ところが、従来においては、上述したように成長条件の相違により、ＧａＮ層に加わる格子歪みが変化することは知られていたが、格子歪みを制御する方法については十分な検討が行われていなかった。このため、ＧａＮ層に貫通転位が高密度に生じ、製品の歩留まりが低下するという問題を生じていた。例えば、サファイア基板上に、従来の２段階成長法で作製されたＧａＮ層には、１×１０８ｃｍ−２〜１×１０１０ｃｍ−２の高密度で存在することが知られているが、素子特性の向上を実現するためには、貫通転位密度を１×１０５ｃｍ−２程度にまで減少することが要求され、低転位密度化技術に対するニーズが高まっている。
発明の開示
本発明は、高品質で信頼性の高い窒化物半導体素子の製造方法の提供を目的とする。
本発明の前記目的は、基板の表面に、少なくともＡｌを含むＩＩＩ族−Ｖ族窒化物半導体からなる低温堆積層を第１の温度で成膜するステップと、前記第１の温度よりも高い第２の温度で、前記低温堆積層を熱処理し、ファセット構造層へ変化させるステップと、前記ファセット構造層の表面に、ＧａＮ系半導体層を第３の温度で初期成長させるステップと、前記第３の温度よりも低い第４の温度で、前記ＧａＮ系半導体層を本成長させるステップとを備える窒化物半導体素子の製造方法により達成される。
発明を実施するための最良の形態
（実施の形態１）
本発明の一実施形態について図面を参照しながら説明する。図１は、本発明の一実施形態に係る製造方法により作製されたＧａＮテンプレートの構造断面図である。このＧａＮテンプレートは、Ｃ面サファイア基板１０１上に、Ａｌ０．１Ｇａ０．９Ｎからなるファセット構造層１０２を介して、ＧａＮ系半導体層の一例であるＧａＮ層１０３が形成されている。
基板上における結晶成長方法として、本実施形態においては有機金属気相成長（ＭＯＶＰＥ）法を用いているが、ハイドライド気相成長（ＨＶＰＥ）法、分子線成長（ＭＢＥ）法、化学ビーム成長（ＣＢＥ）法など、公知の種々の成長方法が適用可能である。以下、図２に示す温度シーケンス図を参照しながら、結晶成長プロセスを説明する。
まず、サファイア基板１０１を、Ｎ２とＨ２のキャリアガスのみを供給しながら１１５０℃まで加熱し、表面に付着した不純物を除去する（矢示ａ）。次に、５００℃まで降温し、サファイア基板１０１上にトリメチルガリウム（ＴＭＧ）、トリメチルアルミニウム（ＴＭＡ）およびＮＨ３を供給して、Ａｌ０．１Ｇａ０．９Ｎ低温堆積層（図示せず）を成膜する（第１の温度：矢示ｂ）。Ａｌ０．１Ｇａ０．９Ｎ低温堆積層の形成は、４００〜６５０℃の温度範囲で行うことが好ましく、４００〜６００℃の温度範囲がより好ましい。
この後、１１２０℃まで昇温させて、Ａｌ０．１Ｇａ０．９Ｎ低温堆積層に対して最適条件下における熱処理を施す（第２の温度：矢示ｃ）。熱処理の時間は、１〜１０分程度が好ましく、２〜５分程度がより好ましい。熱処理の最適条件とは、低温堆積層の分解脱離速度が遅く、かつ、低温堆積層を構成している原子の再配列がスムーズに引き起こされ、ファセット構造層１０２へ再現性よく変化する条件であり、具体的な内容については後述する。
この後、１１２０℃に維持しながらＴＭＧ及びＮＨ３を供給し、ＧａＮ層１０３の初期成長を行う（第３の温度：矢示ｄ）。この初期成長により、ＧａＮ層１０３の厚さを約５０ｎｍにした後、連続的に降温して１０７０℃に維持し、厚さ約１．５μｍとなるようにＧａＮ層１０３の本成長を行う（第４の温度：矢示ｅ）。
結晶成長時の圧力は、減圧雰囲気、大気圧雰囲気、加圧雰囲気のいずれでもよく、各層毎に最適な圧力に切りかえても良い。また、原料を基板に供給するためのキャリアガスは、少なくともＮ２またはＨ２等の不活性ガスを含む。
こうして得られたＧａＮテンプレートにおけるＧａＮ層１０３のｃ軸方向（基板面と垂直な方向）及びａ軸方向（基板面に沿う方向）の格子定数を、４結晶Ｘ線回折装置で精密測定したところ、ｃ軸格子定数は０．５１９０１ｎｍ、ａ軸格子定数は０．３１８１６ｎｍであった。表面モフォロジーにピットはほとんどなく、ステップフローモードで成長していた。ここで、ピットとは結晶表面に形成された径が１００ｎｍ〜１０００ｎｍ程度のくぼみのことを表す。
フリースタンディングＧａＮバルクのｃ軸格子定数は０．５１８５ｎｍ、ａ軸格子定数は０．３１８９ｎｍであり、サファイア基板３０１の熱膨張係数が、ＧａＮ層３０３のそれに比較して大きい（ＧａＮおよびサファイアの熱膨張係数は、それぞれ５．５９×１０−６／Ｋ、７．５×１０−６／Ｋ）ことから、成長温度から降温した後のＧａＮ層３０３は、Ｃ面（基板表面）内で圧縮歪みを受け、ｃ軸格子定数が伸び、ａ軸格子定数が縮んでいる。
本発明者らの実験によると、上記サファイアを基板としたＧａＮテンプレートにおけるＧａＮ層の格子定数は、ＧａＮ初期成長過程やＧａＮ層の結晶性に敏感に依存することが判明した。例えば、低温堆積層成膜後、基板温度を十分に上げてＧａＮ初期成長を開始することで、サファイア基板が十分に熱膨張する結果、ＧａＮテンプレートのａ軸はより圧縮される。また、低温堆積層の熱処理温度、及び、ＧａＮ初期成長時の成長温度を、例えば９００℃〜１１５０℃の範囲で変化させることで、ＧａＮ層の格子定数を制御できることも明らかになった。
このようなＧａＮ層の格子定数制御について、更に詳しく説明する。図３（ａ）に示すように、まずサファイア基板１１１上にＡｌを含んだＡｌｘＧａｙＩｎｌ−ｘ−ｙＮからなる低温堆積層（図示せず）を成膜し、このＡｌｘＧａｙＩｎｌ−ｘ−ｙＮ低温堆積層を成膜温度以上の高温で熱処理する。この熱処理温度は、後述するＧａＮ層の本成長温度よりも高いことが好ましい。具体的には、ＡｌｘＧａｙＩｎｌ−ｘ−ｙＮ低温堆積層の熱処理温度は、８００℃以上であることが好ましく、９５０℃以上がより好ましい。これによって、ＡｌｘＧａｙＩｎｌ−ｘ−ｙＮ低温堆積層１１２は原子の再配列を起こし、基板表面において最適な成長核となるファセット面が形成されたＡｌｘＧａｙＩｎｌ−ｘ−ｙＮファセット構造層１１２となる。
このようなファセット面が形成されたファセット構造層１１２を形成した後、ＧａＮ成長初期における基板温度を十分に上げ、サファイア基板を十分に熱膨張させた状態でＧａＮ層の成長を開始することで、ＧａＮ層のａ軸がより圧縮されることになる。このようなＧａＮ初期成長条件、特に、低温堆積層の熱処理温度とＧａＮ層の初期成長温度を最適化することにより、ＧａＮ層の格子定数を制御することができる。
図４は、ＧａＮ初期成長温度に対する、ＧａＮ層のａ軸方向の格子定数および表面に形成されるピット密度の関係を示す。上述したように、Ａｌ０．１Ｇａ０．９Ｎ低温堆積層を５００℃で堆積し、昇温した後、Ａｌ０．１Ｇａ０．９Ｎ低温堆積層の熱処理によるＡｌ０．１Ｇａ０．９Ｎファセット構造層１１２への変化、ＧａＮ層１１３初期成長、およびＧａＮ層１１３本成長を順に行っている。低温堆積層の熱処理温度およびＧａＮ層１１３の初期成長温度は、同一温度としている。また、ＧａＮ層１１３の本成長は、初期成長を厚さ５０ｎｍ行った後に、連続的に降温して１０７０℃に維持することにより行い、厚さが１．５μｍのＧａＮ層１１３を形成した。
図４に示すように、ＧａＮ初期成長温度を８５０℃から１１５０℃の間で変化させることにより、ＧａＮ層１１３のＣ面内における格子定数を制御できることがわかる。特に、１１２０℃でＧａＮ初期成長を行った場合には、ａ軸方向の格子定数は０．３１８１６ｎｍとなり、これはＡｌ組成９．３％のフリースタンディングＡｌＧａＮ層のａ軸方向の格子定数に相当する。即ち、ＧａＮテンプレート上にＡｌ０．０９３Ｇａ０．９０７Ｎ層が格子整合するということであり、ＡｌＧａＮ／ＧａＮヘテロ構造作製時に、クラックの発生を抑制するのに非常に効果的である。ＧａＮ層におけるａ軸方向の格子定数は０．３１７９５〜０．３１８５０ｎｍであることが好ましく、ｃ軸方向の格子定数は０．５１８７７〜０．５１９１６ｎｍであることが好ましい。尚、ＧａＮ層１１３の格子定数制御は、ＧａＮ本成長温度を制御する方法でもある程度可能である。
ＧａＮ初期成長温度が１１５０℃を超えると、温度を上昇させてもａ軸方向の格子定数の低下率が０に近づく傾向にある。これは、表面に形成されるピット密度と密接な関係がある。即ち、Ａｌ０．１Ｇａ０．９Ｎ低温堆積層の熱処理温度およびＧａＮ層１１３の初期成長温度が１１５０℃を超えると、ＧａＮ層１１３の表面に形成されるピット密度が急激に増加する。これは、Ａｌ０．１Ｇａ０．９Ｎ低温堆積層が熱処理中に分解されて成長核密度が低化したため、三次元成長から二次元成長への成長様式の移行がスムーズに生じず、ピットが形成されたものである。したがって、低温堆積層の熱処理とＧａＮ層１１３の初期成長は、低温堆積層の分解が激しく起こらない程度の高温で行うことが好ましく、これによって、格子定数の制御および表面モフォロジーの平坦化が可能になる。
低温堆積層の熱処理温度およびＧａＮ層１１３の初期成長温度は、ＧａＮ層１１３の本成長温度より高ければ、本実施形態のように必ずしも同一温度である必要はなく、低温堆積層の熱処理温度がＧａＮ層１１３の初期成長温度よりも高くても、或いはその逆であってもよい。
また、本実施形態では、ＧａＮ層１１３の初期成長温度から本成長温度への成長温度変化を連続的に行ったが、段階的に行っても良い。低温堆積層の熱処理温度からＧａＮ層１１３の初期成長温度への変化に関しても同様である。初期成長から本成長に移行する際の温度差は、１０〜５０℃が好ましく、２０〜４５℃がより好ましく、３０〜４０℃が更に好ましい。
以上の説明は、ＡｌｘＧａｙＩｎｌ−ｘ−ｙＮ低温堆積層においてＡｌが含まれている場合であるが、これに対し、Ａｌが含まれていない低温堆積層を形成する場合（例えば、ＧａＩｎＮ低温堆積層を用いる場合）、上述したＧａＮ初期成長条件を用いると、低温堆積層の分解が激しく起こり、最適なファセット面が形成されないため、図３（ｂ）に示すように不完全なファセット構造層１１４となり、成長核密度が低化する現象が生じた。即ち、ＧａＩｎＮ低温堆積層上にＧａＮ層１１３を成長させた場合、格子定数の制御は可能であるが、表面モフォロジーは凹凸が多く、ピットが高密度（５．５×１０３ｃｍ−２〜１．５×１０４ｃｍ−２）に形成されたＧａＮ層１１３しか得られなかった。
ＧａＮ層１１３において、ピットがほとんどなくステップフローモードで成長している良好な表面モフォロジーを得るためには、熱処理温度及び初期成長温度を低くせねばならないため（例えば、８５０℃〜９５０℃）、ＧａＮ層１１３の格子定数を制御できる範囲が狭くなり、あまり有効な手段ではない。具体例を挙げると、ｃ軸格子定数が０．５１８６５ｎｍから０．５１８８１ｎｍ、ａ軸格子定数が０．３１８６６ｎｍから０．３１８４４ｎｍであり、制御できる範囲は、Ａｌを含むＡｌｘＧａｙＩｎｌ−ｘ−ｙＮ低温堆積層を用いた場合よりも狭い。このＧａＮテンプレートを用いレーザ素子を作製した場合、Ａｌ０．０９Ｇａ０．９１Ｎクラッド層とＧａＮ層との格子不整合が大きいため、多くのクラックが発生して歩留まりが悪いという結果になった。
一方、Ａｌを含んだＡｌｘＧａｙＩｎｌ−ｘ−ｙＮ低温堆積層を用いて作製したＧａＮテンプレートの場合、ＧａＮ層の格子定数を制御し、Ａｌ０．０９Ｇａ０．９１Ｎクラッド層と実質的に格子整合させることが可能であり、クラックの発生を抑制でき、高歩留まりでレーザ構造の作製が実現できた。
このように、少なくともＡｌを含むＡｌｘＧａｙＩｎｌ−ｘ−ｙＮ低温堆積層を用い、最適な温度領域において低温堆積層の熱処理とファセット構造層への変化、そしてＧａＮ層の初期成長を行うことにより、高品質で信頼性の高い窒化物半導体素子を作製することができる。
次に、ＡｌｘＧａｙＩｎｌ−ｘ−ｙＮ低温堆積層におけるＡｌの最適な組成割合を検討する。図５は、ＡｌｘＧａｙＩｎｌ−ｘ−ｙＮ低温堆積層のＡｌ組成ｘに対する、ＧａＮテンプレートの表面に形成されるピット密度、及び表面近傍の貫通転位密度の関係を示す。低温堆積層の膜厚や熱処理温度、ＧａＮ層の初期成長温度などについては、図２に示す温度シーケンスに従っている。
ｘ＝０、すなわち低温堆積層にＡｌを含まないＧａｙＩｎｌ−ｙＮ低温堆積層を用いて作製したＧａＮテンプレートでは、前述のように熱処理によって低温堆積層の分解が激しく起こり不完全なファセット構造層となるため、成長核密度が低化し、ＧａＮテンプレートの表面に形成されるピット密度が、Ａｌを含むＡｌｘＧａｙＩｎｌ−ｘ−ｙＮ低温堆積層を用いた場合に比べ一桁以上増加した。即ち、低温堆積層には少なくともＡｌが含まれていることが、ピット数の抑制には重要である。
低温堆積層のＡｌ組成に対するピット密度の依存性は小さく、１×１０２ｃｍ−２以下であり、ほとんど測定限界値以下であった。一方、低温堆積層のＡｌ組成に対するＧａＮテンプレートの貫通転位密度は、Ａｌ組成ｘが０．３以下の場合、良好な歩留まりが得られる基準となる２×１０９ｃｍ−２以下であったが、ｘが０．３を越えると２×１０９ｃｍ−２よりも大きくなり、ｘ＝１、すなわちＡｌＮ低温堆積層を用いた場合には、１×１０１０ｃｍ−２程度になった。これは、低温堆積層のＡｌ組成を増加することにより、成長核密度が増加し、且つ成長核の格子定数が小さくなるので、成長面内における結晶軸のずれ（ツイスト）の分布が大きくなり、成長初期過程で十分に貫通転位が消滅しなかったためであると考えられる。この結果から、ＡｌｘＧａｙＩｎｌ−ｘ−ｙＮ低温堆積層のＡｌ組成は、０％より大きく、３０％以下であることが望ましいといえる。
以上のように、ＡｌｘＧａｙＩｎｌ−ｘ−ｙＮ（０＜ｘ≦０．３，０＜ｙ＜１，０＜ｘ＋ｙ≦１）低温堆積層を用い、低温堆積層の分解脱離が生じない温度で、かつ、ＧａＮ層の本成長温度よりも高い温度の範囲内で、低温堆積層の熱処理とファセット構造層への変化、そしてＧａＮ層の初期成長を、制御したい格子定数に相当した温度で行うことによって、貫通転位が少なく、表面のピットの発生を抑制したＧａＮテンプレートを作製することができる。ｘの範囲は、０．０２≦ｘ≦０．２０であることが好ましく、０．０５≦ｘ≦０．１５であることがより好ましい。
本実施形態では、基板上に低温堆積層を介してＧａＮ層を形成したＧａＮテンプレートの作製方法について説明したが、ＧａＮ層は、Ａｌ、Ｂ、Ｉｎなどを含んでいてもよく、ＡｌｗＧａ１−ｗＮ（０＜ｗ≦０．３）や他の窒化物半導体混晶などのＧａＮ系半導体層からなるテンプレートであっても、上述した条件で作製することにより、本実施形態と同様の効果を奏することができる。ＡｌｗＧａ１−ｗＮ（０＜ｗ≦０．３）からなるＧａＮ系半導体層の場合、ｃ軸格子定数は、０．５１８７７−０．０２０３０８×ｗ（ｎｍ）から０．５１９１６−０．０２０３２３×ｗ（ｎｍ）の範囲が好ましく、ａ軸格子定数は、０．３１８５０−０．００７６６５×ｗ（ｎｍ）から０．３１７９５−０．００７６５２×ｗ（ｎｍ）であることが好ましい。
また、成長直後の低温堆積層における各元素の組成と、熱処理によってファセット構造層に変化した後の各元素の組成とは、同じであっても異なっていてもよい。
また、本実施形態ではＣ面サファイア基板を使用したが、Ａ面サファイア基板や、Ｃ面に対してＡ面、Ｍ面等の方向に微傾斜した基板などを使用することもできる。また、サファイア基板以外に、砒化ガリウム、スピネル、酸化マグネシウム、窒化ガリウム、窒化アルミニウムガリウムなどからなる基板を用いてもよく、テンプレートとして作製するＧａＮ系半導体層よりも熱膨張係数が大きい材料であることが好ましい。
（実施の形態２）
図６は、本発明の一実施形態に係る製造方法により作製された窒化物半導体レーザ素子の断面構造を示す図である。半導体レーザ素子の製造工程において、結晶成長にはＭＯＶＰＥ法を用いる。原料を基板に供給するためのキャリアガスは、少なくともＮ２またはＨ２等の不活性ガスを含むガスを用いる。以下に半導体の成長プロセスを示す。
本実施形態の窒化物半導体レーザ素子の作製は、実施の形態１に記載した方法によりＡｌ０．０７Ｇａ０．９３Ｎテンプレートを作製して行う。まず、Ｃ面サファイア基板２０１を、Ｎ２およびＨ２のキャリアガスのみを供給しながら１１５０℃まで加熱し、表面に付着した不純物を除去した後、５５０℃まで降温する。
次に、サファイア基板２０１上に、５５０℃でトリメチルガリウム（ＴＭＧ）、トリメチルアルミニウム（ＴＭＡ）、トリメチルインジウム（ＴＭＩ）およびＮＨ３を供給してＡｌ０．１Ｇａ０．８９Ｉｎ０．０１Ｎ低温堆積層（図示せず）を成膜した後、１１２０℃まで昇温させる。そして、Ｎ２、Ｈ２およびＮＨ３雰囲気において低温堆積層に対し２分間熱処理を施し、Ａｌ０．１Ｇａ０．８９Ｉｎ０．０１Ｎファセット構造層２０２に変化させた後、１１２０℃を維持したままＴＭＧ、ＴＭＡおよびＮＨ３を供給し、Ａｌ０．０７Ｇａ０．９３Ｎ層２０３の成長を開始する。
Ａｌ０．０７Ｇａ０．９３Ｎ層２０３の初期成長を厚さ約５０ｎｍ行った後、成長を続けながら１０９０℃まで連続的に降温して、引き続きＡｌ０．０７Ｇａ０．９３Ｎ層２０３の本成長を厚さ２μｍ行う。次に、ｎ型Ａｌ０．１３Ｇａ０．８７Ｎ／Ａｌ０．０７Ｇａ０．９３Ｎ超格子コンタクト層２０４、ｎ型Ａｌ０．１６Ｇａ０．８４Ｎ／Ａｌ０．１Ｇａ０．９Ｎ超格子クラッド層２０５、ｎ型ＧａＮ光ガイド層２０６、ＧａＩｎＮ／ＧａＮ多重量子井戸（ＭＱＷ）活性層２０７、ｐ型Ａｌ０．２Ｇａ０．８Ｎキャップ層２０８、ｐ型ＧａＮ光ガイド層２０９、ｐ型Ａｌ０．１６Ｇａ０．８４Ｎ／Ａｌ０．１Ｇａ０．９Ｎ超格子クラッド層２１０、ｐ型Ａｌ０．０１Ｇａ０．９９Ｎ第二コンタクト層２１１およびｐ型Ｇａ０．８５Ｉｎ０．１５Ｎ第一コンタクト層２１２を、順次Ｃ面内のａ軸格子定数が一致して格子整合するように結晶成長させる。ＧａＩｎＮ／ＧａＮ多重量子井戸（ＭＱＷ）活性層２０７及びｐ型Ｇａ０．８５Ｉｎ０．１５Ｎ第一コンタクト層２１２を形成する際には、Ｉｎの取りこみを行うために成長温度を７８０℃に下げる。
その後、ｐ型Ａｌ０．１６Ｇａ０．８４Ｎ／Ａｌ０．１Ｇａ０．９Ｎ超格子クラッド層２１０、ｐ型Ａｌ０．０１Ｇａ０．９９Ｎ第二コンタクト層２１１、ｐ型Ｇａ０．８５Ｉｎ０．１５Ｎ第一コンタクト層２１２をリッジストライプ状に加工する。ストライプ幅は２〜４ミクロン程度である。更に、ｎ型Ａｌ０．１３Ｇａ０．８７Ｎ／Ａｌ０．０７Ｇａ０．９３Ｎ超格子コンタクト層２０４の一部が露出するまでエッチングを行う。
ついで、表面をＳｉＯ２絶縁膜２１４で覆い、ｎ型Ａｌ０．１３Ｇａ０．８７Ｎ／Ａｌ０．０７Ｇａ０．９３Ｎ超格子コンタクト層２０４、および、ｐ型Ｇａ０．８５Ｉｎ０．１５Ｎ第一コンタクト層２１２上にコンタクトホールを設ける。そして、絶縁膜２１４上に、このコンタクトホールを介してｎ型Ａｌ０．１３Ｇａ０．８７Ｎ／Ａｌ０．０７Ｇａ０．９３Ｎ超格子コンタクト層２０４、および、ｐ型Ｇａ０．８５Ｉｎ０．１５Ｎ第一コンタクト層２１２に電気的に接続されるｎ電極２１５およびｐ電極２１３をそれぞれ設ける。こうして、窒化物半導体レーザ素子が作製される。ｐ型Ｇａ０．８５Ｉｎ０．１５Ｎ第一コンタクト層２１２は、ｐ電極２１３とのコンタクト抵抗低減のため、ｐ型Ａｌ０．０１Ｇａ０．９９Ｎ第二コンタクト層２１１よりもバンドギャップが小さく、ｐ型不純物をより多く含むことを特徴とする。本素子において、ｎ電極２１５とｐ電極２１３の間に電圧を印加すると、ｐ電極２１３から正孔が、ｎ電極２１５から電子が、ＭＱＷ活性層２０７に注入され、ＭＱＷ活性層２０７で利得を生じ、４０５ｎｍの波長でレーザ発振を起こす。
図７に示すように、ＭＱＷ活性層２０７は、厚さ３ｎｍのＧａ０．９Ｉｎ０．１Ｎ井戸層２０７ａと、厚さ６ｎｍのＧａＮバリア層２０７ｂとから構成されている。ｎ型Ａｌ０．１３Ｇａ０．８７Ｎ／Ａｌ０．０７Ｇａ０．９３Ｎ超格子コンタクト層２０４は、厚さ２．５ｎｍのｎ型Ａｌ０．１３Ｇａ０．８７Ｎ層２０４ａと、厚さ２．５ｎｍのＡｌ０．０７Ｇａ０．９３Ｎ層２０４ｂとから構成され、６００周期（全厚さ３μｍ）積層する。ｎ型ドーパントにはＳｉを用い、少なくともＡｌ０．１３Ｇａ０．８７Ｎ層またはＡｌ０．０７Ｇａ０．９３Ｎのいずれか（或いは両方）にドーピングを行う。ｎ型Ａｌ０．１６Ｇａ０．８４Ｎ／Ａｌ０．１Ｇａ０．９Ｎ超格子クラッド層２０５は、厚さ２．５ｎｍのｎ型Ａｌ０．１６Ｇａ０．８４Ｎ層２０５ａと、厚さ２．５ｎｍのＡｌ０．１Ｇａ０．９Ｎ層２０５ｂとから構成され、２００周期（全厚さ１μｍ）積層する。ｎ型ドーパントとしてＳｉを用い、少なくともＡｌ０．１６Ｇａ０．８４Ｎ層またはＡｌ０．１Ｇａ０．９Ｎのいずれか（または両方）にドーピングを行う。ｐ型Ａｌ０．１６Ｇａ０．８４Ｎ／Ａｌ０．１Ｇａ０．９Ｎ超格子クラッド層２１０は、厚さ２．５ｎｍのｐ型Ａｌ０．１６Ｇａ０．８４Ｎ層２１０ａと、厚さ２．５ｎｍのＡｌ０．１Ｇａ０．９Ｎ層２１０ｂとから構成され、１４０周期（全厚さ０．７μｍ）積層する。ｐ型ドーパントにはＭｇを用い、少なくともＡｌ０．１６Ｇａ０．８４ＮまたはＡｌ０．１Ｇａ０．９Ｎのいずれか（或いは両方）にドーピングを行う。
このように作製したＡｌ０．０７Ｇａ０．９３Ｎ層２０３のａ軸方向の格子定数は０．３１７９０２ｎｍであり、レーザ構造を作製した場合クラックが発生しやすいｎ型Ａｌ０．１３Ｇａ０．８７Ｎ／Ａｌ０．０７Ｇａ０．９３Ｎ超格子コンタクト層２０４（平均Ａｌ組成０．１）、ｎ型Ａｌ０．１６Ｇａ０．８４Ｎ／Ａｌ０．１Ｇａ０．９Ｎ超格子クラッド層２０５（平均Ａｌ組成０．１３）、及び、ｐ型Ａｌ０．１６Ｇａ０．８４Ｎ／Ａｌ０．１Ｇａ０．９Ｎ超格子クラッド層２１０（平均Ａｌ組成０．１３）のａ軸方向のバルク格子定数と実質的に格子整合する。さらに、Ａｌ０．１Ｇａ０．８９Ｉｎ０．０１Ｎ低温堆積層を、上述した最適条件下で熱処理することによって、結晶欠陥が抑制され高品質低抵抗なＡｌ０．０７Ｇａ０．９３Ｎ層２０３が得られる。
これらの結果、基板前面においてクラックの無い平坦なレーザ構造の結晶成長が実現でき、レーザ発振の閾値電流密度も従来以下の低電流で発振し、かつ歩留まりも格段に向上することが確認された。
また、本素子においては、ｎ型Ａｌ０．１３Ｇａ０．８７Ｎ／Ａｌ０．０７Ｇａ０．９３Ｎ超格子コンタクト層２０４を用いることで、コンタクト層内のＣ面に平行な方向の電子伝導が二次元化されているため電子移動度が高くなり、電子正孔を注入した場合にＭＱＷ活性層２０７へ面内分布のない均一な注入が実現できる。
さらに、ｎ型層が、合計４μｍ厚のｎ型Ａｌ０．１３Ｇａ０．８７Ｎ／Ａｌ０．０７Ｇａ０．９３Ｎ超格子コンタクト層２０４およびｎ型Ａｌ０．１６Ｇａ０．８４Ｎ／Ａｌ０．１Ｇａ０．９Ｎ超格子クラッド層２０５で構成されており、従来のようにクラッド層にのみＡｌＧａＮ層を用いた場合よりも、屈折率が小さく膜厚が厚い層が基板側に存在しているため、光の漏れ出しが抑制される。この結果、光の漏れ出しに起因する垂直横モードの不安定性（垂直横モードにおけるマルチモードレーザ発振）を改善でき、単一横モードでのレーザ発振が実現できる。
本実施形態では、サファイア基板上に形成するコンタクト層およびクラッド層を、ＡｌＧａＮにより形成しているが、ファセット構造層上にＡｌｗＧａ１−ｗＮ（０≦ｗ≦０．３）層を形成したＡｌｗＧａ１−ｗＮテンプレートに実質的に格子整合可能であれば、コンタクト層およびクラッド層はＡｌＧａＮに限定されるものではなく、ＡｌＧａＩｎＮやＢＡｌＧａＮ，ＢＡｌＩｎＮ、ＢＡｌＧａＩｎＮ等でもよい。
また、本実施形態では、サファイア基板上へＡｌＧａＩｎＮ低温堆積層の成膜からその熱処理、ＡｌＧａＮテンプレートの作製、レーザ構造の作製を一貫して行っているが、ＡｌＧａＮテンプレートの作製後、いったんＡｌＧａＮテンプレートを取り出し、絶縁膜マスクの形成やドライエッチング等の加工をテンプレートに施してから、選択横方向再成長を行うＥＬＯ（Ｅｐｉｔａｘｉａｌ Ｌａｔｅｒａｌ Ｏｖｅｒｇｒｏｗｔｈ）技術を用いて低転位密度のＡｌＧａＮテンプレートを作製した後で、レーザ構造の作製を行ってもよい。この場合、ＡｌＧａＮのＥＬＯは、絶縁膜マスク上に低転位密度化には不要な成長核の形成を引き起こすおそれがあるため、エアブリッジ構造をもつタイプのＥＬＯが望ましい。
また、本実施形態ではＣ面サファイア基板を使用したが、Ａ面サファイア基板や、Ｃ面に対してＡ面、Ｍ面等の方向に微傾斜した基板などを使用することもできる。また、サファイア基板以外に、砒化ガリウム、スピネル、酸化マグネシウム、窒化ガリウム、窒化アルミニウムガリウムなどからなる基板を用いてもよく、テンプレートとして作製するＧａＮ系半導体層よりも熱膨張係数が大きい材料であることが好ましい。
（実施の形態３）
本実施形態は、実施の形態２において、サファイア基板の代わりにｎ型の導電性を持つ（例えばＳｉ、Ｇｅ、Ｏ等のｎ型不純物を添加した）ＧａＮ基板３０１を用いる場合の一例であり、図８に示す断面構造を持った窒化物半導体レーザ素子を作製する。
すなわち、ｎ型ＧａＮ基板３０１上にＳｉをドーピングしたｎ型Ａｌ０．１Ｇａ０．８９Ｉｎ０．０１Ｎ低温堆積層（図示せず）を形成して熱処理し、Ａｌ０．１Ｇａ０．８９Ｉｎ０．０１Ｎファセット構造層３０２に変化させた後、ｎ型Ａｌ０．０７Ｇａ０．９３Ｎ層３０３を成長させ、実施の形態２と同様にして、窒化物半導体レーザ素子を作製する。ｎ電極３１５は、ｎ型ＧａＮ基板３０１の裏面に設け、基板表面のｐ電極３１４との間に直線的に電流を流してレーザ発振させる。以下、窒化物半導体レーザ素子の製造プロセスを説明する。
本実施形態の窒化物半導体レーザ素子の作製は、実施の形態１に記載した方法により作製したＡｌ０．０７Ｇａ０．９３Ｎテンプレートを用いる。まず、結晶成長中の基板劣化を防止するために、Ｃ面ｎ型ＧａＮ基板３０１の裏面に保護膜として厚さ０．１μｍのＡｌＮを形成する。ＡｌＮの形成にはＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）スパッタリング装置等を用いる。保護膜は、アルミナやＳｉＯ２、ＳｉＮｘ等、レーザ構造作製時における各層の成長温度において耐熱性を有する材料であれば、特に限定されない。また、保護膜の膜厚を必要以上に厚くすると、結晶成長中における基板と保護膜との熱膨張係数差に起因した基板の反りやクラックの発生原因になったり、熱伝導率が異なることによる基板の不均一加熱の原因になったりするので、基板保護が可能な範囲でできるだけ薄い膜厚が望ましい。
基板裏面に保護膜形成後、前記実施の形態１とほぼ同様な方法で、Ａｌ０．０７Ｇａ０．９３Ｎテンプレートを作製する。Ｎ２とＨ２のキャリアガスのみを供給しながら９００℃まで加熱し、ｎ型ＧａＮ基板３０１表面に付着した不純物を除去した後、５５０℃まで降温する。次に、ｎ型ＧａＮ基板３０１上に５５０℃でＴＭＧ、ＴＭＡ、ＴＭＩ、ドーパントであるＳｉおよびＮＨ３を供給して、Ａｌ０．１Ｇａ０．８９Ｉｎ０．０１Ｎ低温堆積層（図示せず）を成膜した後、１１２０℃まで昇温させ、Ｎ２、Ｈ２およびＮＨ３雰囲気において２分間熱処理を施し、Ａｌ０．１Ｇａ０．８９Ｉｎ０．０１Ｎファセット構造層３０２に変化させる。この後、１１２０℃でＴＭＧ、ＴＭＡ、ＮＨ３およびドーパントであるＳｉを供給し、ｎ型Ａｌ０．０７Ｇａ０．９３Ｎ層３０３の成長を開始する。ｎ型Ａｌ０．０７Ｇａ０．９３Ｎ層３０３の初期成長を厚さ約５０ｎｍ行った後、成長を続けながら１０９０℃まで連続的に降温して、引き続きｎ型Ａｌ０．０７Ｇａ０．９３Ｎ層３０３の本成長を厚さ２μｍ行う。この後、前記実施の形態２と同様の方法により、窒化物半導体レーザ素子を作製する。
窒化物半導体レーザの作製後、機械的ラッピング、ドライエッチングやウェットエッチング等の作業を施して、ｎ型ＧａＮ基板３０１の裏面に形成した保護膜をまず除去する。次にｐ型Ａｌ０．１６Ｇａ０．８４Ｎ／Ａｌ０．１Ｇａ０．９Ｎ超格子クラッド層３１０、ｐ型Ａｌ０．０１Ｇａ０．９９Ｎ第二コンタクト層３１１、ｐ型Ｇａ０．８５Ｉｎ０．１５Ｎ第一コンタクト層３１２をリッジストライプ状に加工し、リッジの両脇をＳｉＯ２絶縁膜３１４で覆い、電流注入領域を形成する。ストライプ幅は２〜４ミクロン程度である。そして、絶縁膜３１４の開口部のｐ型Ｇａ０．８５Ｉｎ０．１５Ｎ第一コンタクト層３１２と導通するように、絶縁膜３１４の表面にｐ電極３１３を形成する。また、ｎ型ＧａＮ基板３０１裏面には、ｎ電極３１５を形成する。こうして、窒化物半導体レーザ素子が作製される。本素子においてｎ電極３１５とｐ電極３１３の間に電圧を印加すると、ｐ電極３１３から正孔が、ｎ電極３１５から電子が、ＭＱＷ活性層３０７に注入され、ＭＱＷ活性層３０７で利得を生じ、４０５ｎｍの波長でレーザ発振を起こす。本素子においては、ｎ電極３１５とｐ電極３１３が縦方向に一直線に並ぶように形成されており、ＭＱＷ活性層３０７に対して面内分布のない均一な注入が実現できる。
さらに、ｎ型層が、合計６μｍ厚のｎ型Ａｌ０．０７Ｇａ０．９３Ｎ層３０３、ｎ型Ａｌ０．１３Ｇａ０．８７Ｎ／Ａｌ０．０７Ｇａ０．９３Ｎ超格子層３０４およびｎ型Ａｌ０．１６Ｇａ０．８４Ｎ／Ａｌ０．１Ｇａ０．９Ｎ超格子クラッド層３０５で構成されており、従来のようにクラッド層にのみＡｌＧａＮ層を用いた場合よりも、屈折率が小さく膜厚が厚い層が基板側に存在しているため、光の漏れ出しが抑制される。この結果、光の漏れ出しに起因する垂直横モードの不安定性（垂直横モードにおけるマルチモードレーザ発振）を改善でき、単一横モードでのレーザ発振が実現できる。
このように作製したＡｌ０．０７Ｇａ０．９３Ｎ層３０３のａ軸方向の格子定数は、０．３１７９３４ｎｍであり、レーザ構造を作製した場合クラックが発生しやすいｎ型Ａｌ０．１３Ｇａ０．８７Ｎ／Ａｌ０．０７Ｇａ０．９３Ｎ超格子層３０４、ｎ型Ａｌ０．１６Ｇａ０．８４Ｎ／Ａｌ０．１Ｇａ０．９Ｎ超格子クラッド層３０５、及び、ｐ型Ａｌ０．１６Ｇａ０．８４Ｎ／Ａｌ０．１Ｇａ０．９Ｎ超格子クラッド層３１０のａ軸方向のバルク格子定数と実質的に格子整合する。この結果、基板前面においてクラックの無い平坦なレーザ構造の結晶成長が実現でき、レーザ発振の閾値電流密度も従来以下の低電流で発振し、かつ歩留まりも格段に向上することが確認された。
本実施形態では、サファイア基板上に形成するコンタクト層およびクラッド層を、ＡｌＧａＮにより形成しているが、ファセット構造層上にＡｌｗＧａ１−ｗＮ（０≦ｗ≦０．３）層を形成したＡｌｗＧａ１−ｗＮテンプレートに実質的に格子整合可能であれば、コンタクト層およびクラッド層はＡｌＧａＮに限定されるものではなく、ＡｌＧａＩｎＮやＢＡｌＧａＮ，ＢＡｌＩｎＮ、ＢＡｌＧａＩｎＮ等でもよい。
また、本実施形態ではＣ面ｎ型ＧａＮ基板を使用したが、Ａ面ｎ型ＧａＮ基板や、Ｃ面に対してＡ面、Ｍ面等の方向に微傾斜した基板などを使用することもできる。また、ＧａＮ基板以外に、砒化ガリウム、スピネル、酸化マグネシウム、窒化アルミニウムガリウムなどからなる基板を用いてもよく、テンプレートとして作製するＧａＮ系半導体層よりも熱膨張係数が大きい材料であることが好ましい。
（実施の形態４）
図９は、本発明の一実施形態に係る製造方法により作製された変調ドープＡｌＧａＮ／ＧａＮヘテロ構造電界効果型トランジスタ素子の断面構造を示す図である。本実施形態において、結晶成長にはＭＯＶＰＥ法を用い、原料を基板に供給するためのキャリアガスは少なくとも窒素または水素等の不活性ガスを含むガスで供給される。以下、成長プロセスを示す。
本実施形態の窒化物半導体ヘテロ構造電界効果型トランジスタ素子の作製は、実施の形態１に記載した方法によりＡｌ０．０７Ｇａ０．９３Ｎテンプレートを作製して行う。まず、Ｎ２およびＨ２のキャリアガスのみを供給しながらＣ面サファイア基板４０１を１１５０℃まで加熱し、表面に付着した不純物を除去した後、５５０℃まで降温する。次に、サファイア基板４０１上に５５０℃でＴＭＧ、ＴＭＡ、ＴＭＩおよびＮＨ３を供給して、Ａｌ０．３Ｇａ０．６９Ｉｎ０．０１Ｎ低温堆積層（図示せず）を成膜した後、１１２０℃まで昇温させ、Ｎ２、Ｈ２およびＮＨ３雰囲気において２分間熱処理を施し、Ａｌ０．３Ｇａ０．６９Ｉｎ０．０１Ｎファセット構造層４０２に変化させる。この後、１１２０℃でＴＭＧとＮＨ３とを供給し、ＧａＮ層４０３の成長を開始する。ＧａＮ層４０３の初期成長を厚さ約３０ｎｍ行った後、成長を続けながら１０７０℃まで１０℃ずつ段階的に降温し、引き続きＧａＮ層４０３を厚さ４μｍ本成長させる。
次に、ＧａＮ層４０３上に、アンドープＡｌ０．３Ｇａ０．７Ｎスペーサ層４０４、Ｓｉを不純物としてドーピングしたｎ型Ａｌ０．３Ｇａ０．７Ｎ障壁層４０５、アンドープＡｌ０．３Ｇａ０．７Ｎキャップ層４０６を、順次Ｃ面内におけるａ軸方向の格子定数が一致して格子整合するように結晶成長させる。ここで、「ａ軸方向が格子整合する」とは、ＧａＮ層４０３に対してＡｌ０．３Ｇａ０．７Ｎスペーサ層４０４、Ａｌ０．３Ｇａ０．７Ｎ障壁層４０５およびＡｌ０．３Ｇａ０．７Ｎキャップ層４０６が弾性的に格子変形することにより、ａ軸方向の格子定数が一致しており、かつ、ヘテロ界面における欠陥やクラックの発生がないことをいう。
その後、ゲート幅５０μｍのメサ構造を形成後、アンドープＡｌ０．３Ｇａ０．７Ｎキャップ層４０６上にソース電極４０７、ドレイン電極４０８およびゲート電極４０９を形成する。このようにして、変調ドープＡｌＧａＮ／ＧａＮヘテロ構造電界効果型トランジスタ素子を作製すると、ＧａＮ層４０３とＡｌ０．３Ｇａ０．７Ｎスペーサ層４０４とのヘテロ界面付近に、２次元電子ガス４１０が形成される。
本素子の室温における２次元電子ガス濃度は約８×１０１２ｃｍ−２、電子移動度は１２００ｃｍ２／Ｖｓであった。この素子において、ゲート電極４０９に電圧を印加しながらソース電極４０７およびドレイン電極４０８間に電界を印加することで、ゲート電圧が２Ｖにおいて相互コンダクタンスが３００ｍＳ／ｍｍ程度のトランジスタ特性が再現性良く得られる。
本実施形態では、サファイア基板４０１上にＡｌ０．３Ｇａ０．６９Ｉｎ０．０１Ｎ低温堆積層を成膜し、ＧａＮ初期成長時の成長温度を調整することで、ＧａＮ層４０３の格子定数を制御したために、制御性良く２次元電子ガスを形成でき、高歩留まりで変調ドープＡｌＧａＮ／ＧａＮヘテロ構造電界効果型トランジスタを実現できた。
一方、ＧａＮ層４０３の成長を行うために、ＧａＮ初期成長時の成長温度を制御しなかった場合、ＧａＮ層４０３のａ軸格子定数は結晶成長ごとに０．３１８７１ｎｍから０．３１８２２ｎｍとなり、室温における２次元電子ガス濃度も５×１０１２ｃｍ−２から１×１０１３ｃｍ−２の範囲でばらついたため、再現性のよいトランジスタ特性は得られなかった。これは、ｎ型Ａｌ０．３Ｇａ０．７Ｎ障壁層４０５のＡｌ組成およびドーピング濃度が精密に制御されていても、ＧａＮ層４０３の格子定数が異なるため、ピエゾ電界によって誘起される２次元電子ガス濃度にばらつきを生じるためと考えられる。
また、本実施形態では、サファイア基板４０１上にＡｌ０．３Ｇａ０．６９Ｉｎ０．０１Ｎファセット構造層４０２を介してＧａＮ層４０３の成長を行っているが、トランジスタ素子のリーク電流は、ファセット構造層のＡｌ組成が高いほど小さくなる。また、電子移動度はＡｌ組成が低いほど大きく、この理由としては、ファセット構造層のＡｌ組成が高くなるほど貫通転位密度が増加するために、電子移動度が小さくなるからと考えられる。実際に、ファセット構造層のＡｌ組成が３０％のときにリーク電流が最小となり、電子移動度が最大となった。
また、本実施形態では、Ｃ面サファイア基板を使用したが、Ａ面サファイア基板や、Ｃ面に対してＡ面、Ｍ面等の方向に微傾斜した基板などを使用することもできる。また、サファイア基板以外に、砒化ガリウム、スピネル、酸化マグネシウム、窒化ガリウム、窒化アルミニウムガリウムなどからなる基板を用いてもよく、作製するＧａＮやＡｌＧａＮよりも熱膨張係数が大きい材料であることが好ましい。
また、ＡｌｗＧａ１−ｗＮ（０≦ｗ≦０．３）テンプレート作製におけるＧａＮ層の形成と同様の条件下で行うことで、ＡｌｗＧａ１−ｗＮテンプレートに実質的に格子整合していれば、スペーサ層や障壁層、キャップ層にＡｌＧａＩｎＮやＢＮ及びこれらの混晶窒化物系半導体全般を使用することもできる。
また、本実施形態では、サファイア基板上へＡｌＧａＩｎＮ低温堆積層の成膜からその熱処理、ＡｌＧａＮテンプレートの作製、ヘテロ構造電界効果型トランジスタの作製を一貫して行ったが、ＡｌＧａＮテンプレートの作製をした後、いったんＡｌＧａＮテンプレートを取り出し、絶縁膜マスクの形成やドライエッチング等の加工をテンプレートに施してから、選択横方向再成長を行うＥＬＯ（Ｅｐｉｔａｘｉａｌ ＬａｔｅｒａｌＯｖｅｒｇｒｏｗｔｈ）技術を用いて低転位密度のＡｌＧａＮテンプレートを作製した後で、トランジスタ構造の作製を行ってももちろん良い。この場合、ＡｌＧａＮのＥＬＯは、絶縁膜マスク上に低転位密度化には不必要な成長核の形成を引き起こすおそれがあるため、エアブリッジ構造をもつタイプのＥＬＯが望ましい。
産業上の利用可能性
以上のように、本発明によれば、高品質で信頼性の高い窒化物半導体素子を提供することができる。
【図面の簡単な説明】
第１図は、本発明の一実施形態に係る製造方法により作製されたＧａＮテンプレートの構造断面図である。
第２図は、前記ＧａＮテンプレートの製造方法に係る温度シーケンス図である。
第３図は、本発明の他の実施形態に係る製造方法により作製されたＧａＮテンプレートの構造断面図である。
第４図は、ＧａＮ初期成長温度に対する、ＧａＮ層のａ軸方向の格子定数および表面に形成されるピット密度の関係を示す図である。
第５図は、ＡｌＧａＩｎＮ低温堆積層のＡｌ組成に対する、ＧａＮテンプレートの表面に形成されるピット密度、及び表面近傍の貫通転位密度の関係を示す図である。
第６図は、本発明の一実施形態に係る製造方法により作製された窒化物半導体レーザ素子の断面構造を示す図である。
第７図は、前記窒化物半導体レーザ素子の部分断面図である。
第８図は、本発明の他の実施形態に係る製造方法により作製された窒化物半導体レーザ素子の断面構造を示す図である。
第９図は、本発明の一実施形態に係る製造方法により作製された変調ドープＡｌＧａＮ／ＧａＮヘテロ構造電界効果型トランジスタ素子の断面構造を示す図である。
第１０図は、従来のＧａＮテンプレートの製造方法に係る温度シーケンス図である。
第１１図は、従来のＧａＮテンプレートにおけるＣ面サファイア基板上に形成されたＧａＮ層のａ軸格子定数とｃ軸格子定数との関係を示す図である。

Claims (11)

  1. 基板の表面に、少なくともＡｌを含むＩＩＩ族−Ｖ族窒化物半導体からなる低温堆積層を第１の温度で成膜するステップと、
    前記第１の温度よりも高い第２の温度で、前記低温堆積層を熱処理し、ファセット構造層へ変化させるステップと、
    前記ファセット構造層の表面に、ＧａＮ系半導体層を第３の温度で初期成長させるステップと、
    前記第３の温度よりも低い第４の温度で、前記ＧａＮ系半導体層を本成長させるステップとを備える窒化物半導体素子の製造方法。
  2. 前記低温堆積層は、ＡｌｘＧａｙＩｎｌ−ｘ−ｙＮ（０＜ｘ≦０．３，０＜ｙ＜１，０＜ｘ＋ｙ≦１）で表される請求の範囲第１項に記載の窒化物半導体素子の製造方法。
  3. 前記第２の温度は、前記低温堆積層の原子再配列が生じる温度よりも高く、且つ、前記低温堆積層の分解脱離が生じる温度よりも低い温度である請求の範囲第１項に記載の窒化物半導体素子の製造方法。
  4. 前記第２の温度は、８００〜１１５０℃の範囲にある請求の範囲第１項に記載の窒化物半導体素子の製造方法。
  5. 前記第３の温度は、前記ＧａＮ系半導体層の初期成長温度と、前記ＧａＮ系半導体層における前記基板表面に沿う軸方向の格子定数との関係に基づいて、決定される請求の範囲第１項に記載の窒化物半導体素子の製造方法。
  6. 前記第３の温度は、８５０〜１１５０℃の範囲にある請求の範囲第１項に記載の窒化物半導体素子の製造方法。
  7. 前記第３の温度および前記第４の温度間の温度差が、１０〜５０℃の範囲にある請求の範囲第１項に記載の窒化物半導体素子の製造方法。
  8. 前記第２の温度および第３の温度は、同一温度である請求の範囲第１項に記載の窒化物半導体素子の製造方法。
  9. 前記ＧａＮ系半導体層の表面に、ｎ型窒化物半導体層、活性層、及びｐ型窒化物半導体層を、前記ＧａＮ系半導体層と格子整合するように順次結晶成長させることにより、窒化物半導体発光素子を作製するステップを更に備える請求の範囲第１項に記載の窒化物半導体素子の製造方法。
  10. 前記基板、低温堆積層およびＧａＮ系半導体層がｎ型である請求の範囲第９項に記載の窒化物半導体素子の製造方法。
  11. 前記ＧａＮ系半導体層の表面に、スペーサ層、ｎ型障壁層およびキャップ層を、前記ＧａＮ系半導体層と格子整合するように順次結晶成長させることにより、前記ＧａＮ系半導体層とスペーサ層との間にヘテロ界面を形成し、変調ドープヘテロ構造電界効果型トランジスタを作製するステップを更に備える請求の範囲第１項に記載の窒化物半導体素子の製造方法。
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003063215A1 (fr) * 2002-01-21 2003-07-31 Matsushita Electric Industrial Co., Ltd. Procede de fabrication d'un dispositif a semi-conducteurs a base de nitrures
JP4178836B2 (ja) * 2002-05-29 2008-11-12 ソニー株式会社 窒化ガリウム系半導体素子及びその製造方法
TWI295085B (en) * 2003-12-05 2008-03-21 Int Rectifier Corp Field effect transistor with enhanced insulator structure
KR20050062832A (ko) * 2003-12-18 2005-06-28 삼성코닝 주식회사 발광 소자용 질화물 반도체 템플레이트 제조 방법
FI20041213A0 (fi) * 2004-09-17 2004-09-17 Optogan Oy Puolijohdeheterorakenne
JP2006190803A (ja) * 2005-01-06 2006-07-20 Matsushita Electric Ind Co Ltd 半導体発光素子
JP4920298B2 (ja) * 2005-04-28 2012-04-18 シャープ株式会社 半導体発光デバイスおよび半導体デバイスの製造方法
GB0509328D0 (en) * 2005-05-09 2005-06-15 Univ Nottingham A bulk, free-standing cubic III-N substrate and a method for forming same
JP4554469B2 (ja) * 2005-08-18 2010-09-29 日本碍子株式会社 Ｉｉｉ族窒化物結晶の形成方法、積層体、およびエピタキシャル基板
US9157169B2 (en) 2005-09-14 2015-10-13 International Rectifier Corporation Process for manufacture of super lattice using alternating high and low temperature layers to block parasitic current path
JP2007081180A (ja) * 2005-09-15 2007-03-29 Matsushita Electric Ind Co Ltd 半導体発光素子
WO2007148615A1 (ja) * 2006-06-20 2007-12-27 Sumitomo Electric Industries, Ltd. ＡｌxＧａ1-xＮ結晶の成長方法およびＡｌxＧａ1-xＮ結晶基板
JP4462330B2 (ja) 2007-11-02 2010-05-12 住友電気工業株式会社 Ｉｉｉ族窒化物電子デバイス
JP5143076B2 (ja) * 2009-04-09 2013-02-13 シャープ株式会社 窒化物半導体発光素子の製造方法
JP5146432B2 (ja) * 2009-09-29 2013-02-20 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体のエピタキシャル成長方法及びｉｉｉ族窒化物系化合物半導体素子の製造方法
JP2010045416A (ja) * 2009-11-25 2010-02-25 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物電子デバイス
US9012253B2 (en) 2009-12-16 2015-04-21 Micron Technology, Inc. Gallium nitride wafer substrate for solid state lighting devices, and associated systems and methods
JP2012056797A (ja) * 2010-09-09 2012-03-22 Furukawa Co Ltd Ｉｉｉ族窒化物半導体基板の製造方法
WO2012087175A1 (en) 2010-12-21 2012-06-28 Schlumberger Holdings Limited Method for estimating properties of a subterranean formation
JP5883331B2 (ja) 2012-01-25 2016-03-15 住友化学株式会社 窒化物半導体エピタキシャルウェハの製造方法及び電界効果型窒化物トランジスタの製造方法
KR102192130B1 (ko) * 2012-03-21 2020-12-17 프라이베르게르 컴파운드 마터리얼스 게엠베하 Iii-n 단결정
JP5362085B1 (ja) * 2012-09-05 2013-12-11 株式会社東芝 窒化物半導体ウェーハ、窒化物半導体素子及び窒化物半導体ウェーハの製造方法
JP2016171196A (ja) * 2015-03-12 2016-09-23 株式会社東芝 半導体装置の製造方法
JP6092961B2 (ja) * 2015-07-30 2017-03-08 Ｄｏｗａエレクトロニクス株式会社 Ｉｉｉ族窒化物半導体発光素子およびその製造方法
FR3041470B1 (fr) * 2015-09-17 2017-11-17 Commissariat Energie Atomique Structure semi-conductrice a tenue en tension amelioree
US11287563B2 (en) 2016-12-01 2022-03-29 Ostendo Technologies, Inc. Polarized light emission from micro-pixel displays and methods of fabrication thereof
JP6848584B2 (ja) * 2017-03-24 2021-03-24 住友電気工業株式会社 窒化物半導体層の成長方法
US10770620B2 (en) * 2018-06-14 2020-09-08 Glo Ab Epitaxial gallium nitride based light emitting diode and method of making thereof
US20220064818A1 (en) * 2018-12-26 2022-03-03 Kyocera Corporation Method of manufacturing semiconductor element, semiconductor element, and substrate
CN111607824A (zh) * 2020-06-02 2020-09-01 无锡吴越半导体有限公司 基于ScAlMgO4衬底的氮化镓单晶及其制备方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0582447A (ja) 1991-04-12 1993-04-02 Fujitsu Ltd 化合物半導体結晶の成長方法
JPH088185A (ja) * 1994-06-15 1996-01-12 Furukawa Electric Co Ltd:The ＧａＮ系化合物半導体薄膜の積層構造および成長方法
JP3353527B2 (ja) * 1995-03-24 2002-12-03 松下電器産業株式会社 窒化ガリウム系半導体の製造方法
JP3620105B2 (ja) 1995-07-27 2005-02-16 日立電線株式会社 窒化ガリウム結晶の製造方法
US6030848A (en) * 1996-06-28 2000-02-29 Kabushiki Kaisha Toshiba Method for manufacturing a GaN-based compound semiconductor light emitting device
JP3740744B2 (ja) * 1996-07-12 2006-02-01 ソニー株式会社 半導体の成長方法
JPH10335700A (ja) * 1997-06-04 1998-12-18 Toshiba Corp 半導体発光素子およびその製造方法
US6015979A (en) * 1997-08-29 2000-01-18 Kabushiki Kaisha Toshiba Nitride-based semiconductor element and method for manufacturing the same
JP4783483B2 (ja) 1997-11-07 2011-09-28 フィリップス ルミレッズ ライティング カンパニー リミテッド ライアビリティ カンパニー 半導体基板および半導体基板の形成方法
JP4352473B2 (ja) * 1998-06-26 2009-10-28 ソニー株式会社 半導体装置の製造方法
JP2000082671A (ja) * 1998-06-26 2000-03-21 Sony Corp 窒化物系ｉｉｉ−ｖ族化合物半導体装置とその製造方法
JP2000091701A (ja) * 1998-09-04 2000-03-31 Hewlett Packard Co <Hp> 反射鏡、半導体レーザ、反射鏡の形成方法および半導体レーザの製造方法
WO2003063215A1 (fr) * 2002-01-21 2003-07-31 Matsushita Electric Industrial Co., Ltd. Procede de fabrication d'un dispositif a semi-conducteurs a base de nitrures

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US20030232457A1 (en) 2003-12-18
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