JPWO2003054652A1 - 負電位発生回路、負電位発生装置及びこれを用いた半導体装置、並びにその駆動方法 - Google Patents
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Abstract
キャパシタ（４）、キャパシタ（４）に直列接続された強誘電体キャパシタ（６）、出力端子（１１）、出力端子（１１）を接地するキャパシタ（１０）、２つのキャパシタ（４，６）の接続ノード（５）と出力端子（１１）とを接続するスイッチ（９）、及び接続ノード（５）を接地するスイッチ（１）を備え、第１の期間において、スイッチ（１）及び（９）がオフ状態にされた状態で、端子（３）に正電位が供給さると共に端子（７）が接地され、前記第１の期間に続く第２の期間において、端子（３）が接地され、且つスイッチ（９）がオン状態にされ、前記第２の期間に続く第３の期間において、スイッチ（９）がオフ状態にされ、スイッチ（１）がオン状態にされ、且つ端子（７）に正電位が供給され、前記第３の期間に続く第４の期間において、端子（７）が接地され、前記第１の期間から前記第４の期間までが繰り返される、電位発生回路。
Description
技術分野
本発明は、半導体装置に係り、特に電源電圧とは異なる電位を出力する電位発生回路、電位発生装置及びこれを用いた半導体装置、並びにその駆動方法に関する。
背景技術
近年、ＬＳＩの微細化が進んでいる。ＭＯＳトランジスタにおいては、スケーリング則に従い、ゲート絶縁膜である酸化膜が極薄になっており、リーク電流の抑制や信頼性の維持、向上などの観点から電源電圧を低くしなければならない。最小ゲート長が０．１３［μｍ］のデザインルールでは、酸化膜厚は１．５〜１．９［ｎｍ］、電源電圧は１．２〜１．５［Ｖ］である。一方、回路の高速化のためには、ＭＯＳトランジスタの高駆動力を確保しなければならず、そのためには、しきい値電圧の低下が必要である。しかし、しきい値電圧を単に低下させるだけでは、ＭＯＳトランジスタの待機時におけるリーク電流が増加するという問題が発生してしまう。
このような問題に対し、待機時にＭＯＳトランジスタの基板電位を負電位にし、ＭＯＳトランジスタのしきい値電圧を高くすることによって、オフリーク電流を低減する方法などが検討されている。しかし、出力電圧の異なる複数の電源を用意することは、回路の集積度が低くなる、コストアップにつながる、非効率であるなどから、単一の電源を使用できることが望ましい。この問題を解決する従来技術として、電源電圧から負電圧や昇圧電圧を出力するチャージポンプ回路がある。
従来のチャージポンプ回路を用いた基板バイアス発生回路では、例えば、図１２に示したようにＮ型ＭＯＳトランジスタ６３、６５のそれぞれについて、オン状態、オフ状態を交互に周期的に繰り返すことにより、出力端子６７の電荷をくみ上げる。これにより、出力端子６７に負電位を発生させることができる。入力端子６１の電位φ’、中間ノード６４の電位Ｖｃｐ’、出力端子６７の電位Ｖｂｂ’の時間変化の様子をそれぞれ図１３の（ａ）、（ｂ）、（ｃ）に示す。
図１３に基づき、従来の基板バイアス発生回路の動作の説明を行う。入力端子６１に、図１３の（ａ）に示すように、電圧の振幅が電源電位（Ｖｄｄ）であるパルス信号φ’を入力する。パルス信号φ’が接地電位（０）から電源電位（Ｖｄｄ）に立ち上がると、中間ノード６４の電位Ｖｃｐ’は、チャージポンプキャパシタ６２を介して、図１３の（ｂ）に示すように（−Ｖｔｎ２）を初期値として上昇していく。ここで、Ｖｔｎ２はＮ型ＭＯＳトランジスタ６５のしきい値電圧である。中間ノード６４の電位Ｖｃｐ’は、（−Ｖｔｎ２）を初期値としてＶｄｄだけ上昇する。中間ノード６４の電位Ｖｃｐ’が（−Ｖｔｎ２＋Ｖｄｄ）まで上昇すると、Ｎ型ＭＯＳトランジスタ６３はゲート電圧が上昇してオン状態となる。これにより、チャージポンプキャパシタ６２に蓄積された電荷が徐々に放電され、中間ノード６４の電位Ｖｃｐ’は、Ｎ型トランジスタ６３のしきい値電圧Ｖｔｎ１まで降下する。パルス信号φ’が電源電位から接地電位まで立ち下がると、中間ノード６４の電位Ｖｃｐ’はＶｔｎ１を初期値としてＶｄｄだけ降下する。Ｎ型ＭＯＳトランジスタ６５がオン状態となり、チャージポンプキャパシタ６２に電荷が蓄積され、中間ノード６４の電位Ｖｃｐ’は（Ｖｔｎ１−Ｖｄｄ）を初期値として、（−Ｖｔｎ２）まで上昇する。このように、Ｎ型ＭＯＳトランジスタ６３がオン状態でＮ型ＭＯＳトランジスタ６５がオフ状態である間、チャージポンプキャパシタ６２に蓄積された電荷が接地端子に放電され、Ｎ型ＭＯＳトランジスタ６３がオフ状態であり、且つＮ型ＭＯＳトランジスタ６５がオン状態である間、出力端子６７から流入する電荷がチャージポンプキャパシタ６２に蓄積される。以上の動作が繰り返されて、出力端子６７の電位Ｖｂｂ’は、図１３の（ｃ）に示すように徐々に降下する。最終的に得られる電圧Ｖｂｂ’は、下記の式１のように表される。
Ｖｂｂ’＝−Ｖｄｄ＋（Ｖｔｎ１＋Ｖｔｎ２） …（式１）
以上のように、入力端子６１にパルス信号を入力すれば、チャージポンプ回路により出力端子６７に負電位が出力される。しかし、式１から分かるように、従来の基板バイアス発生回路の出力電圧の絶対値は、Ｎ型ＭＯＳトランジスタ６３、６５のしきい値電圧の和だけ小さくなってしまう問題がある。さらに、電力効率が約３０％程度と、低いことも問題である。
発明の開示
本発明は、上記の問題を解決すべく、出力電圧に電圧降下が発生しない電位発生回路、電位発生装置及びこれを用いた半導体装置、並びにその駆動方法を提供することを目的とする。
上記目的を達成する第１の本発明に係る電位発生回路は、第１のキャパシタ、該第１のキャパシタに直列に接続された強誘電体キャパシタである第２のキャパシタ、出力端子、該出力端子を接地する第３のキャパシタ、前記第１のキャパシタ及び第２のキャパシタの接続ノードと前記出力端子とを接続する第１のスイッチ、及び前記接続ノードと接地とを接続する第２のスイッチを備え、第１の期間において、前記第１のスイッチ及び前記第２のスイッチがオフ状態にされた状態で、前記第１のキャパシタの前記接続ノードに対向する第１の端子に正電位が供給されると共に前記第２のキャパシタの前記接続ノードに対向する第２の端子が接地され、前記第１の期間に続く第２の期間において、前記第１の端子が接地され、且つ前記第１のスイッチがオン状態にされ、前記第２の期間に続く第３の期間において、前記第１のスイッチがオフ状態にされ、前記第２のスイッチがオン状態にされ、且つ前記第２の端子に正電位が供給され、前記第３の期間に続く第４の期間において、前記第２の端子が接地され、前記第１の期間から前記第４の期間までが繰り返される。
上記目的を達成する第１の本発明に係る電位発生回路の駆動方法は、上記した第１の本発明に係る電位発生回路において、前記第１の端子を正電位にし、前記第２の端子を接地し、且つ前記第１のスイッチ及び前記第２のスイッチをオフ状態にする第１の期間と、該第１の期間の後に、前記第１の端子を接地し、且つ前記第１のスイッチをオン状態にする第２の期間と、該第２の期間の後に、前記第１のスイッチをオフ状態にし、前記第２のスイッチをオン状態にし、且つ前記第２の端子を正電位にする第３の期間と、該第３の期間の後に、前記第２の端子を接地する第４の期間とを含み、前記第１の期間から前記第４の期間までを繰り返す。
上記目的を達成する第１の本発明に係る電位発生装置は、上記した第１の本発明に係る電位発生回路と、前記第１の端子を正電位にし、且つ前記第２の端子を接地した後に、前記第１の端子を接地し、且つ第１のスイッチをオン状態にし、その後に前記第１のスイッチ及び前記第２のスイッチをそれぞれオフ、オン状態にし、且つ前記第２の端子を正電位にし、さらにその後に前記第２の端子を接地する駆動信号を前記電位発生回路に供給する制御回路と、前記出力端子の出力電位を検知する電位検知回路とを備え、前記電位検知回路が、検知した前記出力電位に応じた制御信号を前記制御回路に出力し、前記制御回路が、前記制御信号に応じて前記駆動信号を出力又は停止する。
上記目的を達成する第１の本発明に係る電位発生装置の駆動方法は、上記した第１の本発明に係る電位発生回路と、該電位発生回路に駆動信号を供給する制御回路と、該制御回路に制御信号を供給する電位検知回路とを備えた電位発生装置の駆動方法であって、前記電位検知回路が、前記電位発生回路の前記出力端子の出力電位を検知する検知ステップと、前記電位検知回路が、検知した前記出力電位の絶対値が第１の値以下の場合、前記駆動信号を出力させる許可信号を前記制御回路に出力し、前記絶対値が第２の値以上になるまで前記許可信号の出力を維持する許可ステップと、前記電位検知回路が、前記絶対値が前記第２の値以上の場合、前記駆動信号の出力を停止させる停止信号を前記制御回路に出力し、前記絶対値が前記第１の値以下になるまで前記停止信号の出力を維持する禁止ステップと、前記制御回路が、前記許可信号を受信した場合、前記電位発生回路に前記駆動信号を出力する駆動ステップと、前記制御回路が、前記停止信号を受信した場合、前記電位発生回路への前記駆動信号の出力を停止する停止ステップとを含む。
上記目的を達成する第２の本発明に係る電位発生装置は、上記した第１の本発明に係る電位発生回路と、前記第１の端子を正電位にし、且つ前記第２の端子を接地した後に、前記第１の端子を接地し、且つ第１のスイッチをオン状態にし、その後に前記第１のスイッチ及び前記第２のスイッチをそれぞれオフ、オン状態にし、且つ前記第２の端子を正電位にし、さらにその後に前記第２の端子を接地する駆動信号を前記電位発生回路に供給する制御回路と、前記出力端子の出力電位を検知する電位検知回路とを備え、前記電位検知回路が、検知した前記出力端子の出力電位の絶対値が所定値以下の場合に所定の信号を出力し、前記制御回路が、前記第１の端子及び前記第２の端子に接地電位を供給し、且つ前記第１のスイッチをオフ状態にする電位及び前記第２のスイッチをオン状態にする電位を供給する前記駆動信号を出力している状態で、前記所定の信号を入力された場合、前記第１の端子に正電位を供給し、前記第２の端子に接地電位を供給し、且つ前記第１のスイッチ及び前記第２のスイッチをオフ状態にする電位を供給する駆動信号を出力する。
上記目的を達成する第３の本発明に係る電位発生装置は、上記した第１の本発明に係る電位発生回路と、第４のキャパシタ、該第４のキャパシタに直列に接続された強誘電体キャパシタである第５のキャパシタ、前記出力端子を接地する第６のキャパシタ、前記第４のキャパシタ及び第５のキャパシタの第２の接続ノードと前記出力端子とを接続する第３のスイッチ、及び前記第２の接続ノードを接地する第４のスイッチを備えて構成された第２の電位発生回路と、前記第１の端子を正電位にし、且つ前記第２の端子を接地した後に、前記第１の端子を接地し、且つ第１のスイッチをオン状態にし、その後に前記第１のスイッチ及び前記第２のスイッチをそれぞれオフ、オン状態にし、且つ前記第２の端子を正電位にし、さらにその後に前記第２の端子を接地する第１の駆動信号を前記第１の本発明に係る電位発生回路に供給する第１の制御回路と、前記第４のキャパシタの前記第２の接続ノードに対向する第３の端子を正電位にし、且つ前記第５のキャパシタの前記第２の接続ノードに対向する第４の端子を接地した後に、前記第３の端子を接地し、且つ第３のスイッチをオン状態にし、その後に前記第３のスイッチ及び前記第４のスイッチをそれぞれオフ、オン状態にし、且つ前記第４の端子を正電位にし、さらにその後に前記第４の端子を接地する第２の駆動信号を前記第２の電位発生回路に供給する第２の制御回路と、前記出力端子の出力電位を検知する電位検知回路とを備え、前記第１の駆動信号の出力タイミングと前記第２の駆動信号の出力タイミングとが半周期ずれており、前記電位検知回路が、検知した前記出力電位に応じた制御信号を前記第１の制御回路及び第２の制御回路に出力し、前記第１の制御回路が、前記制御信号に応じて前記第１の駆動信号を出力又は停止し、前記第２の制御回路が、前記制御信号に応じて前記第２の駆動信号を出力又は停止する。
上記目的を達成する第２の本発明に係る電位発生装置の駆動方法は、上記した第３の本発明に係る電位発生装置の駆動方法であって、前記電位検知回路が、前記出力端子の出力電位を検知する検知ステップと、前記電位検知回路が、検知した前記出力電位の絶対値が第１の値以下の場合、前記第１の駆動信号及び第２の駆動信号を出力させる許可信号を前記第１の制御回路及び第２の制御回路に出力し、前記絶対値が第２の値以上になるまで前記許可信号の出力を維持する許可ステップと、前記電位検知回路が、前記絶対値が前記第２の値以上の場合、前記第１の駆動信号及び第２の駆動信号の出力を停止させる停止信号を前記第１の制御回路及び第２の制御回路に出力し、前記絶対値が前記第１の値以下になるまで前記停止信号の出力を維持する禁止ステップと、前記第１の制御回路が、前記許可信号を受信した場合、前記第１の本発明に係る電位発生回路に前記第１の駆動信号を出力する第１の駆動ステップと、前記第１の制御回路が、前記停止信号を受信した場合、前記第１の本発明に係る電位発生回路への前記第１の駆動信号の出力を停止する第１の停止ステップと、前記第２の制御回路が、前記許可信号を受信した場合、前記第１の駆動信号の出力タイミングと半周期ずれたタイミングで、前記第２の電位発生回路に前記第２の駆動信号を出力する第２の駆動ステップと、前記第２の制御回路が、前記停止信号を受信した場合、前記第２の電位発生回路への前記第２の駆動信号の出力を停止する第２の停止ステップとを含む。
上記目的を達成する第１の本発明に係る半導体装置は、メモリセルと、第５のスイッチと、該第５のスイッチを介して前記メモリセルのワード線に接続された、上記した第１の本発明に係る電位発生装置とを備え、前記メモリセルの待機時に、前記第５のスイッチがオン状態になる。
上記目的を達成する第２の本発明に係る半導体装置は、上記した第１の本発明に係る電位発生装置、Ｎ型電界効果トランジスタ、及び前記電位発生装置の出力端子と前記Ｎ型電界効果トランジスタの基板とを接続する第６のスイッチを備え、前記Ｎ型電界効果トランジスタの待機時に前記第６のスイッチがオン状態になる。
上記目的を達成する第３の本発明に係る半導体装置は、上記した第１の本発明に係る電位発生装置、電界効果トランジスタによって構成されるロジック回路、該ロジック回路と所定の電位とを接続する、前記電界効果トランジスタのしきい値電圧よりも大きいしきい値電圧を有する高しきい値のＰ型電界効果トランジスタ、及び該高しきい値のＰ型電界効果トランジスタのゲートと前記電位発生装置とを接続する第７のスイッチを備え、該第７のスイッチが、前記ロジック回路の動作時にオン状態になり、前記ロジック回路の待機時にオフ状態になる。
上記目的を達成する第４の本発明に係る半導体装置は、上記した第１の本発明に係る電位発生装置、電界効果トランジスタによって構成されるロジック回路、該ロジック回路と所定の電位とを接続する、前記電界効果トランジスタのしきい値電圧よりも大きいしきい値電圧を有する高しきい値のＮ型電界効果トランジスタ、及び該高しきい値のＮ型電界効果トランジスタのゲートと前記電位発生装置とを接続する第８のスイッチを備え、該第８のスイッチが、前記ロジック回路の待機時にオン状態になり、前記ロジック回路の動作時にオフ状態になる。
上記目的を達成する第１の本発明に係る半導体装置の駆動方法は、上記した第３の本発明に係る半導体装置を駆動する方法であって、前記ロジック回路の動作時に、前記第７のスイッチをオン状態にし、前記高しきい値のＰ型電界効果トランジスタのゲートに前記電位発生装置から負電位を供給する動作ステップと、前記ロジック回路の待機時に、前記第７のスイッチをオフ状態にし、前記高しきい値のＰ型電界効果トランジスタのゲートに正電位を供給する待機ステップとを含む。
上記目的を達成する第２の本発明に係る半導体装置の駆動方法は、第４の本発明に係る半導体装置を駆動する方法であって、前記ロジック回路の待機時に、前記第８のスイッチをオン状態にし、前記高しきい値のＮ型電界効果トランジスタのゲートに前記電位発生装置から負電位を供給する待機ステップと、前記ロジック回路の動作時に、前記第８のスイッチをオフ状態にし、前記高しきい値のＮ型電界効果トランジスタのゲートに正電位を供給する動作ステップとを含む。
発明を実施するための最良の形態
以下、本発明に係る電位発生回路、電位発生装置及びこれを用いた半導体装置、並びにその駆動方法の実施の形態を添付図面に基づいて説明する。
（第一の実施の形態）
図１は、本発明の第一の実施の形態に係る電位発生回路を示す回路図である。本実施の形態に係る電位発生回路は、第二のスイッチであるＮ型ＭＯＳトランジスタ１、リセット制御端子２、強誘電体書き込み端子３、第一のキャパシタである常誘電体キャパシタ４、第二のキャパシタである強誘電体キャパシタ６、強誘電体リセット端子７、出力制御端子８、第一のスイッチであるＮ型ＭＯＳトランジスタ９、負荷キャパシタ１０、及び出力端子１１から構成されている。常誘電体キャパシタ４及び強誘電体キャパシタ６は、直列接続されて接続ノード５を形成している。また、ＭＯＳトランジスタのソース・ドレイン領域と基板との間に形成されるｐｎ接合が、順方向にバイアスされることを回避するために、Ｎ型ＭＯＳトランジスタ１、９の基板が負の電位となるように、出力端子１１に接続されている。また、図１には、電圧の供給対象が負荷抵抗１２で表わされている。本明細書において、「端子」は、コネクタ、接続ピンなどの電気回路部品に限定されず、電気的接続が成され得る各々の電気回路素子の端部をも意味する。
一例として、材料がタンタル酸ストロンチウムビスマス（ＳｒＢｉ２Ｔａ２Ｏ９；ＳＢＴ）であり、面積が１００［μｍ２］である強誘電体キャパシタ６と、容量値が３．２［ｐＦ］である常誘電体キャパシタ４とを使用した。また、負荷キャパシタ１０の容量値は２０［ｐＦ］、負荷抵抗１２の抵抗値は５００［ｋΩ］とした。以上のような構成の電位発生回路の動作を、以下において説明する。強誘電体キャパシタ６の電気特性に関する詳細は後述することして、ここでは省略して説明する。また、初期状態では、リセット制御端子２、強誘電体書き込み端子３、強誘電体リセット端子７、及び出力制御端子８の各電位は０［Ｖ］であり、Ｎ型ＭＯＳトランジスタ１、９はオフ状態となっている。
先ず、第一の期間において、上記した初期状態から強誘電体書き込み端子３に５［Ｖ］の正のパルス状の電圧Ｖｗｐを加える。強誘電体キャパシタ６の分極を反転させるこの第一の期間を強誘電体書き込み期間と呼ぶ。次に、第二の期間において、強誘電体書き込み端子３の電圧Ｖｗｐを強誘電体リセット端子７と同電位、即ち０［Ｖ］にする。これによって、接続ノード５には負の電位が発生する。このとき、出力制御端子８の電圧Ｖｏｇとして電源電圧Ｖｄｄを加え、Ｎ型ＭＯＳトランジスタ９をオン状態にすることによって、接続ノード５で保持されている電位Ｖｃｐを出力端子１１に出力する。この第二の期間は、強誘電体キャパシタ６の分極反転による電位を出力している期間であり、この第二の期間を強誘電体読み出し期間と呼ぶ。また、この強誘電体読み出し期間では、出力端子１１から負荷電流が接続ノード５に流入することにより、接続ノード５に正の電荷が蓄積されたり、強誘電体キャパシタ６の分極が不安定になったりするために、出力電位の絶対値が徐々に低下する。この出力低下を防ぐために、第三の期間において、強誘電体キャパシタ６の分極を逆向きに反転させ、接続ノード５に蓄積された電荷を引き出す。即ち、出力制御端子８の電圧を０［Ｖ］としてＮ型ＭＯＳトランジスタ９をオフ状態にすると共に、リセット制御端子２に電源電圧Ｖｄｄを加え、Ｎ型ＭＯＳトランジスタ１をオン状態にして接続ノード５を接地電位にし、強誘電体リセット端子７にパルス状の正の電圧Ｖｒｐを加えることによって、強誘電体キャパシタ６の分極を強誘電体書き込み期間とは、逆向きに反転させる。これにより強誘電体キャパシタ６の分極状態をリセットする。この第三の期間を強誘電体逆反転期間と呼ぶ。最後に、第四の期間において、Ｎ型ＭＯＳトランジスタ１をオン状態にしたまま、即ち接続ノード５を接地電位に維持したまま、強誘電体リセット端子７を接地電位、即ち０［Ｖ］にする。これにより、接続ノード５に蓄積された正の電荷を引き出すことができる。この第四の期間を電荷引き出し期間と呼ぶ。
上記で説明を省略した強誘電体キャパシタ６と常誘電体キャパシタ４の直列接続回路の動作について、図２に基づき説明する。図２の（ａ）は、強誘電体キャパシタ６ａと容量値Ｃｃの常誘電体キャパシタ４ａとが直列に接続された回路図である。強誘電体キャパシタ６ａの端子７ａを接地し、常誘電体キャパシタ４ａの端子３ａに電圧Ｖｐｐを加えた場合に、強誘電体キャパシタ６ａと常誘電体キャパシタ４ａの各々に加わる電圧をそれぞれＶｆ、Ｖｃとする。即ち、
Ｖｐｐ＝Ｖｆ＋Ｖｃ …（式２）
であるとする。また、強誘電体キャパシタ６ａの分極現象によって誘起される電荷量をＱとすれば、電荷保存則に従って強誘電体キャパシタ６ａと常誘電体キャパシタ４ａとの接続ノード５ａの全電荷が０となるように、常誘電体キャパシタ４ａの上部電極にも電荷量Ｑが誘起される。即ち、
Ｑ＝Ｃｃ・Ｖｃ …（式３）
である。式２を式３に代入すると、
Ｑ＝Ｃｃ・（Ｖｐｐ−Ｖｆ） …（式４）
となる。一方、強誘電体キャパシタ６ａの電荷量Ｑと電圧Ｖｆとの関係は、図２の（ｂ）に示すように、ヒステリシス特性を示す。図２の（ｂ）には、式４の関係が成立している斜めの直線が、ヒステリシス曲線に重ねて表わされている。従って、図２の（ｂ）におけるヒステリシス曲線と斜めの直線との交点が、ヒステリシス特性及び式４の関係を同時に満たす状態、即ち、図２の（ａ）に示した強誘電体キャパシタ６ａに加わる電圧Ｖｆ及び電荷量Ｑを表している。
図２の（ｂ）に示した点Ａは、強誘電体キャパシタ６ａの端子７ａを接地し、常誘電体キャパシタ４ａの端子３ａに正の大きな電圧（Ｖｐｐ）を加えて保持した状態における強誘電体キャパシタ６ａの電荷量Ｑ及び電圧Ｖｆを表している。点Ａの状態は、上記した強誘電体書き込み期間に対応する。また、点Ｂは、強誘電体キャパシタ６ａの端子７ａの接地を維持したまま、常誘電体キャパシタ４ａの端子３ａに正の大きな電圧を加えた後に電圧を０［Ｖ］に戻した状態における強誘電体キャパシタ６ａの電荷量Ｑ及び電圧Ｖｆを表している。点Ｂの状態は、上記した強誘電体読み出し期間に対応する。このとき、強誘電体キャパシタ６ａの両端５ａ、６ａには、負の電圧−Ｖｈが加わっている（図２の（ｂ）参照）。即ち、強誘電体キャパシタ６ａの端子７ａが接地されているので、強誘電体キャパシタ６ａと常誘電体キャパシタ４ａとの接続ノード５ａは、負の電位−Ｖｈに保持される。従って、上記したように図１に示した回路図おいて、強誘電体読み出し期間にＮ型ＭＯＳトランジスタ９がオンされた場合、接続ノード５に発生するこの負の電位−Ｖｈが出力端子１１に出力される。また、点Ｃは、接続ノード５ａを接地電位とし、強誘電体キャパシタ６ａの端子７ａに負の大きな電圧（−Ｖｐｐ’）を加えて保持した状態における強誘電体キャパシタ６ａの電荷量Ｑ及び電圧Ｖｆを表している。ここで、端子７ａに加える負電圧（−Ｖｐｐ’）の絶対値は、端子３ａに加える正電圧（Ｖｐｐ）よりも小さい値でもよい。点Ｃの状態は、上記した強誘電体逆反転期間に対応する。このとき、強誘電体キャパシタ６ａには、点Ａの状態（強誘電体書き込み期間に対応）とは逆向きの電界が発生し、強誘電体キャパシタ６ａの分極方向が強誘電体書き込み期間とは逆向きに反転するため、強誘電体キャパシタ６ａの分極状態をリセットすることが可能となる。また、点Ｄは、接続ノード５ａを接地電位とし、強誘電体キャパシタ６ａの端子７ａに負の大きな電圧（−Ｖｐｐ’）を加えた後に電圧を０［Ｖ］に戻した状態における強誘電体キャパシタ６ａの電荷量Ｑ及び電圧Ｖｆを表している。点Ｄの状態は、上記した電荷引き出し期間に対応する。従って、上記したように、図１に示した回路図において、強誘電体リセット端子７を接地電位にした後に、Ｎ型ＭＯＳトランジスタ１をオン状態に保持すれば、強誘電体キャパシタ６の両端が短絡され、接続ノード５に蓄積された電荷はすべて流出する。
本実施の形態に係る電位発生回路における各端子に加える電圧及びそのタイミングに関して、図３に基づいてさらに具体的に説明する。図３において、Ｖｗｐ、Ｖｏｇ、Ｖｒｐ、Ｖｒｇは、それぞれ強誘電体書き込み端子３、出力制御端子８、強誘電体リセット端子７、リセット制御端子２の電位を表す。
（１）強誘電体書き込み期間ｔ１では、強誘電体書き込み端子３のみにＶｐｐの電圧を加える。一例として、Ｖｐｐ＝５［Ｖ］の電圧を約２０［ｎｓ］の間加えると、接続ノード５には約１．８［Ｖ］の電位が発生した。しかし、この期間では出力制御端子８が０［Ｖ］でＮ型ＭＯＳトランジスタ９がオフ状態であるため、出力端子１１に電位は出力されない。
（２）強誘電体読み出し期間ｔ２では、出力制御端子８のみにＶｄｄの電圧を加える。この期間において接続ノード５は、前述したように負の電位に保持される。一例として、Ｖｄｄ＝５［Ｖ］の電圧を約２００［ｎｓ］の間加えると、接続ノード５の電位Ｖｃｐは約−０．９４［Ｖ］となった。本実施の形態では、この期間、出力制御端子８であるＮ型ＭＯＳトランジスタ９のゲートに電源電圧５［Ｖ］を加えるため、出力端子１１の出力電圧がしきい値電圧だけ低下することはない。
（３）強誘電体逆反転期間ｔ３では、強誘電体リセット端子７にＶｐｐの電圧を加え、リセット制御端子２にＶｄｄの電圧を加える。この期間では、強誘電体キャパシタ６は強誘電体書き込み期間ｔ１とは逆の方向に分極反転している。
（４）電荷引き出し期間ｔ４では、強誘電体逆反転期間ｔ３に引き続いてリセット制御端子２にＶｄｄの電圧を加え、強誘電体リセット端子７の電圧を０［Ｖ］に戻す。この期間では、前述したように、強誘電体キャパシタ６の両端が、Ｎ型ＭＯＳトランジスタ１によって短絡されるので、接続ノード５に蓄積された電荷が引き出される。
上記した期間ｔ１〜ｔ４を一周期とし、（１）から（４）までに示した動作を繰り返し行うことで、出力端子１１から負の電位を連続して供給することが可能となる。
図４は、本実施の形態に係る電位発生回路の各端子の電圧を、図３に示したタイミングで制御した場合の出力端子１１の電位Ｖｂｂの時間変化を示した図である。ここでは、約２０［ｎｓ］の強誘電体書き込み期間ｔ１にＶｐｐ＝５［Ｖ］の電圧を加え、約２００［ｎｓ］の強誘電体読み出し期間ｔ２にＶｄｄ＝５［Ｖ］の電圧を加え、約２０［ｎｓ］の強誘電体逆反転期間ｔ３にＶｐｐ＝Ｖｄｄ＝５［Ｖ］の電圧を加え、約１８０［ｎｓ］の電荷引き出し期間ｔ４にＶｄｄ＝５［Ｖ］の電圧を加えた。図４から分かるように、約１０［μｓ］経過すれば出力端子１１の電位Ｖｂｂは十分に安定になり、そのときＶｂｂは約−０．９２［Ｖ］となった。また、このときの負荷電流は約１．９［μＡ］であった。
図５の（ａ）、（ｂ）は、図４と同じ条件で、本実施の形態に係る電位発生回路の出力が安定した状態における、出力端子１１の電位Ｖｂｂ及び接続ノード５の電位Ｖｃｐの各々の時間変化を示した図である。図５の（ａ）に示すように、出力端子１１の電位Ｖｂｂは、上記した強誘電体書き込み期間ｔ１では、接続ノード５と切り離されているので、約−０．８９［Ｖ］と出力低下している。しかし、強誘電体読み出し期間ｔ２になると接続ノード５から電位が供給されるので、出力電位Ｖｂｂは約−０．９５［Ｖ］に回復している。強誘電体逆反転期間ｔ３から電荷引き出し期間ｔ４において、電位Ｖｂｂは、約−０．９５［Ｖ］から約−０．９０［Ｖ］に単調に増加している。図５の（ｂ）に示すように、強誘電体書き込み期間ｔ１では強誘電体書き込み端子３に正のパルス状の電圧を加えているので、接続ノード５の電位Ｖｃｐは約１．８［Ｖ］になっている。強誘電体読み出し期間ｔ２では、Ｖｃｐは約−０．９４［Ｖ］の負の電位に保持されている。強誘電体逆反転期間ｔ３では、強誘電体キャパシタ６の分極が逆向きに反転されるため、Ｖｃｐは最大約１．４［Ｖ］となっている。電荷引き出し期間ｔ４では、強誘電体キャパシタ６の両端が短絡されるので、Ｖｃｐは０［Ｖ］となっている。即ち、出力端子１１の電位Ｖｂｂは、リップル電圧が約０．０６［Ｖ］であり、一周期で平均すると約−０．９２［Ｖ］となった。
以上のように本発明の第一の実施の形態に係る電位発生回路は、強誘電体キャパシタ６の分極反転を利用しているため、正のパルス状の電圧を加えることで、強誘電体キャパシタ６と常誘電体キャパシタ４との接続ノード５に負の電位が発生する。また、Ｎ型ＭＯＳトランジスタ１、９のゲートには、オン状態にするために、電源電圧を加えているので、出力電圧がＮ型ＭＯＳトランジスタ１、９のしきい値電圧分だけ低下することはない。さらに、従来の基板バイアス発生回路では常誘電体キャパシタを用いているため、常誘電体キャパシタに常時パルス状の電圧を加えなければならないが、本実施の形態に係る電位発生回路では、強誘電体キャパシタの残留分極による電位発生を利用しているため、強誘電体キャパシタに常時パルス状の電圧を加える必要がなく、従来の基板バイアス発生回路よりも電力効率が改善される。
なお、上記においては、強誘電体キャパシタの材料としてＳＴＢを使用する場合を説明したが、ＳＴＢに限定されず、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ０．４５Ｔｉ０．５５）Ｏ３；ＰＺＴ）など、印加電圧と蓄積電荷の関係がヒステリシス特性を持つ材料であれば、本実施の形態に係る電位発生回路の動作特性が得られることは言うまでもない。例えば、ポリフッ化ビニリデン三フッ化エチレン共重合体（Ｐ（ＶＤＦ／ＴｒＦＥ））などの高分子化合物でも同様の動作特性を得ることが可能である。
また、図４、５に示した安定電位に達するまでに要する時間、リップルの大きさは、負荷抵抗１２及び負荷キャパシタ１０の値によって変化する。従って、電位を供給する対象の電気的特性に応じて、所望の出力特性が得られるように、負荷キャパシタ１０を始め電位発生回路の各部の回路定数を設計、調節することが望ましい。
（第二の実施の形態）
図６の（ａ）は、本発明の第二の実施の形態に係る電位発生装置の概略構成を示したブロック図である。図６の（ａ）に示したように、本実施の形態に係る電位発生装置は、第一の実施の形態に係る電位発生回路１４と、電位発生回路１４を制御する制御回路１３と、電位発生回路１４の出力電位を検知する検知回路１５とを備えて構成されている。
本実施の形態において、制御回路１３は、第一の実施の形態に関して図３に示した駆動方法で電位発生回路１４を動作させる回路である。即ち、制御回路１３は、動作中は、図３に示したタイミングで電位発生回路１４の端子２、３、７、８（図１参照）に所定の電圧を供給する。図６における記号φは、電位発生回路１４の各々の端子２、３、７、８に供給される電圧Ｖｒｇ、Ｖｗｐ、Ｖｒｐ、Ｖｏｇを表している。制御回路１３は、電位検知回路１５から供給される信号に応じて、動作状態を変化させる。
まず、制御回路１３が、電位検知回路１５から供給される信号に応じて、動作または停止する場合について説明する。第一の所定値Ｖ１、第二の所定値Ｖ２が、０＜Ｖ１＜Ｖ２の関係にあるとする。電位検知回路１５は、電位発生回路１４から出力される電位の絶対値｜Ｖｂｂ｜を検知し、｜Ｖｂｂ｜がＶ１以下であれば制御回路１３を動作させる信号を出力し、｜Ｖｂｂ｜がＶ２以上になるまでその状態を維持し、｜Ｖｂｂ｜がＶ２以上になれば制御回路１３を停止させる信号を出力し、Ｖ１以下になるまでその状態を維持する。
具体的には、図６の（ｂ）に示すように、第一の所定値Ｖ１＝０．９０［Ｖ］、第二の所定値Ｖ２＝０．９４［Ｖ］とすると、制御回路１３が動作中であって電位発生回路１４から出力される電位の絶対値｜Ｖｂｂ｜が０．９０〜０．９４［Ｖ］の間にある状態から、｜Ｖｂｂ｜が上昇して｜Ｖｂｂ｜≧０．９４［Ｖ］の状態になった場合、電位検知回路１５は制御回路１３を停止させる信号を出力する。その後、｜Ｖｂｂ｜が低下して｜Ｖｂｂ｜≦０．９０［Ｖ］になるまで、電位検知回路１５はその状態を維持、即ち制御回路１３を停止させる信号の出力を維持し、｜Ｖｂｂ｜≦０．９０［Ｖ］になれば、電位検知回路１５は制御回路１３を動作させる信号を出力する。そして、｜Ｖｂｂ｜が上昇して｜Ｖｂｂ｜≧０．９４［Ｖ］になるまで、電位検知回路１５はその状態を維持、即ち制御回路１３を動作させる信号の出力を維持し、｜Ｖｂｂ｜≧０．９４［Ｖ］になれば、電位検知回路１５は制御回路１３を停止させる信号を出力する。
なお、電位発生装置の動作安定のため、二つの動作しきい値電圧Ｖ１、Ｖ２に０．４［Ｖ］の差を設けたが、この値は本発明の概念を何ら拘束するものではない。即ち、０．４［Ｖ］以外の値に設定してもよく、一つのしきい値を使用することもできる。例えば、電位検知回路１５が、電位発生回路１４から出力される電位の絶対値｜Ｖｂｂ｜を検知し、所定のしきい値Ｖ３以下であれば、制御回路１３を動作させる信号を出力し、しきい値Ｖ３を超えれば、制御回路１３を停止させる信号を出力するようにしてもよい。
次に、制御回路１３が、電位検知回路１５から入力される信号に応じて、電位発生回路１４に電圧を供給するタイミングを変更する場合について説明する。これは、出力端子１１の電圧Ｖｂｂの絶対値｜Ｖｂｂ｜が、図５に示したように、強誘電体書き込み期間ｔ１の最後の瞬間で最小値となり、続く強誘電体読み出し期間ｔ２に入った直後に最大値となることから、絶対値｜Ｖｂｂ｜を観測し、この最小値、最大値の幅（リップル）が小さくなるように、制御回路１３が電位発生回路１４に電圧を供給するタイミングを調節するものである。即ち、電位検知回路１５は、電位発生回路１４から出力される電位の絶対値｜Ｖｂｂ｜を検知し、｜Ｖｂｂ｜が所定の値Ｖ４以下になれば、制御回路１３に対して電荷引き出し期間ｔ４を終了して強誘電体書き込み期間ｔ１を開始させる信号を出力する。
具体的に、図５を一例にして説明すれば、Ｖｂｂが強誘電体書き込み期間ｔ１の開始時点で約−０．９０［Ｖ］、終了直前で約−０．８９［Ｖ］となっていることから、電位検知回路１５は、電位発生回路１４から出力される電位の絶対値｜Ｖｂｂ｜を検知し、｜Ｖｂｂ｜が所定の値Ｖ４以下、例えばＶ４＝０．９１［Ｖ］以下になれば、制御回路１３に対して電荷引き出し期間ｔ４を終了して強誘電体書き込み期間ｔ１を開始させる信号を出力する。これを受けて、制御回路１３が強誘電体書き込み期間ｔ１に対応する出力信号を電位発生回路１４に供給し、所定の時間ｔ１の後に強誘電体読み出し期間ｔ２に移行すれば、Ｖｂｂは図５の（ａ）に示したように約−０．８９［Ｖ］まで上昇せずに、例えば約−０．９０［Ｖ］までで上昇を停止して約−０．９５［Ｖ］まで減少する。これによって、リップルは、約０．６［Ｖ］（＝０．９５−０．８９）から、約０．５［Ｖ］（＝０．９５−０．９０）に減少する。ここで、必ず電荷引き出し期間ｔ４を経過することを条件として、即ち電荷引き出し期間ｔ４を経ずに強誘電体逆反転期間ｔ３から強誘電体書き込み期間ｔ１期間に移行することがないように、Ｖ４の値を決定すればよい。
以上のように、電位検知回路１５を設け、電位検知回路１５からの信号に応じて制御回路１３が電位発生回路１４を制御する状態を変化させることによって、出力電位Ｖｂｂを安定させるとともに、回路の消費電力を抑えることが可能となる。
（第三の実施の形態）
図７は、本発明の第三の実施の形態に係る電位発生装置の概略構成を示すブロック図である。本実施の形態に係る電位発生装置は、第一の制御回路１６、第一の電位発生回路１７、第一の電位検知回路１８、第二の制御回路１９、第二の電位発生回路２０及び第二の電位検知回路２１を備えて構成されている。ここで、第一の制御回路１６、第一の電位発生回路１７及び第一の電位検知回路１８、並びに第二の制御回路１９、第二の電位発生回路２０及び第二の電位検知回路２１は、それぞれ上記した第二の実施の形態と同様の回路構成であり、同様の動作を行う。また、第一の制御回路１６が第一の電位発生回路１７の各端子に各々の電圧（φ１で表わす）を供給するタイミングと、第二の制御回路１９が第二の電位発生回路２０の各端子に各々の電圧（φ２で表わす）を供給するタイミングとは、図３に示したｔ１〜ｔ４を１周期として、半周期ずれている。
例えば、前半の半周期中に、第一の制御回路１６が第一の電位発生回路１７に対して、強誘電体読み出し期間ｔ２に該当する電圧供給を行い、後半の半周期中には、第二の制御回路１９が第二の電位発生回路２０に対して、強誘電体読み出し期間ｔ２に該当する電圧供給を行う。この場合、前半の半周期中は、第二の電位発生回路２０が強誘電体読み出し期間ｔ２に該当する状態にならず、Ｎ型ＭＯＳトランジスタ９（図１参照）がオフ状態であり、第二の電位発生回路２０は出力端子から開放されている。また、後半の半周期中は、第一の電位発生回路１７が強誘電体読み出し期間ｔ２に該当する状態にならず、Ｎ型ＭＯＳトランジスタ９（図１参照）がオフ状態であり、第一の電位発生回路１７は出力端子から開放されている。従って、前半の半周期中には、第一の電位発生回路１７のみが強誘電体読み出し期間ｔ２に該当する状態となって出力端子に電位を供給し、後半の半周期中には、第二の電位発生回路２０のみが強誘電体読み出し期間ｔ２に該当する状態となって出力端子に電位を供給する。
これにより、第二の実施の形態に係る電位発生装置は、１周期中で１回だけ強誘電体読み出し期間ｔ２になり、接続端子から電位を供給するが、本実施の形態に係る電位発生装置は、１周期中で２回強誘電体読み出し期間ｔ２になり、接続端子から電位を供給することができ、第二の実施の形態に係る電位発生装置に比べて電位発生回路１７、２０の出力端子から電位が供給される期間が長いため、出力電圧Ｖｂｂのリップルが小さくなる。また、二つの電位発生回路１７、２０により電位を供給するため、負荷電流も大きくすることが可能となる。
以上のように、本実施の形態に係る電位発生装置によれば、第二の実施の形態の回路を二つ設け、その動作周期を半周期だけずらすことによって出力電位のリップルを抑え、負荷電流を大きくすることが可能となった。例えば、第一の電位発生回路１７及び第二の電位発生回路２０の各々が備えている負荷キャパシタの容量値を、図１の負荷キャパシタ１０の容量値の１／２になる様に設定し、第一の電位発生回路１７及び第二の電位発生回路２０の動作周期を半周期だけずらすことによって、図４に示したグラフと同様の時定数で安定化し、且つ図４に示したリップルよりもリップルが小さい出力電圧を得ることができた。
上記した本実施の形態では、二つの電位検知回路１８、２１を備えている場合を説明したが、一つの電位検出回路を備え、電位検出回路からの出力信号を二つの制御回路１６、１９の各々に入力するようにしてもよい。
（第四の実施の形態）
図８は、本発明の第四の実施の形態に係る半導体装置の概略構成を示すブロック図である。本実施の形態に係る半導体装置は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）メモリセル、第二の実施の形態に係る電位発生装置２２、及び第三のスイッチ２３を備えて構成されている。また、各メモリセルは、ＭＯＳトランジスタ２５及びキャパシタ２６から構成されており、ビット線（ＢＬ）２４及びワード線（ＷＬ）２７に接続されている。
ＤＲＡＭは、記憶データの損失、即ちリーク電流によるキャパシタ２６の電荷損失を補うために、ある一定時間毎にリフレッシュされる必要があり、このために電力消費が増大する。本実施の形態に係る半導体装置の特徴は、待機時にＤＲＡＭのワード線２７を負の電位にすることによって、メモリセルを構成するＭＯＳトランジスタ２５のサブスレッショルド領域におけるキャパシタ２６から接地電位へのリーク電流を低減することができ、これによってＤＲＡＭの低消費電力化が実現できることである。
図８に示したように、各ワード線２７には、スイッチ２３を介して電位発生装置２２が接続されている。本実施の形態に係る半導体装置では、メモリセルの動作時に、スイッチ２３をオフ状態にしてワード線２７と電位発生装置２２とを切り離し、メモリセルの待機時に、スイッチ２３をオン状態にしてワード線２７と電位発生装置２２とを接続させる。これにより、待機時に各メモリセルのＭＯＳトランジスタ２５のゲートに、電位発生装置２２から負の電位が供給されることになり、待機時におけるキャパシタ２６から接地電位へのリーク電流を低減することができる。また、このリーク電流の低減により、ＤＲＡＭのリフレッシュサイクルを長くすることができるようになる。このため、従来のＤＲＡＭ回路よりも低消費電力化が可能となる。また、メモリセルのキャパシタ２６に蓄積されている電荷による電位を読み出す際のセンスアンプにおいてもリーク電流が減少するため、マージンが広がりＤＲＡＭ回路の信頼性が向上する。
以上のように、本実施の形態に係る半導体装置によれば、待機時にメモリセルのワード線２７に第二の実施の形態に係る電位発生装置２２の出力を加えることによって、待機時におけるメモリセルのリーク電流を低減することができ、低消費電力化が可能となった。
なお、本実施の形態では、省面積のため第二の実施の形態に係る電位発生装置を用いているが、第三の実施の形態に係る電位発生装置を使用してもよい。また、メモリセルのキャパシタの材料として強誘電体を用いてもよく、さらに、メモリセルのアクセスにトランスファーゲートを有する半導体装置であれば、電界効果トランジスタと抵抗によって構成されるメモリセルなどを使用しても、本実施の形態に係る半導体装置と同様の効果が得られることは言うまでもない。
（第五の実施の形態）
図９は、本発明の第五の実施の形態に係る半導体記憶装置の概略構成を示すブロック図である。本実施の形態に係る半導体装置は、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）メモリセル、第二の実施の形態に係る電位発生装置３１、及び第四のスイッチ３２を備えて構成されている。また、各ＳＲＡＭメモリセルは、二個のトランスファーゲート３４、３４ａ及び二個のフリップフロップ３５、３５ａから構成されており、ビット線（ＢＬ）３３及びワード線（ＷＬ）３６に接続されている。
本実施の形態に係る半導体装置の特徴は、ＳＲＡＭのトランスファーゲートのゲートに接続されているワード線３６を負の電位にすることによって、メモリセルのトランスファーゲート３４、３４ａのサブスレッショルド領域におけるメモリセルのフリップフロップ３５、３５ａから接地電位へのリーク電流を低減することができ、これによって従来のＳＲＡＭ回路よりも低消費電力化が可能となることである。
図９に示したように、各ワード線３６には、スイッチ３２を介して電位発生装置３１が接続されている。本実施の形態に係る半導体装置では、メモリセルの動作時に、スイッチ３２をオフ状態にしてワード線３６と電位発生装置３１とを切り離し、メモリセルの待機時に、スイッチ３２をオン状態にしてワード線３６と電位発生装置３１とを接続させる。これにより、待機時に各メモリセルのトランスファーゲートのゲートに電位発生装置３１から負の電位が加わることになり、待機時におけるメモリセルのリーク電流を低減することができ、低消費電力化が可能となった。
以上のように、本実施の形態に係る半導体装置によれば、待機時にメモリセルのワード線３６に第二の実施の形態に係る電位発生装置３１の出力を加えることによって、待機時におけるメモリセルのリーク電流を低減することができ、低消費電力化が可能となる。
なお、本実施の形態では、省面積のため第二の実施の形態に係る電位発生装置を用いているが、第三の実施の形態に係る電位発生装置を使用してもよい。また、ＳＲＡＭメモリセルは、図９に示したフリップフロップによる構成に限らず、抵抗を使用した抵抗負荷型セルであってもよい。
（第六の実施の形態）
図１０は、本発明の第六の実施の形態に係る半導体装置の概略構成を示すブロック図である。本実施の形態に係る半導体装置は、Ｐ型電界効果トランジスタであるＰ型ＭＯＳトランジスタ４１、Ｎ型電界効果トランジスタであるＮ型ＭＯＳトランジスタ４２、第五のスイッチ４３、及び第三の実施の形態に係る電位発生装置４４を備えて構成されている。Ｐ型ＭＯＳトランジスタ４１及びＮ型ＭＯＳトランジスタ４２は、直列に接続されてインバータを構成している。ここで、Ｎ型ＭＯＳトランジスタ４２は、基板電位を変化させることによってＮ型ＭＯＳトランジスタのしきい値電圧を可変することができるＶＴＣＭＯＳ（Ｖａｒｉａｂｌｅ Ｔｈｒｅｓｈｏｌｄ ＣＭＯＳ）である。また、Ｎ型ＭＯＳトランジスタ４２の基板には、第五のスイッチ４３を介して第三の実施の形態に係る電位発生装置４４が接続されている。
待機時にＮ型ＭＯＳトランジスタ４２のしきい値電圧を大きくすることで、Ｎ型ＭＯＳトランジスタ４２のサブスレッショルド領域における電源電位Ｖｄｄから接地電位Ｖｓｓへのリーク電流を低減することが可能であるが、そのためには、Ｎ型ＭＯＳトランジスタ４２の基板を負電位にする必要がある。本実施の形態に係る半導体装置では、インバータ回路の待機時に、スイッチ４３をオン状態にしてＮ型ＭＯＳトランジスタ４２の基板に電位発生装置４４から負の電位を供給し、インバータ回路の動作時に、スイッチ４３をオフ状態にしてＮ型ＭＯＳトランジスタ４２の基板に接地電位Ｖｓｓを供給する。これにより、インバータ回路の待機時には、Ｎ型ＭＯＳトランジスタ４２のしきい値電圧が大きくなり、リーク電流を低減することができ、インバータ回路の動作時には、駆動電流を高くすることができる。
以上のように、待機時にＮ型ＭＯＳトランジスタ４２の基板に第三の実施の形態に係る電位発生回路４４の出力を供給することで、従来のＶＴＣＭＯＳに比べ、待機時におけるリーク電流を低減することが可能となる。また、動作時にＮ型ＭＯＳトランジスタのしきい値は待機時に比べ小さくなるため、駆動電流を高くすることが可能となる。
なお、本実施の形態では、第三の実施の形態に係る電位発生装置を用いているが、第二の実施の形態に係る電位発生装置を使用してもよく、その場合にも同様の効果を得ることができる。また、本実施の形態ではインバータ回路を構成する場合について説明したが、インバータ回路に限定されず、ＶＴＣＭＯＳを使用した回路であればよい。
（第七の実施の形態）
図１１は、本発明の第七の実施の形態に係る半導体装置の概略構成を示すブロック図である。本実施の形態に係る半導体装置は、第一の電位発生装置５１と、第六のスイッチ５２と、高しきい値Ｐ型ＭＯＳトランジスタ５３と、高しきい値Ｎ型ＭＯＳトランジスタ５６と、第七のスイッチ５７と、第二の電位発生装置５８と、ロジック回路を構成している低しきい値Ｐ型ＭＯＳトランジスタ５４及び低しきい値Ｎ型ＭＯＳトランジスタ５５とを備えて構成されている。ここで、電位発生装置５１、５８は、何れも図７に示した第三の実施の形態に係る電位発生装置である。高しきい値Ｐ型ＭＯＳトランジスタ５３及び高しきい値Ｎ型ＭＯＳトランジスタ５６の各々のゲートに正の電位を供給するためのゲート制御ラインは省略している。
本実施の形態に係る半導体装置では、駆動電流を大きくするために、ロジック回路にはしきい値電圧が低いＭＯＳトランジスタである低しきい値ＭＯＳトランジスタ５４、５５を用い、リーク電流が問題となる個所、即ち、ロジック回路と電源電位Ｖｄｄとの間、及びロジック回路と接地電位Ｖｓｓとの間には、しきい値電圧が高いＭＯＳトランジスタである高しきい値ＭＯＳトランジスタ５３、５６を用いている。このように、異なるしきい値電圧のＭＯＳトランジスタを用いた回路は、ＭＴＣＭＯＳ（Ｍｕｌｔｉ Ｔｈｒｅｓｈｏｌｄ ＣＭＯＳ）と呼ばれている。
本実施の形態に係る半導体装置は、ロジック回路の動作時に、第七のスイッチ５７をオフ状態にして高しきい値Ｎ型ＭＯＳトランジスタ５６のゲートにゲート制御ライン（図示せず）から正の電位を供給し、且つ第六のスイッチ５２をオン状態にして第一の電位発生装置５１を高しきい値Ｐ型ＭＯＳトランジスタ５３のゲートに接続し、負の電位を供給する。これによって、回路動作時の駆動電流を増大させることができる。即ち、従来のＭＴＣＭＯＳよりも、回路動作時における駆動電流を大きくすることが可能となる。
また、ロジック回路の待機時には、第六のスイッチ５２をオフ状態にして高しきい値Ｐ型ＭＯＳトランジスタ５３のゲートにゲート制御ライン（図示せず）から正の電位を供給し、且つ第七のスイッチ５７をオン状態にして第二の電位発生装置５８を高しきい値Ｎ型ＭＯＳトランジスタ５６のゲートに接続し、負の電位を供給する。これによって、高しきい値Ｎ型ＭＯＳトランジスタ５６のサブスレッショルド領域における電源電位Ｖｄｄから接地電位Ｖｓｓへのリーク電流を低減させることができる。即ち、従来のＭＴＣＭＯＳよりも、回路待機時におけるリーク電流を小さくすることができる。
以上のように、高しきい値ＭＯＳトランジスタのゲートに負の電位を供給することで、回路動作時の駆動電流を大きくし、回路待機時のリーク電流を低減することが可能となる。
また、ロジック回路は、図１１に示した低しきい値ＭＯＳトランジスタ５４、５５で構成される回路に限定されるものではなく、ロジック回路を構成するＭＯＳトランジスタよりも高いしきい値電圧のＭＯＳトランジスタを介してロジック回路に所定の電位（電源電位、接地電位など）を供給する構成の回路であればよい。即ち、ロジック回路に所定の電位を供給する高しきい値のＰ型ＭＯＳトランジスタに対しては、ロジック回路の動作時に電位発生装置から負の電位を供給し、ロジック回路に所定の電位を供給する高しきい値のＮ型ＭＯＳトランジスタに対しては、待機時に電位発生装置から負の電位を供給するように構成されていればよい。
産業上の利用の可能性
本発明によれば、従来のチャージポンプ回路を用いた基板バイアス発生回路において問題となっていた、Ｎ型ＭＯＳトランジスタのしきい値電圧による出力電位の電圧降下が発生せず、電力効率の高い電位発生回路、電位発生装置、及びその駆動方法を実現することができる。また、これらを半導体装置に適用することによって、リーク電流が小さく低消費電力の半導体装置や、駆動電流の大きい半導体装置を提供することができる。
【図面の簡単な説明】
第１図は、本発明の第一の実施の形態に係る電位発生回路を示す回路図である。
第２図は、本発明の第一の実施の形態に係る電位発生回路の動作を説明するための図である。
第３図は、本発明の第一の実施の形態に係る電位発生回路の各端子に加える電圧の時間変化を示した図である。
第４図は、本発明の第一の実施の形態に係る電位発生回路の出力端子における電圧の時間変化を示した図である。
第５図の（ａ）、（ｂ）は、それぞれ本発明の第一の実施の形態に係る電位発生回路の出力電圧及び中間ノードの時間変化を示した図である。
第６図の（ａ）は、本発明の第二の実施の形態に係る電位発生装置の概略構成を示すブロック図であり、（ｂ）は電位発生装置の出力電位と制御回路の動作状態との関係を説明するための図である。
第７図は、本発明の第三の実施の形態に係る電位発生装置の概略構成を示すブロック図である。
第８図は、本発明の第四の実施の形態に係る半導体装置の概略構成を示す回路図である。
第９図は、本発明の第五の実施の形態に係る半導体装置の概略構成を示す回路図である。
第１０図は、本発明の第六の実施の形態に係る半導体装置の概略構成を示す回路図である。
第１１図は、本発明の第七の実施の形態に係る半導体装置の概略構成を示す回路図である。
第１２図は、従来の基板バイアス発生回路を示す回路図である。
第１３図は、従来の基板バイアス発生回路の動作を説明するための図である。
本発明は、半導体装置に係り、特に電源電圧とは異なる電位を出力する電位発生回路、電位発生装置及びこれを用いた半導体装置、並びにその駆動方法に関する。
背景技術
近年、ＬＳＩの微細化が進んでいる。ＭＯＳトランジスタにおいては、スケーリング則に従い、ゲート絶縁膜である酸化膜が極薄になっており、リーク電流の抑制や信頼性の維持、向上などの観点から電源電圧を低くしなければならない。最小ゲート長が０．１３［μｍ］のデザインルールでは、酸化膜厚は１．５〜１．９［ｎｍ］、電源電圧は１．２〜１．５［Ｖ］である。一方、回路の高速化のためには、ＭＯＳトランジスタの高駆動力を確保しなければならず、そのためには、しきい値電圧の低下が必要である。しかし、しきい値電圧を単に低下させるだけでは、ＭＯＳトランジスタの待機時におけるリーク電流が増加するという問題が発生してしまう。
このような問題に対し、待機時にＭＯＳトランジスタの基板電位を負電位にし、ＭＯＳトランジスタのしきい値電圧を高くすることによって、オフリーク電流を低減する方法などが検討されている。しかし、出力電圧の異なる複数の電源を用意することは、回路の集積度が低くなる、コストアップにつながる、非効率であるなどから、単一の電源を使用できることが望ましい。この問題を解決する従来技術として、電源電圧から負電圧や昇圧電圧を出力するチャージポンプ回路がある。
従来のチャージポンプ回路を用いた基板バイアス発生回路では、例えば、図１２に示したようにＮ型ＭＯＳトランジスタ６３、６５のそれぞれについて、オン状態、オフ状態を交互に周期的に繰り返すことにより、出力端子６７の電荷をくみ上げる。これにより、出力端子６７に負電位を発生させることができる。入力端子６１の電位φ’、中間ノード６４の電位Ｖｃｐ’、出力端子６７の電位Ｖｂｂ’の時間変化の様子をそれぞれ図１３の（ａ）、（ｂ）、（ｃ）に示す。
図１３に基づき、従来の基板バイアス発生回路の動作の説明を行う。入力端子６１に、図１３の（ａ）に示すように、電圧の振幅が電源電位（Ｖｄｄ）であるパルス信号φ’を入力する。パルス信号φ’が接地電位（０）から電源電位（Ｖｄｄ）に立ち上がると、中間ノード６４の電位Ｖｃｐ’は、チャージポンプキャパシタ６２を介して、図１３の（ｂ）に示すように（−Ｖｔｎ２）を初期値として上昇していく。ここで、Ｖｔｎ２はＮ型ＭＯＳトランジスタ６５のしきい値電圧である。中間ノード６４の電位Ｖｃｐ’は、（−Ｖｔｎ２）を初期値としてＶｄｄだけ上昇する。中間ノード６４の電位Ｖｃｐ’が（−Ｖｔｎ２＋Ｖｄｄ）まで上昇すると、Ｎ型ＭＯＳトランジスタ６３はゲート電圧が上昇してオン状態となる。これにより、チャージポンプキャパシタ６２に蓄積された電荷が徐々に放電され、中間ノード６４の電位Ｖｃｐ’は、Ｎ型トランジスタ６３のしきい値電圧Ｖｔｎ１まで降下する。パルス信号φ’が電源電位から接地電位まで立ち下がると、中間ノード６４の電位Ｖｃｐ’はＶｔｎ１を初期値としてＶｄｄだけ降下する。Ｎ型ＭＯＳトランジスタ６５がオン状態となり、チャージポンプキャパシタ６２に電荷が蓄積され、中間ノード６４の電位Ｖｃｐ’は（Ｖｔｎ１−Ｖｄｄ）を初期値として、（−Ｖｔｎ２）まで上昇する。このように、Ｎ型ＭＯＳトランジスタ６３がオン状態でＮ型ＭＯＳトランジスタ６５がオフ状態である間、チャージポンプキャパシタ６２に蓄積された電荷が接地端子に放電され、Ｎ型ＭＯＳトランジスタ６３がオフ状態であり、且つＮ型ＭＯＳトランジスタ６５がオン状態である間、出力端子６７から流入する電荷がチャージポンプキャパシタ６２に蓄積される。以上の動作が繰り返されて、出力端子６７の電位Ｖｂｂ’は、図１３の（ｃ）に示すように徐々に降下する。最終的に得られる電圧Ｖｂｂ’は、下記の式１のように表される。
Ｖｂｂ’＝−Ｖｄｄ＋（Ｖｔｎ１＋Ｖｔｎ２） …（式１）
以上のように、入力端子６１にパルス信号を入力すれば、チャージポンプ回路により出力端子６７に負電位が出力される。しかし、式１から分かるように、従来の基板バイアス発生回路の出力電圧の絶対値は、Ｎ型ＭＯＳトランジスタ６３、６５のしきい値電圧の和だけ小さくなってしまう問題がある。さらに、電力効率が約３０％程度と、低いことも問題である。
発明の開示
本発明は、上記の問題を解決すべく、出力電圧に電圧降下が発生しない電位発生回路、電位発生装置及びこれを用いた半導体装置、並びにその駆動方法を提供することを目的とする。
上記目的を達成する第１の本発明に係る電位発生回路は、第１のキャパシタ、該第１のキャパシタに直列に接続された強誘電体キャパシタである第２のキャパシタ、出力端子、該出力端子を接地する第３のキャパシタ、前記第１のキャパシタ及び第２のキャパシタの接続ノードと前記出力端子とを接続する第１のスイッチ、及び前記接続ノードと接地とを接続する第２のスイッチを備え、第１の期間において、前記第１のスイッチ及び前記第２のスイッチがオフ状態にされた状態で、前記第１のキャパシタの前記接続ノードに対向する第１の端子に正電位が供給されると共に前記第２のキャパシタの前記接続ノードに対向する第２の端子が接地され、前記第１の期間に続く第２の期間において、前記第１の端子が接地され、且つ前記第１のスイッチがオン状態にされ、前記第２の期間に続く第３の期間において、前記第１のスイッチがオフ状態にされ、前記第２のスイッチがオン状態にされ、且つ前記第２の端子に正電位が供給され、前記第３の期間に続く第４の期間において、前記第２の端子が接地され、前記第１の期間から前記第４の期間までが繰り返される。
上記目的を達成する第１の本発明に係る電位発生回路の駆動方法は、上記した第１の本発明に係る電位発生回路において、前記第１の端子を正電位にし、前記第２の端子を接地し、且つ前記第１のスイッチ及び前記第２のスイッチをオフ状態にする第１の期間と、該第１の期間の後に、前記第１の端子を接地し、且つ前記第１のスイッチをオン状態にする第２の期間と、該第２の期間の後に、前記第１のスイッチをオフ状態にし、前記第２のスイッチをオン状態にし、且つ前記第２の端子を正電位にする第３の期間と、該第３の期間の後に、前記第２の端子を接地する第４の期間とを含み、前記第１の期間から前記第４の期間までを繰り返す。
上記目的を達成する第１の本発明に係る電位発生装置は、上記した第１の本発明に係る電位発生回路と、前記第１の端子を正電位にし、且つ前記第２の端子を接地した後に、前記第１の端子を接地し、且つ第１のスイッチをオン状態にし、その後に前記第１のスイッチ及び前記第２のスイッチをそれぞれオフ、オン状態にし、且つ前記第２の端子を正電位にし、さらにその後に前記第２の端子を接地する駆動信号を前記電位発生回路に供給する制御回路と、前記出力端子の出力電位を検知する電位検知回路とを備え、前記電位検知回路が、検知した前記出力電位に応じた制御信号を前記制御回路に出力し、前記制御回路が、前記制御信号に応じて前記駆動信号を出力又は停止する。
上記目的を達成する第１の本発明に係る電位発生装置の駆動方法は、上記した第１の本発明に係る電位発生回路と、該電位発生回路に駆動信号を供給する制御回路と、該制御回路に制御信号を供給する電位検知回路とを備えた電位発生装置の駆動方法であって、前記電位検知回路が、前記電位発生回路の前記出力端子の出力電位を検知する検知ステップと、前記電位検知回路が、検知した前記出力電位の絶対値が第１の値以下の場合、前記駆動信号を出力させる許可信号を前記制御回路に出力し、前記絶対値が第２の値以上になるまで前記許可信号の出力を維持する許可ステップと、前記電位検知回路が、前記絶対値が前記第２の値以上の場合、前記駆動信号の出力を停止させる停止信号を前記制御回路に出力し、前記絶対値が前記第１の値以下になるまで前記停止信号の出力を維持する禁止ステップと、前記制御回路が、前記許可信号を受信した場合、前記電位発生回路に前記駆動信号を出力する駆動ステップと、前記制御回路が、前記停止信号を受信した場合、前記電位発生回路への前記駆動信号の出力を停止する停止ステップとを含む。
上記目的を達成する第２の本発明に係る電位発生装置は、上記した第１の本発明に係る電位発生回路と、前記第１の端子を正電位にし、且つ前記第２の端子を接地した後に、前記第１の端子を接地し、且つ第１のスイッチをオン状態にし、その後に前記第１のスイッチ及び前記第２のスイッチをそれぞれオフ、オン状態にし、且つ前記第２の端子を正電位にし、さらにその後に前記第２の端子を接地する駆動信号を前記電位発生回路に供給する制御回路と、前記出力端子の出力電位を検知する電位検知回路とを備え、前記電位検知回路が、検知した前記出力端子の出力電位の絶対値が所定値以下の場合に所定の信号を出力し、前記制御回路が、前記第１の端子及び前記第２の端子に接地電位を供給し、且つ前記第１のスイッチをオフ状態にする電位及び前記第２のスイッチをオン状態にする電位を供給する前記駆動信号を出力している状態で、前記所定の信号を入力された場合、前記第１の端子に正電位を供給し、前記第２の端子に接地電位を供給し、且つ前記第１のスイッチ及び前記第２のスイッチをオフ状態にする電位を供給する駆動信号を出力する。
上記目的を達成する第３の本発明に係る電位発生装置は、上記した第１の本発明に係る電位発生回路と、第４のキャパシタ、該第４のキャパシタに直列に接続された強誘電体キャパシタである第５のキャパシタ、前記出力端子を接地する第６のキャパシタ、前記第４のキャパシタ及び第５のキャパシタの第２の接続ノードと前記出力端子とを接続する第３のスイッチ、及び前記第２の接続ノードを接地する第４のスイッチを備えて構成された第２の電位発生回路と、前記第１の端子を正電位にし、且つ前記第２の端子を接地した後に、前記第１の端子を接地し、且つ第１のスイッチをオン状態にし、その後に前記第１のスイッチ及び前記第２のスイッチをそれぞれオフ、オン状態にし、且つ前記第２の端子を正電位にし、さらにその後に前記第２の端子を接地する第１の駆動信号を前記第１の本発明に係る電位発生回路に供給する第１の制御回路と、前記第４のキャパシタの前記第２の接続ノードに対向する第３の端子を正電位にし、且つ前記第５のキャパシタの前記第２の接続ノードに対向する第４の端子を接地した後に、前記第３の端子を接地し、且つ第３のスイッチをオン状態にし、その後に前記第３のスイッチ及び前記第４のスイッチをそれぞれオフ、オン状態にし、且つ前記第４の端子を正電位にし、さらにその後に前記第４の端子を接地する第２の駆動信号を前記第２の電位発生回路に供給する第２の制御回路と、前記出力端子の出力電位を検知する電位検知回路とを備え、前記第１の駆動信号の出力タイミングと前記第２の駆動信号の出力タイミングとが半周期ずれており、前記電位検知回路が、検知した前記出力電位に応じた制御信号を前記第１の制御回路及び第２の制御回路に出力し、前記第１の制御回路が、前記制御信号に応じて前記第１の駆動信号を出力又は停止し、前記第２の制御回路が、前記制御信号に応じて前記第２の駆動信号を出力又は停止する。
上記目的を達成する第２の本発明に係る電位発生装置の駆動方法は、上記した第３の本発明に係る電位発生装置の駆動方法であって、前記電位検知回路が、前記出力端子の出力電位を検知する検知ステップと、前記電位検知回路が、検知した前記出力電位の絶対値が第１の値以下の場合、前記第１の駆動信号及び第２の駆動信号を出力させる許可信号を前記第１の制御回路及び第２の制御回路に出力し、前記絶対値が第２の値以上になるまで前記許可信号の出力を維持する許可ステップと、前記電位検知回路が、前記絶対値が前記第２の値以上の場合、前記第１の駆動信号及び第２の駆動信号の出力を停止させる停止信号を前記第１の制御回路及び第２の制御回路に出力し、前記絶対値が前記第１の値以下になるまで前記停止信号の出力を維持する禁止ステップと、前記第１の制御回路が、前記許可信号を受信した場合、前記第１の本発明に係る電位発生回路に前記第１の駆動信号を出力する第１の駆動ステップと、前記第１の制御回路が、前記停止信号を受信した場合、前記第１の本発明に係る電位発生回路への前記第１の駆動信号の出力を停止する第１の停止ステップと、前記第２の制御回路が、前記許可信号を受信した場合、前記第１の駆動信号の出力タイミングと半周期ずれたタイミングで、前記第２の電位発生回路に前記第２の駆動信号を出力する第２の駆動ステップと、前記第２の制御回路が、前記停止信号を受信した場合、前記第２の電位発生回路への前記第２の駆動信号の出力を停止する第２の停止ステップとを含む。
上記目的を達成する第１の本発明に係る半導体装置は、メモリセルと、第５のスイッチと、該第５のスイッチを介して前記メモリセルのワード線に接続された、上記した第１の本発明に係る電位発生装置とを備え、前記メモリセルの待機時に、前記第５のスイッチがオン状態になる。
上記目的を達成する第２の本発明に係る半導体装置は、上記した第１の本発明に係る電位発生装置、Ｎ型電界効果トランジスタ、及び前記電位発生装置の出力端子と前記Ｎ型電界効果トランジスタの基板とを接続する第６のスイッチを備え、前記Ｎ型電界効果トランジスタの待機時に前記第６のスイッチがオン状態になる。
上記目的を達成する第３の本発明に係る半導体装置は、上記した第１の本発明に係る電位発生装置、電界効果トランジスタによって構成されるロジック回路、該ロジック回路と所定の電位とを接続する、前記電界効果トランジスタのしきい値電圧よりも大きいしきい値電圧を有する高しきい値のＰ型電界効果トランジスタ、及び該高しきい値のＰ型電界効果トランジスタのゲートと前記電位発生装置とを接続する第７のスイッチを備え、該第７のスイッチが、前記ロジック回路の動作時にオン状態になり、前記ロジック回路の待機時にオフ状態になる。
上記目的を達成する第４の本発明に係る半導体装置は、上記した第１の本発明に係る電位発生装置、電界効果トランジスタによって構成されるロジック回路、該ロジック回路と所定の電位とを接続する、前記電界効果トランジスタのしきい値電圧よりも大きいしきい値電圧を有する高しきい値のＮ型電界効果トランジスタ、及び該高しきい値のＮ型電界効果トランジスタのゲートと前記電位発生装置とを接続する第８のスイッチを備え、該第８のスイッチが、前記ロジック回路の待機時にオン状態になり、前記ロジック回路の動作時にオフ状態になる。
上記目的を達成する第１の本発明に係る半導体装置の駆動方法は、上記した第３の本発明に係る半導体装置を駆動する方法であって、前記ロジック回路の動作時に、前記第７のスイッチをオン状態にし、前記高しきい値のＰ型電界効果トランジスタのゲートに前記電位発生装置から負電位を供給する動作ステップと、前記ロジック回路の待機時に、前記第７のスイッチをオフ状態にし、前記高しきい値のＰ型電界効果トランジスタのゲートに正電位を供給する待機ステップとを含む。
上記目的を達成する第２の本発明に係る半導体装置の駆動方法は、第４の本発明に係る半導体装置を駆動する方法であって、前記ロジック回路の待機時に、前記第８のスイッチをオン状態にし、前記高しきい値のＮ型電界効果トランジスタのゲートに前記電位発生装置から負電位を供給する待機ステップと、前記ロジック回路の動作時に、前記第８のスイッチをオフ状態にし、前記高しきい値のＮ型電界効果トランジスタのゲートに正電位を供給する動作ステップとを含む。
発明を実施するための最良の形態
以下、本発明に係る電位発生回路、電位発生装置及びこれを用いた半導体装置、並びにその駆動方法の実施の形態を添付図面に基づいて説明する。
（第一の実施の形態）
図１は、本発明の第一の実施の形態に係る電位発生回路を示す回路図である。本実施の形態に係る電位発生回路は、第二のスイッチであるＮ型ＭＯＳトランジスタ１、リセット制御端子２、強誘電体書き込み端子３、第一のキャパシタである常誘電体キャパシタ４、第二のキャパシタである強誘電体キャパシタ６、強誘電体リセット端子７、出力制御端子８、第一のスイッチであるＮ型ＭＯＳトランジスタ９、負荷キャパシタ１０、及び出力端子１１から構成されている。常誘電体キャパシタ４及び強誘電体キャパシタ６は、直列接続されて接続ノード５を形成している。また、ＭＯＳトランジスタのソース・ドレイン領域と基板との間に形成されるｐｎ接合が、順方向にバイアスされることを回避するために、Ｎ型ＭＯＳトランジスタ１、９の基板が負の電位となるように、出力端子１１に接続されている。また、図１には、電圧の供給対象が負荷抵抗１２で表わされている。本明細書において、「端子」は、コネクタ、接続ピンなどの電気回路部品に限定されず、電気的接続が成され得る各々の電気回路素子の端部をも意味する。
一例として、材料がタンタル酸ストロンチウムビスマス（ＳｒＢｉ２Ｔａ２Ｏ９；ＳＢＴ）であり、面積が１００［μｍ２］である強誘電体キャパシタ６と、容量値が３．２［ｐＦ］である常誘電体キャパシタ４とを使用した。また、負荷キャパシタ１０の容量値は２０［ｐＦ］、負荷抵抗１２の抵抗値は５００［ｋΩ］とした。以上のような構成の電位発生回路の動作を、以下において説明する。強誘電体キャパシタ６の電気特性に関する詳細は後述することして、ここでは省略して説明する。また、初期状態では、リセット制御端子２、強誘電体書き込み端子３、強誘電体リセット端子７、及び出力制御端子８の各電位は０［Ｖ］であり、Ｎ型ＭＯＳトランジスタ１、９はオフ状態となっている。
先ず、第一の期間において、上記した初期状態から強誘電体書き込み端子３に５［Ｖ］の正のパルス状の電圧Ｖｗｐを加える。強誘電体キャパシタ６の分極を反転させるこの第一の期間を強誘電体書き込み期間と呼ぶ。次に、第二の期間において、強誘電体書き込み端子３の電圧Ｖｗｐを強誘電体リセット端子７と同電位、即ち０［Ｖ］にする。これによって、接続ノード５には負の電位が発生する。このとき、出力制御端子８の電圧Ｖｏｇとして電源電圧Ｖｄｄを加え、Ｎ型ＭＯＳトランジスタ９をオン状態にすることによって、接続ノード５で保持されている電位Ｖｃｐを出力端子１１に出力する。この第二の期間は、強誘電体キャパシタ６の分極反転による電位を出力している期間であり、この第二の期間を強誘電体読み出し期間と呼ぶ。また、この強誘電体読み出し期間では、出力端子１１から負荷電流が接続ノード５に流入することにより、接続ノード５に正の電荷が蓄積されたり、強誘電体キャパシタ６の分極が不安定になったりするために、出力電位の絶対値が徐々に低下する。この出力低下を防ぐために、第三の期間において、強誘電体キャパシタ６の分極を逆向きに反転させ、接続ノード５に蓄積された電荷を引き出す。即ち、出力制御端子８の電圧を０［Ｖ］としてＮ型ＭＯＳトランジスタ９をオフ状態にすると共に、リセット制御端子２に電源電圧Ｖｄｄを加え、Ｎ型ＭＯＳトランジスタ１をオン状態にして接続ノード５を接地電位にし、強誘電体リセット端子７にパルス状の正の電圧Ｖｒｐを加えることによって、強誘電体キャパシタ６の分極を強誘電体書き込み期間とは、逆向きに反転させる。これにより強誘電体キャパシタ６の分極状態をリセットする。この第三の期間を強誘電体逆反転期間と呼ぶ。最後に、第四の期間において、Ｎ型ＭＯＳトランジスタ１をオン状態にしたまま、即ち接続ノード５を接地電位に維持したまま、強誘電体リセット端子７を接地電位、即ち０［Ｖ］にする。これにより、接続ノード５に蓄積された正の電荷を引き出すことができる。この第四の期間を電荷引き出し期間と呼ぶ。
上記で説明を省略した強誘電体キャパシタ６と常誘電体キャパシタ４の直列接続回路の動作について、図２に基づき説明する。図２の（ａ）は、強誘電体キャパシタ６ａと容量値Ｃｃの常誘電体キャパシタ４ａとが直列に接続された回路図である。強誘電体キャパシタ６ａの端子７ａを接地し、常誘電体キャパシタ４ａの端子３ａに電圧Ｖｐｐを加えた場合に、強誘電体キャパシタ６ａと常誘電体キャパシタ４ａの各々に加わる電圧をそれぞれＶｆ、Ｖｃとする。即ち、
Ｖｐｐ＝Ｖｆ＋Ｖｃ …（式２）
であるとする。また、強誘電体キャパシタ６ａの分極現象によって誘起される電荷量をＱとすれば、電荷保存則に従って強誘電体キャパシタ６ａと常誘電体キャパシタ４ａとの接続ノード５ａの全電荷が０となるように、常誘電体キャパシタ４ａの上部電極にも電荷量Ｑが誘起される。即ち、
Ｑ＝Ｃｃ・Ｖｃ …（式３）
である。式２を式３に代入すると、
Ｑ＝Ｃｃ・（Ｖｐｐ−Ｖｆ） …（式４）
となる。一方、強誘電体キャパシタ６ａの電荷量Ｑと電圧Ｖｆとの関係は、図２の（ｂ）に示すように、ヒステリシス特性を示す。図２の（ｂ）には、式４の関係が成立している斜めの直線が、ヒステリシス曲線に重ねて表わされている。従って、図２の（ｂ）におけるヒステリシス曲線と斜めの直線との交点が、ヒステリシス特性及び式４の関係を同時に満たす状態、即ち、図２の（ａ）に示した強誘電体キャパシタ６ａに加わる電圧Ｖｆ及び電荷量Ｑを表している。
図２の（ｂ）に示した点Ａは、強誘電体キャパシタ６ａの端子７ａを接地し、常誘電体キャパシタ４ａの端子３ａに正の大きな電圧（Ｖｐｐ）を加えて保持した状態における強誘電体キャパシタ６ａの電荷量Ｑ及び電圧Ｖｆを表している。点Ａの状態は、上記した強誘電体書き込み期間に対応する。また、点Ｂは、強誘電体キャパシタ６ａの端子７ａの接地を維持したまま、常誘電体キャパシタ４ａの端子３ａに正の大きな電圧を加えた後に電圧を０［Ｖ］に戻した状態における強誘電体キャパシタ６ａの電荷量Ｑ及び電圧Ｖｆを表している。点Ｂの状態は、上記した強誘電体読み出し期間に対応する。このとき、強誘電体キャパシタ６ａの両端５ａ、６ａには、負の電圧−Ｖｈが加わっている（図２の（ｂ）参照）。即ち、強誘電体キャパシタ６ａの端子７ａが接地されているので、強誘電体キャパシタ６ａと常誘電体キャパシタ４ａとの接続ノード５ａは、負の電位−Ｖｈに保持される。従って、上記したように図１に示した回路図おいて、強誘電体読み出し期間にＮ型ＭＯＳトランジスタ９がオンされた場合、接続ノード５に発生するこの負の電位−Ｖｈが出力端子１１に出力される。また、点Ｃは、接続ノード５ａを接地電位とし、強誘電体キャパシタ６ａの端子７ａに負の大きな電圧（−Ｖｐｐ’）を加えて保持した状態における強誘電体キャパシタ６ａの電荷量Ｑ及び電圧Ｖｆを表している。ここで、端子７ａに加える負電圧（−Ｖｐｐ’）の絶対値は、端子３ａに加える正電圧（Ｖｐｐ）よりも小さい値でもよい。点Ｃの状態は、上記した強誘電体逆反転期間に対応する。このとき、強誘電体キャパシタ６ａには、点Ａの状態（強誘電体書き込み期間に対応）とは逆向きの電界が発生し、強誘電体キャパシタ６ａの分極方向が強誘電体書き込み期間とは逆向きに反転するため、強誘電体キャパシタ６ａの分極状態をリセットすることが可能となる。また、点Ｄは、接続ノード５ａを接地電位とし、強誘電体キャパシタ６ａの端子７ａに負の大きな電圧（−Ｖｐｐ’）を加えた後に電圧を０［Ｖ］に戻した状態における強誘電体キャパシタ６ａの電荷量Ｑ及び電圧Ｖｆを表している。点Ｄの状態は、上記した電荷引き出し期間に対応する。従って、上記したように、図１に示した回路図において、強誘電体リセット端子７を接地電位にした後に、Ｎ型ＭＯＳトランジスタ１をオン状態に保持すれば、強誘電体キャパシタ６の両端が短絡され、接続ノード５に蓄積された電荷はすべて流出する。
本実施の形態に係る電位発生回路における各端子に加える電圧及びそのタイミングに関して、図３に基づいてさらに具体的に説明する。図３において、Ｖｗｐ、Ｖｏｇ、Ｖｒｐ、Ｖｒｇは、それぞれ強誘電体書き込み端子３、出力制御端子８、強誘電体リセット端子７、リセット制御端子２の電位を表す。
（１）強誘電体書き込み期間ｔ１では、強誘電体書き込み端子３のみにＶｐｐの電圧を加える。一例として、Ｖｐｐ＝５［Ｖ］の電圧を約２０［ｎｓ］の間加えると、接続ノード５には約１．８［Ｖ］の電位が発生した。しかし、この期間では出力制御端子８が０［Ｖ］でＮ型ＭＯＳトランジスタ９がオフ状態であるため、出力端子１１に電位は出力されない。
（２）強誘電体読み出し期間ｔ２では、出力制御端子８のみにＶｄｄの電圧を加える。この期間において接続ノード５は、前述したように負の電位に保持される。一例として、Ｖｄｄ＝５［Ｖ］の電圧を約２００［ｎｓ］の間加えると、接続ノード５の電位Ｖｃｐは約−０．９４［Ｖ］となった。本実施の形態では、この期間、出力制御端子８であるＮ型ＭＯＳトランジスタ９のゲートに電源電圧５［Ｖ］を加えるため、出力端子１１の出力電圧がしきい値電圧だけ低下することはない。
（３）強誘電体逆反転期間ｔ３では、強誘電体リセット端子７にＶｐｐの電圧を加え、リセット制御端子２にＶｄｄの電圧を加える。この期間では、強誘電体キャパシタ６は強誘電体書き込み期間ｔ１とは逆の方向に分極反転している。
（４）電荷引き出し期間ｔ４では、強誘電体逆反転期間ｔ３に引き続いてリセット制御端子２にＶｄｄの電圧を加え、強誘電体リセット端子７の電圧を０［Ｖ］に戻す。この期間では、前述したように、強誘電体キャパシタ６の両端が、Ｎ型ＭＯＳトランジスタ１によって短絡されるので、接続ノード５に蓄積された電荷が引き出される。
上記した期間ｔ１〜ｔ４を一周期とし、（１）から（４）までに示した動作を繰り返し行うことで、出力端子１１から負の電位を連続して供給することが可能となる。
図４は、本実施の形態に係る電位発生回路の各端子の電圧を、図３に示したタイミングで制御した場合の出力端子１１の電位Ｖｂｂの時間変化を示した図である。ここでは、約２０［ｎｓ］の強誘電体書き込み期間ｔ１にＶｐｐ＝５［Ｖ］の電圧を加え、約２００［ｎｓ］の強誘電体読み出し期間ｔ２にＶｄｄ＝５［Ｖ］の電圧を加え、約２０［ｎｓ］の強誘電体逆反転期間ｔ３にＶｐｐ＝Ｖｄｄ＝５［Ｖ］の電圧を加え、約１８０［ｎｓ］の電荷引き出し期間ｔ４にＶｄｄ＝５［Ｖ］の電圧を加えた。図４から分かるように、約１０［μｓ］経過すれば出力端子１１の電位Ｖｂｂは十分に安定になり、そのときＶｂｂは約−０．９２［Ｖ］となった。また、このときの負荷電流は約１．９［μＡ］であった。
図５の（ａ）、（ｂ）は、図４と同じ条件で、本実施の形態に係る電位発生回路の出力が安定した状態における、出力端子１１の電位Ｖｂｂ及び接続ノード５の電位Ｖｃｐの各々の時間変化を示した図である。図５の（ａ）に示すように、出力端子１１の電位Ｖｂｂは、上記した強誘電体書き込み期間ｔ１では、接続ノード５と切り離されているので、約−０．８９［Ｖ］と出力低下している。しかし、強誘電体読み出し期間ｔ２になると接続ノード５から電位が供給されるので、出力電位Ｖｂｂは約−０．９５［Ｖ］に回復している。強誘電体逆反転期間ｔ３から電荷引き出し期間ｔ４において、電位Ｖｂｂは、約−０．９５［Ｖ］から約−０．９０［Ｖ］に単調に増加している。図５の（ｂ）に示すように、強誘電体書き込み期間ｔ１では強誘電体書き込み端子３に正のパルス状の電圧を加えているので、接続ノード５の電位Ｖｃｐは約１．８［Ｖ］になっている。強誘電体読み出し期間ｔ２では、Ｖｃｐは約−０．９４［Ｖ］の負の電位に保持されている。強誘電体逆反転期間ｔ３では、強誘電体キャパシタ６の分極が逆向きに反転されるため、Ｖｃｐは最大約１．４［Ｖ］となっている。電荷引き出し期間ｔ４では、強誘電体キャパシタ６の両端が短絡されるので、Ｖｃｐは０［Ｖ］となっている。即ち、出力端子１１の電位Ｖｂｂは、リップル電圧が約０．０６［Ｖ］であり、一周期で平均すると約−０．９２［Ｖ］となった。
以上のように本発明の第一の実施の形態に係る電位発生回路は、強誘電体キャパシタ６の分極反転を利用しているため、正のパルス状の電圧を加えることで、強誘電体キャパシタ６と常誘電体キャパシタ４との接続ノード５に負の電位が発生する。また、Ｎ型ＭＯＳトランジスタ１、９のゲートには、オン状態にするために、電源電圧を加えているので、出力電圧がＮ型ＭＯＳトランジスタ１、９のしきい値電圧分だけ低下することはない。さらに、従来の基板バイアス発生回路では常誘電体キャパシタを用いているため、常誘電体キャパシタに常時パルス状の電圧を加えなければならないが、本実施の形態に係る電位発生回路では、強誘電体キャパシタの残留分極による電位発生を利用しているため、強誘電体キャパシタに常時パルス状の電圧を加える必要がなく、従来の基板バイアス発生回路よりも電力効率が改善される。
なお、上記においては、強誘電体キャパシタの材料としてＳＴＢを使用する場合を説明したが、ＳＴＢに限定されず、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ０．４５Ｔｉ０．５５）Ｏ３；ＰＺＴ）など、印加電圧と蓄積電荷の関係がヒステリシス特性を持つ材料であれば、本実施の形態に係る電位発生回路の動作特性が得られることは言うまでもない。例えば、ポリフッ化ビニリデン三フッ化エチレン共重合体（Ｐ（ＶＤＦ／ＴｒＦＥ））などの高分子化合物でも同様の動作特性を得ることが可能である。
また、図４、５に示した安定電位に達するまでに要する時間、リップルの大きさは、負荷抵抗１２及び負荷キャパシタ１０の値によって変化する。従って、電位を供給する対象の電気的特性に応じて、所望の出力特性が得られるように、負荷キャパシタ１０を始め電位発生回路の各部の回路定数を設計、調節することが望ましい。
（第二の実施の形態）
図６の（ａ）は、本発明の第二の実施の形態に係る電位発生装置の概略構成を示したブロック図である。図６の（ａ）に示したように、本実施の形態に係る電位発生装置は、第一の実施の形態に係る電位発生回路１４と、電位発生回路１４を制御する制御回路１３と、電位発生回路１４の出力電位を検知する検知回路１５とを備えて構成されている。
本実施の形態において、制御回路１３は、第一の実施の形態に関して図３に示した駆動方法で電位発生回路１４を動作させる回路である。即ち、制御回路１３は、動作中は、図３に示したタイミングで電位発生回路１４の端子２、３、７、８（図１参照）に所定の電圧を供給する。図６における記号φは、電位発生回路１４の各々の端子２、３、７、８に供給される電圧Ｖｒｇ、Ｖｗｐ、Ｖｒｐ、Ｖｏｇを表している。制御回路１３は、電位検知回路１５から供給される信号に応じて、動作状態を変化させる。
まず、制御回路１３が、電位検知回路１５から供給される信号に応じて、動作または停止する場合について説明する。第一の所定値Ｖ１、第二の所定値Ｖ２が、０＜Ｖ１＜Ｖ２の関係にあるとする。電位検知回路１５は、電位発生回路１４から出力される電位の絶対値｜Ｖｂｂ｜を検知し、｜Ｖｂｂ｜がＶ１以下であれば制御回路１３を動作させる信号を出力し、｜Ｖｂｂ｜がＶ２以上になるまでその状態を維持し、｜Ｖｂｂ｜がＶ２以上になれば制御回路１３を停止させる信号を出力し、Ｖ１以下になるまでその状態を維持する。
具体的には、図６の（ｂ）に示すように、第一の所定値Ｖ１＝０．９０［Ｖ］、第二の所定値Ｖ２＝０．９４［Ｖ］とすると、制御回路１３が動作中であって電位発生回路１４から出力される電位の絶対値｜Ｖｂｂ｜が０．９０〜０．９４［Ｖ］の間にある状態から、｜Ｖｂｂ｜が上昇して｜Ｖｂｂ｜≧０．９４［Ｖ］の状態になった場合、電位検知回路１５は制御回路１３を停止させる信号を出力する。その後、｜Ｖｂｂ｜が低下して｜Ｖｂｂ｜≦０．９０［Ｖ］になるまで、電位検知回路１５はその状態を維持、即ち制御回路１３を停止させる信号の出力を維持し、｜Ｖｂｂ｜≦０．９０［Ｖ］になれば、電位検知回路１５は制御回路１３を動作させる信号を出力する。そして、｜Ｖｂｂ｜が上昇して｜Ｖｂｂ｜≧０．９４［Ｖ］になるまで、電位検知回路１５はその状態を維持、即ち制御回路１３を動作させる信号の出力を維持し、｜Ｖｂｂ｜≧０．９４［Ｖ］になれば、電位検知回路１５は制御回路１３を停止させる信号を出力する。
なお、電位発生装置の動作安定のため、二つの動作しきい値電圧Ｖ１、Ｖ２に０．４［Ｖ］の差を設けたが、この値は本発明の概念を何ら拘束するものではない。即ち、０．４［Ｖ］以外の値に設定してもよく、一つのしきい値を使用することもできる。例えば、電位検知回路１５が、電位発生回路１４から出力される電位の絶対値｜Ｖｂｂ｜を検知し、所定のしきい値Ｖ３以下であれば、制御回路１３を動作させる信号を出力し、しきい値Ｖ３を超えれば、制御回路１３を停止させる信号を出力するようにしてもよい。
次に、制御回路１３が、電位検知回路１５から入力される信号に応じて、電位発生回路１４に電圧を供給するタイミングを変更する場合について説明する。これは、出力端子１１の電圧Ｖｂｂの絶対値｜Ｖｂｂ｜が、図５に示したように、強誘電体書き込み期間ｔ１の最後の瞬間で最小値となり、続く強誘電体読み出し期間ｔ２に入った直後に最大値となることから、絶対値｜Ｖｂｂ｜を観測し、この最小値、最大値の幅（リップル）が小さくなるように、制御回路１３が電位発生回路１４に電圧を供給するタイミングを調節するものである。即ち、電位検知回路１５は、電位発生回路１４から出力される電位の絶対値｜Ｖｂｂ｜を検知し、｜Ｖｂｂ｜が所定の値Ｖ４以下になれば、制御回路１３に対して電荷引き出し期間ｔ４を終了して強誘電体書き込み期間ｔ１を開始させる信号を出力する。
具体的に、図５を一例にして説明すれば、Ｖｂｂが強誘電体書き込み期間ｔ１の開始時点で約−０．９０［Ｖ］、終了直前で約−０．８９［Ｖ］となっていることから、電位検知回路１５は、電位発生回路１４から出力される電位の絶対値｜Ｖｂｂ｜を検知し、｜Ｖｂｂ｜が所定の値Ｖ４以下、例えばＶ４＝０．９１［Ｖ］以下になれば、制御回路１３に対して電荷引き出し期間ｔ４を終了して強誘電体書き込み期間ｔ１を開始させる信号を出力する。これを受けて、制御回路１３が強誘電体書き込み期間ｔ１に対応する出力信号を電位発生回路１４に供給し、所定の時間ｔ１の後に強誘電体読み出し期間ｔ２に移行すれば、Ｖｂｂは図５の（ａ）に示したように約−０．８９［Ｖ］まで上昇せずに、例えば約−０．９０［Ｖ］までで上昇を停止して約−０．９５［Ｖ］まで減少する。これによって、リップルは、約０．６［Ｖ］（＝０．９５−０．８９）から、約０．５［Ｖ］（＝０．９５−０．９０）に減少する。ここで、必ず電荷引き出し期間ｔ４を経過することを条件として、即ち電荷引き出し期間ｔ４を経ずに強誘電体逆反転期間ｔ３から強誘電体書き込み期間ｔ１期間に移行することがないように、Ｖ４の値を決定すればよい。
以上のように、電位検知回路１５を設け、電位検知回路１５からの信号に応じて制御回路１３が電位発生回路１４を制御する状態を変化させることによって、出力電位Ｖｂｂを安定させるとともに、回路の消費電力を抑えることが可能となる。
（第三の実施の形態）
図７は、本発明の第三の実施の形態に係る電位発生装置の概略構成を示すブロック図である。本実施の形態に係る電位発生装置は、第一の制御回路１６、第一の電位発生回路１７、第一の電位検知回路１８、第二の制御回路１９、第二の電位発生回路２０及び第二の電位検知回路２１を備えて構成されている。ここで、第一の制御回路１６、第一の電位発生回路１７及び第一の電位検知回路１８、並びに第二の制御回路１９、第二の電位発生回路２０及び第二の電位検知回路２１は、それぞれ上記した第二の実施の形態と同様の回路構成であり、同様の動作を行う。また、第一の制御回路１６が第一の電位発生回路１７の各端子に各々の電圧（φ１で表わす）を供給するタイミングと、第二の制御回路１９が第二の電位発生回路２０の各端子に各々の電圧（φ２で表わす）を供給するタイミングとは、図３に示したｔ１〜ｔ４を１周期として、半周期ずれている。
例えば、前半の半周期中に、第一の制御回路１６が第一の電位発生回路１７に対して、強誘電体読み出し期間ｔ２に該当する電圧供給を行い、後半の半周期中には、第二の制御回路１９が第二の電位発生回路２０に対して、強誘電体読み出し期間ｔ２に該当する電圧供給を行う。この場合、前半の半周期中は、第二の電位発生回路２０が強誘電体読み出し期間ｔ２に該当する状態にならず、Ｎ型ＭＯＳトランジスタ９（図１参照）がオフ状態であり、第二の電位発生回路２０は出力端子から開放されている。また、後半の半周期中は、第一の電位発生回路１７が強誘電体読み出し期間ｔ２に該当する状態にならず、Ｎ型ＭＯＳトランジスタ９（図１参照）がオフ状態であり、第一の電位発生回路１７は出力端子から開放されている。従って、前半の半周期中には、第一の電位発生回路１７のみが強誘電体読み出し期間ｔ２に該当する状態となって出力端子に電位を供給し、後半の半周期中には、第二の電位発生回路２０のみが強誘電体読み出し期間ｔ２に該当する状態となって出力端子に電位を供給する。
これにより、第二の実施の形態に係る電位発生装置は、１周期中で１回だけ強誘電体読み出し期間ｔ２になり、接続端子から電位を供給するが、本実施の形態に係る電位発生装置は、１周期中で２回強誘電体読み出し期間ｔ２になり、接続端子から電位を供給することができ、第二の実施の形態に係る電位発生装置に比べて電位発生回路１７、２０の出力端子から電位が供給される期間が長いため、出力電圧Ｖｂｂのリップルが小さくなる。また、二つの電位発生回路１７、２０により電位を供給するため、負荷電流も大きくすることが可能となる。
以上のように、本実施の形態に係る電位発生装置によれば、第二の実施の形態の回路を二つ設け、その動作周期を半周期だけずらすことによって出力電位のリップルを抑え、負荷電流を大きくすることが可能となった。例えば、第一の電位発生回路１７及び第二の電位発生回路２０の各々が備えている負荷キャパシタの容量値を、図１の負荷キャパシタ１０の容量値の１／２になる様に設定し、第一の電位発生回路１７及び第二の電位発生回路２０の動作周期を半周期だけずらすことによって、図４に示したグラフと同様の時定数で安定化し、且つ図４に示したリップルよりもリップルが小さい出力電圧を得ることができた。
上記した本実施の形態では、二つの電位検知回路１８、２１を備えている場合を説明したが、一つの電位検出回路を備え、電位検出回路からの出力信号を二つの制御回路１６、１９の各々に入力するようにしてもよい。
（第四の実施の形態）
図８は、本発明の第四の実施の形態に係る半導体装置の概略構成を示すブロック図である。本実施の形態に係る半導体装置は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）メモリセル、第二の実施の形態に係る電位発生装置２２、及び第三のスイッチ２３を備えて構成されている。また、各メモリセルは、ＭＯＳトランジスタ２５及びキャパシタ２６から構成されており、ビット線（ＢＬ）２４及びワード線（ＷＬ）２７に接続されている。
ＤＲＡＭは、記憶データの損失、即ちリーク電流によるキャパシタ２６の電荷損失を補うために、ある一定時間毎にリフレッシュされる必要があり、このために電力消費が増大する。本実施の形態に係る半導体装置の特徴は、待機時にＤＲＡＭのワード線２７を負の電位にすることによって、メモリセルを構成するＭＯＳトランジスタ２５のサブスレッショルド領域におけるキャパシタ２６から接地電位へのリーク電流を低減することができ、これによってＤＲＡＭの低消費電力化が実現できることである。
図８に示したように、各ワード線２７には、スイッチ２３を介して電位発生装置２２が接続されている。本実施の形態に係る半導体装置では、メモリセルの動作時に、スイッチ２３をオフ状態にしてワード線２７と電位発生装置２２とを切り離し、メモリセルの待機時に、スイッチ２３をオン状態にしてワード線２７と電位発生装置２２とを接続させる。これにより、待機時に各メモリセルのＭＯＳトランジスタ２５のゲートに、電位発生装置２２から負の電位が供給されることになり、待機時におけるキャパシタ２６から接地電位へのリーク電流を低減することができる。また、このリーク電流の低減により、ＤＲＡＭのリフレッシュサイクルを長くすることができるようになる。このため、従来のＤＲＡＭ回路よりも低消費電力化が可能となる。また、メモリセルのキャパシタ２６に蓄積されている電荷による電位を読み出す際のセンスアンプにおいてもリーク電流が減少するため、マージンが広がりＤＲＡＭ回路の信頼性が向上する。
以上のように、本実施の形態に係る半導体装置によれば、待機時にメモリセルのワード線２７に第二の実施の形態に係る電位発生装置２２の出力を加えることによって、待機時におけるメモリセルのリーク電流を低減することができ、低消費電力化が可能となった。
なお、本実施の形態では、省面積のため第二の実施の形態に係る電位発生装置を用いているが、第三の実施の形態に係る電位発生装置を使用してもよい。また、メモリセルのキャパシタの材料として強誘電体を用いてもよく、さらに、メモリセルのアクセスにトランスファーゲートを有する半導体装置であれば、電界効果トランジスタと抵抗によって構成されるメモリセルなどを使用しても、本実施の形態に係る半導体装置と同様の効果が得られることは言うまでもない。
（第五の実施の形態）
図９は、本発明の第五の実施の形態に係る半導体記憶装置の概略構成を示すブロック図である。本実施の形態に係る半導体装置は、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）メモリセル、第二の実施の形態に係る電位発生装置３１、及び第四のスイッチ３２を備えて構成されている。また、各ＳＲＡＭメモリセルは、二個のトランスファーゲート３４、３４ａ及び二個のフリップフロップ３５、３５ａから構成されており、ビット線（ＢＬ）３３及びワード線（ＷＬ）３６に接続されている。
本実施の形態に係る半導体装置の特徴は、ＳＲＡＭのトランスファーゲートのゲートに接続されているワード線３６を負の電位にすることによって、メモリセルのトランスファーゲート３４、３４ａのサブスレッショルド領域におけるメモリセルのフリップフロップ３５、３５ａから接地電位へのリーク電流を低減することができ、これによって従来のＳＲＡＭ回路よりも低消費電力化が可能となることである。
図９に示したように、各ワード線３６には、スイッチ３２を介して電位発生装置３１が接続されている。本実施の形態に係る半導体装置では、メモリセルの動作時に、スイッチ３２をオフ状態にしてワード線３６と電位発生装置３１とを切り離し、メモリセルの待機時に、スイッチ３２をオン状態にしてワード線３６と電位発生装置３１とを接続させる。これにより、待機時に各メモリセルのトランスファーゲートのゲートに電位発生装置３１から負の電位が加わることになり、待機時におけるメモリセルのリーク電流を低減することができ、低消費電力化が可能となった。
以上のように、本実施の形態に係る半導体装置によれば、待機時にメモリセルのワード線３６に第二の実施の形態に係る電位発生装置３１の出力を加えることによって、待機時におけるメモリセルのリーク電流を低減することができ、低消費電力化が可能となる。
なお、本実施の形態では、省面積のため第二の実施の形態に係る電位発生装置を用いているが、第三の実施の形態に係る電位発生装置を使用してもよい。また、ＳＲＡＭメモリセルは、図９に示したフリップフロップによる構成に限らず、抵抗を使用した抵抗負荷型セルであってもよい。
（第六の実施の形態）
図１０は、本発明の第六の実施の形態に係る半導体装置の概略構成を示すブロック図である。本実施の形態に係る半導体装置は、Ｐ型電界効果トランジスタであるＰ型ＭＯＳトランジスタ４１、Ｎ型電界効果トランジスタであるＮ型ＭＯＳトランジスタ４２、第五のスイッチ４３、及び第三の実施の形態に係る電位発生装置４４を備えて構成されている。Ｐ型ＭＯＳトランジスタ４１及びＮ型ＭＯＳトランジスタ４２は、直列に接続されてインバータを構成している。ここで、Ｎ型ＭＯＳトランジスタ４２は、基板電位を変化させることによってＮ型ＭＯＳトランジスタのしきい値電圧を可変することができるＶＴＣＭＯＳ（Ｖａｒｉａｂｌｅ Ｔｈｒｅｓｈｏｌｄ ＣＭＯＳ）である。また、Ｎ型ＭＯＳトランジスタ４２の基板には、第五のスイッチ４３を介して第三の実施の形態に係る電位発生装置４４が接続されている。
待機時にＮ型ＭＯＳトランジスタ４２のしきい値電圧を大きくすることで、Ｎ型ＭＯＳトランジスタ４２のサブスレッショルド領域における電源電位Ｖｄｄから接地電位Ｖｓｓへのリーク電流を低減することが可能であるが、そのためには、Ｎ型ＭＯＳトランジスタ４２の基板を負電位にする必要がある。本実施の形態に係る半導体装置では、インバータ回路の待機時に、スイッチ４３をオン状態にしてＮ型ＭＯＳトランジスタ４２の基板に電位発生装置４４から負の電位を供給し、インバータ回路の動作時に、スイッチ４３をオフ状態にしてＮ型ＭＯＳトランジスタ４２の基板に接地電位Ｖｓｓを供給する。これにより、インバータ回路の待機時には、Ｎ型ＭＯＳトランジスタ４２のしきい値電圧が大きくなり、リーク電流を低減することができ、インバータ回路の動作時には、駆動電流を高くすることができる。
以上のように、待機時にＮ型ＭＯＳトランジスタ４２の基板に第三の実施の形態に係る電位発生回路４４の出力を供給することで、従来のＶＴＣＭＯＳに比べ、待機時におけるリーク電流を低減することが可能となる。また、動作時にＮ型ＭＯＳトランジスタのしきい値は待機時に比べ小さくなるため、駆動電流を高くすることが可能となる。
なお、本実施の形態では、第三の実施の形態に係る電位発生装置を用いているが、第二の実施の形態に係る電位発生装置を使用してもよく、その場合にも同様の効果を得ることができる。また、本実施の形態ではインバータ回路を構成する場合について説明したが、インバータ回路に限定されず、ＶＴＣＭＯＳを使用した回路であればよい。
（第七の実施の形態）
図１１は、本発明の第七の実施の形態に係る半導体装置の概略構成を示すブロック図である。本実施の形態に係る半導体装置は、第一の電位発生装置５１と、第六のスイッチ５２と、高しきい値Ｐ型ＭＯＳトランジスタ５３と、高しきい値Ｎ型ＭＯＳトランジスタ５６と、第七のスイッチ５７と、第二の電位発生装置５８と、ロジック回路を構成している低しきい値Ｐ型ＭＯＳトランジスタ５４及び低しきい値Ｎ型ＭＯＳトランジスタ５５とを備えて構成されている。ここで、電位発生装置５１、５８は、何れも図７に示した第三の実施の形態に係る電位発生装置である。高しきい値Ｐ型ＭＯＳトランジスタ５３及び高しきい値Ｎ型ＭＯＳトランジスタ５６の各々のゲートに正の電位を供給するためのゲート制御ラインは省略している。
本実施の形態に係る半導体装置では、駆動電流を大きくするために、ロジック回路にはしきい値電圧が低いＭＯＳトランジスタである低しきい値ＭＯＳトランジスタ５４、５５を用い、リーク電流が問題となる個所、即ち、ロジック回路と電源電位Ｖｄｄとの間、及びロジック回路と接地電位Ｖｓｓとの間には、しきい値電圧が高いＭＯＳトランジスタである高しきい値ＭＯＳトランジスタ５３、５６を用いている。このように、異なるしきい値電圧のＭＯＳトランジスタを用いた回路は、ＭＴＣＭＯＳ（Ｍｕｌｔｉ Ｔｈｒｅｓｈｏｌｄ ＣＭＯＳ）と呼ばれている。
本実施の形態に係る半導体装置は、ロジック回路の動作時に、第七のスイッチ５７をオフ状態にして高しきい値Ｎ型ＭＯＳトランジスタ５６のゲートにゲート制御ライン（図示せず）から正の電位を供給し、且つ第六のスイッチ５２をオン状態にして第一の電位発生装置５１を高しきい値Ｐ型ＭＯＳトランジスタ５３のゲートに接続し、負の電位を供給する。これによって、回路動作時の駆動電流を増大させることができる。即ち、従来のＭＴＣＭＯＳよりも、回路動作時における駆動電流を大きくすることが可能となる。
また、ロジック回路の待機時には、第六のスイッチ５２をオフ状態にして高しきい値Ｐ型ＭＯＳトランジスタ５３のゲートにゲート制御ライン（図示せず）から正の電位を供給し、且つ第七のスイッチ５７をオン状態にして第二の電位発生装置５８を高しきい値Ｎ型ＭＯＳトランジスタ５６のゲートに接続し、負の電位を供給する。これによって、高しきい値Ｎ型ＭＯＳトランジスタ５６のサブスレッショルド領域における電源電位Ｖｄｄから接地電位Ｖｓｓへのリーク電流を低減させることができる。即ち、従来のＭＴＣＭＯＳよりも、回路待機時におけるリーク電流を小さくすることができる。
以上のように、高しきい値ＭＯＳトランジスタのゲートに負の電位を供給することで、回路動作時の駆動電流を大きくし、回路待機時のリーク電流を低減することが可能となる。
また、ロジック回路は、図１１に示した低しきい値ＭＯＳトランジスタ５４、５５で構成される回路に限定されるものではなく、ロジック回路を構成するＭＯＳトランジスタよりも高いしきい値電圧のＭＯＳトランジスタを介してロジック回路に所定の電位（電源電位、接地電位など）を供給する構成の回路であればよい。即ち、ロジック回路に所定の電位を供給する高しきい値のＰ型ＭＯＳトランジスタに対しては、ロジック回路の動作時に電位発生装置から負の電位を供給し、ロジック回路に所定の電位を供給する高しきい値のＮ型ＭＯＳトランジスタに対しては、待機時に電位発生装置から負の電位を供給するように構成されていればよい。
産業上の利用の可能性
本発明によれば、従来のチャージポンプ回路を用いた基板バイアス発生回路において問題となっていた、Ｎ型ＭＯＳトランジスタのしきい値電圧による出力電位の電圧降下が発生せず、電力効率の高い電位発生回路、電位発生装置、及びその駆動方法を実現することができる。また、これらを半導体装置に適用することによって、リーク電流が小さく低消費電力の半導体装置や、駆動電流の大きい半導体装置を提供することができる。
【図面の簡単な説明】
第１図は、本発明の第一の実施の形態に係る電位発生回路を示す回路図である。
第２図は、本発明の第一の実施の形態に係る電位発生回路の動作を説明するための図である。
第３図は、本発明の第一の実施の形態に係る電位発生回路の各端子に加える電圧の時間変化を示した図である。
第４図は、本発明の第一の実施の形態に係る電位発生回路の出力端子における電圧の時間変化を示した図である。
第５図の（ａ）、（ｂ）は、それぞれ本発明の第一の実施の形態に係る電位発生回路の出力電圧及び中間ノードの時間変化を示した図である。
第６図の（ａ）は、本発明の第二の実施の形態に係る電位発生装置の概略構成を示すブロック図であり、（ｂ）は電位発生装置の出力電位と制御回路の動作状態との関係を説明するための図である。
第７図は、本発明の第三の実施の形態に係る電位発生装置の概略構成を示すブロック図である。
第８図は、本発明の第四の実施の形態に係る半導体装置の概略構成を示す回路図である。
第９図は、本発明の第五の実施の形態に係る半導体装置の概略構成を示す回路図である。
第１０図は、本発明の第六の実施の形態に係る半導体装置の概略構成を示す回路図である。
第１１図は、本発明の第七の実施の形態に係る半導体装置の概略構成を示す回路図である。
第１２図は、従来の基板バイアス発生回路を示す回路図である。
第１３図は、従来の基板バイアス発生回路の動作を説明するための図である。
Claims (19)
- 第１のキャパシタ、
該第１のキャパシタに直列に接続された強誘電体キャパシタである第２のキャパシタ、
出力端子、
該出力端子を接地する第３のキャパシタ、
前記第１のキャパシタ及び第２のキャパシタの接続ノードと前記出力端子とを接続する第１のスイッチ、及び
前記接続ノードと接地とを接続する第２のスイッチを備え、
第１の期間において、前記第１のスイッチ及び前記第２のスイッチがオフ状態にされた状態で、前記第１のキャパシタの前記接続ノードに対向する第１の端子に正電位が供給されると共に前記第２のキャパシタの前記接続ノードに対向する第２の端子が接地され、
前記第１の期間に続く第２の期間において、前記第１の端子が接地され、且つ前記第１のスイッチがオン状態にされ、
前記第２の期間に続く第３の期間において、前記第１のスイッチがオフ状態にされ、前記第２のスイッチがオン状態にされ、且つ前記第２の端子に正電位が供給され、
前記第３の期間に続く第４の期間において、前記第２の端子が接地され、
前記第１の期間から前記第４の期間までが繰り返される、電位発生回路。 - 前記第１のスイッチ及び前記第２のスイッチの各々がＭＯＳトランジスタにより構成され、
前記第１のスイッチ及び前記第２のスイッチを構成する前記ＭＯＳトランジスタの基板が前記出力端子に接続されている請求項１に記載の電位発生回路。 - 請求項１に記載の電位発生回路の駆動方法であって、
前記第１の端子を正電位にし、前記第２の端子を接地し、且つ前記第１のスイッチ及び前記第２のスイッチをオフ状態にする第１の期間と、
該第１の期間の後に、前記第１の端子を接地し、且つ前記第１のスイッチをオン状態にする第２の期間と、
該第２の期間の後に、前記第１のスイッチをオフ状態にし、前記第２のスイッチをオン状態にし、且つ前記第２の端子を正電位にする第３の期間と、
該第３の期間の後に、前記第２の端子を接地する第４の期間とを含み、
前記第１の期間から前記第４の期間までを繰り返す電位発生回路の駆動方法。 - 請求項１に記載の電位発生回路と、
前記第１の端子を正電位にし、且つ前記第２の端子を接地した後に、前記第１の端子を接地し、且つ第１のスイッチをオン状態にし、その後に前記第１のスイッチ及び前記第２のスイッチをそれぞれオフ、オン状態にし、且つ前記第２の端子を正電位にし、さらにその後に前記第２の端子を接地する駆動信号を前記電位発生回路に供給する制御回路と、
前記出力端子の出力電位を検知する電位検知回路とを備え、
前記電位検知回路が、検知した前記出力電位に応じた制御信号を前記制御回路に出力し、
前記制御回路が、前記制御信号に応じて前記駆動信号を出力又は停止する電位発生装置。 - 前記電位検知回路が、
検知した前記出力電位の絶対値が第１の値以下の場合、前記駆動信号を出力させる許可信号を前記制御回路に出力し、
前記絶対値が第２の値以上になるまで前記許可信号の出力を維持し、
前記絶対値が前記第２の値以上の場合、前記駆動信号の出力を停止させる停止信号を前記制御回路に出力し、
前記絶対値が前記第１の値以下になるまで前記停止信号の出力を維持する請求項４に記載の電位発生装置。 - 請求項１に記載の電位発生回路と、該電位発生回路に駆動信号を供給する制御回路と、該制御回路に制御信号を供給する電位検知回路とを備えた電位発生装置の駆動方法であって、
前記電位検知回路が、前記電位発生回路の前記出力端子の出力電位を検知する検知ステップと、
前記電位検知回路が、検知した前記出力電位の絶対値が第１の値以下の場合、前記駆動信号を出力させる許可信号を前記制御回路に出力し、前記絶対値が第２の値以上になるまで前記許可信号の出力を維持する許可ステップと、
前記電位検知回路が、前記絶対値が前記第２の値以上の場合、前記駆動信号の出力を停止させる停止信号を前記制御回路に出力し、前記絶対値が前記第１の値以下になるまで前記停止信号の出力を維持する禁止ステップと、
前記制御回路が、前記許可信号を受信した場合、前記電位発生回路に前記駆動信号を出力する駆動ステップと、
前記制御回路が、前記停止信号を受信した場合、前記電位発生回路への前記駆動信号の出力を停止する停止ステップとを含む電位発生装置の駆動方法。 - 請求項１に記載の電位発生回路と、
前記第１の端子を正電位にし、且つ前記第２の端子を接地した後に、前記第１の端子を接地し、且つ第１のスイッチをオン状態にし、その後に前記第１のスイッチ及び前記第２のスイッチをそれぞれオフ、オン状態にし、且つ前記第２の端子を正電位にし、さらにその後に前記第２の端子を接地する駆動信号を前記電位発生回路に供給する制御回路と、
前記出力端子の出力電位を検知する電位検知回路とを備え、
前記電位検知回路が、検知した前記出力端子の出力電位の絶対値が所定値以下の場合に所定の信号を出力し、
前記制御回路が、前記第１の端子及び前記第２の端子に接地電位を供給し、且つ前記第１のスイッチをオフ状態にする電位及び前記第２のスイッチをオン状態にする電位を供給する前記駆動信号を出力している状態で、前記所定の信号を入力された場合、前記第１の端子に正電位を供給し、前記第２の端子に接地電位を供給し、且つ前記第１のスイッチ及び前記第２のスイッチをオフ状態にする電位を供給する駆動信号を出力する電位発生装置。 - 請求項１に記載の第１の電位発生回路と、
第４のキャパシタ、該第４のキャパシタに直列に接続された強誘電体キャパシタである第５のキャパシタ、前記出力端子を接地する第６のキャパシタ、前記第４のキャパシタ及び第５のキャパシタの第２の接続ノードと前記出力端子とを接続する第３のスイッチ、及び前記第２の接続ノードを接地する第４のスイッチを備えて構成された第２の電位発生回路と、
前記第１の端子を正電位にし、且つ前記第２の端子を接地した後に、前記第１の端子を接地し、且つ第１のスイッチをオン状態にし、その後に前記第１のスイッチ及び前記第２のスイッチをそれぞれオフ、オン状態にし、且つ前記第２の端子を正電位にし、さらにその後に前記第２の端子を接地する第１の駆動信号を前記第１の電位発生回路に供給する第１の制御回路と、
前記第４のキャパシタの前記第２の接続ノードに対向する第３の端子を正電位にし、且つ前記第５のキャパシタの前記第２の接続ノードに対向する第４の端子を接地した後に、前記第３の端子を接地し、且つ第３のスイッチをオン状態にし、その後に前記第３のスイッチ及び前記第４のスイッチをそれぞれオフ、オン状態にし、且つ前記第４の端子を正電位にし、さらにその後に前記第４の端子を接地する第２の駆動信号を前記第２の電位発生回路に供給する第２の制御回路と、
前記出力端子の出力電位を検知する電位検知回路とを備え、
前記第１の駆動信号の出力タイミングと前記第２の駆動信号の出力タイミングとが半周期ずれており、
前記電位検知回路が、検知した前記出力電位に応じた制御信号を前記第１の制御回路及び第２の制御回路に出力し、
前記第１の制御回路が、前記制御信号に応じて前記第１の駆動信号を出力又は停止し、
前記第２の制御回路が、前記制御信号に応じて前記第２の駆動信号を出力又は停止する電位発生装置。 - 前記電位検知回路が、
検知した前記出力電位の絶対値が第１の値以下の場合、前記第１の駆動信号及び前記第２の駆動信号を出力させる許可信号を前記第１の制御回路及び前記第２の制御回路に出力し、
前記絶対値が第２の値以上になるまで前記許可信号の出力を維持し、
前記絶対値が前記第２の値以上の場合、前記第１の駆動信号及び前記第２の駆動信号の出力を停止させる停止信号を前記第１の制御回路及び前記第２の制御回路に出力し、
前記絶対値が前記第１の値以下になるまで前記停止信号の出力を維持する請求項８に記載の電位発生装置。 - 請求項８に記載の電位発生装置の駆動方法であって、
前記電位検知回路が、前記出力端子の出力電位を検知する検知ステップと、
前記電位検知回路が、検知した前記出力電位の絶対値が第１の値以下の場合、前記第１の駆動信号及び第２の駆動信号を出力させる許可信号を前記第１の制御回路及び第２の制御回路に出力し、前記絶対値が第２の値以上になるまで前記許可信号の出力を維持する許可ステップと、
前記電位検知回路が、前記絶対値が前記第２の値以上の場合、前記第１の駆動信号及び第２の駆動信号の出力を停止させる停止信号を前記第１の制御回路及び第２の制御回路に出力し、前記絶対値が前記第１の値以下になるまで前記停止信号の出力を維持する禁止ステップと、
前記第１の制御回路が、前記許可信号を受信した場合、前記第１の電位発生回路に前記第１の駆動信号を出力する第１の駆動ステップと、
前記第１の制御回路が、前記停止信号を受信した場合、前記第１の電位発生回路への前記第１の駆動信号の出力を停止する第１の停止ステップと、
前記第２の制御回路が、前記許可信号を受信した場合、前記第１の駆動信号の出力タイミングと半周期ずれたタイミングで、前記第２の電位発生回路に前記第２の駆動信号を出力する第２の駆動ステップと、
前記第２の制御回路が、前記停止信号を受信した場合、前記第２の電位発生回路への前記第２の駆動信号の出力を停止する第２の停止ステップとを含む電位発生装置の駆動方法。 - メモリセルと、
第５のスイッチと、
該第５のスイッチを介して前記メモリセルのワード線に接続された、請求項４に記載の電位発生装置とを備え、
前記メモリセルの待機時に、前記第５のスイッチがオン状態になる半導体装置。 - 前記メモリセルが電界効果トランジスタとキャパシタとによって構成される請求項１１に記載の半導体装置。
- 前記メモリセルが電界効果トランジスタとフリップフロップとによって構成される請求項１１に記載の半導体装置。
- 前記メモリセルが電界効果トランジスタと抵抗によって構成される抵抗負荷型セルである請求項１１に記載の半導体装置。
- 請求項４に記載の電位発生装置、
Ｎ型電界効果トランジスタ、及び
前記電位発生装置の出力端子と前記Ｎ型電界効果トランジスタの基板とを接続する第６のスイッチを備え、
前記Ｎ型電界効果トランジスタの待機時に前記第６のスイッチがオン状態になる半導体装置。 - 請求項４に記載の電位発生装置、
電界効果トランジスタによって構成されるロジック回路、
該ロジック回路と所定の電位とを接続する、前記電界効果トランジスタのしきい値電圧よりも大きいしきい値電圧を有する高しきい値のＰ型電界効果トランジスタ、及び
該高しきい値のＰ型電界効果トランジスタのゲートと前記電位発生装置とを接続する第７のスイッチを備え、
該第７のスイッチが、前記ロジック回路の動作時にオン状態になり、前記ロジック回路の待機時にオフ状態になる半導体装置。 - 請求項４に記載の電位発生装置、
電界効果トランジスタによって構成されるロジック回路、
該ロジック回路と所定の電位とを接続する、前記電界効果トランジスタのしきい値電圧よりも大きいしきい値電圧を有する高しきい値のＮ型電界効果トランジスタ、及び
該高しきい値のＮ型電界効果トランジスタのゲートと前記電位発生装置とを接続する第８のスイッチを備え、
該第８のスイッチが、前記ロジック回路の待機時にオン状態になり、前記ロジック回路の動作時にオフ状態になる半導体装置。 - 請求項１６に記載の半導体装置を駆動する方法であって、
前記ロジック回路の動作時に、前記第７のスイッチをオン状態にし、前記高しきい値のＰ型電界効果トランジスタのゲートに前記電位発生装置から負電位を供給する動作ステップと、
前記ロジック回路の待機時に、前記第７のスイッチをオフ状態にし、前記高しきい値のＰ型電界効果トランジスタのゲートに正電位を供給する待機ステップとを含む半導体装置の駆動方法。 - 請求項１７に記載の半導体装置を駆動する方法であって、
前記ロジック回路の待機時に、前記第８のスイッチをオン状態にし、前記高しきい値のＮ型電界効果トランジスタのゲートに前記電位発生装置から負電位を供給する待機ステップと、
前記ロジック回路の動作時に、前記第８のスイッチをオフ状態にし、前記高しきい値のＮ型電界効果トランジスタのゲートに正電位を供給する動作ステップとを含む半導体装置の駆動方法。
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