JP2869989B2 - 静的昇圧回路 - Google Patents

静的昇圧回路

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路における静的（スタチック）
昇圧回路に関する。
〔従来の技術〕
従来、MOS型半導体集積回路装置等の半導体集積回路
装置の昇圧回路にはブーストラップと称し、コンデンサ
を用いてコンデンサに蓄積する電荷をスイッチ回路によ
りクロック動作して、ダイナミック（動的）に昇圧する
回路方式が用いられるのが通例であった。
〔発明が解決しようとする課題〕
しかし、上記従来技術によると、ダイナミック昇圧回
路では、高電圧が一時的にしか発生することができず、
高電圧電源として使用する場合には交流として扱わねば
ならず、内部回路もダイナミック回路に限定されるとい
う課題があった。
本発明は、かかる従来技術の課題を解決し、スタチッ
ク昇圧回路を提供する事を目的とする。
〔課題を解決するための手段〕 本発明の静的昇圧回路は、複数の静的な強誘電体膜か
らなる複数の電圧発生素子と、 前記複数の電圧発生素子に、クロック・パルス電圧を
印加する電圧印加手段と、前記クロック・パルス電圧を
印加した後に前記複数の電圧素子を直列接続するスイッ
チング手段とを有することを特徴とする。
また、前記スイッチ手段は、前記複数の電圧発生素子
間に接続されるMOSトランジスタであることを特徴とす
る。
〔実施例〕
以下、実施例により本発明を詳述する。
第１図は本発明の一実施例を示す静的昇圧回路であ
る。
いま、強誘電体膜から成る電圧発生素子にVF1及びVF2
なる電圧を、電源電圧VDDとアース電圧VSSとの間に入れ
たクロック・パルス電圧回路にVG1を印加して、発生さ
れた後、電圧素子間に挿入された、MOS型FETのゲート電
圧VG2を印加してオープン状態となると、高電圧Voutが
アース電圧VSSとの間に発生することとなる。発生するV
out電圧は、Vout≒VF1＋VF2となり、例えばVF1＝VF2＝5
VとするとVout≒10Vとなる。VG2を印加するスイッチ素
子は、VF1とVF2とを直列につなぐためのもので、抵抗値
を出来るだけ低く押える必要がある。前記Vout≒VF1＋V
F2なる式でVoutの値がVF1とVF1を加算したものと一致し
ないのは、このスイッチ素子の抵抗分による電圧低下が
あるからである。
この様に強誘電体膜から成る電圧発生素子を直列に２
個以上結合することにより、高電圧がスタチックに発生
させることができ、スタチックな集積回路装置の電源と
して用いることができ、とりわけ、スタチック・RAMの
電源として該静的昇圧回路を用いることにより記憶回路
の記憶をほぼ半永久的に保持する事ができる。
〔発明の効果〕
本発明によりスタチック昇圧回路が提供できる効果が
ある。
【図面の簡単な説明】
第１図は本発明の一実施例を示すスタチック昇圧回路を
示す図である。 VF1，VF2……強誘電体膜電圧発生素子電圧 VDD……電源電圧 VSS……アース電圧 VG1……電圧印加回路へのクロック電圧 VG2……スイッチ素子への印加電圧
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H02M 3/07 G11C 17/00 H01L 27/10 H01G 7/06

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】複数の静的な強誘電体膜からなる複数の電
    圧発生素子と、 前記複数の電圧発生素子に、クロック・パルス電圧を印
    加する電圧印加手段と、 前記クロック・パルス電圧を印加した後に前記複数の電
    圧素子を直列接続するスイッチング手段とを有すること
    を特徴とする静的昇圧回路。
  2. 【請求項２】前記スイッチ手段は、前記複数の電圧発生
    素子間に接続されるMOSトランジスタであることを特徴
    とする請求項１記載の静的昇圧回路。
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CN100365935C (zh) * 2002-10-24 2008-01-30 松下电器产业株式会社 电压发生电路、电压发生装置、半导体器件及其驱动方法

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