JPS6352481A - 能動負荷型電源およびその製造方法 - Google Patents
能動負荷型電源およびその製造方法Info
- Publication number
- JPS6352481A JPS6352481A JP62197253A JP19725387A JPS6352481A JP S6352481 A JPS6352481 A JP S6352481A JP 62197253 A JP62197253 A JP 62197253A JP 19725387 A JP19725387 A JP 19725387A JP S6352481 A JPS6352481 A JP S6352481A
- Authority
- JP
- Japan
- Prior art keywords
- control electrode
- active load
- power supply
- threshold voltage
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 238000001465 metallisation Methods 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 11
- 239000004065 semiconductor Substances 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 230000005669 field effect Effects 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 3
- 230000001105 regulatory effect Effects 0.000 claims description 3
- 230000002401 inhibitory effect Effects 0.000 claims 1
- 150000002500 ions Chemical class 0.000 claims 1
- 239000000126 substance Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 27
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 238000002513 implantation Methods 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000006185 dispersion Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000033228 biological regulation Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000009469 supplementation Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、正規状態において抑１ヒされたトランジスタ
をもって作動する高速論理回路用の電源としての能動負
荷に関するものである。この能動負荷の構造により、一
般にＧａＡｓなどの第■族−第■族の高速素材から成る
前記論理回路を形成する基板の製造」工程における拡散
がどのようであれ、一定電源を発生する電源を形成する
事ができる。
をもって作動する高速論理回路用の電源としての能動負
荷に関するものである。この能動負荷の構造により、一
般にＧａＡｓなどの第■族−第■族の高速素材から成る
前記論理回路を形成する基板の製造」工程における拡散
がどのようであれ、一定電源を発生する電源を形成する
事ができる。
また本発明は、このような能動負荷の製造法に関するも
のである。
のである。
高速論理回路の進歩は、ヒ化ガリウムまたは第■族−第
Ｖ族の同等の２元素または３元素素材の上に集積される
回路の進歩、および正規状態において抑止されまたは正
規状態において導通する電界効果トランジスタの進歩と
関連している。正規状態において抑止されたトランジス
タ回路は下記の種々の理由から最も興味あるものである
。
Ｖ族の同等の２元素または３元素素材の上に集積される
回路の進歩、および正規状態において抑止されまたは正
規状態において導通する電界効果トランジスタの進歩と
関連している。正規状態において抑止されたトランジス
タ回路は下記の種々の理由から最も興味あるものである
。
−二のトランジスタ回路は単一の給電回路■ＤＤとアー
スのみを必要とする。
スのみを必要とする。
一消費電力が非常に僅少である、２０〜１００μＷ／ゲ
ート、 一正規状態で導通したトランジスタ回路に比較して、メ
リット・ファクタＰ−ｔ、ｄ（出力×伝搬時間）が小で
ある。
ート、 一正規状態で導通したトランジスタ回路に比較して、メ
リット・ファクタＰ−ｔ、ｄ（出力×伝搬時間）が小で
ある。
一集積密度が高い。
正規状態において抑止されたトランジスタを有する論理
ゲートの難点は、製造技術が非常に厳格であって、従っ
て生産効率が高くない事である。
ゲートの難点は、製造技術が非常に厳格であって、従っ
て生産効率が高くない事である。
従って、ＤＣＦＬ （直結形ＦＥＴ論理）の名称で公知
の論理回路はその特性と簡１１１さの故に非常に興味が
ある。すなわちこの論理回路は、正規状態において閉塞
された型の、または電源として作動する能動負荷によっ
て給電されるエンハンス型の１個（または２個）のトラ
ンジスタから成る単−段のみを含む。正規状態において
導通する型の、またはディプレッション型のトランジス
タをもって能動負荷を実現する事も公知である。エンハ
ンス型−ディプレッション型ＤＣＦＬ回路はシリコン上
に展開されるＮＭＯＳ論理のアナロジ−である。
の論理回路はその特性と簡１１１さの故に非常に興味が
ある。すなわちこの論理回路は、正規状態において閉塞
された型の、または電源として作動する能動負荷によっ
て給電されるエンハンス型の１個（または２個）のトラ
ンジスタから成る単−段のみを含む。正規状態において
導通する型の、またはディプレッション型のトランジス
タをもって能動負荷を実現する事も公知である。エンハ
ンス型−ディプレッション型ＤＣＦＬ回路はシリコン上
に展開されるＮＭＯＳ論理のアナロジ−である。
しかし、製造工程中の注入結果の拡散により、下記の２
つの型の能動負荷が得られる。
つの型の能動負荷が得られる。
−その出力電流か公称値より低い能動負荷、しかしこの
場合には、電流を増大するために介入する事ができる。
場合には、電流を増大するために介入する事ができる。
−その出力電流が公称値より高い能動負荷、この場合に
は、この電流を調節するためにその低減手段を発見する
必要がある。
は、この電流を調節するためにその低減手段を発見する
必要がある。
能動負荷は、制御電極のメタライズ層がソースのメタラ
イズ層と短絡されたトランジスタである。
イズ層と短絡されたトランジスタである。
もしこの能動負荷が正規状態において導通であれば、こ
の能動負荷は制御電極のメタライズ層の下方に負の閾値
電圧のチャンネルををする。本発明によれば、正の閾値
電圧の下方チャンネルを有する制御電極の少なくとも１
つの第２メタライズ層によって電源の出力電流が低減さ
れ調節される。
の能動負荷は制御電極のメタライズ層の下方に負の閾値
電圧のチャンネルををする。本発明によれば、正の閾値
電圧の下方チャンネルを有する制御電極の少なくとも１
つの第２メタライズ層によって電源の出力電流が低減さ
れ調節される。
すなわちこの第２メタライズ層が能動負荷中の電流の通
過を部分的に抑止する。
過を部分的に抑止する。
第２制御電極の存在しない場合に第１制御電極を通過す
るであろう超過電流を第２制御電極による電流抑止によ
ってその公称値に調節するように、負の閾値電圧を有す
る第１ル制御電極と正の閾値電圧を有する第２１制御電
極とが協働する。
るであろう超過電流を第２制御電極による電流抑止によ
ってその公称値に調節するように、負の閾値電圧を有す
る第１ル制御電極と正の閾値電圧を有する第２１制御電
極とが協働する。
さらに詳細に述べれば、本発明は少なくとも１つの正閾
値電圧を有する「正規状立抑止」型の電界効果トランジ
スタと協働し、それ自体が電界効果トランジスタの構造
を有し、そのドレインが正電圧（＋ＶＤＤ）を給電され
、その制御電極のメタライズ層がソースのメタライズ層
に接続された能動負荷型電源において、デバイスの幅全
体においてソースからドレインへの電荷の通過を制御す
る負閾値電圧（ＶＴ＜０）型の第１制御電極と、前記第
１制御電極に接触した正閾値電圧型（ＶＴ＞０）の少な
くとも１つの第２制御電極とを有し、前記第２制御電極
は能動負荷によって供給される電流を調節する機能を有
する能動負荷型電源に関するものである。
値電圧を有する「正規状立抑止」型の電界効果トランジ
スタと協働し、それ自体が電界効果トランジスタの構造
を有し、そのドレインが正電圧（＋ＶＤＤ）を給電され
、その制御電極のメタライズ層がソースのメタライズ層
に接続された能動負荷型電源において、デバイスの幅全
体においてソースからドレインへの電荷の通過を制御す
る負閾値電圧（ＶＴ＜０）型の第１制御電極と、前記第
１制御電極に接触した正閾値電圧型（ＶＴ＞０）の少な
くとも１つの第２制御電極とを有し、前記第２制御電極
は能動負荷によって供給される電流を調節する機能を有
する能動負荷型電源に関するものである。
本発明の理解を容易にするため、ＤＣＦＬ型論理ゲート
の構造とその製造方法について簡単に初歩的説明を行う
。本発明は論理ゲート以外の回路についても実施可能で
あるが、本発明は特にＤＣＦＬゲートの場合に興味があ
るので、下記においては主としてこれについて説明する
。
の構造とその製造方法について簡単に初歩的説明を行う
。本発明は論理ゲート以外の回路についても実施可能で
あるが、本発明は特にＤＣＦＬゲートの場合に興味があ
るので、下記においては主としてこれについて説明する
。
ＤＣＦＬ論理ゲートの原理を第１図に図示する。
このゲートは正規状態において抑止された型の少なくと
も１つの入力トランジスタ１を含み、この入力トランジ
スタは？［とじての能動負荷２によって給電され、単に
制御電極がソースに接続された電界効果トランジスタで
ある。場合によっては、この第１人力トランジスタ１と
並列に、他の入力トランジスタ３を搭載する事ができる
。このＤＣＦＬ論理ゲートは、電源２のドレインに単一
の電圧＋■ＤＤを給電され、また入力トランジスタ１の
ソースは接地されている。出力信号は、人力トランジス
タ１のドレインとトランジスタ２のソースとの間の共通
点において取り出される。付図の場合、ＡとＢが２人力
信号であれば、出力信号はＡ＋Ｂである。
も１つの入力トランジスタ１を含み、この入力トランジ
スタは？［とじての能動負荷２によって給電され、単に
制御電極がソースに接続された電界効果トランジスタで
ある。場合によっては、この第１人力トランジスタ１と
並列に、他の入力トランジスタ３を搭載する事ができる
。このＤＣＦＬ論理ゲートは、電源２のドレインに単一
の電圧＋■ＤＤを給電され、また入力トランジスタ１の
ソースは接地されている。出力信号は、人力トランジス
タ１のドレインとトランジスタ２のソースとの間の共通
点において取り出される。付図の場合、ＡとＢが２人力
信号であれば、出力信号はＡ＋Ｂである。
近年、エンハンス型−ディプレッション型混合ゲートは
単にエンハンス型のゲートよりも興味あるものである事
が発見された。すなわち、混合型ゲートは下記を含む。
単にエンハンス型のゲートよりも興味あるものである事
が発見された。すなわち、混合型ゲートは下記を含む。
一正規状態において抑止された（正規状態においてオフ
）型の、正閾値電圧ＶＴのエンハンス型入力トランジス
タ１と、 一正規状態において導通する（正規状態においてオン）
型の、負閾値電圧ＶＴのディプレッション型の能動負荷
２゜ 故に、ＧａＡｓ上に集積されたこれらの回路の製作には
、下記の製造方式に従ってＶＴ＞ＯのトランジスタとＶ
Ｔ ＜ Ｏのトランジスタを製作する必要がある。
）型の、正閾値電圧ＶＴのエンハンス型入力トランジス
タ１と、 一正規状態において導通する（正規状態においてオン）
型の、負閾値電圧ＶＴのディプレッション型の能動負荷
２゜ 故に、ＧａＡｓ上に集積されたこれらの回路の製作には
、下記の製造方式に従ってＶＴ＞ＯのトランジスタとＶ
Ｔ ＜ Ｏのトランジスタを製作する必要がある。
１）−トランジスタの能動層を製作するため、ＧａＡｓ
半導体基板上に５１２８を注入またはエピタキシャル成
長させる。
半導体基板上に５１２８を注入またはエピタキシャル成
長させる。
２）−ソースとドレインのオーミック接触の形成。
３）−絶縁性ウェルの製作のためホウ素の注入。
４）−ＶＴ＜０の能動負荷の形成。
５）−ＶＴ＞Ｏのトランジスタの形成。
６）−接続点が存在する場合の誘電ブリッジ、接続メタ
ライズ層、およびパッシベーション層の付着。
ライズ層、およびパッシベーション層の付着。
これらの操作は全く古典的なものであるが、経験上、５
ｉ２８の注入によって得られる能動負荷の特性の分散は
特に表面層にある事が知られている。
ｉ２８の注入によって得られる能動負荷の特性の分散は
特に表面層にある事が知られている。
従って、深層で作動するＶＴ〉０トランジスタは比較的
安定な特性を有し、これに対して浅い層で作動するＶＴ
＜Ｏｌ−ランジスタは、５１２８注入の分散に伴って非
常に変動する電流を有する。
安定な特性を有し、これに対して浅い層で作動するＶＴ
＜Ｏｌ−ランジスタは、５１２８注入の分散に伴って非
常に変動する電流を有する。
しかしまた、半導体素材の基板のレベルにおいては５１
２８注入の結果が均質であるから、基板の場合、負荷中
のすべての、または殆どすべての電流が公称電流より均
一に低（または高い事が１ｉｆ認された。従って、基板
レベルにおいて負荷電流の調節は集合的操作である。
２８注入の結果が均質であるから、基板の場合、負荷中
のすべての、または殆どすべての電流が公称電流より均
一に低（または高い事が１ｉｆ認された。従って、基板
レベルにおいて負荷電流の調節は集合的操作である。
能動負荷中の閾値電圧の制御により、電流を増大方向に
調節する串ができる。負荷中の電流がその公称値以下で
あれば、５１２８の注入補給によって電流を調節する事
ができる。負荷中の電流がその公称値以下であれば、電
流を調節するために電流低下手段が必要である。
調節する串ができる。負荷中の電流がその公称値以下で
あれば、５１２８の注入補給によって電流を調節する事
ができる。負荷中の電流がその公称値以下であれば、電
流を調節するために電流低下手段が必要である。
基板の能動負荷中の電流制御が前記製造方法の第４段階
後にのみ実施可能であるから、電流低下は第５段階後に
のみ介入する事ができる。
後にのみ実施可能であるから、電流低下は第５段階後に
のみ介入する事ができる。
本発明によれば、能動負荷が過大な電流を通過させる場
合、少なくとも電流負荷の負閾値電圧制御電極の近傍に
、第２正閾値電圧制御電極を配置し、これによってソー
ス−ドレイン間の電流通過幅を制限するリシによって、
前記過大電流を低下させ制御する事ができる。この第２
制御電極は、正閾値電圧の人力トランジスタ１の制御電
極と同時に配置される。
合、少なくとも電流負荷の負閾値電圧制御電極の近傍に
、第２正閾値電圧制御電極を配置し、これによってソー
ス−ドレイン間の電流通過幅を制限するリシによって、
前記過大電流を低下させ制御する事ができる。この第２
制御電極は、正閾値電圧の人力トランジスタ１の制御電
極と同時に配置される。
第２図は本発明による能動負荷の断面図である。
第２図を理解するためには、これを第４図と関連して見
なければならない。第２図は第４図のＸＸ′軸に沿った
断面図である。
なければならない。第２図は第４図のＸＸ′軸に沿った
断面図である。
この能動負荷において、半導体基板４は、絶縁性デバイ
スウニル６によって表面的に制限された注入またはエピ
タキシャル成長導電層５を支持する。
スウニル６によって表面的に制限された注入またはエピ
タキシャル成長導電層５を支持する。
オーミックメタライズ層７と８がそれぞれソースおよび
ドレイン電極として役立ち、ソースに接続されたメタラ
イズ層９が制御電極として役立つ。
ドレイン電極として役立ち、ソースに接続されたメタラ
イズ層９が制御電極として役立つ。
通常、ソースからドレインまでの軸線ＸＸ′に沿って制
御電極の長さを定義し、ソースとドレインのメタライズ
層に平行な軸線に沿って制御電極の幅Ｚ１を定義する。
御電極の長さを定義し、ソースとドレインのメタライズ
層に平行な軸線に沿って制御電極の幅Ｚ１を定義する。
この能動負荷はディプレッション型である、すなわちＶ
Ｔ＜Ｏ閾値電圧型である。この能動負荷は製造１稈（第
４段階）中の測定によって通魔に４電性である事が発見
されたので、本発明によれば、この制御電極に対して、
エンハンス型のＶＴ〉０閾値電圧型の少なくとも１つの
第２制御電極１０を付加する＄により、制御電極９を通
る電流を低下させる。実際に、第２制御電極１０の２部
分を付加する事が好ましい。これにより、負閾値電圧の
第１制御電極９が作動状態に留まる幅Ｚ２を制御しやす
くなる。
Ｔ＜Ｏ閾値電圧型である。この能動負荷は製造１稈（第
４段階）中の測定によって通魔に４電性である事が発見
されたので、本発明によれば、この制御電極に対して、
エンハンス型のＶＴ〉０閾値電圧型の少なくとも１つの
第２制御電極１０を付加する＄により、制御電極９を通
る電流を低下させる。実際に、第２制御電極１０の２部
分を付加する事が好ましい。これにより、負閾値電圧の
第１制御電極９が作動状態に留まる幅Ｚ２を制御しやす
くなる。
第１制御電極９を製造するために使用される第１マスク
に対する第２制御電極１０の製造に使用される第２マス
クの配置の不確定の故に、両方の制御電極つと１０は相
互に重合され、または一部重複され（第２図と第４図の
場合）、または並置されるが、常に相互に電気的に接触
している。このようにして、第２制御電極１０は第１制
御電極９を介して、ソース７と電気的に接続している。
に対する第２制御電極１０の製造に使用される第２マス
クの配置の不確定の故に、両方の制御電極つと１０は相
互に重合され、または一部重複され（第２図と第４図の
場合）、または並置されるが、常に相互に電気的に接触
している。このようにして、第２制御電極１０は第１制
御電極９を介して、ソース７と電気的に接続している。
従って、第２制御電極１０は、人力トランジスタ】が導
通している時、この入力トランジスタ１を通して接地す
る。この条件において、もはや第２制御電極１０を通し
て電流は流れない。なぜならば、その閾値電圧ＶＴが正
だからである。第１制御電極９の作用は幅Ｚ２の区域に
制限される。
通している時、この入力トランジスタ１を通して接地す
る。この条件において、もはや第２制御電極１０を通し
て電流は流れない。なぜならば、その閾値電圧ＶＴが正
だからである。第１制御電極９の作用は幅Ｚ２の区域に
制限される。
第３図は本発明による能動負荷の中間製造段階を示す。
ＧａＡｓ半導体基板４の中に、５１２８の注入により能
動層５が作られている。この能動層５は、入力トランジ
スタ１にも能動負荷２にも使用される（第１段階）。オ
ーミック接触のメタライズ層７と８、並びに人力トラン
ジスタ１のメタライズ層が能動負荷５１−に配置され（
第２段階）、また能動負荷２と人力トランジスタ１とを
画定する絶縁デバイスウニル６がホウ素のｆ＋人によっ
て基板の中に作られる（第３段階）。そこで、能動層５
−１−に配置されるべき第１制御電極９の部分のみを露
出するマスクによって５．基板表面を被覆する。
動層５が作られている。この能動層５は、入力トランジ
スタ１にも能動負荷２にも使用される（第１段階）。オ
ーミック接触のメタライズ層７と８、並びに人力トラン
ジスタ１のメタライズ層が能動負荷５１−に配置され（
第２段階）、また能動負荷２と人力トランジスタ１とを
画定する絶縁デバイスウニル６がホウ素のｆ＋人によっ
て基板の中に作られる（第３段階）。そこで、能動層５
−１−に配置されるべき第１制御電極９の部分のみを露
出するマスクによって５．基板表面を被覆する。
公知の手段によるイオン注入により、制御電極の幅Ｚ１
全体に亙って、負閾値電圧ＶＴ＜Ｏを得ようとする区域
に結晶格子を決定する事ができる。
全体に亙って、負閾値電圧ＶＴ＜Ｏを得ようとする区域
に結晶格子を決定する事ができる。
つぎに、リフト−オフ法によって制御電極メタライズ層
９を配置する（第４段階）。
９を配置する（第４段階）。
本発明によれば、製造工程中の基板の負荷電流を測定し
、選別する。過大な負荷電流を有する基板については、
種々のマスクの内から、能動負荷中の電流を適当値、例
えば１０％または２５％またはその他の値だけ低下させ
る第２制御電極１０を配置する事のできるマスクを選別
する。
、選別する。過大な負荷電流を有する基板については、
種々のマスクの内から、能動負荷中の電流を適当値、例
えば１０％または２５％またはその他の値だけ低下させ
る第２制御電極１０を配置する事のできるマスクを選別
する。
従って、第５段階において使用されるマスク、正確には
マスクセットは、能動負荷２の第２制御電極１０と、入
力トランジスタ１の制御電極とを同時に画定する特殊性
を有する。これら両方の制御電極は共に正閾値電圧を有
し、第二のイオン注入によって同時に製造され、このイ
オン注入が行われるべき制御電極メタライズ層の下方に
正閾値電圧区域を形成する。第４図において、このよう
に正閾値電圧区域に変換される区域は、第２制御電極１
０の開口部の内側にある能動負荷層５の区域である。こ
のイオン注入の後に、能動負荷２の第２制御電極１０と
入力トランジスタ１の制御電極のメタライズ層が配置さ
れる（第５段階）。
マスクセットは、能動負荷２の第２制御電極１０と、入
力トランジスタ１の制御電極とを同時に画定する特殊性
を有する。これら両方の制御電極は共に正閾値電圧を有
し、第二のイオン注入によって同時に製造され、このイ
オン注入が行われるべき制御電極メタライズ層の下方に
正閾値電圧区域を形成する。第４図において、このよう
に正閾値電圧区域に変換される区域は、第２制御電極１
０の開口部の内側にある能動負荷層５の区域である。こ
のイオン注入の後に、能動負荷２の第２制御電極１０と
入力トランジスタ１の制御電極のメタライズ層が配置さ
れる（第５段階）。
次の操作は従来通りであって、集積回路の複雑さによっ
て必要とされる下記の段階を含む。
て必要とされる下記の段階を含む。
−接続点に対する誘電ブリッジの配置、−金属接続ボン
ディング・パッドと外部接続端子の配置、 −パッシベーション層形成。
ディング・パッドと外部接続端子の配置、 −パッシベーション層形成。
本発明による能動負荷は下記の利点を有する。
−能動負荷中の電流が、正閾値電圧制御電極１０の製造
用マスクの選択によって調整自在である。
用マスクの選択によって調整自在である。
−大規模集積回路のすべてのＤＣＦＬ論理ゲートが同一
の負荷電流を有する。
の負荷電流を有する。
一電流の線形性。トランジスタの制御電極と能動負荷の
制御電極がサブミクロン第の精密さを有し、第２制御電
極１０の２部分の間隔Ｚ２は１ミクロンの誤差精度を存
する。従って、それぞれ特定の長さＺ２を何する能動負
荷を製造する事ができるので、低い値の２！準電流の倍
数電流を得る事ができる。これはアナログ−デジタルま
たはデジタル−アナログ変換器などのリニア回路に適当
である。
制御電極がサブミクロン第の精密さを有し、第２制御電
極１０の２部分の間隔Ｚ２は１ミクロンの誤差精度を存
する。従って、それぞれ特定の長さＺ２を何する能動負
荷を製造する事ができるので、低い値の２！準電流の倍
数電流を得る事ができる。これはアナログ−デジタルま
たはデジタル−アナログ変換器などのリニア回路に適当
である。
従って本発明は、高速−大規模集積回路を良好な歩留り
で製造する事ができる。これは、過大な負荷電流の発見
された基板が、その負荷電流の調整によって再生される
からである。
で製造する事ができる。これは、過大な負荷電流の発見
された基板が、その負荷電流の調整によって再生される
からである。
以上において本発明はＧａＡｓのＤＣＦＬ型論理ゲート
の実施例について説明されるが正閾値電圧制御電極の接
合によって電流を調節しようとするすべての負閾値電圧
トランジスタについて、半導体素材がシリコンであれ、
ＩｎＰまたはＧａＡｌＡｓなどの素材であれ、本発明を
応用できる事は明白である。もちろんその場合、公知の
イオン注入条件が任意の素材について適用される。
の実施例について説明されるが正閾値電圧制御電極の接
合によって電流を調節しようとするすべての負閾値電圧
トランジスタについて、半導体素材がシリコンであれ、
ＩｎＰまたはＧａＡｌＡｓなどの素材であれ、本発明を
応用できる事は明白である。もちろんその場合、公知の
イオン注入条件が任意の素材について適用される。
第１図は公知のＤＣＦＬ型論理ゲートの回路図、第２図
は本発明による能動負荷の断面図、第３図は本発明の能
動負荷の製造工程中間段階の平面図、また第４図は製造
工程の佳−にかり段階の平面図である。 １・・・入力トランジスタ、２・・・能動負荷、３・・
・入力トランジスタ、４・・・基板、５・・・導電層、
６・・・デバイスウェル、７・・・ソース、８・・・ド
レイン、９・・・第１制御電極、１０・・・第２制御電
極、Ａ、Ｂ・・・入力信号、Ａ＋Ｂ・・・出力、Ｚｌ、
２・・・ＶＴｏｏ・・・区域の幅。
は本発明による能動負荷の断面図、第３図は本発明の能
動負荷の製造工程中間段階の平面図、また第４図は製造
工程の佳−にかり段階の平面図である。 １・・・入力トランジスタ、２・・・能動負荷、３・・
・入力トランジスタ、４・・・基板、５・・・導電層、
６・・・デバイスウェル、７・・・ソース、８・・・ド
レイン、９・・・第１制御電極、１０・・・第２制御電
極、Ａ、Ｂ・・・入力信号、Ａ＋Ｂ・・・出力、Ｚｌ、
２・・・ＶＴｏｏ・・・区域の幅。
Claims (1)
- 【特許請求の範囲】 １、少なくとも１つの正閾値電圧を有する「正規状態抑
止」型の電界効果トランジスタ（１）と協働し、それ自
体が電界効果トランジスタ（２）の構造を有し、そのド
レイン（８）が、正電圧（＋Ｖ＿Ｄ＿Ｄ）を給電され、
その制御電極（９）のメタライズ層がソース（７）のメ
タライズ層に接続された能動負荷型電源において、デバ
イスの幅全体においてソース（７）からドレイン（８）
への電荷の通過を制御する負閾値電圧（ＶＴ＜０）型の
第１制御電極（９）と、前記第１制御電極（９）に接触
した正閾値電圧型（ＶＴ＞０）の少なくとも１つの第２
制御電極（１０）とを有し、前記第２制御電極（１０）
は能動負荷によって供給される電流を調節する機能を有
することを特徴とする能動負荷型電源。 ２、前記２個の制御電極（９、１０）は相互に並列であ
り、第２制御電極（１０）のメタライズ層は少なくとも
部分的に第１制御電極（９）のメタライズ層を被覆して
、これら制御電極を相互に接続する事を特徴とする特許
請求の範囲第１項記載の能動負荷型電源。 ３、第２制御電極（１０）がゼロ電圧またはその閾値電
圧（ＶＴ＞０）以下に保持されている時、第１制御電極
（９）の対応部分の中の電流の導通を抑止する事を特徴
とする特許請求の範囲第１項記載の能動負荷型電源。 ４、電源を通る電流は、第２制御電極（１０）によって
制御されない第１制御電極（９）の幅（Ｚ２）の選択に
よって調節される事を特徴とする特許請求の範囲第１項
記載の能動負荷型電源。 ５、第２制御電極（１０）の２部分をを含み、電源を通
る電流は第２制御電極（１０）の前記２部分の間隔（Ｚ
２）の選択によって調節される事を特徴とする特許請求
の範囲第１項記載の能動負荷型電源。 ６、半導体基板（４）上に能動層（５）を形成し、 ソースとドレイン（７、８）のそれぞれの化学的接触メ
タライズ層を堆積し、 絶縁性デバイスウェル（６）を形成し、 負閾値電圧区域（ＶＴ＜０）を生じるため第１制御電極
（９）の区域をイオン注入し、 第１制御電極（９）の接触メタライズ層を付着する予備
段階を含む集積回路中の能動負荷型電源の製造法におい
て、 能動負荷を通る電流を測定し、この電流を調節するに必
要な第２制御電極（１０）の幅を決定する段階と、 少なくとも１つの正閾値電圧（ＶＴ＞０）区域を生じる
ため、第２制御電極（１０）の区域イオン注入する段階
と、 第２制御電極（１０）の接触メタライズ層を付着させる
段階とを含み、 集積回路の仕上げは、接続用のメタライズ層および誘電
ブリッジの付着によって実施されることを特徴とする電
源の製造方法。 ７、第２制御電極（１０）の形成段階は、同時に正閾値
電圧（ＶＴ＞０）の集積回路トランジスタ（１、３）の
形成を含む事を特徴とする特許請求の範囲第６項記載の
電源の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8611836 | 1986-08-19 | ||
| FR8611836A FR2603146B1 (fr) | 1986-08-19 | 1986-08-19 | Source de courant de type charge active et son procede de realisation |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6352481A true JPS6352481A (ja) | 1988-03-05 |
Family
ID=9338367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62197253A Pending JPS6352481A (ja) | 1986-08-19 | 1987-08-06 | 能動負荷型電源およびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4814835A (ja) |
| EP (1) | EP0259207B1 (ja) |
| JP (1) | JPS6352481A (ja) |
| DE (1) | DE3766780D1 (ja) |
| FR (1) | FR2603146B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5252843A (en) * | 1989-09-01 | 1993-10-12 | Fujitsu Limited | Semiconductor device having overlapping conductor layers |
| JP2513887B2 (ja) * | 1990-02-14 | 1996-07-03 | 株式会社東芝 | 半導体集積回路装置 |
| JPH0414314A (ja) * | 1990-05-08 | 1992-01-20 | Toshiba Corp | ソース電極結合形論理回路 |
| KR100356883B1 (ko) * | 1991-06-12 | 2003-01-08 | 텍사스 인스트루먼츠 인코포레이티드 | 프리차지트리거링방법,프리차지트리거드디지탈디바이스,프리차지트리거드펑션스테이지,및동기식파이프라인시스템 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2413782A1 (fr) * | 1977-12-30 | 1979-07-27 | Radiotechnique Compelec | Element de circuit integre destine aux memoires bipolaires a isolement lateral par oxyde |
| US4485390A (en) * | 1978-03-27 | 1984-11-27 | Ncr Corporation | Narrow channel FET |
| FR2449369A1 (fr) * | 1979-02-13 | 1980-09-12 | Thomson Csf | Circuit logique comportant une resistance saturable |
| JPS5874084A (ja) * | 1981-10-29 | 1983-05-04 | Fujitsu Ltd | 半導体装置 |
| JPS60137070A (ja) * | 1983-12-26 | 1985-07-20 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6155971A (ja) * | 1984-08-27 | 1986-03-20 | Sumitomo Electric Ind Ltd | シヨツトキ−ゲ−ト電界効果トランジスタ |
-
1986
- 1986-08-19 FR FR8611836A patent/FR2603146B1/fr not_active Expired
-
1987
- 1987-08-05 US US07/081,723 patent/US4814835A/en not_active Expired - Fee Related
- 1987-08-05 EP EP87401816A patent/EP0259207B1/fr not_active Expired - Lifetime
- 1987-08-05 DE DE8787401816T patent/DE3766780D1/de not_active Expired - Fee Related
- 1987-08-06 JP JP62197253A patent/JPS6352481A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US4814835A (en) | 1989-03-21 |
| DE3766780D1 (de) | 1991-01-31 |
| FR2603146B1 (fr) | 1988-11-10 |
| FR2603146A1 (fr) | 1988-02-26 |
| EP0259207A1 (fr) | 1988-03-09 |
| EP0259207B1 (fr) | 1990-12-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4921814A (en) | Method of producing an MMIC | |
| DE2334405B2 (de) | Hochintegrierte (LSI-) Halbleiterschaltung und Verfahren zur Herstellung einer Vielzahl derartiger Halbleiterschaltungen | |
| DE102016211222B3 (de) | Transistor mit mehreren Substratgates | |
| KR0144821B1 (ko) | 저전원전압으로 작동가능한 갈륨비소 반도체 전력소자의 제조 방법 | |
| JPS6352481A (ja) | 能動負荷型電源およびその製造方法 | |
| DE2432544B2 (de) | Als Halbleiterschaltung ausgebildetes Bauelement mit einem dielektrischen Träger sowie Verfahren zu seiner Herstellung | |
| US3805129A (en) | Field effect transistor having two gates for functioning at extremely high frequencies | |
| Furutsuka et al. | Ion-implanted E/D-type GaAs IC technology | |
| US5252843A (en) | Semiconductor device having overlapping conductor layers | |
| JPS6226190B2 (ja) | ||
| US5031006A (en) | Semiconductor device having a Schottky decoupling diode | |
| JPS621254B2 (ja) | ||
| KR940002769B1 (ko) | 오버래핑하는 도전층을 갖는 반도체 장치와 그 제조방법 | |
| US4713676A (en) | Logic circuit arrangement with field effect transistors matched thereto | |
| DE2835132A1 (de) | Festkoerper-mikrowellen-bauelement und seine herstellung | |
| Notomi et al. | A 45 K-gate HEMT array with 35-ps DCFL and 50-ps BDCFL gates | |
| JP3196208B2 (ja) | デジタル／アナログ変換電界効果デバイス | |
| JPH1070197A (ja) | スプリット・ゲート酸化物を備えた高集積度ｃｍｏｓ回路及びその作成法 | |
| JPS5892270A (ja) | ＧａＡｓマイクロ波モノリシツク集積回路装置 | |
| GB2166312A (en) | Capacitor diode level shift circuit | |
| JP3126820B2 (ja) | 集積回路 | |
| JPH034533A (ja) | 化合物半導体装置 | |
| EP0397898A1 (de) | Bipolarer Bump-Transistor und Verfahren zur Herstellung | |
| DE19702531B4 (de) | IPG-Transistor mit vertikalem Gate-Komplex und Verfahren zu dessen Herstellung | |
| DE3744992C2 (de) | Lichtempfindlicher Positionssensor |