JPS63298073A - Ｄｃパラメ−タテストシステム - Google Patents
Ｄｃパラメ−タテストシステムInfo
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- JPS63298073A JPS63298073A JP13163487A JP13163487A JPS63298073A JP S63298073 A JPS63298073 A JP S63298073A JP 13163487 A JP13163487 A JP 13163487A JP 13163487 A JP13163487 A JP 13163487A JP S63298073 A JPS63298073 A JP S63298073A
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- Pending
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- 238000005259 measurement Methods 0.000 claims 1
- 238000013500 data storage Methods 0.000 abstract description 4
- 230000002159 abnormal effect Effects 0.000 abstract 2
- 230000006641 stabilisation Effects 0.000 abstract 1
- 238000011105 stabilization Methods 0.000 abstract 1
- 241000862969 Stella Species 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 235000019892 Stellar Nutrition 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明はＤＣ／４’ラメータテストシステムに関するも
ので、特に半導体デ／Ｊイスの試験に使用されるもので
ある。
ので、特に半導体デ／Ｊイスの試験に使用されるもので
ある。
（従来の技術）
一般にＤＣパラメータテストシステムで半導体デバイス
を試験するためには、試験回路及び試験パラメータを設
定するために必要なテストインターバル（ＴＩという）
という時間、及びノぐラメータを印加しデバイスが安定
するまでのテストタイム（ＴＴという）という時間が必
要である。一方、従来は上記デバイスの試験時間を短縮
し、テストのコストパフォーマンスを良くするために、
試験者が１テストずつ、試験プログラムのＴＩ／ＴＴを
・き正しながら正しく試験できる最小時間を決定してい
る。
を試験するためには、試験回路及び試験パラメータを設
定するために必要なテストインターバル（ＴＩという）
という時間、及びノぐラメータを印加しデバイスが安定
するまでのテストタイム（ＴＴという）という時間が必
要である。一方、従来は上記デバイスの試験時間を短縮
し、テストのコストパフォーマンスを良くするために、
試験者が１テストずつ、試験プログラムのＴＩ／ＴＴを
・き正しながら正しく試験できる最小時間を決定してい
る。
第４図は従来の（）Ｃｉ４ラメータテストシステムを示
し、１は試験プログラム、２は試験回路及び試験パラメ
ータ設定部、３はノ９ラメータ印加部。
し、１は試験プログラム、２は試験回路及び試験パラメ
ータ設定部、３はノ９ラメータ印加部。
Ａはデ・ぐイス（被測定ＩＣ）、Ｊは試験データの読み
込み部、５は比較器、８はタイマー、９はプログラム実
行制御部、Ｓはスイッチである。
込み部、５は比較器、８はタイマー、９はプログラム実
行制御部、Ｓはスイッチである。
この第４図のシステムは、試験グログラム１によって試
験回路及び試験パラメータを設定し、その・９ラメータ
をデノ々イスＡに印加し、これから得られた試験データ
と試験グログラム１により決められた許容値とを比較器
５で比較し、ＰＡＳＳ／ＦＡＩＬ信号（良／否信号）を
プログラム実行制御部９に与え、ここで適当な制御を行
なう。スイッチＳは、タイマー８により試験回路及び試
験パラメータ設定に要する時間ＴＩ側にオンし、ノ９ラ
メータ印加時間ＴＴ側にオンするものである。
験回路及び試験パラメータを設定し、その・９ラメータ
をデノ々イスＡに印加し、これから得られた試験データ
と試験グログラム１により決められた許容値とを比較器
５で比較し、ＰＡＳＳ／ＦＡＩＬ信号（良／否信号）を
プログラム実行制御部９に与え、ここで適当な制御を行
なう。スイッチＳは、タイマー８により試験回路及び試
験パラメータ設定に要する時間ＴＩ側にオンし、ノ９ラ
メータ印加時間ＴＴ側にオンするものである。
（発明が解決しようとする問題点）
しかしながら上記システムにあっては、プログラム実行
制御に要する時間がＴＩ／ＴＴに含まれることから、プ
ログラム実行制御の高速化の改良や、それを実現した新
ＤＣパラメータテストシステムの導入が、既にある多品
種の試験プログラムのＴＩ／ＴＴ修正に費用と期間が増
大するために、速やかでない欠点があった。
制御に要する時間がＴＩ／ＴＴに含まれることから、プ
ログラム実行制御の高速化の改良や、それを実現した新
ＤＣパラメータテストシステムの導入が、既にある多品
種の試験プログラムのＴＩ／ＴＴ修正に費用と期間が増
大するために、速やかでない欠点があった。
本発明は上記実情に鑑みてなされたもので、前述のＴＩ
／ＴＴの最小時間（最適ＴＩ／ＴＴ）の決定を、試験者
によらず速やかに決定できるｐ（： ｔ！ラメ−タテス
トシステムを提供することを目的とするものである。
／ＴＴの最小時間（最適ＴＩ／ＴＴ）の決定を、試験者
によらず速やかに決定できるｐ（： ｔ！ラメ−タテス
トシステムを提供することを目的とするものである。
［発明の構成コ
（問題点を解決するための手段と作用）本発明は上記目
的を達成するため、試験プログラムで設定されたＴＩ／
ＴＴによりＤＣ／＃ラメータを被測定デバイスに印加し
、得られた試験データと前記試験プログラムによる許容
値とを比較する手段を有したＤＣパラメータテストシス
テムにおいて、前記被測定デバイスを標準デバイスに代
え、得られた試験データと試験プログラムによる許容値
との比較（比較Ｉ）を行ない、前記標準デバイスによる
試験データと標準試験許容値データとの比較（比較ＩＩ
）を行ない、前記両比較１．ＩＩの結果によるＰＡＳＳ
／ＦＡＩＬ信号を検出し、前記ＴＩ／’Ｉ’Ｔの設定手
段により前記ＰＡＳＳ信号が得られるまでＴＩ／ＴＴ値
を変更し続けてＴＩ／ＴＴの最適値を得、ＴＩ／ＴＴ書
き込み制御手段で前記試験プログラムを修正するように
したことを特徴としている。
的を達成するため、試験プログラムで設定されたＴＩ／
ＴＴによりＤＣ／＃ラメータを被測定デバイスに印加し
、得られた試験データと前記試験プログラムによる許容
値とを比較する手段を有したＤＣパラメータテストシス
テムにおいて、前記被測定デバイスを標準デバイスに代
え、得られた試験データと試験プログラムによる許容値
との比較（比較Ｉ）を行ない、前記標準デバイスによる
試験データと標準試験許容値データとの比較（比較ＩＩ
）を行ない、前記両比較１．ＩＩの結果によるＰＡＳＳ
／ＦＡＩＬ信号を検出し、前記ＴＩ／’Ｉ’Ｔの設定手
段により前記ＰＡＳＳ信号が得られるまでＴＩ／ＴＴ値
を変更し続けてＴＩ／ＴＴの最適値を得、ＴＩ／ＴＴ書
き込み制御手段で前記試験プログラムを修正するように
したことを特徴としている。
（実施例）
以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の構成図である。この構成の特徴は、第４
図の従来構成を用いるが、そのデバイスＡに標準デバイ
スを用い、この標準デバイスＡの試験データから標準試
験許容値ｒ−夕を作成して、予めこれを標準試験許容値
データ収納部７に収納しておき、このデータと試験デー
タとを比較する比較器６、及び比較器５，６のＰＡＳＳ
／ＦＡＩＬ信号からＴＩ／ＴＴの増減を制御するＴＩ／
ＴＴ設定制御部１０と制御信号、及びＴＩ／ＴＴのプロ
グラムを修正するＴＩ／ＴＴ書き込み制御部１１を付加
したものである。
図は同実施例の構成図である。この構成の特徴は、第４
図の従来構成を用いるが、そのデバイスＡに標準デバイ
スを用い、この標準デバイスＡの試験データから標準試
験許容値ｒ−夕を作成して、予めこれを標準試験許容値
データ収納部７に収納しておき、このデータと試験デー
タとを比較する比較器６、及び比較器５，６のＰＡＳＳ
／ＦＡＩＬ信号からＴＩ／ＴＴの増減を制御するＴＩ／
ＴＴ設定制御部１０と制御信号、及びＴＩ／ＴＴのプロ
グラムを修正するＴＩ／ＴＴ書き込み制御部１１を付加
したものである。
上記制御信号において、ＴＩ方向信号はＴＩをのばすか
縮めるかを決める信号、 ＴＩ設定信号はＴＩが決定さ
れたか否かの判定信号、ＴＴ設定信号はＴＴが決定され
たか否かの判定信号である。また試験グログラムＩから
の許容値はデバイスＡ（この場合被測定デバイス）の許
容値であり、標準試験許容値データ収納部７の許容値は
テストシステムの許容値である。
縮めるかを決める信号、 ＴＩ設定信号はＴＩが決定さ
れたか否かの判定信号、ＴＴ設定信号はＴＴが決定され
たか否かの判定信号である。また試験グログラムＩから
の許容値はデバイスＡ（この場合被測定デバイス）の許
容値であり、標準試験許容値データ収納部７の許容値は
テストシステムの許容値である。
第２図は標準デバイスＡで最適ＴＩ／ＴＴを決める手順
を説明するためのタイミングチャート、第３図は同フロ
ーチャートである。この第２図、第３図はＮ番目のテス
ト（テスト十Ｎ）についてのものであるが、全てのテス
ト（テスト十１〜テストナＮ−１）についても同様の制
御を行なう。ここでテスト十１は第１のＤＣパラメータ
のＴＩ／ＴＴのテスト、テストφＮは第ＮのＤＣ、々ラ
メータのＴＩ／ＴＴのテストと考えてもよい。第２図に
おいてＡ〜Ｅは最適のＴＩ／ＴＴを見つけるまでのステ
ップを意味し、■は試験回路及び試験パラメータの設定
を、＠はＴＩつまりテストインターバルを、θはＴＴ″
：）マリテストタイムをそれぞれ意味する。またＴＩ方
向がｅとはＴＪを縮めることを、ＴＩ方向がｅとはＴｌ
をのばすことを意味する。ＴＩ設定信号がオン（ＯＮ）
とはＴＩの設定中を意味し、ＴＴ設定信号がオン（ＯＮ
）とはＴＴの設定中を意味する。従ってＴＩ設定信号
がオフ（ＯＦＦ）、ＴＴ設定信号がオフ（ＯＦＦ）とは
、それぞれ上記とは逆の場合を意味する。また手動操作
相当時間とは相当の長時間を意味し、例えば＠（ＴＩ）
が手動操作相当時間であれば、＠は必ずノＩス（ＰＡＳ
Ｓ）状態になると考えてよい。
を説明するためのタイミングチャート、第３図は同フロ
ーチャートである。この第２図、第３図はＮ番目のテス
ト（テスト十Ｎ）についてのものであるが、全てのテス
ト（テスト十１〜テストナＮ−１）についても同様の制
御を行なう。ここでテスト十１は第１のＤＣパラメータ
のＴＩ／ＴＴのテスト、テストφＮは第ＮのＤＣ、々ラ
メータのＴＩ／ＴＴのテストと考えてもよい。第２図に
おいてＡ〜Ｅは最適のＴＩ／ＴＴを見つけるまでのステ
ップを意味し、■は試験回路及び試験パラメータの設定
を、＠はＴＩつまりテストインターバルを、θはＴＴ″
：）マリテストタイムをそれぞれ意味する。またＴＩ方
向がｅとはＴＪを縮めることを、ＴＩ方向がｅとはＴｌ
をのばすことを意味する。ＴＩ設定信号がオン（ＯＮ）
とはＴＩの設定中を意味し、ＴＴ設定信号がオン（ＯＮ
）とはＴＴの設定中を意味する。従ってＴＩ設定信号
がオフ（ＯＦＦ）、ＴＴ設定信号がオフ（ＯＦＦ）とは
、それぞれ上記とは逆の場合を意味する。また手動操作
相当時間とは相当の長時間を意味し、例えば＠（ＴＩ）
が手動操作相当時間であれば、＠は必ずノＩス（ＰＡＳ
Ｓ）状態になると考えてよい。
また第３図においてｒ ＴＩ ＝ＴＩ ＋ Ｉ Ｊ 、
ｒ ＴＴ＝ＴＴ＋ＩＪはそれぞれＴＩ、ＴＴをのばす
ことを意味し、ｒ ＴＩ ＝ＴＩ−１ｊはＴＩを縮める
ことを意味する。また■〜［Ｆ］はそれぞれ第２図のス
テップＡ−Ｅを意味する。
ｒ ＴＴ＝ＴＴ＋ＩＪはそれぞれＴＩ、ＴＴをのばす
ことを意味し、ｒ ＴＩ ＝ＴＩ−１ｊはＴＩを縮める
ことを意味する。また■〜［Ｆ］はそれぞれ第２図のス
テップＡ−Ｅを意味する。
■は第２図のＡからＢへ移る途中のステラｆを意味し、
◎は第２図のＣからＤへ移る途中のステップを意味する
。また■、■、［相］、■はそれぞれ第１図の符号５，
６，１０．１１に対応し、それぞれ対応する符号の個所
で操作が行なわれることを意味する。
◎は第２図のＣからＤへ移る途中のステップを意味する
。また■、■、［相］、■はそれぞれ第１図の符号５，
６，１０．１１に対応し、それぞれ対応する符号の個所
で操作が行なわれることを意味する。
第１図ないし第３図に訃いて、比較器５あるいは比較器
６がフェイル（ＦＡＩＬ）を検出（第２図のステラｆｋ
及び第３図の（Ａｔ）すると、第３図の［相］のステッ
プ及び第２図のＢのステップで示されるように、テスト
ΦＮのＴＩを手動操作相当時間にプログラムを変更する
。上記手動操作相当時間は本テストを実行する前に指定
しておく。これでＯ即ちＴＩは必ずＰＡＳＳ状態になる
から、第２図のステラｆＢ−Ｃで示されるようにθ即ち
ＴＴをのばしていく。この操作を、試験の始めからテス
トΦＮについて、前記ＦＡＩＬ状態を検出した方の比較
器（５または６ ） カＦＡＩＬ状態がらＰＡＳＳ状態
にな９、ＴＴが決定する（第２図のステッｆＢ−Ｃ％第
３図のステップ■〜◎）まで繰シ返えしテストを実行す
る。
６がフェイル（ＦＡＩＬ）を検出（第２図のステラｆｋ
及び第３図の（Ａｔ）すると、第３図の［相］のステッ
プ及び第２図のＢのステップで示されるように、テスト
ΦＮのＴＩを手動操作相当時間にプログラムを変更する
。上記手動操作相当時間は本テストを実行する前に指定
しておく。これでＯ即ちＴＩは必ずＰＡＳＳ状態になる
から、第２図のステラｆＢ−Ｃで示されるようにθ即ち
ＴＴをのばしていく。この操作を、試験の始めからテス
トΦＮについて、前記ＦＡＩＬ状態を検出した方の比較
器（５または６ ） カＦＡＩＬ状態がらＰＡＳＳ状態
にな９、ＴＴが決定する（第２図のステッｆＢ−Ｃ％第
３図のステップ■〜◎）まで繰シ返えしテストを実行す
る。
即ち前記比較器出力がＦＡＩＬ状態からＰＡＳ Ｓ状態
になった時のＴＴが最適（最小）のＴＴ （第２図のス
テップＣのθ）である。これを書き込み制御部ノ１で試
験プログラム１へ舊き込めば、ＴＴの修正が完了するも
のである。
になった時のＴＴが最適（最小）のＴＴ （第２図のス
テップＣのθ）である。これを書き込み制御部ノ１で試
験プログラム１へ舊き込めば、ＴＴの修正が完了するも
のである。
またＴＩについては、第２図のステップＣからＤでＴＩ
を減少（第３図のステップＯ）させながら、前記比較器
（５または６）がＰＡＳ Ｓ状態からＦＡＩＬ状態にな
υ、第２図のステラｆＤからＥでＴＩを増加（第３図の
ステップ■）して、ＦＡＩＬ 状態からＰＡＳＳ状態に
変わったところ（第３図の［Ｆ］）で決定する。即ち第
２図のステップＤでＦＡＩＬ状態となったのだから、ス
テップＥのところで１つ前の状態にもどせば、それが最
適（最小）のＴＩである。
を減少（第３図のステップＯ）させながら、前記比較器
（５または６）がＰＡＳ Ｓ状態からＦＡＩＬ状態にな
υ、第２図のステラｆＤからＥでＴＩを増加（第３図の
ステップ■）して、ＦＡＩＬ 状態からＰＡＳＳ状態に
変わったところ（第３図の［Ｆ］）で決定する。即ち第
２図のステップＤでＦＡＩＬ状態となったのだから、ス
テップＥのところで１つ前の状態にもどせば、それが最
適（最小）のＴＩである。
これを書き込み制御部１１で試験プログラムＩへ書き込
めば、ＴＩの修正が完了するものである。
めば、ＴＩの修正が完了するものである。
上記最適ＴＩ／ＴＴが決まれば、あとは第１図の標準デ
バイスＡを被測定デバイスＡとすれば、第１図において
第４図の構成のみ使用して、通常のテストが行なえるも
のである。
バイスＡを被測定デバイスＡとすれば、第１図において
第４図の構成のみ使用して、通常のテストが行なえるも
のである。
［発明の効果コ
以上説明した如く本発明によれば、既にある品種の試験
プログラムを用いて、高速なりＣＡ？ラメ−タテストシ
ステムで試験する場合でも、速やかに対応できる。また
任意の品種で、本システムを用い日常点検が速やかに行
なえる。また試験の最小時間を決定する手段として使用
できるなど、大なる利点が得られるものである。
プログラムを用いて、高速なりＣＡ？ラメ−タテストシ
ステムで試験する場合でも、速やかに対応できる。また
任意の品種で、本システムを用い日常点検が速やかに行
なえる。また試験の最小時間を決定する手段として使用
できるなど、大なる利点が得られるものである。
第１図は本発明の一実施例の構成図、第２図は同構成の
動作を説明するためのタイミングチャート、第３図は同
フローチャート、第４図は従来のＤＣパラメータテスト
システムの構成図である。 Ｊ・・・試験プログラム、２・・・試験回路及びパラメ
ータ設定部、３・・・パラメータ印加部、４・・・試暎
データ読み込み部、５．６・・・比較器、７・・・標準
試験許容値データ収納部、８・・・タイマー、９・・・
プログラム実行制御部、１０・・・ＴＩ／ＴＴ設定制御
部、１）・・・ＴＩ／ＴＴ書き込み制御部、Ａ・・・標
準または被測定デバイス、Ｓ・・・スイッチ。 出願人代理人 弁理士 鈴 江 武 彦第１図 賊 ト
動作を説明するためのタイミングチャート、第３図は同
フローチャート、第４図は従来のＤＣパラメータテスト
システムの構成図である。 Ｊ・・・試験プログラム、２・・・試験回路及びパラメ
ータ設定部、３・・・パラメータ印加部、４・・・試暎
データ読み込み部、５．６・・・比較器、７・・・標準
試験許容値データ収納部、８・・・タイマー、９・・・
プログラム実行制御部、１０・・・ＴＩ／ＴＴ設定制御
部、１）・・・ＴＩ／ＴＴ書き込み制御部、Ａ・・・標
準または被測定デバイス、Ｓ・・・スイッチ。 出願人代理人 弁理士 鈴 江 武 彦第１図 賊 ト
Claims (1)
- 試験プログラムで設定されたテストインターバルとテス
トタイムによりＤＣパラメータを被測定デバイスに印加
し、得られた試験データと前記試験プログラムによる許
容値とを比較する手段を有したＤＣパラメータテストシ
ステムにおいて、前記被測定デバイスを標準デバイスに
代え、得られた試験データと試験プログラムによる許容
値との比較（比較 I ）を行ない、前記標準デバイスに
よる試験データと標準試験許容値データとの比較（比較
II）を行ない、前記両比較 I 、IIの結果による良／否
信号を検出し、前記テストインターバル及びテストタイ
ムの設定手段により、前記良信号が得られるまで前記テ
ストインターバル及びテストタイム値を変更しつづけて
前記テストインターバル及びテストタイムの最適値を得
、テストインターバル及びテストタイム書き込み制御手
段で前記試験プログラムを修正するようにしたことを特
徴とするＤＣパラメータテストシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13163487A JPS63298073A (ja) | 1987-05-29 | 1987-05-29 | Ｄｃパラメ−タテストシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13163487A JPS63298073A (ja) | 1987-05-29 | 1987-05-29 | Ｄｃパラメ−タテストシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63298073A true JPS63298073A (ja) | 1988-12-05 |
Family
ID=15062639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13163487A Pending JPS63298073A (ja) | 1987-05-29 | 1987-05-29 | Ｄｃパラメ−タテストシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63298073A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010156553A (ja) * | 2008-12-26 | 2010-07-15 | Sumitomo Electric Device Innovations Inc | 試験装置の制御方法 |
-
1987
- 1987-05-29 JP JP13163487A patent/JPS63298073A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010156553A (ja) * | 2008-12-26 | 2010-07-15 | Sumitomo Electric Device Innovations Inc | 試験装置の制御方法 |
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