JPH0214498A - 半導体試験装置 - Google Patents
半導体試験装置Info
- Publication number
- JPH0214498A JPH0214498A JP63165631A JP16563188A JPH0214498A JP H0214498 A JPH0214498 A JP H0214498A JP 63165631 A JP63165631 A JP 63165631A JP 16563188 A JP16563188 A JP 16563188A JP H0214498 A JPH0214498 A JP H0214498A
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- JP
- Japan
- Prior art keywords
- write
- end signal
- mut
- circuit
- write end
- Prior art date
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- Pending
Links
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- 239000004065 semiconductor Substances 0.000 title claims description 3
- 230000006870 function Effects 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims abstract description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000002950 deficient Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 235000008375 Decussocarpus nagi Nutrition 0.000 description 1
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- 238000007796 conventional method Methods 0.000 description 1
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Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＥＥＦＲＯＭ のテスト装置に関するもの
である。
である。
第３図は従来のメモリテスト装置を示すブロック図であ
る。
る。
図において（１）はメモリパターン発生器（以下ＭＰＧ
と記す）でありマイクロプログラムを格納するための
マイクロインストラクションメモリ（２）、アドレス発
生回路（３）、データ発生回路（４）、タイマ（５）、
制御回路α４から成る。また（６）は被測定デバイス（
以下凪汀と記す’） 、（７）は、ＭＵＴ （６）のア
ドレスピン、（８）はＭＵＴ （６１のデータビンα力
は書込み終了信号出力ピン（９）はドライバ／コンパレ
ータ回路ＱＯハ前からの出力データと期待値データを比
較し良否判定を行なう比較判定回路である。
と記す）でありマイクロプログラムを格納するための
マイクロインストラクションメモリ（２）、アドレス発
生回路（３）、データ発生回路（４）、タイマ（５）、
制御回路α４から成る。また（６）は被測定デバイス（
以下凪汀と記す’） 、（７）は、ＭＵＴ （６）のア
ドレスピン、（８）はＭＵＴ （６１のデータビンα力
は書込み終了信号出力ピン（９）はドライバ／コンパレ
ータ回路ＱＯハ前からの出力データと期待値データを比
較し良否判定を行なう比較判定回路である。
次に動作について説明する。
第３図のＭＰＧ （１）内において、アドレス発生回路
（３）はマイクロイレストラクシ１ンメモリ（２１に格
納されたマイクロプログラムの実行によりＭＵＴ （６
）へ与えるアドレス信号を発生する回路であり、ここで
初期アドレスの設定及びアドレスインクリメントを行う
。また制御回路α４により最終アドレスであるか否かの
判定を行い分岐が可能である。タイマ（５）は、マイク
ロプログラムにより、設定値のセット及び、タイマの起
動、停止を行う。また制御回路α４によりタイマアップ
であるか否かの判定を行い分岐が可能である。
（３）はマイクロイレストラクシ１ンメモリ（２１に格
納されたマイクロプログラムの実行によりＭＵＴ （６
）へ与えるアドレス信号を発生する回路であり、ここで
初期アドレスの設定及びアドレスインクリメントを行う
。また制御回路α４により最終アドレスであるか否かの
判定を行い分岐が可能である。タイマ（５）は、マイク
ロプログラムにより、設定値のセット及び、タイマの起
動、停止を行う。また制御回路α４によりタイマアップ
であるか否かの判定を行い分岐が可能である。
データ発生回路（４）は、マイクロプログラムによりド
ライバ／コンパレータ回路（９）を介して、ＭＵＴ （
６）へ与える入力データ及び比較判定回路αＯへ与える
期待値データを発生する。
ライバ／コンパレータ回路（９）を介して、ＭＵＴ （
６）へ与える入力データ及び比較判定回路αＯへ与える
期待値データを発生する。
比較判定回路αＯはｈ［ＪＴ （ｅ）から出力されるデ
ータと期待値データを比咬し、不良の場合、不良表示を
行ないテストを中止させる。
ータと期待値データを比咬し、不良の場合、不良表示を
行ないテストを中止させる。
以下、第４図の書込みテストのフローチャートを説明す
る。
る。
まず、ステップ（Ｔ１）で初期アドレス設定を行なう。
次にステップ（Ｔ２）でタイマ（５）に設定値をセット
する。次にステップ（Ｔ３）でタイマ（５）をスタート
させる。次にステップ（Ｔ４）でＭＩＪＴ （６）に書
込みを行なう。次にステップ（Ｔ５）でタイマ（５）が
アップするまでステップ（Ｔ５）をループする。タイマ
（５）がアップするとステップ（Ｔ６）でＭＵＴ（６）
に読出しを行なう。良品の場合は次のステップ（Ｔ７）
でアドレスが最終アドレスでなければステップ（ＴＩＯ
）で次のアドレスをセットしステップ（Ｔ２）〜（Ｔ６
）のサイクルを繰返す。ステップ（Ｔ６）で不良の場合
はステップ（Ｔ８）で不良表示を行ないテストを終了す
る。
する。次にステップ（Ｔ３）でタイマ（５）をスタート
させる。次にステップ（Ｔ４）でＭＩＪＴ （６）に書
込みを行なう。次にステップ（Ｔ５）でタイマ（５）が
アップするまでステップ（Ｔ５）をループする。タイマ
（５）がアップするとステップ（Ｔ６）でＭＵＴ（６）
に読出しを行なう。良品の場合は次のステップ（Ｔ７）
でアドレスが最終アドレスでなければステップ（ＴＩＯ
）で次のアドレスをセットしステップ（Ｔ２）〜（Ｔ６
）のサイクルを繰返す。ステップ（Ｔ６）で不良の場合
はステップ（Ｔ８）で不良表示を行ないテストを終了す
る。
ステップ（Ｔ７）でアドレスが最終アドレスになった場
合、ステップ（Ｔ９）で良品表示してテストを終了する
。
合、ステップ（Ｔ９）で良品表示してテストを終了する
。
ＥＥＰＲＯＭ は、製造ばらつきと書込みテスト条件に
よって、個々に書込みに要する時間は一定ではなく、書
込み中と書込み終了を、書込み終了信号出力ピンα９か
ら外部へ知らせることができるｉ能を持っている。しか
し、従来のメモリテスト装置は、上記書込み終了信号出
力ピン卸からの信号を処理する機・能を持っていない。
よって、個々に書込みに要する時間は一定ではなく、書
込み中と書込み終了を、書込み終了信号出力ピンα９か
ら外部へ知らせることができるｉ能を持っている。しか
し、従来のメモリテスト装置は、上記書込み終了信号出
力ピン卸からの信号を処理する機・能を持っていない。
従来のメモリテスト装置は以上のように構成さｎている
ので、■汀から出力される書込み終了信号を検出できず
、短い時間で書込みが終了したアドレスに対しても一定
の書込み待ち時間が必要で、書込み時間が長く、テスト
時間が増大するなどの問題があり、その対策が課題であ
った。
ので、■汀から出力される書込み終了信号を検出できず
、短い時間で書込みが終了したアドレスに対しても一定
の書込み待ち時間が必要で、書込み時間が長く、テスト
時間が増大するなどの問題があり、その対策が課題であ
った。
この発明は上記のような課題を解決するためになされた
もので、ＥＥＰＲＯＭ の書込み時間を短くできるメモ
リテスト装置を得ることを目的とする。
もので、ＥＥＰＲＯＭ の書込み時間を短くできるメモ
リテスト装置を得ることを目的とする。
この発明に係るメモリテスト装Ｍは八（ＴＪＴから出７
１Ｊれる書込み終了イキ号を検出するコンパレータ回路
を備えるとともに検出した信号をマイクロプログラムで
高速に処理できるようにしたものである。
１Ｊれる書込み終了イキ号を検出するコンパレータ回路
を備えるとともに検出した信号をマイクロプログラムで
高速に処理できるようにしたものである。
この発明では、ＭＵＴからの書込み終了信号を検出し、
マイクロプログラムで処理できる機能を設けたので、書
込み時間が短縮され、テスト時間が減少する。
マイクロプログラムで処理できる機能を設けたので、書
込み時間が短縮され、テスト時間が減少する。
以下、この発明の一実施例について説明する。
第１図はメモリテスト装置のブロック図、第２図はメモ
リ書込みテストのフローチャートである。
リ書込みテストのフローチャートである。
第１図において、（１）〜αりは従来例の第３図に示し
たものと同等であるので説明を省略する。
たものと同等であるので説明を省略する。
■は、書込み終了信号を検出するコンパレータ回熱αｊ
は制御回路である。また、第２図において（Ｓｌ−（５
１２）はステップである。
は制御回路である。また、第２図において（Ｓｌ−（５
１２）はステップである。
以下、動作について説明する。
第１図のＭＰＧ （１）内において、制御回路（至）は
従来の機能に加えＭＵＴ （６Ｉの書込み終了信号出力
ピンα力からの出力により分岐できる機能を持つ。
従来の機能に加えＭＵＴ （６Ｉの書込み終了信号出力
ピンα力からの出力により分岐できる機能を持つ。
次に第２図のフローチャートを説明する。
第２図のステップ（Ｓｌ）〜（５１２）では第４図のス
テップｒＴ１）〜（ＴＩＯ）と同じステップに加えて。
テップｒＴ１）〜（ＴＩＯ）と同じステップに加えて。
ステップ（Ｓ５）、（Ｓ６）が追加されたものとなって
いる。すなわちステップ（Ｓ５）は書込み終了信号が出
力されていればステップ（Ｓ７）でタイマ（５）を停止
させ、ステップ（Ｓ８）の読み出しを行なう。
いる。すなわちステップ（Ｓ５）は書込み終了信号が出
力されていればステップ（Ｓ７）でタイマ（５）を停止
させ、ステップ（Ｓ８）の読み出しを行なう。
ステップ（Ｓ５）で書込み終了信号が出力されていなけ
ればステップ（Ｓ６）でタイマ（５）がアップする才で
ステップ（Ｓ５）をループする。
ればステップ（Ｓ６）でタイマ（５）がアップする才で
ステップ（Ｓ５）をループする。
このように書込みテストは従来と同じように実行される
が、書込み終了信号の出力により読出しに分岐している
ので書込み時間が短くなる。
が、書込み終了信号の出力により読出しに分岐している
ので書込み時間が短くなる。
この発明は第１図に示す一実施例について説明したが他
の同様な回路で実現しても同様の効果がある。
の同様な回路で実現しても同様の効果がある。
以上のように、この発明によれば、ＭＵＴから出力され
る書込み終了信号を検出し、マイクロプログラムで高速
に処理できるように構成したので、アドレス毎の書込み
時開を最短にでき、また、書込み終了信号の動作テスト
ができる効果がある。
る書込み終了信号を検出し、マイクロプログラムで高速
に処理できるように構成したので、アドレス毎の書込み
時開を最短にでき、また、書込み終了信号の動作テスト
ができる効果がある。
第１図はこの発明に係る半導体試験装置の一実施例によ
るメモリテスト装置のブロック図、第２図はこの発明の
一実施例の書込みテストのフローチャート、第３図は従
来のメモリテスト装置を示すブロック図、第４図は従来
の書込みテストのフローチャートを示す。 図において（１）はメモリパターン発生器、（２１はマ
イクロインストラクションメモリ、（３）はアドレス発
生回路、（４）はデータ発生回路、（５）はタイマ、（
６）は被測定デバイス、（７）はアドレスピン、（８）
はデータピン、（９）はドライバ／コンパレータ回路、
αＯは比較判定回路、αＤは、書込み終了信号出力ピン
、υはコンパレータ回路、（至）は制御回路、（Ｓｌ）
〜（Ｓ１２）はステップである。 なお、図中、同一符号は同一、又は相当部分を示す。
るメモリテスト装置のブロック図、第２図はこの発明の
一実施例の書込みテストのフローチャート、第３図は従
来のメモリテスト装置を示すブロック図、第４図は従来
の書込みテストのフローチャートを示す。 図において（１）はメモリパターン発生器、（２１はマ
イクロインストラクションメモリ、（３）はアドレス発
生回路、（４）はデータ発生回路、（５）はタイマ、（
６）は被測定デバイス、（７）はアドレスピン、（８）
はデータピン、（９）はドライバ／コンパレータ回路、
αＯは比較判定回路、αＤは、書込み終了信号出力ピン
、υはコンパレータ回路、（至）は制御回路、（Ｓｌ）
〜（Ｓ１２）はステップである。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- メモリデバイスのファンクションテストにおけるアド
レスとデータを発生するためのマイクロプログラムで動
作するメモリパターン発生回路と被測定メモリデバイス
からの信号を二値検出する回路と、検出した信号をマイ
クロプログラムで処理できる回路を備えた半導体試験装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63165631A JPH0214498A (ja) | 1988-06-30 | 1988-06-30 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63165631A JPH0214498A (ja) | 1988-06-30 | 1988-06-30 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0214498A true JPH0214498A (ja) | 1990-01-18 |
Family
ID=15816034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63165631A Pending JPH0214498A (ja) | 1988-06-30 | 1988-06-30 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0214498A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06129029A (ja) * | 1992-09-18 | 1994-05-10 | West Japan Railway Co | 共鳴型吸音・遮音パネル |
-
1988
- 1988-06-30 JP JP63165631A patent/JPH0214498A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06129029A (ja) * | 1992-09-18 | 1994-05-10 | West Japan Railway Co | 共鳴型吸音・遮音パネル |
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