JPS63287069A - 電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、電界効果トランジスタ（以下、ＦＥＴと略す
）の製造、特に前記ＦＥＴのゲート電極に対する自己整
合を用いたソース・ドレイン電極の形成に利用できるＦ
ＥＴの製造方法に関するものである。

従来の技術 近年、衛星通信等にみられる数〜数十ＧＨｚ帯を用いた
アナログ通信や、高速演算処理を行うスーパーコンピュ
ーター等のデジタル信号処理の分野において、半導体デ
バイスの高速化、低雑音化等の性能向上のための開発が
、さかんに行われている。特に、従来からの半導体の主
流であるシリコンに比べ、ヒ化ガリウム（以下ＧａＡｓ
と略す）に代表される化合物半導体は、荷電担体の移動
度がシリコンに比べ大きく、より高速な半導体デバイス
として、アナログ高周波通信の分野はもちろん、デジタ
ル応用回路の分野においても、まさに実用化がな・され
ようとしている。そして、さらに高速性能の向上をめざ
し、寄生抵抗を低減する観点から、ＦＥＴのソース・ド
レイン電極とゲート電極とを自己整合により形成する前
記ＦＥＴの製造方法が、提案されている。

以下図面を参照しながら、上述した化合物半導体を用い
た、ソース・ドレイン電極をゲート電極に対する自己整
合により形成する、従来のＦＥＴの製造方法の一例につ
いて説明する。

第２図（ａ）、　（ｂｌ、　（Ｃ１，（ｄ）、　（ｅ）
は、従来のＦＥＴの製造方法を、主な製造工程について
示した、構造断面図である。第２図（ａｌ、　（ｂ）、
　（Ｃ１，（ｄ）、　（ｅ）において、１はＧａＡｓ半
絶縁性基板、２はＦＥＴのチャネルとなる活性層、３は
ゲート電極、４はプラズマ５を用いて前記ゲート電極３
の側壁に形成された側壁膜、６は前記ＦＥＴのソース・
ドレイン電極６ａとなるオーミック電極、７は前記ソー
ス・ドレイン電極６ａをイオンビーム８を用いて形成す
るためのマスクとなるレジストである。

以上のように構成されたＦＥＴの製造方法について、以
下に説明する。

まず、活性層２を有するＧａＡｓ半絶縁性基板１上にア
ルミニウム（Ａ１）からなるゲート電極３を形成する（
第２図　（ａ））。次に、酸化シリコン（以下、Ｓｉｎ
、（と略す）膜を全面に形成し、四フッ化炭素（ＣＦ、
）ガスからなるプラズマ５を用いた反応性イオンエツチ
ング（Ｒｅａｃｔｉｖｅ　ＩｏｎＥｔｃｈｉｎｇ　、以
下ＲＩＥと略す）により前記ゲート電極３の側壁にのみ
前記Ｓｉｎ、膜を残し、側壁膜４を形成する（第２図　
（ｂ））。次にレジスト７を全面に塗布し、表面の平坦
化を行う（第２図（Ｃ））。さらに、アルゴン（Ａｒ）
等の不活性ガスプラズマによるイオンビーム８を用いた
イオンミリング法により前記ゲート電極３上の前記オー
ミック電極６を除去し、前記ゲート電極３および前記側
壁膜４により分離されたソース・ドレイン電極６ａを形
成する（第２図　（ｄ））。次に、前記ソース・ドレイ
ン電極６ａ上に残ったレジスト７を除去し前記ＦＥＴが
完成する（第２図　（ｅ））　　（例えば、古塚ら著、
電子通信学会技術研究報告、第８３巻、２４２号、第４
９頁〜第５３頁、　１９８４年（ＳＳＤ８３−１）２）
参照） 以上のように、ＦＥＴのソース・ドレイン電極６ａがゲ
ート電極３に対し、側壁膜４の膜厚だけ隔離された自己
整合により形成されるため、前記ＦＥＴのゲート・ソー
ス間の寄生抵抗（以下Ｒｓと略す）を低減することがで
き、前記ＦＥＴの特性が向上する。

発明が解決しようとする問題点 しかしながら上記のような方法では、ソース・ドレイン
電極６ａの形成を、ゲート電極３上に形成されたオーミ
ック電極６のイオンミリングにより行うため、前記イオ
ンミリングが精度よく、かつ均一に行われることが必要
となる。前記イオンミリングが不充分であると、ソース
・ドレイン電極６ａが分離されず、ソース・ドレイン間
、さらにはゲート・ドレイン間、ゲート・ソース間での
短絡が生じる。また逆に、前記イオンミリングが過剰で
あると、ゲート電極３が薄くなることによるゲート抵抗
の増大をもたらすという問題点を有していた。

本発明は上記問題点に鑑み、ＦＥＴのソース・ドレイン
電極の形成を、ゲート電極ならびに前記ゲート電極の側
壁の頂部に形成した側壁膜をマスクとし、真空蒸着によ
る断切れを用いて行う。このことにより、前記ゲート電
極をイオンミリング等で損なうことなく前記ゲート電極
に対する自己整合により、非常に制御性よく、かつ均一
にソース・ドレイン電極が形成され、よって寄生抵抗を
低減した高速・高性能なＦＥＴの製造方法を提供するも
のである。

問題点を解決するための手段 上記問題点を解決するために、本発明の電界効果トラン
ジスタの製造方法は、化合物半導体基板。

に、ソース・ドレイン電極を形成するにあたり、ゲート
電極を形成し、次に前記ゲート電極の一部を露呈させ、
かつ前記化合物半導体基板全面を被覆した第１の絶縁膜
を形成し、次に前記ゲート電極の露呈した部分の側壁に
、第２の絶縁膜からなる側壁膜を形成し、次に前記第１
の絶縁膜を除去後、前記ソース・ドレイン電極を蒸着す
るという工程を備えたものである。

作用 本発明は、上記した工程によって、ＦＥＴのソース・ド
レイン電極とゲート電極との距離が、前記ゲート電極の
側壁の頂部に形成した側壁膜の膜厚により決定されるの
で、非常に制御性よく、また均一にサブミクロン・オー
ダーの自己整合によるソース・ドレイン電極の形成を行
うことが出来る。これにより、寄生抵抗を低減した高速
・高性能なＦＥＴが得られる。

また前記ゲート電極上には、前記ソース・ドレイン電極
と同一の金属膜が形成され、ゲート抵抗の大幅な低減と
なる。

実施例 以下、本発明の一実施例のＦＥＴの製造方法について、
図面を参照しながら説明する。

第１図（ａｔ、　（ｂ）、　（ｃｌ、　（ｄｉ、　（ｅ
ｌ、　（ｒ）、　（ｇ）、　（ｈｌは本発明の一実施例
におけるＦＥＴの製造方法を示した構造断面図である。

第１図（ａ）、　（ｂ）、　（ｃ）、　（ｄ）、　（ｅ
）、　（ｆ）、　（ｇ）、　（ｈｌにおいて、１）はＧ
ａＡｓ半絶縁性基板、１２はＦＥＴのチャネルとなる活
性層、１３は前記ＦＥＴのゲート電極、１４は第１のプ
ラズマ１５により前記ゲート電極１３の一部のみを露呈
させる第１の絶縁膜、１６は第２のプラズマ１７により
前記ゲート電極１３の露呈部に側壁膜１６ａを形成する
第２の絶縁膜、１８はソース・ドレイン電極１９を形成
するためのレジスト、１９ａおよび１９ｂは前記ソース
・ドレイン電極１９の形成時に、それぞれ前記ゲート電
極１３上に形成された金属膜及び前記レジスト１８上に
形成されたソース・ドレイン金属である。

以上のように構成されたＦＥＴの製造方法について、以
下に説明する。

第１図は製造工程を示したものであって、まずＦＥＴの
チャネルとなる活性Ｎ１２を有するＧａＡＳ半絶縁性基
板ｌｌ上に、ケイ化タングステン（ＷＳｉＸ）からなる
ゲート電極１３をドライエツチングにより形成する。こ
の時、前記ＧａＡｓ半絶縁性基板１）の表面に対し、前
記ゲート電極１３の側壁をほぼ垂直に形成する（第１図
　（ａ））。次に前記ＧａＡｓ半絶縁性基板１）、前記
活性層１２および前記ゲート電極１３の全面にアルキル
シラノール溶液（東京応化工業社製　ＯＣＤ　−２００
００）を塗布後、３５０℃窒素雰囲気中で１時間焼成し
厚さ約２μｍの第１の絶縁膜１４を形成する（第１図　
（ｂ））。次に三フッ化メタン（ＣＨＦ３）ガラからな
る第１のプラズマ１５を用いたＲＩＥにより、前記ゲー
ト電極１３の一部を露呈させる（第１図　（Ｃ））。次
に、プラズマ化学気相蒸着（Ｐｌａｓｍａ　Ｃｈｅｍｉ
ｃａｌ　ＶａｐｅｒＤｅｐｏｓｉｔｉｏｎ　　以下Ｐ−
ＣＶＤと略す）法により露呈した前記ゲート電極１３と
、前記第１の絶縁膜１４の全面に窒化シリコン（ＳｉＮ
ｘ）膜を厚さ約０．５μｍ形成し第２の絶縁膜１６とす
る（第１図　（ｄ））。

次に再び三フッ化メタン（Ｃ■■Ｆ３）ガラからなる第
２のプラズマ１７を用いたＲＩＥにより、前記ゲート電
極１３の側壁に前記第２の絶縁膜１６からなる側壁膜１
６ａを形成する（第１図　（ｅ））。次にフン酸緩衝溶
液で前記第１の絶縁膜１４を除去し、前記ゲート電極１
３に対し、ひさし長ｌを有するＴ字型パターンを形成す
る（第１図　（ｆ））。

次にレジスト１８と前記Ｔ字型パターンをマスクとして
、金・ゲルマニウム合金を蒸着し、ソース・ドレイン電
極１９ならびに前記Ｔ字型パターン上に金属膜１９ａを
形成する（第１図　（蜀）。さらに、前記レジスト１８
上のソース・ドレイン金属１９ｂを前記レジス目８を用
いたリフトオフ法により除去し、ＦＥＴが完成する（第
１図　（ｇ））。

以上のように本実施例によれば、ＦＥＴのソース・ドレ
イン電極１９を、ゲート電極１３に対し側壁膜１６ａに
よるひさし長ｌの微細距離だけ隔離した自己整合法によ
り形成することが可能となる。これにより、前記ＦＥＴ
のＲｓの低減になり、また前記ゲート電極１３上にソー
ス・ドレイン金属１９ａが形成されるため、前記ＦＥＴ
のゲート抵抗の低減にもなり、前記ＦＥＴの特性が大き
く向上することとなる。

なお、本実施例では、第１の絶縁膜１４をアルキルシラ
ノール溶液の焼成によるｓ　ｔ　Ｏｘ膜としたが、第１
の絶縁膜１４はゲート電極１３の一部に露呈部を設け、
′前記露呈部の側壁に第２の絶縁膜１６からなる側壁膜
１６ａを形成できるものなら何でもよ（、例えばポリイ
ミド系樹脂としてもよい。

また、ゲート電極１３をケイ化タングステン（ＷＳｉＸ
）としたが、ゲート電極１３は、第１の絶縁膜１４及び
第２の絶縁膜１６の形成時にショットキー特性が劣化し
ないものなら何でもよく、例えばタングステン（Ｗ）、
レニウム（Ｒｅ）等の高融点金属もしくは、高融点金属
ケイ化物としてもよい。

さらに、第１の絶縁膜１４をレジスト、第２の絶縁膜１
６をスパッタ法もしくは真空蒸着法等による室温付近で
形成される絶縁膜を用い、ゲート電極１３をアルミニウ
ム（Ａｌ）もしくはアルミニウム（Ａｌ）とチタン（Ｔ
ｉ）の多層電極としてもよい。

発明の効果 以上のように本発明のＦＥＴの製造方法では、化合物半
導体基板に、ソース・ドレイン電極を形成するにあたり
、ゲート電極を形成し、次に前記ゲート電極の一部を露
呈させ、かつ前記化合物半導体基板全面を被覆した第１
の絶縁膜を形成し１、次に前記ゲート電極の露呈した部
分の側壁に、第２の絶縁膜からなる側壁膜を形成し、次
に前記第１の絶縁膜を除去後、前記ソース・ドレイン電
極を蒸着することを特徴とする。

本発明のＦＥＴの製造方法を用いることにより前記ＦＥ
Ｔのゲート電極に対しソース・ドレイン電極を、側壁膜
の厚さだけ微細距離隔離した自己整合で形成することが
でき、前記ＦＥＴのＲｓが低減される。また前記ゲート
電極上に、前記ソース・ドレイン電極からなる金属膜が
形成されるため、ゲート抵抗の低減にもなり、高周波特
性の優れたＦＥＴを歩留りよく得ることが可能となる。

【図面の簡単な説明】

第１図（ａ）、　（ｂ）、　（ｃｌ、　（ｄｉ、　（ｅ
）、　（ｆ）、　（ｇ）、　（ｈ）は、本発明の一実施
例におけるＦＥＴの製造方法を示した構造断面図、第２
図（ａ）、　（ｂ）、　（Ｃ１，（ｄｌ、　（ｅｌは、
従来のＦＥＴの製造方法を示した構造断面図である。 １．１）・・・・・・ＧａＡｓ半絶縁性基板、２，１２
・・・・・・活性層、３．１３・・・・・・ゲート電極
、４．１６ａ・・・・・・側壁膜、６ａ、１９・・・・
・・ソース・ドレイン電極、７゜１８・・・・・・レジ
スト、１４・・・・・・第１の絶縁膜、１６・・・・・
・第２の絶縁膜。 代理人の氏名　弁理士　中尾敏男　はか１名／　／　−
−−ＧｃＬＡＳキｍ 第１図　　　　　　１２−漬］直肩 ７．３−−−ゲー）−１極 （α）　　　　　　　　　　　　　　　　　／４−−一
部１の絶縁衷ｌ８−ｍ−しシスト ／９ｂ−−−ンース阻パン金為 （ｈ） ｌ・・−ＧｏＡｓ半絶縁半絶縁 性基因　　　　　　　２−・・う６姓１３・−・ゲート
を極 仏）　　　　　　　　　　　　　　　　４−・−側畳裏
６仄−−−ソースドレイン電極

Claims (4)

【特許請求の範囲】
1. （１）化合物半導体基板に、ソース・ドレイン電極を形
   成するにあたり、ゲート電極を形成し、次に前記ゲート
   電極の一部を露呈させ、かつ前記化合物半導体基板全面
   を被覆した第１の絶縁膜を形成し、次に前記ゲート電極
   の露呈した部分の側壁に、第２の絶縁膜からなる側壁膜
   を形成し、次に前記第１の絶縁膜を除去後、前記ソース
   ・ドレイン電極を蒸着することを特徴とする電界効果ト
   ランジスタの製造方法。
2. （２）第１の絶縁膜を、ポリイミド系樹脂とすることを
   特徴とする特許請求の範囲第（１）項に記載の電界効果
   トランジスタの製造方法。
3. （３）ゲート電極を、高融点金属もしくは高融点金属ケ
   イ化物とし、第１の絶縁膜をアルキルシラノールの焼成
   による酸化シリコン膜とし、第２の絶縁膜を窒化シリコ
   ン膜もしくは窒化アルミニウム膜とすることを特徴とる
   す特許請求の範囲第（１）項に記載の電界効果トランジ
   スタの製造方法。
4. （４）ゲート電極を、アルミニウム（Ａｌ）もしくはア
   ルミニウム（Ａｌ）とチタン（Ｔｉ）の二層金属とし、
   第１の絶縁膜をレジストとし、第２の絶縁膜をスパッタ
   法もしくは真空蒸着法により形成する絶縁膜とすること
   を特徴とする特許請求の範囲第（１）項に記載の電界効
   果トランジスタの製造方法。