JPS6267825A - 半導体装置の表面を平坦化する方法 - Google Patents

半導体装置の表面を平坦化する方法

Info

Publication number
JPS6267825A
JPS6267825A JP61219853A JP21985386A JPS6267825A JP S6267825 A JPS6267825 A JP S6267825A JP 61219853 A JP61219853 A JP 61219853A JP 21985386 A JP21985386 A JP 21985386A JP S6267825 A JPS6267825 A JP S6267825A
Authority
JP
Japan
Prior art keywords
layer
lacquer
silicon nitride
contact
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP61219853A
Other languages
English (en)
Other versions
JPH0797578B2 (ja
Inventor
レイモンド・ファビアン
ジャン−ミッシェル・デクルエン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Gloeilampenfabrieken NV filed Critical Philips Gloeilampenfabrieken NV
Publication of JPS6267825A publication Critical patent/JPS6267825A/ja
Publication of JPH0797578B2 publication Critical patent/JPH0797578B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/31051Planarisation of the insulating layers
    • H01L21/31053Planarisation of the insulating layers involving a dielectric removal step
    • H01L21/31055Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、接点層から形成した少なくとも1個の接点を
表面上に突出させて有する基板を備える半導体装置の表
面を平坦化する方法に関するものであって、この方法は
本来 a)接点層の厚さとほぼ同じ厚さを有する窒化ケイ素層
を堆積し、 b)所定の厚さのラッカー層を被着し、次いで上記層を
処理し、この際ラッカー層の種類・厚さおよび処理をこ
の層の自由表面がほぼ平坦になるようなものとし、 C)窒化ケイ素層の最も離間した突出部分が完全に露出
するまで、かかるラッカー層をプラズマで徐々に攻撃し
、新しい自由表面を再現し、その表面の平坦さはラッカ
ー層の自由表面の平坦さとよ(似たもので窒化物層の最
も離間した突出部分の完全な出現を窒素の放出ジェット
の強度変化を記録する装置によって検出し、d)接点が
完全に出現するまで、窒化ケイ素層と残留ラッカー層を
プラズマで同時に攻撃する段階を連続的に行なうことよ
り成る。
半導体技術は、現実に同一モノシリツク回路上の多数の
素子の集積化を増加する傾向にある。この発展により数
個の重畳する接点のレベルを使用して半導体装置の表面
積を減じ、同一装置で数および複雑さで機能を増すこと
を実現する。
第2の相互連結レベルを達成しようとする場合、特に、
第1の接点のレベルが得られ、絶縁物質この場合は窒化
ケイ素の層でおおわれた後、半導体装置表面の平坦さの
欠如のために、困難に遭遇することが知られている。こ
れは特に、半導体装置表面が次いで突出構造をとり、か
かる突出の厚さがその接点層と同じ厚さであるという事
実のためである。
この技術を数個のレベルで相互連結を行うのに使用しえ
るために、第1のレベルの接点が得られた後、半導体装
置表面を平坦にすることが提案された。序文に記載した
方法においては、はっきりした突出構造が除去されてい
るほぼ平坦な自由表面を有する感光性ラッカーの如きラ
ッカー層を堆積する工程を行なうことがわかる。次いで
、かかるラッカー層を、窒化ケイ素層の最も離間する突
出部分が完全に露出するまでエツチング速度が最大に近
づくような条件で、プラズマにより徐々に攻撃する。こ
の段階を例えばダブりニー・アール、バッジバーガーら
の論文(J、of ElectronicMateri
als、 Vol、 7 、 flh 3 、  P 
429.197B)に記載されている検出方法による窒
素のジェットの強度変化を記録する装置により制御する
。最後に窒化ケイ素と残留ラッカーを接点形状が完全に
露出するような方法で、同時に攻撃する。
本発明の目的は接点形状が完全に露出する瞬間から信軌
し得る検出を可能にすることにある。事実この目的のた
め窒素の放出されたジェットの強度変化を記録する装置
を予防措置なしに使用しても役に立たないことが証明で
きる。このことは特に、窒化ケイ素層が接点とほぼ同じ
厚さを有し、接点を備える基板表面が接点によりおおわ
れていない基板表面とほぼ同じである場合にあてはまる
これらの条件下で接点形状が完全に露出する瞬間を決定
できない、この理由は、窒素の放射されたジェットの強
度変化をほとんど得られず、接点形状が表われる間の放
出窒素量は接点形状の外側で窒素の放出量により補償さ
れるためである。
本発明において、序文の方法は、窒化ケイ素層と残留ラ
ッカーが同時に攻撃されている間ラッカーの攻撃速度を
窒化ケイ素の攻撃速度より速いように選定して接点の出
現より前にラッカーを完全に除去し、接点の完全な出現
を記録する装置により増強された感度で検出することを
特徴とする。
したがって、ラッカーは窒化ケイ素より速くエツチング
除去され、かかる窒化物が半導体装置の全表面と同じ高
さである瞬間を生じ、その結果考慮された窒素の放出さ
れたジェットの強度の実質的な増強を生ずる。次いで、
接点が出現する場合に、この強度は減じその後接点が完
全に露出した時に安定化する。一層信頬することができ
更に感度のよい手段を、接点の露出を検出するために利
用することができる。
次に図面を参照して本発明を実施例により説明する。
第1図〜第4図は半導体装置10の表面を平坦にする方
法の異なる段階を示す。半導体装置10は半導体材料(
例えばシリコン)から成る基板11を備え、この基板1
1の表面12上に接点層から形成した接点13a、 1
3bを有する。これ等の接点は800nmの厚さを有す
るアルミニウム層とすることができる。
第1図に示すように接点層の厚さとほぼ同じ厚さを有す
る窒化ケイ素(SiN)Nを基板11および接点13a
、 13b上に堆積する。
かかる堆積はシラン(SiH4)と窒素(N2)からプ
ラズマを形成することによって行なうことができる。
本方法のこの段階において、窒化ケイ素Ji14によっ
てしめされた突出部は接点の突出部を正確に再現する。
したがって窒化物は平坦化法で直接使用されず、特に接
点素子間の電気絶縁に使用される。
次いで、ラッカー層15を装置のアセンブリー上に約1
600niの厚さ即ち接点層の2倍の厚さで被着する。
上記ラッカーは感光性ラッカー、例えば、HPR204
の名称で知られており、コンパニー・フント・ケミカル
によって市販されているものとすることができる。かか
るラッカーは二重層で被着するのが好ましく、次いでア
センブリを45秒間紫外線を照射し、200℃で30分
間焼結する。このように処理されたラッカーにより第2
図に示すように、装置表面の突出はかなり平滑となる。
次いで、ラッカー層15をプラズマ、例えばヘキサフル
オル−エタン(CzFi)と酸素(0□)の混合ガスか
ら構成されたプラズマで徐々に攻撃する。この段階を行
なう間、ラッカーの攻撃速度が最高になるように条件を
選択する。0.4+bar程度の圧力下75%の0.と
25%CF、の混合ガスを用い380kHzの高周波電
界で活性化し、50から80nm/winの攻撃速度を
得る。これらの攻撃条件を窒化物層14の最も離間する
突出部分が現われるまで維持する。この際処理は第3図
の段階にあり、この段階で半導体装置の自由表面は大部
分最初のラッカーの自由表面を再現する。
窒化物層の最も離間する突出部分の出現は、窒素の放出
されたジェットの強度変化を記録する装置によって検出
される。この知られている検出方法は、一般に放出され
たジェットの強度変化に従い、そのジェットはプラズマ
中での濃度変化が既知の種のスペクトル中で選ばれる。
発光スペクトルは、分光学を主とするハンドブックから
知ることができるが、ジェットの選択は反応状況に著し
く左右される。この場合エツチング条件で得られたスペ
クトルが既知でない場合には、窒素のスペクトルの知識
は役に立たない。他のジェットの存在によって最も妨害
されなく、濃度変化に最も敏感なジェットを決める基準
を実験によって決定すべきである。その選択は、以下に
示す窒素のジェットの2つのグループ間で可能であった
−845と875r+m間の2つのジェットのグループ
=740と785nm間の3つのジェットのグループ結
局、783nmのジェットが最も感度がよいと証明され
た。
従って処理の最初にラッカーのみを攻撃する間、窒素濃
度は無視してよく対応する放出シェアドの強度はいわば
ゼロである。次いでこの強度は、窒化物層の最も離間す
る突出部分が現われると増し、その後窒化物が全体的に
平坦になると安定化する。
これら2つの最初の段階を第5図の曲線の(a)と(b
)の部分によって示される。
第3図に示す状態から開始すると、窒化ケイ素層14と
残留ラッカーは接点13a、 13bが完全に現われる
までプラズマで同時に攻撃される。従って接点が完全に
露出する瞬間を正確に決定することは重要である。特定
な予防措置をとらない場合には、かかる瞬間を検出する
のは極めて困難であり、特に窒化物層14の厚さが接点
層の厚さと同じである場合と接点の表面と露出された基
板の表面が同等である場合は極めて困難である。次いで
残留ラッカーの下の窒化ケイ素の出現と4点が露出した
時の窒化物の消失との間についての補償が得られる。
かかる場合、第5図において点線で示した形式の窒素の
放出ジェットの強度変化曲線が得られる従って接点13
a、 13bの完全な露出をもっと正確に検出すること
を可能にする手段を準備することが好ましい。それゆえ
、窒化物層14と残留ラッカーが同時に攻撃される間に
おいて、ラッカーの攻撃速度はプラズマ中の酸素含量を
増加することによって加速される。このようにして、接
点が露出する前にかかるラッカーは完全にエツチング除
去される。その結果、第5図に示すように、窒素の放出
ジェットの強度(区域(C))は増強され、次いでこの
強度は接点の露出に従って減じられ、そこで接点が完全
に露出する場合に、窒素の放出ジェットの強度は安定化
する(区域(d))。ラッカーの侵食速度の加速は窒化
物層と残留ラッカーの同時の攻撃の開始から起こる場合
があり、これは最終の平坦さに欠けるという欠点を有し
、また残留ラッカーの攻撃の終りをたやすくは制御でき
ない。
上述の半導体装置表面を平坦にする方法を、考慮し放出
ジェットの強度が一定値(第5図)に達した後、直ぐに
止める。所要に応じて第2の接点レベルを実現すること
ができる。
本発明は、記載した実施例に限られるものではな(、実
施例中においてはへキサフルオルエタンと酸素の混合物
を使用しているが;他の化合物、例えばヘキサフルオル
エタン(C2F4)、フルオルメタン(CHF3)また
は六ふっ化イオウ(SF4)を実際に使用することがで
きる。同様にして、酸素を酸素化合物、例えば−酸化窒
素(NO)と完全にまたは部分的に置き換えることがで
きる。
本発明の方法の大きな利点は最終厚さが一定である絶縁
性物質の層を設けることにある。
次いで、1回のフォトマスク処理によってかかる層に開
口をエツチングすることが可能である。
対照的に既知の方法によれば、大抵これらの開口を2回
のフォトマスク処理により設けることが必要であり、1
つの処理は接点の狭い部分に直角に小さい寸法の開口を
設けるのに使用し、他の処理は上記接点の大きな範囲の
部分に直角により大きな開口を設けるのに使用するもの
であり、これら既知の方法により得られた絶縁層のそれ
ぞれの厚さは非常に異なっている。
作業工程の、本発明による簡易化は多大な経済上の利点
を与えるということが認められる。
【図面の簡単な説明】
第1図〜第4図は本発明の方法により得られる半導体装
置の各段階における断面図、 第5図は本発明の方法の異なる段階における窒素の放出
ジェットの強度Iを示す曲線図である。 10・・・半導体装置    11・・・基板12・・
・基板11の表面   13a 、  13b・・・接
点14・・・窒化ケイ素層   15・・・ラッカー層
特許出願人   エヌ・ベー・フィリップス・フルーイ
ランベンファプリケン 代理人弁理士  杉  村  暁  秀同   弁理士
   杉    村    興    作FIG、I FIO,2 FIO,3

Claims (1)

  1. 【特許請求の範囲】 1、接点層から形成した少なくとも1個の接点を表面上
    に突出させて有する基板を備える半導体装置の表面を平
    坦化するに当り、 a)接点の厚さとほぼ同じ厚さを有する窒化ケイ素層を
    堆積し、 b)所定の厚さのラッカー層を被着し、次いで、上記層
    を処理し、この際ラッカー層の種類、厚さおよび処理を
    この層の自由表面がほぼ平坦になるようなものとし、 c)窒化ケイ素層の最も離間した突出部分が完全に露出
    するまで、かかるラッカー層をプラズマで徐々に攻撃し
    、新しい自由表面を再現し、その表面の平坦さはラッカ
    ー層の自由表面の平坦さとよく似たもので、窒化物層の
    最も離間した突出部分の完全な出現を窒素の放出ジェッ
    トの強度変化を記録する装置によって検出し、 d)接点が完全に出現するまで、窒化ケイ素層と残留ラ
    ッカー層をプラズマで同時に攻撃する段階を連続的に行
    う半導体装置の表面を平坦化する方法において、攻撃の
    条件を上記窒化ケイ素層と残留ラッカーが同時に攻撃さ
    れる間ラッカーの攻撃速度が窒化ケイ素の攻撃速度より
    速いように選定して接点の出現より前にラッカーを完全
    に除去し、接点の完全な出現を記録する装置により増強
    された感度で検出する ことを特徴とする半導体装置の表面を平坦化する方法。 2、プラズマをフッ素の化合物と酸素または酸素の化合
    物を含む混合ガスから形成し、ラッカーの攻撃速度を、
    混合ガス中の酸素または酸素化合物の量を増加すること
    により窒化ケイ素の攻撃速度より速くする特許請求の範
    囲第1項記載の方法。
JP61219853A 1985-09-20 1986-09-19 半導体装置の表面を平坦化する方法 Expired - Lifetime JPH0797578B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR8513987A FR2587838B1 (fr) 1985-09-20 1985-09-20 Procede pour aplanir la surface d'un dispositif semi-conducteur utilisant du nitrure de silicium comme materiau isolant
FR8513987 1985-09-20

Publications (2)

Publication Number Publication Date
JPS6267825A true JPS6267825A (ja) 1987-03-27
JPH0797578B2 JPH0797578B2 (ja) 1995-10-18

Family

ID=9323109

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61219853A Expired - Lifetime JPH0797578B2 (ja) 1985-09-20 1986-09-19 半導体装置の表面を平坦化する方法

Country Status (6)

Country Link
US (1) US4692204A (ja)
EP (1) EP0216425B1 (ja)
JP (1) JPH0797578B2 (ja)
CA (1) CA1243134A (ja)
DE (1) DE3671812D1 (ja)
FR (1) FR2587838B1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01261828A (ja) * 1988-02-26 1989-10-18 Philips Gloeilampenfab:Nv 半導体デバイスの製造方法
JPH01295423A (ja) * 1987-08-14 1989-11-29 Fairchild Semiconductor Corp エッチバック検知

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4689869A (en) * 1986-04-07 1987-09-01 International Business Machines Corporation Fabrication of insulated gate gallium arsenide FET with self-aligned source/drain and submicron channel length
EP0244848A1 (de) * 1986-05-07 1987-11-11 Siemens Aktiengesellschaft Verfahren zum Planarisieren von anorganischen, als Zwischenschichten bei Mehrlagenmetallisierung verwendbaren Isolationsschichten
US4839311A (en) * 1987-08-14 1989-06-13 National Semiconductor Corporation Etch back detection
DE3801976A1 (de) * 1988-01-23 1989-08-03 Telefunken Electronic Gmbh Verfahren zum planarisieren von halbleiteroberflaechen
US5006485A (en) * 1988-12-09 1991-04-09 U.S. Philips Corporation Method of manufacturing an intergrated circuit including steps for forming interconnections between patterns formed at different levels
DE58908781D1 (de) * 1989-09-08 1995-01-26 Siemens Ag Verfahren zur globalen Planarisierung von Oberflächen für integrierte Halbleiterschaltungen.
US4986876A (en) * 1990-05-07 1991-01-22 The United States Of America As Represented By The Secretary Of The Army Method of smoothing patterned transparent electrode stripes in thin film electroluminescent display panel manufacture
US10879108B2 (en) * 2016-11-15 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Topographic planarization method for lithography process

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5750436A (en) * 1980-09-12 1982-03-24 Fujitsu Ltd Manufacture of semiconductor device
JPS59169151A (ja) * 1983-03-17 1984-09-25 Toshiba Corp 半導体装置の製造方法
JPS60100451A (ja) * 1983-11-07 1985-06-04 Oki Electric Ind Co Ltd 半導体装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55157233A (en) * 1979-05-28 1980-12-06 Hitachi Ltd Method and apparatus for monitoring etching
EP0049400B1 (en) * 1980-09-22 1984-07-11 Kabushiki Kaisha Toshiba Method of smoothing an insulating layer formed on a semiconductor body
US4457820A (en) * 1981-12-24 1984-07-03 International Business Machines Corporation Two step plasma etching
CA1169022A (en) * 1982-04-19 1984-06-12 Kevin Duncan Integrated circuit planarizing process
US4511430A (en) * 1984-01-30 1985-04-16 International Business Machines Corporation Control of etch rate ratio of SiO2 /photoresist for quartz planarization etch back process
US4515652A (en) * 1984-03-20 1985-05-07 Harris Corporation Plasma sculpturing with a non-planar sacrificial layer
US4545852A (en) * 1984-06-20 1985-10-08 Hewlett-Packard Company Planarization of dielectric films on integrated circuits

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5750436A (en) * 1980-09-12 1982-03-24 Fujitsu Ltd Manufacture of semiconductor device
JPS59169151A (ja) * 1983-03-17 1984-09-25 Toshiba Corp 半導体装置の製造方法
JPS60100451A (ja) * 1983-11-07 1985-06-04 Oki Electric Ind Co Ltd 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01295423A (ja) * 1987-08-14 1989-11-29 Fairchild Semiconductor Corp エッチバック検知
JPH01261828A (ja) * 1988-02-26 1989-10-18 Philips Gloeilampenfab:Nv 半導体デバイスの製造方法

Also Published As

Publication number Publication date
FR2587838B1 (fr) 1987-11-27
DE3671812D1 (de) 1990-07-12
JPH0797578B2 (ja) 1995-10-18
US4692204A (en) 1987-09-08
CA1243134A (en) 1988-10-11
EP0216425A2 (fr) 1987-04-01
FR2587838A1 (fr) 1987-03-27
EP0216425A3 (en) 1987-08-05
EP0216425B1 (fr) 1990-06-06

Similar Documents

Publication Publication Date Title
JPH0345532B2 (ja)
JPS5812343B2 (ja) プラズマエツチングしたアルミニウム膜のエツチング処理後の侵食を防止するプラズマパツシベ−シヨン技術
JP2000133638A (ja) プラズマエッチング方法およびプラズマエッチング装置
JPS6267825A (ja) 半導体装置の表面を平坦化する方法
KR970007114B1 (ko) 반도체 소자 제조 방법
JPH02290020A (ja) 半導体装置の製造方法
JPS60243284A (ja) ベースを構造化するための乾式エツチング法
JPH02290021A (ja) 半導体装置の製造方法
US4346125A (en) Removing hardened organic materials during fabrication of integrated circuits using anhydrous hydrazine solvent
JPH04251926A (ja) 半導体装置の製造方法
JPH10308447A (ja) 半導体装置の製造方法
JPH0992640A (ja) プラズマエッチング方法
JPH05109673A (ja) 半導体装置の製造方法
JPH07106310A (ja) ドライエッチング方法
JPH0817805A (ja) 半導体製造装置
JPH05217965A (ja) 半導体装置の製造方法
JP3402937B2 (ja) 半導体装置の製造方法
JP3676140B2 (ja) エッチング終点検出方法及び半導体装置の製造方法
JPS643840B2 (ja)
JPH0423322A (ja) 半導体装置の製造方法
JPS60250635A (ja) 絶縁膜の形成方法
JP2576182B2 (ja) 半導体装置の製造方法
JPH06252105A (ja) ドライエッチングの終了時点検出方法
JPS5852819A (ja) レジストパタン処理方法
JPH04337633A (ja) 半導体装置の製造におけるエッチング方法