JPS6252955B2 - - Google Patents
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- JPS6252955B2 JPS6252955B2 JP55007390A JP739080A JPS6252955B2 JP S6252955 B2 JPS6252955 B2 JP S6252955B2 JP 55007390 A JP55007390 A JP 55007390A JP 739080 A JP739080 A JP 739080A JP S6252955 B2 JPS6252955 B2 JP S6252955B2
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- electrode
- bias electrode
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】
本発明は一般的には不揮発性半導体メモリ方法
および装置に関するものであり、より詳しくはフ
ローテイングゲートへの電子注入を強化するため
の基板結合を利用した新しい不揮発性MOSフロ
ーテイングゲートメモリに関するものである。
および装置に関するものであり、より詳しくはフ
ローテイングゲートへの電子注入を強化するため
の基板結合を利用した新しい不揮発性MOSフロ
ーテイングゲートメモリに関するものである。
データプロセシング装置においては、情報を貯
えるためのメモリ方法および装置は極めて重要で
ある。半導体技術に関して長い間の実用上の問題
は、従来のほとんどの半導体メモリ素子が揮発
性、すなわち電源が切られるとメモリの内容が失
われてしまうことである。半導体メモリ回路に対
し不揮発性を与えるための多数くの構造が提案さ
れてきた。しかしながら装置の寿命期間中生ずる
有効な消去−書込みサイクルの回数に対する制
限、メモリ装置によるデータの記憶保持時間、お
よび使い易さあるいは記憶されたデータの電気的
な修正の実行能力を制限する動作上の規制等の実
用上の問題点により、フローテイングゲート構造
を有するこの種の不揮発性半導体装置の利用は制
限される傾向にあつた。これと関連してMOS
（金属―酸化物―半導体）フローテイングゲート
構造に基づく装置が従来不揮発性メモリ構造にお
いて用いられている。この種の装置は導電性の材
料からなるフローテイングゲートの島を用いる。
このフローテイングゲートは電気的には基板（サ
ブストレート）から絶縁されているが、容量的に
基板と結合しておりこれによつてフローテイング
ゲートの荷電（チヤージ）の状態を検知するよう
に適用されたMOSトランジスタのゲートを形成
する。このMOSトランジスタは、フローテイン
グゲート上にチヤージが存在するかしないかによ
つて、導通状態（“オン”）あるいは非導通状態
（“オフ”）におかれる。そしてこれらの状態は２
値の“１”あるいは“０”の記憶のために用いら
れる。このようなメモリ装置においてはフローテ
イングゲートへの信号チヤージの導入およびここ
からの除去のための種々の方法が用いられてき
た。チヤージはこのフローテイングゲート上にホ
ツトエレクトロン注入および／またはトンネル機
構によつて導入することができる。一旦チヤージ
がフローテイングゲートに導入されると、このチ
ヤージは（有効に）永久的にゲートにトラツプさ
れて滞留している。その理由は、フローテイング
ゲートは、絶縁物により完全に囲まれており、こ
の絶縁物はフローテイングゲートの放電に対し障
害物として動作するためである。フローテイング
ゲートのチヤージは放射線（紫外線、Ｘ線）にさ
らすか、アバランシエ注入あるいはトンネル効果
により除去することができる。
えるためのメモリ方法および装置は極めて重要で
ある。半導体技術に関して長い間の実用上の問題
は、従来のほとんどの半導体メモリ素子が揮発
性、すなわち電源が切られるとメモリの内容が失
われてしまうことである。半導体メモリ回路に対
し不揮発性を与えるための多数くの構造が提案さ
れてきた。しかしながら装置の寿命期間中生ずる
有効な消去−書込みサイクルの回数に対する制
限、メモリ装置によるデータの記憶保持時間、お
よび使い易さあるいは記憶されたデータの電気的
な修正の実行能力を制限する動作上の規制等の実
用上の問題点により、フローテイングゲート構造
を有するこの種の不揮発性半導体装置の利用は制
限される傾向にあつた。これと関連してMOS
（金属―酸化物―半導体）フローテイングゲート
構造に基づく装置が従来不揮発性メモリ構造にお
いて用いられている。この種の装置は導電性の材
料からなるフローテイングゲートの島を用いる。
このフローテイングゲートは電気的には基板（サ
ブストレート）から絶縁されているが、容量的に
基板と結合しておりこれによつてフローテイング
ゲートの荷電（チヤージ）の状態を検知するよう
に適用されたMOSトランジスタのゲートを形成
する。このMOSトランジスタは、フローテイン
グゲート上にチヤージが存在するかしないかによ
つて、導通状態（“オン”）あるいは非導通状態
（“オフ”）におかれる。そしてこれらの状態は２
値の“１”あるいは“０”の記憶のために用いら
れる。このようなメモリ装置においてはフローテ
イングゲートへの信号チヤージの導入およびここ
からの除去のための種々の方法が用いられてき
た。チヤージはこのフローテイングゲート上にホ
ツトエレクトロン注入および／またはトンネル機
構によつて導入することができる。一旦チヤージ
がフローテイングゲートに導入されると、このチ
ヤージは（有効に）永久的にゲートにトラツプさ
れて滞留している。その理由は、フローテイング
ゲートは、絶縁物により完全に囲まれており、こ
の絶縁物はフローテイングゲートの放電に対し障
害物として動作するためである。フローテイング
ゲートのチヤージは放射線（紫外線、Ｘ線）にさ
らすか、アバランシエ注入あるいはトンネル効果
により除去することができる。
従来チヤージをフローテイングゲートと基板の
間でやりとりするために種々の装置が用いられた
（フローマン―ベンチコフスキー（Frohmann―
Bentchkowsky）“完全復号化された2048ビツト
の電気的にプログラム可能なMOS―ROM（“Ａ
Fully―Decoded2048―Bit Electrically―
ProgrammableMOS―ROM”）、ダイジエスト、
1971年、IEEEインターナシヨナル・ソリツド・
ステート・サーキツト・コンフアランス（IEEE
International Solid State Circuits
Conference）、pp.80―81；米国特許第3660819；
同第3996657；同第4037242〕。しかしながら、こ
の種の装置のフローテイングゲートへのエレクト
ロンの書込み（“プログラミング”）期間中、大電
流が必要とされる。その理由はプログラミング電
流の極くわずかな部分しか相対的に厚い（例えば
1000Å）酸化膜を通してフローテイングゲートに
到達し十分に移動させかつ付勢することができな
いためである。もう１つの技術としてフローテイ
ングゲートを基板内のプログラミング端子から分
離するため、ほゞ50―200Åの範囲に予め正確に
決定された厚さの薄い酸化膜を用いるものである
（E.ハラリ（E.Harari）“256ビツト不揮発性スタ
テイツクRAM”ダイジエスト1978年IEEEインタ
ーナシヨナルソリツド ステート サーキツト
コンフアランス、pp.108―109；米国特許第
3500142）。しかしながらこのような非常に薄い、
予め正確に厚さと電気的特性を制御した酸化膜を
大規模生産において信頼性よく製造することは困
難である。
間でやりとりするために種々の装置が用いられた
（フローマン―ベンチコフスキー（Frohmann―
Bentchkowsky）“完全復号化された2048ビツト
の電気的にプログラム可能なMOS―ROM（“Ａ
Fully―Decoded2048―Bit Electrically―
ProgrammableMOS―ROM”）、ダイジエスト、
1971年、IEEEインターナシヨナル・ソリツド・
ステート・サーキツト・コンフアランス（IEEE
International Solid State Circuits
Conference）、pp.80―81；米国特許第3660819；
同第3996657；同第4037242〕。しかしながら、こ
の種の装置のフローテイングゲートへのエレクト
ロンの書込み（“プログラミング”）期間中、大電
流が必要とされる。その理由はプログラミング電
流の極くわずかな部分しか相対的に厚い（例えば
1000Å）酸化膜を通してフローテイングゲートに
到達し十分に移動させかつ付勢することができな
いためである。もう１つの技術としてフローテイ
ングゲートを基板内のプログラミング端子から分
離するため、ほゞ50―200Åの範囲に予め正確に
決定された厚さの薄い酸化膜を用いるものである
（E.ハラリ（E.Harari）“256ビツト不揮発性スタ
テイツクRAM”ダイジエスト1978年IEEEインタ
ーナシヨナルソリツド ステート サーキツト
コンフアランス、pp.108―109；米国特許第
3500142）。しかしながらこのような非常に薄い、
予め正確に厚さと電気的特性を制御した酸化膜を
大規模生産において信頼性よく製造することは困
難である。
ポリシリコン多層膜間の強化されたトンネル作
用は、追加的な不揮発要素の基礎を形成する。そ
してこのような強化されたトンネル作用を利用し
た種々の半導体装置が提案されてきた（デイマリ
アおよびカー（Dimaria and Kerr）、“多結晶シ
リコンから成長した酸化物における相互効果と高
伝導度”アプライド フイジツクス レターズ
（Applied Physics Letters）、pp.505―507、
1975年11月；アンダーソンおよびカー
（Anderson and Kerr）、多結晶シリコンから成
長した酸化物における導電度の表面粗れ機構の証
明”、ジエー・アプライド フイジツクス（J.
Applied Physics）、pp4834―4836、第48巻11号
1977年11月；米国特許第4099196；ベレンガ
（Berenga）他“E2PROMテレビシンセサイザ
ー”1978IEEEインターナシヨナル ソリツドス
テート サーキツト コンフアランス、pp.196
―197）。このような強化されたトンネル作用はト
ンネル要素を分離するための酸化膜は厚くてよ
く、比較的従来と同じプログラム電圧を用いるこ
とができる。しかしながらこのような従来の不揮
発性半導体メモリ装置は依然として種々の欠点お
よび制約を有しており、より進歩したフローテイ
ングゲート半導体装置が望まれている。これに関
連して、種々の破壊的な機構が従来のチヤージ注
入／除去プロセスに関連づけられている。絶縁物
を介して高密度の電流をフローテイングゲートに
供給すると装置のサイクル数を減退させることは
知られている。１つの実際上の影響はフローテイ
ングゲート装置に対して実行されるチヤージの注
入および除去動作の全回数又は“サイクル数”を
制限する。
用は、追加的な不揮発要素の基礎を形成する。そ
してこのような強化されたトンネル作用を利用し
た種々の半導体装置が提案されてきた（デイマリ
アおよびカー（Dimaria and Kerr）、“多結晶シ
リコンから成長した酸化物における相互効果と高
伝導度”アプライド フイジツクス レターズ
（Applied Physics Letters）、pp.505―507、
1975年11月；アンダーソンおよびカー
（Anderson and Kerr）、多結晶シリコンから成
長した酸化物における導電度の表面粗れ機構の証
明”、ジエー・アプライド フイジツクス（J.
Applied Physics）、pp4834―4836、第48巻11号
1977年11月；米国特許第4099196；ベレンガ
（Berenga）他“E2PROMテレビシンセサイザ
ー”1978IEEEインターナシヨナル ソリツドス
テート サーキツト コンフアランス、pp.196
―197）。このような強化されたトンネル作用はト
ンネル要素を分離するための酸化膜は厚くてよ
く、比較的従来と同じプログラム電圧を用いるこ
とができる。しかしながらこのような従来の不揮
発性半導体メモリ装置は依然として種々の欠点お
よび制約を有しており、より進歩したフローテイ
ングゲート半導体装置が望まれている。これに関
連して、種々の破壊的な機構が従来のチヤージ注
入／除去プロセスに関連づけられている。絶縁物
を介して高密度の電流をフローテイングゲートに
供給すると装置のサイクル数を減退させることは
知られている。１つの実際上の影響はフローテイ
ングゲート装置に対して実行されるチヤージの注
入および除去動作の全回数又は“サイクル数”を
制限する。
全サイクル数およびチヤージ保持寿命は利用さ
れる有効な装置の寿命にとつて重大なパラメータ
であるため、フローテイングゲートに関するチヤ
ージ伝達の特別な構造および手段がこれらの本来
好もしくない効果を最小にするためには、極めて
重要となることは明らかである。
れる有効な装置の寿命にとつて重大なパラメータ
であるため、フローテイングゲートに関するチヤ
ージ伝達の特別な構造および手段がこれらの本来
好もしくない効果を最小にするためには、極めて
重要となることは明らかである。
したがつて、本発明は電気的に書き換え可能な
不揮発性半導体メモリ素子のための基板結合を用
いたより進歩したフローテイングゲート方法およ
び装置を提供することを目的とするものである。
不揮発性半導体メモリ素子のための基板結合を用
いたより進歩したフローテイングゲート方法およ
び装置を提供することを目的とするものである。
本発明の他の目的は、有効な装置の寿命をより
長くするため、酸化膜を介して伝達される瞬時電
流を制限しかつ整形するための方法および装置を
提供することにある。
長くするため、酸化膜を介して伝達される瞬時電
流を制限しかつ整形するための方法および装置を
提供することにある。
これらの本発明の目的は以下の本発明について
の詳細な説明により明らかにされる。
の詳細な説明により明らかにされる。
一般的に本発明は、フローテイングゲート型の
不揮発性でかつ電気的に書き換え可能な半導体メ
モリー素子であつて、フローテイングゲートに印
加されるプログラミング電流を制限しかつ有効な
メモリサイクル数を増加させるために採用される
自動自己制御構造を有する素子に関するものであ
る。本発明は又はこの種の装置のフローテイング
ゲートに対し充電しかつ放電する方法に関するも
のである。この点に関し、本発明の装置は一導電
型の実質的に単結晶半導体基板と、この基板上に
配置された電気的に絶縁されたフローテイングゲ
ート導体とから構成されている。この装置はさら
に前記フローテイングゲートに負の電位を供給す
るためにフローテイングゲートにエレクトロンを
注入する手段と、フローテイングゲートに前記負
の電位よりも正の電位を付与するため、フローテ
イングゲートからエレクトロンを除去する手段
と、前記基板内にこの基板とは反対の導電型を有
し、前記フローテイングゲートに容量的に結合す
る、電気的に分離可能なバイアス電極と、前記フ
ローテイングゲートの電位状態を検出する手段と
から構成されている。これらの各素子には、後に
より完全に説明するように有効な装置サイクルの
数を増加する特性のある自動自己制御回路装置を
供給することができる。
不揮発性でかつ電気的に書き換え可能な半導体メ
モリー素子であつて、フローテイングゲートに印
加されるプログラミング電流を制限しかつ有効な
メモリサイクル数を増加させるために採用される
自動自己制御構造を有する素子に関するものであ
る。本発明は又はこの種の装置のフローテイング
ゲートに対し充電しかつ放電する方法に関するも
のである。この点に関し、本発明の装置は一導電
型の実質的に単結晶半導体基板と、この基板上に
配置された電気的に絶縁されたフローテイングゲ
ート導体とから構成されている。この装置はさら
に前記フローテイングゲートに負の電位を供給す
るためにフローテイングゲートにエレクトロンを
注入する手段と、フローテイングゲートに前記負
の電位よりも正の電位を付与するため、フローテ
イングゲートからエレクトロンを除去する手段
と、前記基板内にこの基板とは反対の導電型を有
し、前記フローテイングゲートに容量的に結合す
る、電気的に分離可能なバイアス電極と、前記フ
ローテイングゲートの電位状態を検出する手段と
から構成されている。これらの各素子には、後に
より完全に説明するように有効な装置サイクルの
数を増加する特性のある自動自己制御回路装置を
供給することができる。
すでに述べたように、この装置は一導電型の実
質的に単結晶の半導体基板から構成されている。
この点についてはｐ型の単結晶シリコン ウエハ
ーが基板として好ましい。しかし、ｎ型のシリコ
ン基板ウエハー、サフアイアのような単結晶誘電
基板上にエピタキシヤル成長させた単結晶ｎ又は
ｐ型シリコン層その他の半導体材料が本発明の異
なる実施例に対して考えられる。
質的に単結晶の半導体基板から構成されている。
この点についてはｐ型の単結晶シリコン ウエハ
ーが基板として好ましい。しかし、ｎ型のシリコ
ン基板ウエハー、サフアイアのような単結晶誘電
基板上にエピタキシヤル成長させた単結晶ｎ又は
ｐ型シリコン層その他の半導体材料が本発明の異
なる実施例に対して考えられる。
同じくすでに述べたように、本発明の装置は基
板上に配置された電気的に分離された少くとも１
つのフローテイングゲートを備えている。フロー
テイングゲート導体は導電性のポリシリコンゲー
トでよく、その周囲は熱的に成長させられた二酸
化シリコンのような絶縁材により完全に囲まれて
いる。フローテイングゲートは基板から従来より
用いられていた二酸化シリコン絶縁層により分離
されるが、この膜厚は約500乃至15000オングスト
ロームの範囲の製造容易な厚さでよい。半導体基
板から離れたフローテイングゲートの上表面は非
常に多数の凹凸を含むように作られている。これ
らの凹凸は多数の鋭い針状突起を持つたポリシリ
コンの多数の微小領域からなつている。電子放出
はこれらの点から上方に配置された消去電極（こ
れも又多結晶シリコンにより作られている）に向
つて、強化されたフアウラー―ノルドハイム
（Fowler―Nordheim）トンネル放射および他の
機構によつて約30ボルト以下という比較的低い印
加電圧の下で生ずる。フローテイングゲートへの
チヤージの注入手段は同様にポリシリコンで作ら
れフローテイングゲート部の下方に横たわるプロ
グラム制御される電極により構成される。プログ
ラム制御電極の上表面は同じく、この電極とフロ
ーテイングゲートとの間の約30ボルト以下という
比較的低い印加電圧下で電子放射が生じるよう
に、多数の凹凸が形成されている。
板上に配置された電気的に分離された少くとも１
つのフローテイングゲートを備えている。フロー
テイングゲート導体は導電性のポリシリコンゲー
トでよく、その周囲は熱的に成長させられた二酸
化シリコンのような絶縁材により完全に囲まれて
いる。フローテイングゲートは基板から従来より
用いられていた二酸化シリコン絶縁層により分離
されるが、この膜厚は約500乃至15000オングスト
ロームの範囲の製造容易な厚さでよい。半導体基
板から離れたフローテイングゲートの上表面は非
常に多数の凹凸を含むように作られている。これ
らの凹凸は多数の鋭い針状突起を持つたポリシリ
コンの多数の微小領域からなつている。電子放出
はこれらの点から上方に配置された消去電極（こ
れも又多結晶シリコンにより作られている）に向
つて、強化されたフアウラー―ノルドハイム
（Fowler―Nordheim）トンネル放射および他の
機構によつて約30ボルト以下という比較的低い印
加電圧の下で生ずる。フローテイングゲートへの
チヤージの注入手段は同様にポリシリコンで作ら
れフローテイングゲート部の下方に横たわるプロ
グラム制御される電極により構成される。プログ
ラム制御電極の上表面は同じく、この電極とフロ
ーテイングゲートとの間の約30ボルト以下という
比較的低い印加電圧下で電子放射が生じるよう
に、多数の凹凸が形成されている。
同じく上述したように、フローテイングゲート
上に蓄積されたチヤージの検出手段が設けられて
おり、この点に関してはフローテイングゲート部
分は、上記基板内に配置された検出トランジスタ
のゲートを形成している。もしフローテイングゲ
ート上にエレクトロンが存在すると、このトラン
ジスタ（例えばｎチヤンネル）は非導通になる。
もしエレクトロンがフローテイングゲートから取
り除かれると、その電位は正となり前記（ｎチヤ
ンネル）検知トランジスタは導通となる。フロー
テイングゲート検知トランジスタのオン又はオフ
状態はフローテイングゲート上のチヤージの存否
を検知し、これによつてメモリ動作の基礎を提供
するための手段を形成する。
上に蓄積されたチヤージの検出手段が設けられて
おり、この点に関してはフローテイングゲート部
分は、上記基板内に配置された検出トランジスタ
のゲートを形成している。もしフローテイングゲ
ート上にエレクトロンが存在すると、このトラン
ジスタ（例えばｎチヤンネル）は非導通になる。
もしエレクトロンがフローテイングゲートから取
り除かれると、その電位は正となり前記（ｎチヤ
ンネル）検知トランジスタは導通となる。フロー
テイングゲート検知トランジスタのオン又はオフ
状態はフローテイングゲート上のチヤージの存否
を検知し、これによつてメモリ動作の基礎を提供
するための手段を形成する。
本発明の装置の重要な要素は、フローテイング
ゲートに隣接した基板表面部の基板内に配置さ
れ、基板に対し反対の導電型の電気的に分離可能
なバイアス電極である。バイアス電極は消去／記
憶電極の下方に一部が存する領域内に相互に酸化
物で分離し、この消去／記憶電極とフローテイン
グゲートの両者の下方に横たわるように配置して
もよい。バイアス電極は基板とは逆の導電型を有
しているため、このバイアス電極は、逆バイアス
下にあるpnジヤンクシヨン動作により、電気的
に基板から分離できる。そしてこのようにバイア
ス電極を分離する手段がこの装置には備えられて
いる。バイアス電極の第１の機能は容量作用によ
つてフローテイングゲートを、このフローテイン
グゲートに対するエレクトロン注入（すなわち書
込みサイクル）期間中およびこのゲートからのエ
レクトロン放出（すなわち消去サイクル）期間中
適当にバイアスすることである。ゲートバイアス
電位を制御するモードは数種存在する。バイアス
電極電位はスイツチング回路素子又は装置、例え
ば導通状態にバイアス電極を所定の基準電圧源に
接続するように装置基板内に設けられたトランジ
スタにより制御される。スイツチング素子（スイ
ツチングトランジスタのような）が非導通のと
き、バイアス電極はフローテイングゲート下のプ
ログラミング電極に比べて十分に正にもたらされ
る。このときエレクトロンはプログラミング電極
からフローテイングゲートに通り抜け、これによ
つてフローテイングゲートの電位をより負に変化
させる。エレクトロン印加によるこのフローテイ
ングゲートの負への変化は、例えばMOSトラン
ジスタのような適当な検知手段によつて検知され
る。同様に、消去／記憶電極は、少くともその一
部はフローテイングゲートにオーバーラツプしか
つこれから絶縁されているが、所定の正電位に持
たらされ、この結果エレクトロンがフローテイン
グゲートから消去／記憶電極に通り抜ける。この
ようにしてフローテイングゲートには相対的によ
り正電圧が供給され、この電圧は検知トランジス
タのような適当な手段により検知される。
ゲートに隣接した基板表面部の基板内に配置さ
れ、基板に対し反対の導電型の電気的に分離可能
なバイアス電極である。バイアス電極は消去／記
憶電極の下方に一部が存する領域内に相互に酸化
物で分離し、この消去／記憶電極とフローテイン
グゲートの両者の下方に横たわるように配置して
もよい。バイアス電極は基板とは逆の導電型を有
しているため、このバイアス電極は、逆バイアス
下にあるpnジヤンクシヨン動作により、電気的
に基板から分離できる。そしてこのようにバイア
ス電極を分離する手段がこの装置には備えられて
いる。バイアス電極の第１の機能は容量作用によ
つてフローテイングゲートを、このフローテイン
グゲートに対するエレクトロン注入（すなわち書
込みサイクル）期間中およびこのゲートからのエ
レクトロン放出（すなわち消去サイクル）期間中
適当にバイアスすることである。ゲートバイアス
電位を制御するモードは数種存在する。バイアス
電極電位はスイツチング回路素子又は装置、例え
ば導通状態にバイアス電極を所定の基準電圧源に
接続するように装置基板内に設けられたトランジ
スタにより制御される。スイツチング素子（スイ
ツチングトランジスタのような）が非導通のと
き、バイアス電極はフローテイングゲート下のプ
ログラミング電極に比べて十分に正にもたらされ
る。このときエレクトロンはプログラミング電極
からフローテイングゲートに通り抜け、これによ
つてフローテイングゲートの電位をより負に変化
させる。エレクトロン印加によるこのフローテイ
ングゲートの負への変化は、例えばMOSトラン
ジスタのような適当な検知手段によつて検知され
る。同様に、消去／記憶電極は、少くともその一
部はフローテイングゲートにオーバーラツプしか
つこれから絶縁されているが、所定の正電位に持
たらされ、この結果エレクトロンがフローテイン
グゲートから消去／記憶電極に通り抜ける。この
ようにしてフローテイングゲートには相対的によ
り正電圧が供給され、この電圧は検知トランジス
タのような適当な手段により検知される。
メモリ装置の自動自己制御補償回路は、エレク
トロンがプログラムゲートからフローテイングゲ
ートに流れ込む書き込み期間においてフローテイ
ングゲートへの電流パルスを整形するため、物理
的にフローテイングゲート、バイアス電極および
基板の一致するフローテイングゲート下方の領域
に形成される。このような回路構成はプログラミ
ングゲード凹凸とフローテイングゲート間のトン
ネル酸化膜を横切つて印加される電界を最小にす
る。しかし、非常に多くの動作サイクル数の後に
おいては、酸化膜内にトラツプされたチヤージの
ためフローテイングゲートに書き込むためにはよ
り高い電界が要求される。この回路はこのような
状態に対し要求があると自動的に追加の電界を供
給し調整する。これはフローテイングゲートへの
最小電界の供給、電流パルスの整形およびトラツ
プされたチヤージを補償するための追加電界の供
給の組み合わせであり、これは本発明により装置
の有効なサイクルを延長するための基本的な要素
である。さらにこれらの構成はバイアス電極の半
導体電気的な性質と基板半導体の表面への配置を
利用することにより非常にコンパクトな方法で実
施されてきた。この点に関連して、電気的に分離
された状態においては、バイアス電極は、消去／
記憶電極電位の主要部分をフローテイングゲート
に対し、フローテイングゲート電位の関数として
結合させるための可変容量結合手段として機能す
る。この点に関し、消去／記憶電極のフローテイ
ングゲートへの容量結合はフローテイングゲート
とプログラミング電極間にプログラミング電極か
らフローテイングゲートにエレクトロンを伝達す
るに十分な電位を発生するために用いられる。し
かし、容量結合手段の容量は、フローテイングゲ
ートに結合された消去／記憶電極電位の一部がフ
ローテイングゲートの減少する電位とともに減少
するように変化する。より詳しくはバイアス電極
電位とフローテイングゲート電位との増加する差
電位とともに減少する。したがつてプログラミン
グ電極からフローテイングゲートへチヤージの伝
達は容量結合を減少しその結果フローテイングゲ
ートへのチヤージの伝達を減少させるように動作
する。
トロンがプログラムゲートからフローテイングゲ
ートに流れ込む書き込み期間においてフローテイ
ングゲートへの電流パルスを整形するため、物理
的にフローテイングゲート、バイアス電極および
基板の一致するフローテイングゲート下方の領域
に形成される。このような回路構成はプログラミ
ングゲード凹凸とフローテイングゲート間のトン
ネル酸化膜を横切つて印加される電界を最小にす
る。しかし、非常に多くの動作サイクル数の後に
おいては、酸化膜内にトラツプされたチヤージの
ためフローテイングゲートに書き込むためにはよ
り高い電界が要求される。この回路はこのような
状態に対し要求があると自動的に追加の電界を供
給し調整する。これはフローテイングゲートへの
最小電界の供給、電流パルスの整形およびトラツ
プされたチヤージを補償するための追加電界の供
給の組み合わせであり、これは本発明により装置
の有効なサイクルを延長するための基本的な要素
である。さらにこれらの構成はバイアス電極の半
導体電気的な性質と基板半導体の表面への配置を
利用することにより非常にコンパクトな方法で実
施されてきた。この点に関連して、電気的に分離
された状態においては、バイアス電極は、消去／
記憶電極電位の主要部分をフローテイングゲート
に対し、フローテイングゲート電位の関数として
結合させるための可変容量結合手段として機能す
る。この点に関し、消去／記憶電極のフローテイ
ングゲートへの容量結合はフローテイングゲート
とプログラミング電極間にプログラミング電極か
らフローテイングゲートにエレクトロンを伝達す
るに十分な電位を発生するために用いられる。し
かし、容量結合手段の容量は、フローテイングゲ
ートに結合された消去／記憶電極電位の一部がフ
ローテイングゲートの減少する電位とともに減少
するように変化する。より詳しくはバイアス電極
電位とフローテイングゲート電位との増加する差
電位とともに減少する。したがつてプログラミン
グ電極からフローテイングゲートへチヤージの伝
達は容量結合を減少しその結果フローテイングゲ
ートへのチヤージの伝達を減少させるように動作
する。
次に本発明を図面に基いて詳細に説明する。第
１図は本発明の実施例である電気的にプログラム
可能な不揮発性半導体フローテイングゲートメモ
リセルの上面図、第２図は第１図の直線２―２に
沿つた側断面図である。同図のメモリ装置１０は
ｎチヤンネルMOS装置であるが、ｐチヤンネル
構造のような他の装置の利用も可能でありここで
も考慮されることが理解されよう。
１図は本発明の実施例である電気的にプログラム
可能な不揮発性半導体フローテイングゲートメモ
リセルの上面図、第２図は第１図の直線２―２に
沿つた側断面図である。同図のメモリ装置１０は
ｎチヤンネルMOS装置であるが、ｐチヤンネル
構造のような他の装置の利用も可能でありここで
も考慮されることが理解されよう。
第１図および第２図に示されるように装置１０
のセル構造は単結晶ｐ型シリコンウエーハー基板
１１上に組み立てられる。この基板１１は実施例
１０の場合約１×1014乃至１×1016原子／cm3の範
囲のアクセプタ ドーピング レベルを持たせる
ことができる。電気的に分離されたポリシリコン
フローテイングゲート１２は基板に隣接して設け
られ、基板１１内に設けられたバイアス電極１３
に容量結合されている。バイアス電極１３は基板
１１内に形成され基板１１と反対導電型を有して
いる。そして実施例10においては約１×1017原
子／cm3の範囲のドナー ドーピング レベルを持
たせることができる。バイアス電極１３は拡散又
はイオン注入のような従来の製造技術によつて作
られるが、実施例の場合１×1012乃至１×1015原
子／cm2の注入濃度におけるドナー不純物の注入に
より約１ミクロンの厚さに形成してもよい。
のセル構造は単結晶ｐ型シリコンウエーハー基板
１１上に組み立てられる。この基板１１は実施例
１０の場合約１×1014乃至１×1016原子／cm3の範
囲のアクセプタ ドーピング レベルを持たせる
ことができる。電気的に分離されたポリシリコン
フローテイングゲート１２は基板に隣接して設け
られ、基板１１内に設けられたバイアス電極１３
に容量結合されている。バイアス電極１３は基板
１１内に形成され基板１１と反対導電型を有して
いる。そして実施例10においては約１×1017原
子／cm3の範囲のドナー ドーピング レベルを持
たせることができる。バイアス電極１３は拡散又
はイオン注入のような従来の製造技術によつて作
られるが、実施例の場合１×1012乃至１×1015原
子／cm2の注入濃度におけるドナー不純物の注入に
より約１ミクロンの厚さに形成してもよい。
電極電位スイツチング手段１４はバイアス電極
１３に所定の電位を供給し、バイアス電極を電気
的に分離するために装置構造内に設けられる。手
段１５は同様にフローテイングゲート１２にエレ
クトロンを注入するために、又手段１６はフロー
テイングゲート１２からエレクトロンを取り除く
ために設けられさらに手段１７はフローテイング
ゲート１２の荷電状態を検知するために設けられ
ている。
１３に所定の電位を供給し、バイアス電極を電気
的に分離するために装置構造内に設けられる。手
段１５は同様にフローテイングゲート１２にエレ
クトロンを注入するために、又手段１６はフロー
テイングゲート１２からエレクトロンを取り除く
ために設けられさらに手段１７はフローテイング
ゲート１２の荷電状態を検知するために設けられ
ている。
基板１１とバイアス電極１３は、熱酸化誘電体
１８によりフローテイングゲートおよび電極１３
をバイアスしかつ分離するための手段１４、電子
注入手段１５およびフローテイングゲートの電子
放出を誘導する手段１６等の他の多結晶電極から
分離されている。前記熱酸化誘導体１８は本実施
例においては従来の熱酸化技術により約1000オン
グストロームの素子間厚に成長される。
１８によりフローテイングゲートおよび電極１３
をバイアスしかつ分離するための手段１４、電子
注入手段１５およびフローテイングゲートの電子
放出を誘導する手段１６等の他の多結晶電極から
分離されている。前記熱酸化誘導体１８は本実施
例においては従来の熱酸化技術により約1000オン
グストロームの素子間厚に成長される。
これと関連して単結晶基板１１内の電極１３を
バイアスし電気的に分離するための手段１４はバ
イアス電極１３、基板１１の中間領域２７および
バイアス電極１３と同じ導電型のバイアス電位供
給領域２６間に選択スイツチMOSトランジスタ
素子を形成し、さらにバイアス電極１３とバイア
ス電位供給領域２６間のｐ型基板領域の電導度を
制御するため多結晶シリコンMOS選択ゲート電
極を備えている。前記バイアス電位供給領域は従
来の製造技術によつて基板内に拡散又はイオン注
入によつて作ることができるが、高導電度を得る
ため比較的高不純物濃度レベルとすべきである。
バイアス電極スイツチングトランジスタ２４の選
択ゲートと基板領域２７間の基板不純物拡散およ
び酸化膜厚の値は従来の設計実務によつて所望の
スレシヨールド電圧を与えるように選ばれる。
バイアスし電気的に分離するための手段１４はバ
イアス電極１３、基板１１の中間領域２７および
バイアス電極１３と同じ導電型のバイアス電位供
給領域２６間に選択スイツチMOSトランジスタ
素子を形成し、さらにバイアス電極１３とバイア
ス電位供給領域２６間のｐ型基板領域の電導度を
制御するため多結晶シリコンMOS選択ゲート電
極を備えている。前記バイアス電位供給領域は従
来の製造技術によつて基板内に拡散又はイオン注
入によつて作ることができるが、高導電度を得る
ため比較的高不純物濃度レベルとすべきである。
バイアス電極スイツチングトランジスタ２４の選
択ゲートと基板領域２７間の基板不純物拡散およ
び酸化膜厚の値は従来の設計実務によつて所望の
スレシヨールド電圧を与えるように選ばれる。
同様に、フローテイングゲート１２、エレクト
ロン注入手段１５およびエレクトロン除去手段１
６は第１図および第２図に示されるような所望の
構造となるように適当に順当に順次積層され、エ
ツチングされかつ酸化される。図示の実施例では
順次積層された３つのポリシリコン層５０，５
２，５４が用いられる。バイアス電極選択用ゲー
ト電極２８は３つの層のいずれによつても作るこ
とができるが、図示の例では第１層５０により形
成される。プログラムゲート電極３０の形でエレ
クトロンを注入する手段１５は同じく第１層ポリ
シリコン５０により作られる。これは基板１１を
酸化することによつて形成される酸化ケイ素絶縁
層上に積層される。第１のポリシリコン層５０は
約1000℃で酸化することによつて表面凹凸３４を
作り出すように処理される。同様なプロセスはフ
ローテイングゲート１２を形成するために第２の
ポリシリコン層５２に対しても行なわれる。この
プロセスの目的は第２図のギザギザによつて示さ
れるようにプログラミングゲート電極およびフロ
ーテイングゲートの上表面３６，４０に凹凸３４
を導入するためである。凹凸は表面における多数
の小突起である（例えば１cm2当り５×109個の密
度でよい）。大多数の凹凸はそれらのベース巾よ
りも大きな平均高さを有している（例えば約450
オングストロームのベース巾と約750オングスト
ロームの高さ）。凹凸の先端は非常に小さな曲率
半径を有していると考えられ、これが比較的低い
平均電界強度においても局部的に高電界を生じこ
れによつてトンネル作用に必要な電界強度を減少
させるものと考えられる。このような局部的な高
電界は、酸化膜を横切つて平均的に比較的低電圧
を印加した場合にも比較的厚い酸化膜中を通して
エレクトロンを注入する（通り抜けのため“トン
ネル作用”という用語を広い意味で用いている）
のに十分である。このような凹凸のない滑らかな
表面においては、低電圧の下では電子は厚い酸化
膜には注入されない。適当な凹凸３４は一連の条
件および一連の寸法にわたつて発生することがで
き、上述の特定の例に制限されない。第３のポリ
シリコン層５４は（第２のフローテイングゲート
層５２の酸化後）フローテイングゲート１２の上
に積層され消去／記憶電極３２を形成するように
処理される。この電極３２はフローテイングゲー
ト１２の上表面の凹凸とともに、フローテイング
ゲートからエレクトロンを除去する手段１６を形
成する。
ロン注入手段１５およびエレクトロン除去手段１
６は第１図および第２図に示されるような所望の
構造となるように適当に順当に順次積層され、エ
ツチングされかつ酸化される。図示の実施例では
順次積層された３つのポリシリコン層５０，５
２，５４が用いられる。バイアス電極選択用ゲー
ト電極２８は３つの層のいずれによつても作るこ
とができるが、図示の例では第１層５０により形
成される。プログラムゲート電極３０の形でエレ
クトロンを注入する手段１５は同じく第１層ポリ
シリコン５０により作られる。これは基板１１を
酸化することによつて形成される酸化ケイ素絶縁
層上に積層される。第１のポリシリコン層５０は
約1000℃で酸化することによつて表面凹凸３４を
作り出すように処理される。同様なプロセスはフ
ローテイングゲート１２を形成するために第２の
ポリシリコン層５２に対しても行なわれる。この
プロセスの目的は第２図のギザギザによつて示さ
れるようにプログラミングゲート電極およびフロ
ーテイングゲートの上表面３６，４０に凹凸３４
を導入するためである。凹凸は表面における多数
の小突起である（例えば１cm2当り５×109個の密
度でよい）。大多数の凹凸はそれらのベース巾よ
りも大きな平均高さを有している（例えば約450
オングストロームのベース巾と約750オングスト
ロームの高さ）。凹凸の先端は非常に小さな曲率
半径を有していると考えられ、これが比較的低い
平均電界強度においても局部的に高電界を生じこ
れによつてトンネル作用に必要な電界強度を減少
させるものと考えられる。このような局部的な高
電界は、酸化膜を横切つて平均的に比較的低電圧
を印加した場合にも比較的厚い酸化膜中を通して
エレクトロンを注入する（通り抜けのため“トン
ネル作用”という用語を広い意味で用いている）
のに十分である。このような凹凸のない滑らかな
表面においては、低電圧の下では電子は厚い酸化
膜には注入されない。適当な凹凸３４は一連の条
件および一連の寸法にわたつて発生することがで
き、上述の特定の例に制限されない。第３のポリ
シリコン層５４は（第２のフローテイングゲート
層５２の酸化後）フローテイングゲート１２の上
に積層され消去／記憶電極３２を形成するように
処理される。この電極３２はフローテイングゲー
ト１２の上表面の凹凸とともに、フローテイング
ゲートからエレクトロンを除去する手段１６を形
成する。
種々のポリシリコン層５０，５２，５４を分離
し絶縁する酸化膜１８，２０，２１，２２，２３
は熱酸化のようなよく知られた技術によつて作ら
れる。同様にポリシリコンパターン層５０，５
２，５４はよく知られた半導体写真平版技術
（photolithographic techniques）によつてパター
ンが作られ製造される。
し絶縁する酸化膜１８，２０，２１，２２，２３
は熱酸化のようなよく知られた技術によつて作ら
れる。同様にポリシリコンパターン層５０，５
２，５４はよく知られた半導体写真平版技術
（photolithographic techniques）によつてパター
ンが作られ製造される。
フローテイングゲート１２とプログラミング電
極との間のオーバーラツプした領域４４はエレク
トロンを分離酸化膜２２を通してプログラミング
電極からフローテイングゲートへ通り抜けさせる
領域である。フローテイングゲート１２をプログ
ラミング電極３０に対し正極性の適当な電圧でバ
イアスすることにより、エレクトロンはプログラ
ミング電極３０からフローテイングゲート１２へ
トンネルする。エレクトロンチヤージはプログラ
ム制御電極の表面の凹凸から強化されたトンネル
作用によつて分離酸化膜２２中に注入されて進行
し、フローテイングゲート１２に正バイアスの影
響を受けて集収される。フローテイングゲートか
らバイアス電圧が除去された後は、トンネルした
エレクトロンは分離酸化膜のエネルギーバリアを
越えるエネルギーを持たないためフローテイング
ゲート上に閉じ込められる。エレクトロンは除去
されない限りフローテイングゲート上に実質的に
永久に保持される。
極との間のオーバーラツプした領域４４はエレク
トロンを分離酸化膜２２を通してプログラミング
電極からフローテイングゲートへ通り抜けさせる
領域である。フローテイングゲート１２をプログ
ラミング電極３０に対し正極性の適当な電圧でバ
イアスすることにより、エレクトロンはプログラ
ミング電極３０からフローテイングゲート１２へ
トンネルする。エレクトロンチヤージはプログラ
ム制御電極の表面の凹凸から強化されたトンネル
作用によつて分離酸化膜２２中に注入されて進行
し、フローテイングゲート１２に正バイアスの影
響を受けて集収される。フローテイングゲートか
らバイアス電圧が除去された後は、トンネルした
エレクトロンは分離酸化膜のエネルギーバリアを
越えるエネルギーを持たないためフローテイング
ゲート上に閉じ込められる。エレクトロンは除去
されない限りフローテイングゲート上に実質的に
永久に保持される。
エレクトロンはフローテイングゲートから消
去／記憶電極によつて除去される。この消去／記
憶電極はポリシリコン層により作られ、酸化シリ
コンのような適当な絶縁物により分離された滑ら
かな下面を持つている。そして前記絶縁物は高密
度の凹凸を有するフローテイングゲートの表面の
一部に隣接配置されている。消去／記憶ゲートを
フローテイングゲートに対し十分高い正電位に適
当にバイアスすることにより、エレクトロンはフ
ローテイングゲートの上表面の凹凸から消去／記
憶ゲートにトンネルさせられる。このようにして
フローテイングゲートは比較的正のチヤージが供
給される、すなわちｎチヤンネル装置に対し導通
状態にする。消去／書込み電極３２とフローテイ
ングゲート１２の間のオーバーラツプ領域４５は
エレクトロンが分離酸化膜２３を介してフローテ
イングゲートから消去／書込み電極にトンネルす
る領域である。図示の実施例において酸化膜２
２，２３はほゞ1000オングストロームの厚さであ
りしたがつて信頼性は、再現性よく容易に製造し
得る。これに関連して図示の実施例では1000オン
グストロームの酸化ケイ素絶縁膜厚が最適な厚さ
として用いられたが、最適膜厚は製造技術の進歩
により変化し得る。
去／記憶電極によつて除去される。この消去／記
憶電極はポリシリコン層により作られ、酸化シリ
コンのような適当な絶縁物により分離された滑ら
かな下面を持つている。そして前記絶縁物は高密
度の凹凸を有するフローテイングゲートの表面の
一部に隣接配置されている。消去／記憶ゲートを
フローテイングゲートに対し十分高い正電位に適
当にバイアスすることにより、エレクトロンはフ
ローテイングゲートの上表面の凹凸から消去／記
憶ゲートにトンネルさせられる。このようにして
フローテイングゲートは比較的正のチヤージが供
給される、すなわちｎチヤンネル装置に対し導通
状態にする。消去／書込み電極３２とフローテイ
ングゲート１２の間のオーバーラツプ領域４５は
エレクトロンが分離酸化膜２３を介してフローテ
イングゲートから消去／書込み電極にトンネルす
る領域である。図示の実施例において酸化膜２
２，２３はほゞ1000オングストロームの厚さであ
りしたがつて信頼性は、再現性よく容易に製造し
得る。これに関連して図示の実施例では1000オン
グストロームの酸化ケイ素絶縁膜厚が最適な厚さ
として用いられたが、最適膜厚は製造技術の進歩
により変化し得る。
上述のように手段１７はフローテイングゲート
１２の電位を検知するために設けられ、これに関
連して第１図に示すようにフローテイングゲート
１２の部分１９はバイアス電極１３を越えて延長
されMOSセンストランジスタ５６のゲート電極
を形成する。トランジスタ５６はｎ型のソースお
よびドレイン領域５８，６０を有し、これらはｐ
型基板の中間部分により分離されている。この中
間領域の導電度はフローテイングゲート上のチヤ
ージにより支配される。
１２の電位を検知するために設けられ、これに関
連して第１図に示すようにフローテイングゲート
１２の部分１９はバイアス電極１３を越えて延長
されMOSセンストランジスタ５６のゲート電極
を形成する。トランジスタ５６はｎ型のソースお
よびドレイン領域５８，６０を有し、これらはｐ
型基板の中間部分により分離されている。この中
間領域の導電度はフローテイングゲート上のチヤ
ージにより支配される。
装置１０の動作においては、フローテイングゲ
ート１２は過剰数のエレクトロンがチヤージされ
フローテイングゲート自体の電圧を下げ（負に）
それによつて離れた位置に置かれたセンストラン
ジスタ５６をオフにするか、あるいはフローテイ
ングゲートはエレクトロンの除去により相対的に
正に荷電されそれ自体の電圧を高め、それによつ
て離れた位置に置かれたトランジスタ５６をオン
にする。そのゲートがフローテイングゲート１２
の一部で形成される離れたセンストランジスタの
正確な形状および位置は本質的なものではなくし
たがつて多くの変形が可能である。離れて配置さ
れたセンストランジスタ５６のオン又はオフ特性
は装置１０のフローテイングゲート１２の記憶状
態を検出する基礎を形成する。フローテイングゲ
ート１２のこのメモリ状態はゲートにエレクトロ
ンを書込む（又はプログラムする）ことによりそ
してゲートからエレクトロンを除去する（又は消
す）ことによつて変更できる。
ート１２は過剰数のエレクトロンがチヤージされ
フローテイングゲート自体の電圧を下げ（負に）
それによつて離れた位置に置かれたセンストラン
ジスタ５６をオフにするか、あるいはフローテイ
ングゲートはエレクトロンの除去により相対的に
正に荷電されそれ自体の電圧を高め、それによつ
て離れた位置に置かれたトランジスタ５６をオン
にする。そのゲートがフローテイングゲート１２
の一部で形成される離れたセンストランジスタの
正確な形状および位置は本質的なものではなくし
たがつて多くの変形が可能である。離れて配置さ
れたセンストランジスタ５６のオン又はオフ特性
は装置１０のフローテイングゲート１２の記憶状
態を検出する基礎を形成する。フローテイングゲ
ート１２のこのメモリ状態はゲートにエレクトロ
ンを書込む（又はプログラムする）ことによりそ
してゲートからエレクトロンを除去する（又は消
す）ことによつて変更できる。
動作状態では、消去／記憶電極３２およびフロ
ーテイングゲート１２は基板１１内のバイアス電
極１３と実質的な容量的相互作用を有する。この
点に関して消去／記憶電極３２はバイアス電極の
一部とオーバーラツプして、このオーバーラツプ
面積および酸化物絶縁体２０の厚さを含む、フア
クターによつて決定される容量値CC３の結合キ
ヤパシターを形成することに注意すべきである。
同様にフローテイングゲート１２もバイアス電極
の一部とオーバーラツプして容量値CC２の結合
キヤパシターを形成する。この容量値はオーバー
ラツプ面積および絶縁膜２１の厚さ、バイアス電
極１３に対するフローテイングゲート１２の電位
差およびバイアス電極の不純物濃度Ｎによつて決
定される。これらの回路素子は第３図に半概要的
に示される。同図はバイアス電極フローテイング
ゲートおよび消去／記憶電極ゲート回路素子を含
む第１図の実施例の自己制御回路領域を示す概要
横断面図である。すなわち同図においてフローテ
イングゲート１２とバイアス電極１３間の容量結
合領域においては、後により詳しく述べるように
電圧可変容量CC２により自己制御補償回路が提
供される。
ーテイングゲート１２は基板１１内のバイアス電
極１３と実質的な容量的相互作用を有する。この
点に関して消去／記憶電極３２はバイアス電極の
一部とオーバーラツプして、このオーバーラツプ
面積および酸化物絶縁体２０の厚さを含む、フア
クターによつて決定される容量値CC３の結合キ
ヤパシターを形成することに注意すべきである。
同様にフローテイングゲート１２もバイアス電極
の一部とオーバーラツプして容量値CC２の結合
キヤパシターを形成する。この容量値はオーバー
ラツプ面積および絶縁膜２１の厚さ、バイアス電
極１３に対するフローテイングゲート１２の電位
差およびバイアス電極の不純物濃度Ｎによつて決
定される。これらの回路素子は第３図に半概要的
に示される。同図はバイアス電極フローテイング
ゲートおよび消去／記憶電極ゲート回路素子を含
む第１図の実施例の自己制御回路領域を示す概要
横断面図である。すなわち同図においてフローテ
イングゲート１２とバイアス電極１３間の容量結
合領域においては、後により詳しく述べるように
電圧可変容量CC２により自己制御補償回路が提
供される。
装置１０の書込み又はプログラム時においては
プログラミング電極３０からフローテイングゲー
ト１２へ過剰エレクトロンが導入される。フロー
テイングゲート１２へ過剰エレクトロンを導入す
る一連の書込サイクルの実行のためプログラミン
グ電極３０からフローテイングゲート１２へエレ
クトロンのトンネル電流パルスが供給される。こ
のトンネル現象はフローテイングゲート１２の電
圧をプログラミング電極３０に対して十分高くす
ることによりオーバーラツプ領域４４に生ずる。
プログラミング電極３０からフローテイングゲー
ト１２へ過剰エレクトロンが導入される。フロー
テイングゲート１２へ過剰エレクトロンを導入す
る一連の書込サイクルの実行のためプログラミン
グ電極３０からフローテイングゲート１２へエレ
クトロンのトンネル電流パルスが供給される。こ
のトンネル現象はフローテイングゲート１２の電
圧をプログラミング電極３０に対して十分高くす
ることによりオーバーラツプ領域４４に生ずる。
フローテイングゲート１２の相対電位を上昇す
るため消去／記憶電極３２とフローテイングゲー
ト１２のバイアス電極１３に対する容量結合が用
いられる。書込サイクルを実行するため、ゲート
トランジスタ２４は導通状態とされ、選択ゲート
電極２８に印加された適当な電位Ｖpoにより基板
１１より高い正の基準電圧源に導通させられる。
この結果バイアス電極１３は電圧源２６の電位と
ほゞ平衡し、逆バイアスｐ―ｎジヤンクシヨン作
用によつて基板から電気的に分離される。プログ
ラミング電極３０はこれに伴なつて所定の基準電
圧に保持される。セレクトゲートトランジスタ２
４はその後バイアス電極をフロート状態に置くた
めに選択ゲート電極２８に適当な電位Ｖpffを印
加することにより非導通状態にされる。続いて消
去／記憶電極３２は正電圧ＶDを印加することに
より付勢される。消去／記憶電極はバイアス電極
に（容量CC３により）容量結合しているため、
バイアス電極１３は消去／記憶電極３２に追随し
て電圧が上昇し、キヤパシタンスCC２対CC３の
適当な比の選択により定められた電圧値になる。
上述のように、容量CC２はフローテイングゲー
ト１２とバイアス電極１３間の結合容量である。
バイアス電極１３の電圧がプログラミング電極３
０に対し十分高くなつたとき、プログラミング電
極からフローテイングゲート１２に向つてエレク
トロンがトンネルする。好ましい動作状態におい
ては、プログラミング電極３０と電圧源２６は典
型的には接地電位（０ボルト）である。ある電圧
ＶSS′に保たれている。基板電圧ＶBB′はＶSS′より
負であるDC電圧に保たれる。ＶBBは典型的には
約―２乃至―５ボルトの範囲である。
るため消去／記憶電極３２とフローテイングゲー
ト１２のバイアス電極１３に対する容量結合が用
いられる。書込サイクルを実行するため、ゲート
トランジスタ２４は導通状態とされ、選択ゲート
電極２８に印加された適当な電位Ｖpoにより基板
１１より高い正の基準電圧源に導通させられる。
この結果バイアス電極１３は電圧源２６の電位と
ほゞ平衡し、逆バイアスｐ―ｎジヤンクシヨン作
用によつて基板から電気的に分離される。プログ
ラミング電極３０はこれに伴なつて所定の基準電
圧に保持される。セレクトゲートトランジスタ２
４はその後バイアス電極をフロート状態に置くた
めに選択ゲート電極２８に適当な電位Ｖpffを印
加することにより非導通状態にされる。続いて消
去／記憶電極３２は正電圧ＶDを印加することに
より付勢される。消去／記憶電極はバイアス電極
に（容量CC３により）容量結合しているため、
バイアス電極１３は消去／記憶電極３２に追随し
て電圧が上昇し、キヤパシタンスCC２対CC３の
適当な比の選択により定められた電圧値になる。
上述のように、容量CC２はフローテイングゲー
ト１２とバイアス電極１３間の結合容量である。
バイアス電極１３の電圧がプログラミング電極３
０に対し十分高くなつたとき、プログラミング電
極からフローテイングゲート１２に向つてエレク
トロンがトンネルする。好ましい動作状態におい
ては、プログラミング電極３０と電圧源２６は典
型的には接地電位（０ボルト）である。ある電圧
ＶSS′に保たれている。基板電圧ＶBB′はＶSS′より
負であるDC電圧に保たれる。ＶBBは典型的には
約―２乃至―５ボルトの範囲である。
より詳しく述べれば、書込みサイクルは選択ゲ
ート電極２８を“オフ”位置（典型的には０ボル
ト）から、バイアス電極１３が実質的に電圧源の
電位ＶSSに均衡するに十分な期間、図示の例では
約10ナノセカントである“オン”位置（典型的に
は約２乃至５ボルト）に瞬間的に切換えることに
より開始する。その後選択ゲート電極２８はオフ
になりバイアス電極１３をフロート状態に置くか
あるいは電位ＶSSでｐ―ｎジヤンクシヨン作用に
より分離される。
ート電極２８を“オフ”位置（典型的には０ボル
ト）から、バイアス電極１３が実質的に電圧源の
電位ＶSSに均衡するに十分な期間、図示の例では
約10ナノセカントである“オン”位置（典型的に
は約２乃至５ボルト）に瞬間的に切換えることに
より開始する。その後選択ゲート電極２８はオフ
になりバイアス電極１３をフロート状態に置くか
あるいは電位ＶSSでｐ―ｎジヤンクシヨン作用に
より分離される。
消去／記憶電極３２はバイアス電極１３と平衡
状態にある間、電位ＶSSに維持される。続いて消
去／記憶電極３２は約25ボルトの書込み電位ＶD
に上昇させられる。この電位ＶDはキヤパシタCC
３を介してフロート状態にあるバイアス電極１３
に結合し次いでキヤパシタCC２を介してフロー
テイングゲート１２に結合される。種々の動作
用、制御用および検知用の電位は外部あるいはチ
ツプ上の電源からの適当な接点により与えられる
かあるいは少くとも一部はチツプ上で発生しても
よい。図示の装置１０は装置配列の一部（種々の
電位接続が概要図に示されているように）を構成
するものであつてもよい。この配列は個々のセル
の適当なアドレス手段および種々の電位およびパ
ルスを供給し切換える手段を含んでいる。装置１
０の動作においては、消去／記憶電極３２とフロ
ーテイングゲート１２のバイアス電極１３への容
量結合は重要な特徴である。これに関連してCC
２対CC３の比は望ましくは約１：２の範囲がよ
く、より好ましくは１：１の範囲がよい。図示の
実施例ではCC２はほぼCC３と等しく、CC２と
CC３の比（そして他の容量効果）は上記のよう
な具合に選ばれている。
状態にある間、電位ＶSSに維持される。続いて消
去／記憶電極３２は約25ボルトの書込み電位ＶD
に上昇させられる。この電位ＶDはキヤパシタCC
３を介してフロート状態にあるバイアス電極１３
に結合し次いでキヤパシタCC２を介してフロー
テイングゲート１２に結合される。種々の動作
用、制御用および検知用の電位は外部あるいはチ
ツプ上の電源からの適当な接点により与えられる
かあるいは少くとも一部はチツプ上で発生しても
よい。図示の装置１０は装置配列の一部（種々の
電位接続が概要図に示されているように）を構成
するものであつてもよい。この配列は個々のセル
の適当なアドレス手段および種々の電位およびパ
ルスを供給し切換える手段を含んでいる。装置１
０の動作においては、消去／記憶電極３２とフロ
ーテイングゲート１２のバイアス電極１３への容
量結合は重要な特徴である。これに関連してCC
２対CC３の比は望ましくは約１：２の範囲がよ
く、より好ましくは１：１の範囲がよい。図示の
実施例ではCC２はほぼCC３と等しく、CC２と
CC３の比（そして他の容量効果）は上記のよう
な具合に選ばれている。
図示の装置はプログラミング電極３０からフロ
ーテイングゲート１２へエレクトロンを書込む期
間中自己制御電界補償を行なう。もしバイアス電
極領域の不純物濃度が非常に高ければ（例えば約
1018原子／cm3以上）キヤパシタンスCC２は、消
去／記憶電極３２に印加された電位をバイアス電
極１３およびフローテイングゲート１２を介して
プログラミング電極に伝達する点に関しては実質
的に“金属に似た”電位によつて変化しない容量
板と考えられる。しかしながらバイアス電極１３
の不純物濃度を適当に制御することにより容量的
電位中継効果は所定の方法で変化し装置の寿命を
延すのに役立たせることができる。
ーテイングゲート１２へエレクトロンを書込む期
間中自己制御電界補償を行なう。もしバイアス電
極領域の不純物濃度が非常に高ければ（例えば約
1018原子／cm3以上）キヤパシタンスCC２は、消
去／記憶電極３２に印加された電位をバイアス電
極１３およびフローテイングゲート１２を介して
プログラミング電極に伝達する点に関しては実質
的に“金属に似た”電位によつて変化しない容量
板と考えられる。しかしながらバイアス電極１３
の不純物濃度を適当に制御することにより容量的
電位中継効果は所定の方法で変化し装置の寿命を
延すのに役立たせることができる。
バイアス電極１３およびフローテイングゲート
１２間に与えられたキヤパシタンスCC２は電圧
依存性とされかつプログラミング電極３０からの
トンネルチヤージがフローテイングゲート１２上
の電位に影響を与えるため、この可変キヤパシタ
ンス又はトンネル電流を自己制御および補償する
仕方でトンネル電流の整形および制限のために利
用可能である。このようなフローテイングゲート
トンネル電流のパルス整形は装置の有効なサイク
ル数を増強するように利用できる。同様に、装置
が使用により劣化するにつれてトンネル電極を横
切つてより強い電界を有効に追加するような補償
作用が与えられる。
１２間に与えられたキヤパシタンスCC２は電圧
依存性とされかつプログラミング電極３０からの
トンネルチヤージがフローテイングゲート１２上
の電位に影響を与えるため、この可変キヤパシタ
ンス又はトンネル電流を自己制御および補償する
仕方でトンネル電流の整形および制限のために利
用可能である。このようなフローテイングゲート
トンネル電流のパルス整形は装置の有効なサイク
ル数を増強するように利用できる。同様に、装置
が使用により劣化するにつれてトンネル電極を横
切つてより強い電界を有効に追加するような補償
作用が与えられる。
この自己補償作用は基板１１と反対導電型の領
域を形成する電気的に分離された“フロート”し
たバイアス電極１３の特殊な物理的性質を利用す
るものである。バイアス電極１３は電圧源ＶSSか
ら切離されフロート状態に置かれるとき基板内に
おいて基板、フローテイングゲートおよび他の電
極から電気的に分離されたジヤンクシヨン分離領
域を形成する。フローテイングゲートとバイアス
電極間のキヤパシタンスCC２は、これらの装置
要素間の電位差、介在する絶縁層の厚さおよび誘
電率およびバイアス電極領域の不純物濃度を含む
フアクタにより主として決定される。フローテイ
ングゲート１２がバイアス電極１３に対し正の電
位を持つとき、それらの間のキヤパシタンスCC
２は両者のオーバーラツプ面積、絶縁物として作
用する二酸化シリコン層２１の厚さと誘電率で主
として定められる最大値に固定される。したがつ
て、プログラミング電極３０からフローテイング
ゲートへのトンネル電流のパルス整形はこのキヤ
パシタンスの可変的な性質から生ずる。電子注入
又は“書込み”に関してより詳述すると、プログ
ラミング電極３０からフローテイングゲート１２
へトンネル現象が生じない限り、バイアス電極と
フローテイングゲート間の電位差はキヤパシタン
スCC２とCC３を適当に選ぶことにより小さく保
つことができる。しかし、一旦プログラミング電
極３０からフローテイングゲート１２へトンネル
現象が開始すると、フローテイングゲートの電位
はバイアスゲート電極１３に対し負方向に増大す
る。これはフローテイングゲートとバイアス電極
との間の有効な結合容量が減少するためトンネル
電極間の駆動電圧を降下させる。この結果、プロ
グラミング電極からフローテイングゲートへ流れ
る最大ピーク電流を整形し、制御し、かつ制限す
ることとなる。酸化物を通り抜けるトンネル電流
を制御することにより利用できる全サイクル数を
増強することができしたがつてより性能の向上を
図ることができることはよく知られている。
域を形成する電気的に分離された“フロート”し
たバイアス電極１３の特殊な物理的性質を利用す
るものである。バイアス電極１３は電圧源ＶSSか
ら切離されフロート状態に置かれるとき基板内に
おいて基板、フローテイングゲートおよび他の電
極から電気的に分離されたジヤンクシヨン分離領
域を形成する。フローテイングゲートとバイアス
電極間のキヤパシタンスCC２は、これらの装置
要素間の電位差、介在する絶縁層の厚さおよび誘
電率およびバイアス電極領域の不純物濃度を含む
フアクタにより主として決定される。フローテイ
ングゲート１２がバイアス電極１３に対し正の電
位を持つとき、それらの間のキヤパシタンスCC
２は両者のオーバーラツプ面積、絶縁物として作
用する二酸化シリコン層２１の厚さと誘電率で主
として定められる最大値に固定される。したがつ
て、プログラミング電極３０からフローテイング
ゲートへのトンネル電流のパルス整形はこのキヤ
パシタンスの可変的な性質から生ずる。電子注入
又は“書込み”に関してより詳述すると、プログ
ラミング電極３０からフローテイングゲート１２
へトンネル現象が生じない限り、バイアス電極と
フローテイングゲート間の電位差はキヤパシタン
スCC２とCC３を適当に選ぶことにより小さく保
つことができる。しかし、一旦プログラミング電
極３０からフローテイングゲート１２へトンネル
現象が開始すると、フローテイングゲートの電位
はバイアスゲート電極１３に対し負方向に増大す
る。これはフローテイングゲートとバイアス電極
との間の有効な結合容量が減少するためトンネル
電極間の駆動電圧を降下させる。この結果、プロ
グラミング電極からフローテイングゲートへ流れ
る最大ピーク電流を整形し、制御し、かつ制限す
ることとなる。酸化物を通り抜けるトンネル電流
を制御することにより利用できる全サイクル数を
増強することができしたがつてより性能の向上を
図ることができることはよく知られている。
上述のように、一旦フローテイングゲートへの
トンネル現象が生ずるとフローテイングゲート１
２の電位はフロート状態にあるバイアス電極１３
に対し負電位となり、これによつてキヤパシタン
スCC２を減少する方向に向う。第３図を参照す
ると、フローテイングゲート１２の電位がバイア
ス電極の表面内部である帯域１２Ｂにおける電位
より低いときはデプレツシヨン領域１２Ａが形成
されフローテイングゲートとバイアス電極間の結
合容量であるCC２を減少させる。領域１２Ｂは
容量素子CC２とCC３間の“ワイヤ状”接続ある
いは共通接続と考えることができる。同様に、領
域１２Ｃおよび１２Ｄは基板内に形成されるデプ
レツシヨン領域でこれらは領域１３を基板１１か
ら分離する逆バイアス結合を形成する。このよう
な、フローテイングゲート１２の電位がバイアス
電極１３の電位より低いときに生ずるデプレツシ
ヨン効果はフローテイングゲートとバイアス電極
間の容量CC２を減少させる。デプレツシヨン領
域に関連する電極の可変容量は電極と基板間の電
位の関数として表わすことができる〔ボイルとス
ミス（Boyle＆Smith）（1970）、“電荷結合半導体
装置”、ベルシステムズ テクニカル ジヤーナ
ル（Bell System Technical Journal）、49、
pp.587―593〕。そして図示の例では、バイアス
電極１３に対するフローテイングゲート１２の可
変容量CC２はほぼ次のように表わされる。
トンネル現象が生ずるとフローテイングゲート１
２の電位はフロート状態にあるバイアス電極１３
に対し負電位となり、これによつてキヤパシタン
スCC２を減少する方向に向う。第３図を参照す
ると、フローテイングゲート１２の電位がバイア
ス電極の表面内部である帯域１２Ｂにおける電位
より低いときはデプレツシヨン領域１２Ａが形成
されフローテイングゲートとバイアス電極間の結
合容量であるCC２を減少させる。領域１２Ｂは
容量素子CC２とCC３間の“ワイヤ状”接続ある
いは共通接続と考えることができる。同様に、領
域１２Ｃおよび１２Ｄは基板内に形成されるデプ
レツシヨン領域でこれらは領域１３を基板１１か
ら分離する逆バイアス結合を形成する。このよう
な、フローテイングゲート１２の電位がバイアス
電極１３の電位より低いときに生ずるデプレツシ
ヨン効果はフローテイングゲートとバイアス電極
間の容量CC２を減少させる。デプレツシヨン領
域に関連する電極の可変容量は電極と基板間の電
位の関数として表わすことができる〔ボイルとス
ミス（Boyle＆Smith）（1970）、“電荷結合半導体
装置”、ベルシステムズ テクニカル ジヤーナ
ル（Bell System Technical Journal）、49、
pp.587―593〕。そして図示の例では、バイアス
電極１３に対するフローテイングゲート１２の可
変容量CC２はほぼ次のように表わされる。
ここでＣOはフローテイングゲート１２に隣接
する表面間に形成される容量の最大値（１cm2当
り）であり次のように定義される。
する表面間に形成される容量の最大値（１cm2当
り）であり次のように定義される。
ＣO＝ε／Ｘ、Ｂ＝ｑＫＳＮＸ／Ｋｄ
ここでεはフローテイングゲート１２とバイア
ス電極１３間の二酸化ケイ素領域２１の誘電率 Ｘはフローテイングゲート１２とバイアス電極
１３間の誘電体領域２１の厚さ、 ｑはエレクトロンの電荷 ＫSはシリコンの比誘電率 Ｋdはバイアス電極１３とフローテイングゲ
ート１３を分離する領域２１の比誘電率 Ｎはバイアス電極１３の不純物濃度 ΔＶはバイアス電極１３の電位ＶN+からフロ
ーテイングゲート１２の電位ＶFGを引いた差
電位でほゞ０より大きい。
ス電極１３間の二酸化ケイ素領域２１の誘電率 Ｘはフローテイングゲート１２とバイアス電極
１３間の誘電体領域２１の厚さ、 ｑはエレクトロンの電荷 ＫSはシリコンの比誘電率 Ｋdはバイアス電極１３とフローテイングゲ
ート１３を分離する領域２１の比誘電率 Ｎはバイアス電極１３の不純物濃度 ΔＶはバイアス電極１３の電位ＶN+からフロ
ーテイングゲート１２の電位ＶFGを引いた差
電位でほゞ０より大きい。
ＶFBは平担領域の電圧である。
したがつて、CC２は他のパラメーターが一定
ならば、非常に高不純物濃度（Ｎ）に対する、ほ
とんどＣO（一定）から非常に低い不純物濃度
（Ｎ）に対するほとんど０まで変化し得る。容量
CC２はそれ故フローテイングゲート１２がエレ
クトロンを受け取り始め負電圧に落ちるとより少
ない値になる。しかしΔＶが０以下のときは容量
CC２はほゞ相対的に一定の最大値ＣOとなる。
ならば、非常に高不純物濃度（Ｎ）に対する、ほ
とんどＣO（一定）から非常に低い不純物濃度
（Ｎ）に対するほとんど０まで変化し得る。容量
CC２はそれ故フローテイングゲート１２がエレ
クトロンを受け取り始め負電圧に落ちるとより少
ない値になる。しかしΔＶが０以下のときは容量
CC２はほゞ相対的に一定の最大値ＣOとなる。
可変容量CC２はフローテイングゲート１２の
バイアス電極領域１３への電圧結合を制御する。
そしてこの結果、トンネル電流を駆動するプログ
ラミング電極３０とフローテイングゲート間の電
位差はバイアス電極内の不純物濃度の制御によつ
て有効に制御できる。図示のような型の装置に対
する容量CC２の変化はバイアス電極１３の種々
の不純物レベルに対し第４図にグラフで示され
る。第４図において、ＣOに対するCC２の比がバ
イアス電極電位ＶN+とフローテイングゲート１２
の電位ＶFGとの差電圧ΔＶに対してプロツトされ
ている。この場合ドーピングレベルは１×1016ド
ナー原子／cm3、１×1017ドナー原子／cm3および１
×1018ドナー原子／cm3で二酸化ケイ素誘電体の厚
さは約800オングストロームである。書込みサイ
クル中のキヤパシタンスCC２の特に好ましい変
化範囲は、バイアス電極のドーピングレベルＮ＝
1017原子／cm3に対して示され、このときのCC
２／ＣO比は書込期間中約0.5と0.6の間となり、
電子注入の後においてはΔＶは典型的には約９か
ら約10ボルトの範囲となる。したがつて、キヤパ
シタンスCC２は図示の１×1017／cm3ドーピング
の例に対しては書込みサイクル中ほぼ係数２で減
少する。可変容量が与えられる本発明装置の実施
例においては、バイアス電極中のドーピング濃度
は約５×1016から約５×1017の範囲にある。この
ような実施例においては、容量CC２は書込み期
間中約３〜２の係数で最も大きく減少する（すな
わち初期値ＣOの約0.33から0.5に減少する）。キ
ヤパシタンスCC２はフローテイングゲートへの
全トンネル電流（すなわち負電荷）の関数であり
又この関数で減少するため、トンネル電流は、そ
れ自体の電位を減少し、書込み期間中フローテイ
ングゲートに所望の電荷が蓄積されると、効果的
に自己制限する。
バイアス電極領域１３への電圧結合を制御する。
そしてこの結果、トンネル電流を駆動するプログ
ラミング電極３０とフローテイングゲート間の電
位差はバイアス電極内の不純物濃度の制御によつ
て有効に制御できる。図示のような型の装置に対
する容量CC２の変化はバイアス電極１３の種々
の不純物レベルに対し第４図にグラフで示され
る。第４図において、ＣOに対するCC２の比がバ
イアス電極電位ＶN+とフローテイングゲート１２
の電位ＶFGとの差電圧ΔＶに対してプロツトされ
ている。この場合ドーピングレベルは１×1016ド
ナー原子／cm3、１×1017ドナー原子／cm3および１
×1018ドナー原子／cm3で二酸化ケイ素誘電体の厚
さは約800オングストロームである。書込みサイ
クル中のキヤパシタンスCC２の特に好ましい変
化範囲は、バイアス電極のドーピングレベルＮ＝
1017原子／cm3に対して示され、このときのCC
２／ＣO比は書込期間中約0.5と0.6の間となり、
電子注入の後においてはΔＶは典型的には約９か
ら約10ボルトの範囲となる。したがつて、キヤパ
シタンスCC２は図示の１×1017／cm3ドーピング
の例に対しては書込みサイクル中ほぼ係数２で減
少する。可変容量が与えられる本発明装置の実施
例においては、バイアス電極中のドーピング濃度
は約５×1016から約５×1017の範囲にある。この
ような実施例においては、容量CC２は書込み期
間中約３〜２の係数で最も大きく減少する（すな
わち初期値ＣOの約0.33から0.5に減少する）。キ
ヤパシタンスCC２はフローテイングゲートへの
全トンネル電流（すなわち負電荷）の関数であり
又この関数で減少するため、トンネル電流は、そ
れ自体の電位を減少し、書込み期間中フローテイ
ングゲートに所望の電荷が蓄積されると、効果的
に自己制限する。
このように装置１０はトンネル電流を自己規制
しかつ制御する構造的特徴を有していることが理
解されよう。このフローテイングゲート装置によ
り得られる使用可能な全サイクル数は、ピーク電
流と、電子の書込みに用いられるトンネル電流形
状に依存する。そしてキヤパシタンスCC２の特
性は電流を低く保ち、効果を生じ得る最小の電界
を印加するように作用するため装置の寿命を強化
する。
しかつ制御する構造的特徴を有していることが理
解されよう。このフローテイングゲート装置によ
り得られる使用可能な全サイクル数は、ピーク電
流と、電子の書込みに用いられるトンネル電流形
状に依存する。そしてキヤパシタンスCC２の特
性は電流を低く保ち、効果を生じ得る最小の電界
を印加するように作用するため装置の寿命を強化
する。
可変容量CC２のさらに他の特徴は装置が多数
サイクルの使用後の場合のようにプログラムがよ
り困難になつたときより強い電界を供給するよう
に作用することである。この点に関しては、装置
１０の構造はフローテイングゲート１２上の電界
強度がプログラミングが開始されるまで上昇する
のを許し、そこでCC２の減少によつてもたらさ
れた自己制御動作が駆動電界の減少を生じさせ
る。しかしながら、多数サイクル使用後において
はトンネル電流は電界強度がより高い値になるま
で開始されない。このようにして装置１０は、そ
の使用により酸化物の特性が部分的に劣化した際
電界を増加する必要性を補償する作用を営む。
サイクルの使用後の場合のようにプログラムがよ
り困難になつたときより強い電界を供給するよう
に作用することである。この点に関しては、装置
１０の構造はフローテイングゲート１２上の電界
強度がプログラミングが開始されるまで上昇する
のを許し、そこでCC２の減少によつてもたらさ
れた自己制御動作が駆動電界の減少を生じさせ
る。しかしながら、多数サイクル使用後において
はトンネル電流は電界強度がより高い値になるま
で開始されない。このようにして装置１０は、そ
の使用により酸化物の特性が部分的に劣化した際
電界を増加する必要性を補償する作用を営む。
要約すれば、本来メモリセル１０の一部をなす
回路装置であつて自動的にエレクトロントンネル
電流を整形し制限し、装置にとつて利用可能な書
込みサイクル数を増加させる装置が提供された。
さらに書込み特性が劣化し始めても固有の回路装
置は又装置の劣化を克服するため電界強度を強め
る。これらの特徴はメモリ装置１０にとつて利用
可能な寿命を実質的に延長する傾向を示す。
回路装置であつて自動的にエレクトロントンネル
電流を整形し制限し、装置にとつて利用可能な書
込みサイクル数を増加させる装置が提供された。
さらに書込み特性が劣化し始めても固有の回路装
置は又装置の劣化を克服するため電界強度を強め
る。これらの特徴はメモリ装置１０にとつて利用
可能な寿命を実質的に延長する傾向を示す。
装置１０のフローテイングゲート１２は又適当
な“消去”手段によつてメモリ装置のフローテイ
ングゲート１２からエレクトロンを除去すること
により電気的に消去可能である。フローテイング
ゲート１２に蓄積されたエレクトロンを除去する
ため、消去／記憶電極３２はフローテイングゲー
ト１２に対して十分な正電圧に上昇させられエレ
クトロンはフローテイングゲートの上面４０上の
凹凸３４から消去／記憶電極３２の滑らかな下表
面４２へ放出される。
な“消去”手段によつてメモリ装置のフローテイ
ングゲート１２からエレクトロンを除去すること
により電気的に消去可能である。フローテイング
ゲート１２に蓄積されたエレクトロンを除去する
ため、消去／記憶電極３２はフローテイングゲー
ト１２に対して十分な正電圧に上昇させられエレ
クトロンはフローテイングゲートの上面４０上の
凹凸３４から消去／記憶電極３２の滑らかな下表
面４２へ放出される。
フローテイングゲート１２からエレクトロンを
除去するため、約５ボルトの電圧STETを印加す
ることにより選択ゲートトランジスタ２４は導通
状態にされる（例えば第１図のＶpo／Ｖpffスイツ
チを介して印加される）。選択トランジスタ２４
は全消去サイクル期間導通状態に保たれこの結果
バイアス電極は、サイクル期間中電圧源領域２６
への導通修正により基準電圧ＶSSに固定される。
フローテイングゲート１２はバイアス電極１３に
容量的に結合しているので、フローテイングゲー
トはバイアス電極の一定の基準電位ＶSSの近傍に
容量的に保持される傾向にある。消去／記憶電極
３２は次いで十分に高い電圧ＶWにバイアスさ
れ、消去／記憶電極３２とフローテイングゲート
１２間の電位差は、電子をフローテイングゲート
１２の上表面４０の凹凸３４から消去／記憶電極
３２へトンネルさせるのに十分な値になる。この
結果フローテイングゲート１２は正にチヤージさ
れる。このフローテイングゲート１２の相対的に
正のチヤージは離れた位置の検知トランジスタ５
６の導電度を試験することにより検知される。こ
のトランジスタ５６のゲートはフローテイングゲ
ートの延長により形成される。フローテイングゲ
ートは電位ＶSS′に対し相対的に正電位を有する
ので、遠隔検知トランジスタ５６は導通しこの結
果適当な電位の印加によりＮ＋ソースドレイン領
域間に電流が流れる。
除去するため、約５ボルトの電圧STETを印加す
ることにより選択ゲートトランジスタ２４は導通
状態にされる（例えば第１図のＶpo／Ｖpffスイツ
チを介して印加される）。選択トランジスタ２４
は全消去サイクル期間導通状態に保たれこの結果
バイアス電極は、サイクル期間中電圧源領域２６
への導通修正により基準電圧ＶSSに固定される。
フローテイングゲート１２はバイアス電極１３に
容量的に結合しているので、フローテイングゲー
トはバイアス電極の一定の基準電位ＶSSの近傍に
容量的に保持される傾向にある。消去／記憶電極
３２は次いで十分に高い電圧ＶWにバイアスさ
れ、消去／記憶電極３２とフローテイングゲート
１２間の電位差は、電子をフローテイングゲート
１２の上表面４０の凹凸３４から消去／記憶電極
３２へトンネルさせるのに十分な値になる。この
結果フローテイングゲート１２は正にチヤージさ
れる。このフローテイングゲート１２の相対的に
正のチヤージは離れた位置の検知トランジスタ５
６の導電度を試験することにより検知される。こ
のトランジスタ５６のゲートはフローテイングゲ
ートの延長により形成される。フローテイングゲ
ートは電位ＶSS′に対し相対的に正電位を有する
ので、遠隔検知トランジスタ５６は導通しこの結
果適当な電位の印加によりＮ＋ソースドレイン領
域間に電流が流れる。
このようにして本発明によれば、望ましい特性
を有し、有効な装置寿命を延長する自己規制およ
び補償機能を有する電気的に消去可能なメモリ装
置および方法が得られる。本発明の装置は標準的
なMOS技術の利用により容易に製造できる。
を有し、有効な装置寿命を延長する自己規制およ
び補償機能を有する電気的に消去可能なメモリ装
置および方法が得られる。本発明の装置は標準的
なMOS技術の利用により容易に製造できる。
本発明の装置はよく知られたデコードおよびバ
ツフア装置を追加することにより電気的に変更可
能なリードオンリーメモリアレー（EAROM）の
ようなメモリアレーを形成するために用いること
ができる。この装置は又は例えば装置製造歩留り
の向上のような誤りを許容する素子の形成あるい
はマイクロコンピユータチツプにおける代替論理
パスを供給するために用いられる。これらの回路
の組合せは有用かつ容易に実現可能な集積回路に
おいて用いられる。
ツフア装置を追加することにより電気的に変更可
能なリードオンリーメモリアレー（EAROM）の
ようなメモリアレーを形成するために用いること
ができる。この装置は又は例えば装置製造歩留り
の向上のような誤りを許容する素子の形成あるい
はマイクロコンピユータチツプにおける代替論理
パスを供給するために用いられる。これらの回路
の組合せは有用かつ容易に実現可能な集積回路に
おいて用いられる。
本発明は特別な実施例および動作態様について
詳細に述べられたが多くの変形、修正および応用
が可能であることは理解されるであろう。例えば
第５図および第６図は横方向に配列された凹凸お
よびフローテイングゲートトンネル電流が供給さ
れる電気的に書換え可能な不揮発性メモルセルの
他の実施例100である。
詳細に述べられたが多くの変形、修正および応用
が可能であることは理解されるであろう。例えば
第５図および第６図は横方向に配列された凹凸お
よびフローテイングゲートトンネル電流が供給さ
れる電気的に書換え可能な不揮発性メモルセルの
他の実施例100である。
この点について、装置１００はｐ型単結晶シリ
コン基板１０２を備え、この基板はｎ型単結晶バ
イアス電極１０４を有しておりさらにこの電極
は、バイアス電極１０４のチヤンネル延長部１０
６の終端部に配置された入力トランジスタ（図示
せず）を介して適当なバイアス電極電圧源に接続
されている。バイアス電極の上方にはポリシリコ
ン消去／記憶電極１１０および電気的に分離され
たポリシリコンフローテイングゲート１１２が前
記バイアス電極に対し容量的な関係でかつ適当な
二酸化シリコン層１０８（例えば500―1000Å
厚）により分離配置されている。フローテイング
ゲート１１２の延長部１１４はｎ型のソースおよ
びドレイン領域からなるMOSセンストランジス
タのゲートを形成しさらにその延長されポリシリ
コンプログラム電極１１８に隣接している。プロ
グラミング電極１１８は第１のポリシリコン層か
ら作られ、フローテイングゲート１１２は第２の
ポリシリコン層からそして消去／記憶電極は第３
のポリシリコン層からそれぞれ作られ、この結果
図示のように直接隣接構造となる。プログラム電
極にはプログラミングゲートからフローテイング
ゲートにエレクトロンをトンネルさせるためフロ
ーテイングゲートに直接隣接して（しかしそこか
ら500―1000Å厚の二酸化シリコン層１２２によ
り分離されて〕凹凸１２０が設けられている。同
様にフローテイングゲート１１２にも、フローテ
イングゲートから消去／記憶電極にエレクトロン
をトンネルさせるため、消去／記憶電極に隣接し
て〔しかしそこから500―1000Å厚の二酸化シリ
コン層１２６により分離されて）凹凸１２４が設
けられている。このような横方向電極構造の製造
は例えば従来の技術（例えば米国特許第
4053349）によつて可能であり又装置１００の動
作は一般的に装置１０に関連して述べたところと
同様である。もう１つの実施例と同様、本発明の
メモリセルはRAMのセル内容の永久的な保持の
ためRAMメモリセルと共に製造することもでき
る。アドレス可能な不揮発性メモリアレーを作る
ためのＸ、Ｙ選択電極および又は埋込層を有する
大規模アレーメモリ装置も得られる。このような
応用、修正および変形は本発明の精神および範囲
内で行なうことが可能である。
コン基板１０２を備え、この基板はｎ型単結晶バ
イアス電極１０４を有しておりさらにこの電極
は、バイアス電極１０４のチヤンネル延長部１０
６の終端部に配置された入力トランジスタ（図示
せず）を介して適当なバイアス電極電圧源に接続
されている。バイアス電極の上方にはポリシリコ
ン消去／記憶電極１１０および電気的に分離され
たポリシリコンフローテイングゲート１１２が前
記バイアス電極に対し容量的な関係でかつ適当な
二酸化シリコン層１０８（例えば500―1000Å
厚）により分離配置されている。フローテイング
ゲート１１２の延長部１１４はｎ型のソースおよ
びドレイン領域からなるMOSセンストランジス
タのゲートを形成しさらにその延長されポリシリ
コンプログラム電極１１８に隣接している。プロ
グラミング電極１１８は第１のポリシリコン層か
ら作られ、フローテイングゲート１１２は第２の
ポリシリコン層からそして消去／記憶電極は第３
のポリシリコン層からそれぞれ作られ、この結果
図示のように直接隣接構造となる。プログラム電
極にはプログラミングゲートからフローテイング
ゲートにエレクトロンをトンネルさせるためフロ
ーテイングゲートに直接隣接して（しかしそこか
ら500―1000Å厚の二酸化シリコン層１２２によ
り分離されて〕凹凸１２０が設けられている。同
様にフローテイングゲート１１２にも、フローテ
イングゲートから消去／記憶電極にエレクトロン
をトンネルさせるため、消去／記憶電極に隣接し
て〔しかしそこから500―1000Å厚の二酸化シリ
コン層１２６により分離されて）凹凸１２４が設
けられている。このような横方向電極構造の製造
は例えば従来の技術（例えば米国特許第
4053349）によつて可能であり又装置１００の動
作は一般的に装置１０に関連して述べたところと
同様である。もう１つの実施例と同様、本発明の
メモリセルはRAMのセル内容の永久的な保持の
ためRAMメモリセルと共に製造することもでき
る。アドレス可能な不揮発性メモリアレーを作る
ためのＸ、Ｙ選択電極および又は埋込層を有する
大規模アレーメモリ装置も得られる。このような
応用、修正および変形は本発明の精神および範囲
内で行なうことが可能である。
第１図は本発明の電気的にプログラム可能な不
揮発性半導体フローテイングゲートメモリセルの
実施例の上面図、第２図は第１図の実施例を直線
２―２に沿つて切断した側断面図、第３図は第１
図の実施例のバイアス電極、フローテイングゲー
ト、および消去／記憶電極ゲート回路素子を含
む、自己規制領域を示す全体断面図、第４図はい
くつかのドーピングレベルに対し、バイアス電極
とフローテイングゲートとの間の電位差の関数と
しての装置を制御するキヤパシタンスを表わすグ
ラフ、第５図は横方向トンネル電極構造を有する
電気的にプログラム可能な不揮発性フローテイン
グゲートメモリセルの他の実施例の上面図、第６
図は第５図の実施例の側断面図である （符号説明）、１０：半導体装置、１１：基
板、１２：ポリシリコンフローテイングゲート、
１３：バイアス電極、１４：分離手段、１５：電
子注入手段、１６：エレクトロン除去手段、２
４：スイツチングトランジスタ、３０：プログラ
ムゲート電極、３２：消去／記憶電極、３４：凹
凸、５６：センストランジスタ。
揮発性半導体フローテイングゲートメモリセルの
実施例の上面図、第２図は第１図の実施例を直線
２―２に沿つて切断した側断面図、第３図は第１
図の実施例のバイアス電極、フローテイングゲー
ト、および消去／記憶電極ゲート回路素子を含
む、自己規制領域を示す全体断面図、第４図はい
くつかのドーピングレベルに対し、バイアス電極
とフローテイングゲートとの間の電位差の関数と
しての装置を制御するキヤパシタンスを表わすグ
ラフ、第５図は横方向トンネル電極構造を有する
電気的にプログラム可能な不揮発性フローテイン
グゲートメモリセルの他の実施例の上面図、第６
図は第５図の実施例の側断面図である （符号説明）、１０：半導体装置、１１：基
板、１２：ポリシリコンフローテイングゲート、
１３：バイアス電極、１４：分離手段、１５：電
子注入手段、１６：エレクトロン除去手段、２
４：スイツチングトランジスタ、３０：プログラ
ムゲート電極、３２：消去／記憶電極、３４：凹
凸、５６：センストランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 半導体記憶装置の絶縁体で分離されたフロー
テイングゲート導体上の電荷を変更するための不
揮発性記憶方法であつて、前記バイアス電極に実
質的に電気的な浮動状態を付与するため前記フロ
ーテイングゲートに容量的に結合された一導電型
の実質的に単結晶の半導体バイアス電極を電気的
に分離し、前記フローテイングゲートに隣接する
がそこから絶縁層を介して分離された第１の電極
に第１の電位を印加し、前記バイアス電極に容量
的に結合するとともに前記フローテイングゲート
に隣接するがそこから絶縁層を介して分離された
第２の電極に第２の電位を印加し、前記フローテ
イングゲートと前記第１の電極間に電位差を発生
させるため、前記第２の電位の少くとも主要部を
前記第２の電極から前記バイアス電極へおよび前
記バイアス電極から前記フローテイングゲートへ
容量的に結合させ、前記フローテイングゲート上
の電荷を変更するため前記フローテイングゲート
および前記第１の電極間の前記電位差により与え
られる電界の影響の下で、前記第１の電極と前記
フローテイングゲート間で電荷を移動させる、段
階からなる方法。 ２ 前記バイアス電極が、該バイアス電極の導電
型とは反対の導電型の実質的に単結晶の半導体と
ｐ―ｎ接合を形成するとともに、前記バイアス電
極の電気的分離が前記バイアス電極を前記反対導
電型の半導体に対して少くとも１部を逆バイアス
することにより実行する特許請求の範囲第１項記
載の方法。 ３ 前記フローテイングゲートの一部が前記第１
の電極の一部にオーバーラツプし、前記第１の電
極には、前記フローテイングゲートによつてオー
バーラツプされた領域に凹凸が設けられ、前記電
界が前記第１の電極から前記フローテイングゲー
ト導体に電子を移動させ、前記バイアス電極が前
記第１の電極から前記フローテイングゲートへの
電子の移動が前記フローテイングゲートと前記バ
イアス電極との容量結合を減少するようなドーピ
ング濃度を有する特許請求の範囲第１項記載の方
法。 ４ 前記フローテイングゲート上の電荷が、第２
の電位差が前記フローテイングゲートと前記第２
の電極間に生じるような第２の基準電位差に前記
バイアス電極を維持する間、前記第２の電極に第
３の電位を印加し、かつ前記第２の電位差によつ
て与えられた電界の影響下で電荷を前記フローテ
イングゲートと前記第２の電極間で移動させるこ
とにより、前記第１の電極と前記フローテイング
ゲート間に生ずる電荷の移動によつてもたらされ
る極性とは逆の極性で実質的に変更される特許請
求の範囲第１項記載の方法。 ５ 前記第２の電極の一部が前記フローテイング
ゲートの一部とオーバーラツプし、前記フローテ
イングゲートには前記第２の電極にオーバーラツ
プされる領域に凹凸が設けられ、前記第２の電極
と前記フローテイングゲート間の電界が前記フロ
ーテイングゲートから前記第２の電極へ電子を移
動させる特許請求の範囲第４項記載の方法。 ６ 前記第２の電位と前記第３の電位が実質的に
等しく、前記第２、第３の電位間の電位差および
前記第１電極に印加される前記基準電位が約25ボ
ルトを越えない特許請求の範囲第５項記載の方
法。 ７ 前記第１の電極に印加された前記第１の基準
電位と前記バイアス電極に印加された前記第２の
基準電位は実質的に等しい特許請求の範囲第６項
記載の方法。 ８ 一導電型の半導体基板と、この半導体基板の
表面に設けられこの基板と逆の導電型を有する電
気的に分離可能なバイアス電極と、このバイアス
電極の上方にこの電極と容量的関係に配置されか
つ電気的に分離されたフローテイングゲート導体
と、このフローテイングゲートに隣接して設けら
れ電子を前記フローテイングゲートに導くための
プログラミング電極と、前記フローテイングゲー
トとの間に電界が生じたとき該フローテイングゲ
ートから電子を取り除くため前記フローテイング
ゲートに隣接して設けられかつ前記バイアス電極
に対し容量的関係となるよう前記バイアス電極の
上方に配置された消去／記憶電極と、前記バイア
ス電極を電気的に分離するとともにこのバイアス
電極に所定の電位を与える手段と、前記フローテ
イングゲートの電位を検知する手段と、を備えた
電気的書き換え可能な不揮発性記憶装置。 ９ 前記半導体基板が実質的に単結晶シリコン基
板である特許請求の範囲第８項記載の不揮発性記
憶装置。 １０ 前記半導体基板がｐ型基板であり、この基
板内の前記バイアス電極はｎ型領域である特許請
求の範囲第８項記載の不揮発性記憶装置。 １１ 前記半導体基板が実質的に単結晶基板上に
形成されたエピタキシヤルｐ型シリコン層である
特許請求の範囲第８項記載の不揮発性記憶装置。 １２ 前記単結晶基板が単結晶サフアイヤ又はス
ピネル基板である特許請求の範囲第１１項記載の
不揮発性記憶装置。 １３ 前記フローテイングゲートの電位を検知す
る手段がMOSトランジスタを含み、そのゲート
が前記フローテイングゲート導体の一部により形
成される特許請求の範囲第８項記載の不揮発性記
憶装置。 １４ 前記バイアス電極を電気的に分離するため
の手段が、前記バイアス電極を電源に接続すると
ともに前記バイアス電極を前記電源から切断する
ためのスイツチングトランジスタにより構成され
ている特許請求の範囲第８項記載の不揮発性記憶
装置。 １５ 前記バイアス電極を電気的に分離するため
の手段が、一部が前記バイアス電極の一部で形成
されるMOSトランジスタにより構成される特許
請求の範囲第８項記載の不揮発性記憶装置。 １６ 前記プログラミング電極が、前記フローテ
イングゲート導体から二酸化シリコンにより分離
された多結晶シリコン電極であり、かつこのプロ
グラミング電極には、前記プログラミング電極と
前記フローテイングゲート間の電界の影響下で、
前記プログラミング電極から前記フローテイング
ゲートへの電子流を増強するために前記フローテ
イングゲートに隣接する表面凹凸が設けられてい
る特許請求の範囲第８項記載の不揮発性記憶装
置。 １７ 前記消去／記憶電極が多結晶シリコン電極
であり前記フローテイングゲート導体が前記消
去／記憶電極から二酸化シリコンで分離された多
結晶シリコン層であり、かつ前記多結晶ポリシリ
コンフローテイングゲートには、前記フローテイ
ングゲートと前記消去／記憶電極間の電界の影響
下で、前記フローテイングゲートから前記消去／
記憶電極への電子流を増強するために前記消去／
記憶電極に隣接する表面凹凸が設けられている特
許請求の範囲第１６項記載の不揮発性記憶装置。 １８ 前記多結晶シリコン消去／記憶電極の一部
が前記多結晶シリコンフローテイングゲートとオ
ーバーラツプしかつ前記多結晶シリコンフローテ
イングゲートの一部が前記プログラミング電極に
オーバーラツプする特許請求の範囲第１７項記載
の不揮発性記憶装置。 １９ 前記バイアス電極の前記フローテイングゲ
ートへの容量的結合が前記プログラミング電極の
前記フローテイングゲートへの容量結合および消
去／記憶電極の前記フローテイングゲートへの容
量結合のそれぞれよりも実質的に大きい前記特許
請求の範囲第８項記載の不揮発性記憶装置。 ２０ 前記バイアス電極の前記フローテイングゲ
ートへの容量結合および前記バイアス電極の前記
消去／記憶電極への容量結合がほゞ等しくかつ実
質的に前記装置の他の如何なる容量結合より大き
い特許請求の範囲第８項記載の不揮発性記憶装
置。 ２１ 前記フローテイングゲートおよび前記バイ
アス電極間に形成された容量が前記フローテイン
グゲートと前記バイアス電極間の電位差に依存す
る可変容量である前記特許請求の範囲第８項記載
の不揮発性記憶装置。 ２２ 前記可変容量がバイアス電極電位とフロー
テイングゲート電位間の増加する電位差とともに
減少する特許請求の範囲第２１項記載の不揮発性
記憶装置。 ２３ 前記バイアス電極が約５×10+16原子／c.c.
から約５×1017原子／c.c.の範囲のドーピングレベ
ルを有する特許請求の範囲第８項記載の不揮発性
半導体記憶装置。 ２４ 前記フローテイングゲート導体が約500オ
ングストロームから約1000オングストロームの範
囲の厚さを有する二酸化シリコン絶縁層によつて
前記プログラミング電極から分離され、前記フロ
ーテイングゲートが約500オングストロームから
約1000オングストロームの範囲の厚さを有する二
酸化シリコン絶縁層によつて前記消去／記憶電極
から分離されている特許請求の範囲第８項記載の
不揮発性半導体記憶装置。
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