JPS6273653A - 容量回路構造 - Google Patents
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- JPS6273653A JPS6273653A JP60215476A JP21547685A JPS6273653A JP S6273653 A JPS6273653 A JP S6273653A JP 60215476 A JP60215476 A JP 60215476A JP 21547685 A JP21547685 A JP 21547685A JP S6273653 A JPS6273653 A JP S6273653A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/24—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/38—Multiple capacitors, i.e. structural combinations of fixed capacitors
- H01G4/385—Single unit multiple capacitors, e.g. dual capacitor in one coil
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は容量１回路構造に関し、持に浮遊容１除去に
関するものである。
関するものである。
［従来の技術］
第２図は、従来の容量回路ｔｌｌｉΔである、入力電荷
をバイナリに電荷配分するＮ荷配分回路の構造を示す断
面図である。初めにこの回路の構成について説明する。
をバイナリに電荷配分するＮ荷配分回路の構造を示す断
面図である。初めにこの回路の構成について説明する。
図において、導体または半導住込１ｆｊ５０上に第１の
絶縁ｇ１５１が形成されてＪ３す、この絶縁膜上に第１
のＮ極１，３．５，７．９゜１１．１３が豆いに間隔を
隔てて形成されている。
絶縁ｇ１５１が形成されてＪ３す、この絶縁膜上に第１
のＮ極１，３．５，７．９゜１１．１３が豆いに間隔を
隔てて形成されている。
また、第１の絶Ｉ！膜５１上および第１の電極１゜３．
５．７，９．１１．１３上に第２の絶縁膜５２が形成さ
れており、この絶縁膜上に第２の電極２．４．６，８．
１０．１２．１４が互いに間隔を隔てて形成されている
。ｌ１ｔｆ５０と第１の絶縁ＩＩ！１５１と第１の電極
１と第２の絶縁膜５２と第２の電極２とは容ｆｆ１１０
１を構成しており、基板５０と第１の絶縁膜５１と第１
の電極３と第２の絶縁膜５２と第２の電極４とは８翁１
０２８構成しており、同様に、容量１０３，１０４．１
０５゜１０６．１０７が構成されでいる。１５は容ａｌ
１０１の第２の電極２と容量１０２の第１の電極３との
結線部であり、１６は容量１０２の第２の電極４と容１
１０３の第２の電極６との結線部であり、同様に、１７
．１８．１９．２０は電極間の結線部である。また、入
力電荷をバイナリに電荷配分するために、容量１０２，
１０４，１０６゜１０７の８第１の電極３．７，１１．
１３および８第２の電極４，８，１２．１４の面積は容
量１０１．１０３，１０５（７）８第１（７）ＩＮ！ｉ
ｌ、 ５．９および８第２の電極２，６．１０の面積の
２倍になっている。すなわち、容Ｍ１０１．１０３，１
０５の容量をＣとすると、容！１０２，１０４゜１０６
．１０７の容量は２Ｃとなる。
５．７，９．１１．１３上に第２の絶縁膜５２が形成さ
れており、この絶縁膜上に第２の電極２．４．６，８．
１０．１２．１４が互いに間隔を隔てて形成されている
。ｌ１ｔｆ５０と第１の絶縁ＩＩ！１５１と第１の電極
１と第２の絶縁膜５２と第２の電極２とは容ｆｆ１１０
１を構成しており、基板５０と第１の絶縁膜５１と第１
の電極３と第２の絶縁膜５２と第２の電極４とは８翁１
０２８構成しており、同様に、容量１０３，１０４．１
０５゜１０６．１０７が構成されでいる。１５は容ａｌ
１０１の第２の電極２と容量１０２の第１の電極３との
結線部であり、１６は容量１０２の第２の電極４と容１
１０３の第２の電極６との結線部であり、同様に、１７
．１８．１９．２０は電極間の結線部である。また、入
力電荷をバイナリに電荷配分するために、容量１０２，
１０４，１０６゜１０７の８第１の電極３．７，１１．
１３および８第２の電極４，８，１２．１４の面積は容
量１０１．１０３，１０５（７）８第１（７）ＩＮ！ｉ
ｌ、 ５．９および８第２の電極２，６．１０の面積の
２倍になっている。すなわち、容Ｍ１０１．１０３，１
０５の容量をＣとすると、容！１０２，１０４゜１０６
．１０７の容量は２Ｃとなる。
第３図は、第２図の電荷配分回路の等価回路図である。
図において、１５は第２の電極２と第１の電極３間のノ
ード、１７は第２の電極４と第２の電極６と第１の電Ｉ
ｆｉ ７闇のノード、１９は第２の電極８と第２の電極
１０と第１のｉ１ｉ極１１間のノード、２０は第２の電
極１２と第２の電極１４間のノードである。
ード、１７は第２の電極４と第２の電極６と第１の電Ｉ
ｆｉ ７闇のノード、１９は第２の電極８と第２の電極
１０と第１のｉ１ｉ極１１間のノード、２０は第２の電
極１２と第２の電極１４間のノードである。
次にこの回路の動作を第３図を参照しながら説明する。
ノード１５．１７，１９．２０に浮遊容はがなければ、
ノート１５．１７．１９．２０の各々から右側を見たと
きの容ＭはＣとなる。ノード１５に入力Ｗ荷Ｑが与えら
れたとさ、ノード１５から右側を見た容量はＣとなり容
ｉ％１０１．１０２にはＱ、／２の電荷が与えられる。
ノート１５．１７．１９．２０の各々から右側を見たと
きの容ＭはＣとなる。ノード１５に入力Ｗ荷Ｑが与えら
れたとさ、ノード１５から右側を見た容量はＣとなり容
ｉ％１０１．１０２にはＱ、／２の電荷が与えられる。
同様に、ノード１７から右側を見た容量はＣとなり容量
１０３．１０４にはＱ・′４の電荷が与えられ、ノード
１９から右側を見た容量はＣとなり容１１０５゜１０６
．１０７にはＱ 、／” ８の電荷が与えられ、このよ
うにして入力電荷がバイナリにＮ荷配分される。
１０３．１０４にはＱ・′４の電荷が与えられ、ノード
１９から右側を見た容量はＣとなり容１１０５゜１０６
．１０７にはＱ 、／” ８の電荷が与えられ、このよ
うにして入力電荷がバイナリにＮ荷配分される。
［発明が解決しようとする問題点１
従来の電荷配分回路は以上のように構成されているので
、第２図における第１の電極１．３，５゜７．９．１１
．１３と基板５０問には浮ｍ容看がある。すなわち、第
３図におけるノード１５，１７．１９．２０に浮遊容量
があり、このため各ノード１５．１７，１９．２０から
右側を見た容ｊは正確にＣとならず、電荷配分１１度が
低くなるという問題点があった。
、第２図における第１の電極１．３，５゜７．９．１１
．１３と基板５０問には浮ｍ容看がある。すなわち、第
３図におけるノード１５，１７．１９．２０に浮遊容量
があり、このため各ノード１５．１７，１９．２０から
右側を見た容ｊは正確にＣとならず、電荷配分１１度が
低くなるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、電荷配分精度の高い容治回路構造を得ること
を目的とする。
たもので、電荷配分精度の高い容治回路構造を得ること
を目的とする。
［問題点を解決するｊ：めの手段］
この発明に係る容濾口路構造は、半導体または導体基板
上に絶縁膜およびＮ極を交互に積層して、該基板上に複
数個の容量を形成する回路ＩｌＩ造であって、−以下の
こと８特徴とする。すなわら、この回路構造は、互いに
隣接する第１および第２の容量を備え、第１および第２
の容量のそれぞれが、基板上に第１の絶縁Ｉｌｌ ｅ介
して形成される第１の電極と、この第゛１の゛電極上に
第２の絶縁膜を介して形成される第２の電極と、この第
２の電極上に第３の絶縁膜を介して形成される第３の電
極とを含み、第１の盲腸の第３の電極は第２の容量の第
２の電（鼾に接読されているようにしたちのである。
上に絶縁膜およびＮ極を交互に積層して、該基板上に複
数個の容量を形成する回路ＩｌＩ造であって、−以下の
こと８特徴とする。すなわら、この回路構造は、互いに
隣接する第１および第２の容量を備え、第１および第２
の容量のそれぞれが、基板上に第１の絶縁Ｉｌｌ ｅ介
して形成される第１の電極と、この第゛１の゛電極上に
第２の絶縁膜を介して形成される第２の電極と、この第
２の電極上に第３の絶縁膜を介して形成される第３の電
極とを含み、第１の盲腸の第３の電極は第２の容量の第
２の電（鼾に接読されているようにしたちのである。
［作用］
この発明においては、第２の電極と基板間に第１の電極
が存在するため、第２の電（鉦、第３の電極と塁ｔｆ１
間には浮遊容量が存在しない。
が存在するため、第２の電（鉦、第３の電極と塁ｔｆ１
間には浮遊容量が存在しない。
′Ｌ実施例Ｊ
以下、この発明の実施例を図について説明する。
なお、この実施例の説明において、従来の技ｔｆｉの説
明と重複する部分につい−Ｃｌユ適宜での説明を省略す
る。
明と重複する部分につい−Ｃｌユ適宜での説明を省略す
る。
第１図は、この発明の実施例である容認回路構造である
、入力電荷をバイナリに電荷配分する電荷配分回路の構
造を示す断面図である。、初めにこの回路の構成につい
て説明する。図において、半導体または導体基板５０上
に第１の絶縁膜５１が形成されており、この絶縁膜上に
第１の電ｆｆ１１ａ 。
、入力電荷をバイナリに電荷配分する電荷配分回路の構
造を示す断面図である。、初めにこの回路の構成につい
て説明する。図において、半導体または導体基板５０上
に第１の絶縁膜５１が形成されており、この絶縁膜上に
第１の電ｆｆ１１ａ 。
５ａ 、９ａが互いに間隔８隔てて形成されている。
また、第１の絶縁１１１５１上および第１の電極１ａ。
５ａ 、９ａ上に第２の４８縁膜５２が形成されており
、このｔａ 縁膜上に第２のｆｆｉ！Ｍ２３ａ 、 ６
７ａ 。
、このｔａ 縁膜上に第２のｆｆｉ！Ｍ２３ａ 、 ６
７ａ 。
１０１１ａ 、１３ａが互い（二間隔を隔てて形成され
ている。また、第２の絶縁膜５２上２第２の電極２３ａ
、６７ａ 、１０１１ａ 、１３ａ土に第３の電ｔ４
ｉ４ａ 、 ８ａ 、 １２ａ 、 １４ａが互い
に間隔を隔てて形成されている。基板５ｏと第１の絶縁
膜５１と第１のｌ！ｔｌｆｉｌａと第２の絶縁膜５２と
第２の電極２３ａと第３の絶縁膜５３と第３の電極４ａ
とは容ｊｉ１０８を構成しており、基板５０と第１の絶
縁膜５１と第１のＮ極５ａと第２の絶縁膜５２と第２の
Ｎ極６７ａと第３の絶縁Ｉ！５３と第３の電極８ａとは
容１１０９を構成しており、同様に容！１１０，１１１
が構成されている。３３は容ｆｆ１１０８の第３の電極
４ａと容量１０９の第２の１を極６７ａとの結線部であ
り、３５は容量１０９の第３の電極８ａと容ｆｆ１１１
０の第２の電極１０１１ａとの結線部であり、３７は容
！１１１０の第３の電極１２ａと容ｊ１１１１の第３の
電極１４ａとの結線部である。また、入力電荷をバイナ
リに電荷配分するために、容ｆｉｌ１０８，１０９゜１
１０において、第１の電極１ａと第２の電極２３ａ間、
第１の電極５ａと第２の電極６７８問および第１のＮ極
９ａと第２の電極１０１１８間の第２の絶縁膜５２の膜
厚は、第２のＩＩ電極２３ａ第３の電極Ｊａｎ！Ｊ、第
２の１！極６７ａと第２の電？Ｕ ８８問および第２の
１を汐１０１１ａと第３の電極ｉ２ａ間の第３の絶縁膜
５３の膜厚の２倍になっている。丈なわら、第１の電極
と第２の７層１極間の容量をＣどすると、第２の電極と
第３のｉ極間のｇ同は２Ｃとなっているユ ここで、第１図と、第２図および第３図との対応関係に
ついて説明する５第１の電す迩１ａ 、 ５ａ 。
ている。また、第２の絶縁膜５２上２第２の電極２３ａ
、６７ａ 、１０１１ａ 、１３ａ土に第３の電ｔ４
ｉ４ａ 、 ８ａ 、 １２ａ 、 １４ａが互い
に間隔を隔てて形成されている。基板５ｏと第１の絶縁
膜５１と第１のｌ！ｔｌｆｉｌａと第２の絶縁膜５２と
第２の電極２３ａと第３の絶縁膜５３と第３の電極４ａ
とは容ｊｉ１０８を構成しており、基板５０と第１の絶
縁膜５１と第１のＮ極５ａと第２の絶縁膜５２と第２の
Ｎ極６７ａと第３の絶縁Ｉ！５３と第３の電極８ａとは
容１１０９を構成しており、同様に容！１１０，１１１
が構成されている。３３は容ｆｆ１１０８の第３の電極
４ａと容量１０９の第２の１を極６７ａとの結線部であ
り、３５は容量１０９の第３の電極８ａと容ｆｆ１１１
０の第２の電極１０１１ａとの結線部であり、３７は容
！１１１０の第３の電極１２ａと容ｊ１１１１の第３の
電極１４ａとの結線部である。また、入力電荷をバイナ
リに電荷配分するために、容ｆｉｌ１０８，１０９゜１
１０において、第１の電極１ａと第２の電極２３ａ間、
第１の電極５ａと第２の電極６７８問および第１のＮ極
９ａと第２の電極１０１１８間の第２の絶縁膜５２の膜
厚は、第２のＩＩ電極２３ａ第３の電極Ｊａｎ！Ｊ、第
２の１！極６７ａと第２の電？Ｕ ８８問および第２の
１を汐１０１１ａと第３の電極ｉ２ａ間の第３の絶縁膜
５３の膜厚の２倍になっている。丈なわら、第１の電極
と第２の７層１極間の容量をＣどすると、第２の電極と
第３のｉ極間のｇ同は２Ｃとなっているユ ここで、第１図と、第２図および第３図との対応関係に
ついて説明する５第１の電す迩１ａ 、 ５ａ 。
９ａは、それぞれ第２図の第１の電極１，５．９に対応
し、第２の１愼２３ａ 、６７ａ 、１０１１ａ、１３
ａは、それぞれ第２図の第２の電極２と第１の１！？ｉ
３．第２の電極６と第１の電極７．第２の１極１０と第
１の１極１１．第１の１１陽１３に対応し、第３の電極
４ａ、８ａ、１２ａ、１４ａは、それぞれ第２図の第２
の′ｙ１極４，８．１２゜１４に対応している。また、
結鴇部３３．３５゜３７は、それぞれ第３図のノード１
７，１９．２０に対応しＴい６． ｖｈｔ）’５、！？
、ｌ１１１０８ｉ２１３図の容量ｉｏｉと１０２の直列
容量であり、Ｗ看１０９は第３図の容１１０３と１０４
の直列容】テアリ、Ｗｌｌｌｏはｍ３図の３ｆｉ１０５
．！＝１０６の直ｌ７ＩＪ容愚であり、容１１１１は第
３図の容量１０７である。
し、第２の１愼２３ａ 、６７ａ 、１０１１ａ、１３
ａは、それぞれ第２図の第２の電極２と第１の１！？ｉ
３．第２の電極６と第１の電極７．第２の１極１０と第
１の１極１１．第１の１１陽１３に対応し、第３の電極
４ａ、８ａ、１２ａ、１４ａは、それぞれ第２図の第２
の′ｙ１極４，８．１２゜１４に対応している。また、
結鴇部３３．３５゜３７は、それぞれ第３図のノード１
７，１９．２０に対応しＴい６． ｖｈｔ）’５、！？
、ｌ１１１０８ｉ２１３図の容量ｉｏｉと１０２の直列
容量であり、Ｗ看１０９は第３図の容１１０３と１０４
の直列容】テアリ、Ｗｌｌｌｏはｍ３図の３ｆｉ１０５
．！＝１０６の直ｌ７ＩＪ容愚であり、容１１１１は第
３図の容量１０７である。
次にこの回路の動作を第３図を参照しながら説明する。
第２の電極２３ａ、第３の電極４ａと基板５０との間、
第２のｗ１極６７ａ、第３の電極８ａと基板５０との間
、第２の電極１０１１ａ 、第３のｆｆ１ｔＷｉ２ａと
基板５０との間および第３の電４４ｉ１４ａと基板５０
との間には、それぞれ第１の’１ＲＩｉｉ１ａ 、５ａ
、ｇａおよび第２の電極１３ａが存在するため浮遊容
量が存在しない。すなわち、第３図におけるノード１５
．３３．３５．３７に浮遊容量が存在しないため、ノー
ド１５．３３゜３５．３７の各々から右側を見た容量は
正確にＣとなる。このため、ノード１５に入力電荷Ｑが
与えられたとき、ノード１５から右側を見た容量は正確
にＣとなり容１１１０１．１０２にはＱ／２の電荷か与
えられ、同様に、ノード３３から右側を見た容量は正確
にＣとなり容ｊｌ１０３．１０４にはＱ／４の電荷が与
えられ、ノード３５から右側を見た容量は正確にＣとな
り容！１０５，１０６゜１０７にはＱ／８の電荷が与え
られ、このようにして入力′Ｒ荷がバイナリに精度高く
電荷配分される。
第２のｗ１極６７ａ、第３の電極８ａと基板５０との間
、第２の電極１０１１ａ 、第３のｆｆ１ｔＷｉ２ａと
基板５０との間および第３の電４４ｉ１４ａと基板５０
との間には、それぞれ第１の’１ＲＩｉｉ１ａ 、５ａ
、ｇａおよび第２の電極１３ａが存在するため浮遊容
量が存在しない。すなわち、第３図におけるノード１５
．３３．３５．３７に浮遊容量が存在しないため、ノー
ド１５．３３゜３５．３７の各々から右側を見た容量は
正確にＣとなる。このため、ノード１５に入力電荷Ｑが
与えられたとき、ノード１５から右側を見た容量は正確
にＣとなり容１１１０１．１０２にはＱ／２の電荷か与
えられ、同様に、ノード３３から右側を見た容量は正確
にＣとなり容ｊｌ１０３．１０４にはＱ／４の電荷が与
えられ、ノード３５から右側を見た容量は正確にＣとな
り容！１０５，１０６゜１０７にはＱ／８の電荷が与え
られ、このようにして入力′Ｒ荷がバイナリに精度高く
電荷配分される。
なお、上記実ｊＡ ｉ！ａｔで１よ、３層の容】回路構
造を用いで構成したＣ−２０１Ｊ１回路網についで説明
したが、３層以上の容認回路ｉｌｌ造を用いてもよく、
また電極相互間の絶縁膜の膜厚比および電極の面積比を
変えてもよく、これらの場合にも上記大浦例と同様の効
果を奏する。
造を用いで構成したＣ−２０１Ｊ１回路網についで説明
したが、３層以上の容認回路ｉｌｌ造を用いてもよく、
また電極相互間の絶縁膜の膜厚比および電極の面積比を
変えてもよく、これらの場合にも上記大浦例と同様の効
果を奏する。
〔発明の効果］
以上のようにこの発明によれば、半導体または導体基板
上に絶縁膜および電極を交互に積層して、該基板上に複
数個の容量を形成する回路構造において、互いに隣接プ
る第１および第２の容量を備え、第１および第２の８良
のそれぞれが、基板上に第１の絶縁膜を介して形成され
る第１の−（〜と、この第１の電極上に第２の絶縁膜を
介して形成される１１２の電極と、この第２の電極上に
第３の絶縁膜を介して形成される第３の電極とを含み、
第゛１の容」の第３の電極は第２の容ηの第２の電極に
接続されているようにしたので、浮遊容量がなくｍ市配
分精度の高い客層回路構造を得ることができる。
上に絶縁膜および電極を交互に積層して、該基板上に複
数個の容量を形成する回路構造において、互いに隣接プ
る第１および第２の容量を備え、第１および第２の８良
のそれぞれが、基板上に第１の絶縁膜を介して形成され
る第１の−（〜と、この第１の電極上に第２の絶縁膜を
介して形成される１１２の電極と、この第２の電極上に
第３の絶縁膜を介して形成される第３の電極とを含み、
第゛１の容」の第３の電極は第２の容ηの第２の電極に
接続されているようにしたので、浮遊容量がなくｍ市配
分精度の高い客層回路構造を得ることができる。
第１図は、この発明の実施例である容嫌回路構造である
、電荷配分回路の構造を示す断面図である。 図に６いて、ｉａ、５ａ、９ａは第１の電極、２３ａ
、６７ａ 、１０１１ａ 、１３ａは第２の電極、４ａ
、 ８ａ、１２ａ、１４ａは第３の電極、１５はノード
、３３＋ ３５＋ ３７は結線部またはノード、１０８
，１０９，１１０．１１１は容量、５０は基板、５１は
第１の絶縁膜、５２は第２の絶１１膿、５３は第３の絶
縁膜である。 なお、各図中同一符号は同一または相当部分を示り 代 理 人 人 と 増 雄第１
図 ５３：祐３／１律坤慶
、電荷配分回路の構造を示す断面図である。 図に６いて、ｉａ、５ａ、９ａは第１の電極、２３ａ
、６７ａ 、１０１１ａ 、１３ａは第２の電極、４ａ
、 ８ａ、１２ａ、１４ａは第３の電極、１５はノード
、３３＋ ３５＋ ３７は結線部またはノード、１０８
，１０９，１１０．１１１は容量、５０は基板、５１は
第１の絶縁膜、５２は第２の絶１１膿、５３は第３の絶
縁膜である。 なお、各図中同一符号は同一または相当部分を示り 代 理 人 人 と 増 雄第１
図 ５３：祐３／１律坤慶
Claims (1)
- 【特許請求の範囲】 半導体または導体基板上に絶縁膜および電極を交互に積
層して、該基板上に複数個の容量を形成する回路構造で
あつて、 それぞれが、前記基板上に第１の絶縁膜を介して形成さ
れる第１の電極と、該第１の電極上に第２の絶縁膜を介
して形成される第２の電極と、該第２の電極上に第３の
絶縁膜を介して形成される第３の電極とを含み、かつ互
いに隣接する第１および第２の容量を備え、 前記第１の容量の第３の電極は前記第２の容量の第２の
電極に接続されていることを特徴とする容量回路構造。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60215476A JPS6273653A (ja) | 1985-09-26 | 1985-09-26 | 容量回路構造 |
| US06/911,434 US4723194A (en) | 1985-09-26 | 1986-09-25 | Structure of capacitor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60215476A JPS6273653A (ja) | 1985-09-26 | 1985-09-26 | 容量回路構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6273653A true JPS6273653A (ja) | 1987-04-04 |
Family
ID=16673006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60215476A Pending JPS6273653A (ja) | 1985-09-26 | 1985-09-26 | 容量回路構造 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4723194A (ja) |
| JP (1) | JPS6273653A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5175518A (en) * | 1991-10-15 | 1992-12-29 | Watkins-Johnson Company | Wide percentage bandwidth microwave filter network and method of manufacturing same |
| JP3045419B2 (ja) * | 1991-11-08 | 2000-05-29 | ローム株式会社 | 誘電体膜コンデンサ |
| US6411494B1 (en) | 2000-04-06 | 2002-06-25 | Gennum Corporation | Distributed capacitor |
| US6421224B1 (en) * | 2001-10-23 | 2002-07-16 | Industrial Technology Research Institute | Micro-structure capacitor |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4190849A (en) * | 1977-09-19 | 1980-02-26 | Motorola, Inc. | Electronic-beam programmable semiconductor device structure |
| DE2743422A1 (de) * | 1977-09-27 | 1979-03-29 | Siemens Ag | Wortweise loeschbarer, nicht fluechtiger speicher in floating-gate-technik |
| JPS5487175A (en) * | 1977-12-23 | 1979-07-11 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of fabricating semiconductor |
| US4274012A (en) * | 1979-01-24 | 1981-06-16 | Xicor, Inc. | Substrate coupled floating gate memory cell |
-
1985
- 1985-09-26 JP JP60215476A patent/JPS6273653A/ja active Pending
-
1986
- 1986-09-25 US US06/911,434 patent/US4723194A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4723194A (en) | 1988-02-02 |
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