JPS62168222A - デ−タ記憶システム - Google Patents

デ−タ記憶システム

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JPS62168222A
JPS62168222A JP61305141A JP30514186A JPS62168222A JP S62168222 A JPS62168222 A JP S62168222A JP 61305141 A JP61305141 A JP 61305141A JP 30514186 A JP30514186 A JP 30514186A JP S62168222 A JPS62168222 A JP S62168222A
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JP
Japan
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data
storage system
disk drive
signal
data storage
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JP61305141A
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English (en)
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ズビグニュー・ボレスラフ・スティルナ
ミッシェル・アフェルト
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Microsemi Semiconductor ULC
Original Assignee
Mitel Corp
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Publication date
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Pending legal-status Critical Current

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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q3/00—Selecting arrangements
    • H04Q3/42—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
    • H04Q3/54—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised
    • H04Q3/545—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised using a stored programme
    • H04Q3/54508—Configuration, initialisation
    • H04Q3/54533—Configuration data, translation, passwords, databases
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
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  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)
  • Communication Control (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Debugging And Monitoring (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 この発明はデータ記憶システム、詳しくは、ＰＡＢＸオ
ペレーティング・システムのプログラム及びユーザ入力
データをマイクロプロセッサ制御により記憶するデータ
記憶システムに関する。
従来技術 最近のＰＡＢＸでは、２台以上のマイクロプロセッサを
用い、オペレーティング・システム・プログラムの実行
に応じて電話回線とトランク・ラインの相互接続を制御
することが多い。はとんどのコンピュータでは、ユーザ
が磁気データ・ディスクを簡単に取出したり、挿入した
り、あるいは交換したりできるが、ＰＡＢＸは一般に比
較的届きにくい場所に設置される。Ｐ　Ａ　［３Ｘがホ
テルや事務所のような場所に設置された場合、視覚的、
聴覚的に目立たないほうかよい。従って、ＰＡＢＸを地
下貯蔵室のような離れた場所に設置して、ユーザから聴
覚的、視覚的に隔離することが多い。
このような悪環境に設置したために生ずるシステム障害
の発生を最小限に食出めるため、ＰＡＢＸは高信頼度の
ものが要求される。
従来技術の問題点 従来のＰＡＢＸでは一般に消去およびプログラミングの
可能なＲＯＭ（ＥＰｒ（ＯＭ）や磁気バブル・メモリを
用いて約１４キロバイトまでのオペレーティング・シス
テム・プログラムの記憶が行われている。ＥＰＲＯＭと
磁気バブル・メモリの信頼度は高いが、比較的高価であ
る。
ＰＡＢＸが進歩するにつれ、またユーザに親しまれるよ
うになるにつれ、大量のユーザ入力データを記憶したり
、高度なオペレーティング・システムを新たに解放する
ための大容量メモリが必要になってきた。従来技術によ
って新しいオペレーティング・システム・プログラムの
記憶を行う場合、ユーザ入力データを記憶するための大
容量ＲＡＭが必要とされるだけでなく、高価なＥＰＲＯ
Ｍや磁気バブル・メモリを交換したり、そのプログラム
を作り直す必要がある。高度なオペレーティング・シス
テム・プログラムには、普通、約１７２メガバイトまで
のメモリが必要である。このようなオペレーティング・
システムをＥＰＲＯＭや磁気バブル・メモリで実現する
のはコストの面で問題がある。スタティックＲＡＭに大
量のユーザ入力データを記憶させるのにも制約がある。
目的 本発明では、マイクロプロセッサ制御のディスク駆動機
構とフロッピー・ディスクを用いて高度なオペレーティ
ング・システム・プログラム及びユーザ入力データの記
憶を可能とする。ＰＡＢＸに電源を投入すると、プログ
ラムはディスクから安価なダイナミックＲＡＭへダウン
ロードされる。
そして、小容量のスタティックＣＭＯ３ＲＡＭを設け、
ユーザ入力データをそこに一時記憶させておく。０ＭＯ
３ＲＡＭは、その各位置にデータがロードされている場
合、一種の“スプール”として働き、内容がフロッピー
・ディスクへアップロードされる。
マイクロコンピュータでは一般にフロッピー・ディスク
でプログラムの記憶が行われる。しかしながら、マイク
ロコンピュータには相互作用の性質（すなわち、フロッ
ピー・ディスクへのデータの書込み及びフロッピー・デ
ィスクからのデータの読取りが頻繁に行われる）がある
ため、ディスクやディスク駆動機構の信頼度は一般に非
常に低い。例えば、磁気酸化物がディスクを摩耗した結
果、あるいはほこりの粒子がディスクに堆積した結果、
ディスクに記憶されているデータのブロックが消去され
たりアクセス不能になったりするのはよく知られている
。フロッピー・ディスクの信頼性はディスクのアクセス
回数（すなわち、読取り書込み回数）が増大するにつれ
て低下する。ところが、コンピュータは一般にユーザの
環境内に設置されるので、ユーザは、不良データ・ブロ
ック等が発見された場合、ディスクドライブに容易に接
近し、故障ディスクや駆動装置を簡単に交換することが
できる。
前記の通り、ＰＡＢＸは簡単にアクセスできる場所にな
いことが多い。また、コンピュータのフロッピー・ディ
スクドライブでは、コンピュータ・プログラムの相互作
用性のため読取りと書込みが頻繁に行われる。ところが
、この発明によるディスクドライブの場合、アクセスが
必要とされるのはまれで、必要とされるのはＰＡＢＸを
パワーアップしてオペレーティング・システム・プログ
ラムをダイナミックＲＡＭにダウンロードするとき、及
びユーザ入力データを０ＭＯ９ＲＡＭからフロッピー・
ディスクへアップロードするときに限られる。従って、
アクセス回数が少なくなり、フロッピー・ディスクの酸
化物摩耗ら減少する。その結果、ディスク及びディスク
ドライブの信頼性が向上する。
更に、ディスクドライブモータは、マイクロプロセッサ
で制御され、データがフロッピー・ディスクへ、又はフ
ロッピー・ディスクから送られてくる期間だけオンされ
、他の期間はオフに保たれる。その結果、モータの寿命
は長くなり、消費電力も少なくて済み、発熱らおさえる
ことができる。
発明の概要 概して、本発明はデータ記憶システムに関するもので、
制御信号発生回路、ディスクドライブ、データ信号を永
久記憶する磁気ディスク、データ信号を一時記憶するダ
イナミック・メモリ、所定の第１制御信号を受信し、そ
れに応じてディスクドライブを起動させる回路、所定の
第２制御信号を受信し、信号受信時にディスクドライブ
を起動させ永久記憶データ信号をそのディスクドライブ
からダイナミック・メモリへ転送する回路、及びデータ
信号の転送完了時ディスクドライブを使用禁止にする回
路から構成される。
さらに詳細には、本発明は下記のものから構成されるデ
ータ記憶システムである。すなわち、データ・バス、デ
ータ・バスに接続されたＲＡＭ回路、データ・バスに接
続されデジタル・リセット・プログラム信号を記憶する
ＲＯＭ回路、リセット・プログラム信号を受信しそれに
応じて複数の制御信号を発生するデータ・バスに接続さ
れたマイクロプロセッサ、及びデータ・バスに接続され
オペレーティング・システム・プログラム信号を記憶す
る磁気ディスクを備えたディスクドライブ。
本発明は更に次のものを備えている。すなイっち、デー
タ・バスとマイクロプロセッサに接続され、第１制御信
号またはそれ以上の所定信号を受信し、それに応じてオ
ペレーティング・システム・プログラム信号をディスク
ドライブからＲＡＭ回路へ転送するＤＭＡコントローラ
、第２制御信号またはそれ以上の信号を検出し、ディス
クドライブに電力を供給し起動させ、第２制御信号が検
出されない場合には、ディスクドライブを使用禁止とし
、電源を取り除くマイクロプロセッサに接続された切替
え電源回路からなり、この構成によりブートストラップ
・プログラムを実行するマイクロプロセッサに応じてオ
ペレーティング・システムを磁気ディスクからＲＡＭ回
路へダウンロードし、次に、前記切替え電源回路はディ
スクドライブを使用禁止とし電源を取り除く。
寒徽鮨 以下、添付図に従って本発明を詳述する。
第１図において、ＥＰＲＯＭ回路ｌは回路−タ・バス２
、アドレス・バス５、コントロール・バス６をそれぞれ
介してマイクロプロセッサ３に接続されている。
ＥＰＲＯＭ回路ｌに回路−グラムが組込まれており、こ
のプログラムにより、マイクロプロセッサがパワーアッ
プされたり、リセットされるのに応じてブートストラッ
プ処理が実現される。
Ｅｒ’ＲＯＭ＋はマイクロプロセッサ３が発生する信号
をコントロール・バス６を介して受信すると使用可能に
なる。
ダイレクト・メモリ・アクセス・コントローラＤＭＡＣ
ｌ０は、データ・バス２、アドレス・バス５、コントロ
ール・バス６をそれぞれ介してマイクロプロセッサ３に
接続されている。
フロッピー・ディスク・コントローラＦＤＣＩ３は、デ
ータ・バス２とコントロール・バス６を介してマイクロ
プロセッサ３に接続され、さら１、−　　　７（１＝＋
　　し’　−Ｈ；コ／　　）　ｈｐ’＝　　ノ　−／　
　Ｉ　　７　　＋−Ｂｃｋｎ　　士れでいる。該ディス
クドライブ１７にはオペレーティング・システム・プラ
グラムの入ったフロッピー・ディスクが含まれている。
動作時、マイクロプロセッサ３は、ＥＰｒ（ＯＭ回回路
間記憶されているブートストラップ・プログラムを実行
してＦＤＣＩ３を動作させ、所定のデータ信号を内部レ
ジスタにロードすることによりビット伝送速度やパリテ
ィ・ピット生成等を定めてディスクドライブ１７からデ
ータを読取る。
次に、マイクロプロセッサはＤＭＡＣｌ０を動作させ、
ＦＤＣ１３からダイナミック・ランダム、アクセス・メ
モリＤＲＡＭＩ８へデータを転送する。なお、このＤｒ
ｔＡＭ１８はデータ・バス２、アドレス・バス５、コン
トロール・バス６をそれぞれ介してマイクロプロセッサ
３に接続されている。ＤＭＡＣｌ０は、内部データ・レ
ジスタにＤＴＩＡＭ＋８の最初と最後の有効アドレスを
ロードし、オペレーティング・システム・プログラムを
記憶ずろアドレス・スペースを定めろことによって動作
される。
マイクロプロセッサ３はデータ・バス２に信号を発生す
る。この信号は、ＥＰＲＯＭ回路ｌに記憶されているブ
ートストラップ・プログラムの命令をさらに実行すると
き、ディスク・ドライブ・コントローラＩ９に加えられ
る。信号はコントローラ１９でラッチされ、このコント
ローラからイネーブル信号が発生し、電源回路３２とデ
ィスクドライブ１７に加えられる。電源回路３２は、ト
ランジスタ回路で構成され、ディスクドライブ１７のＶ
ＩＮ電力入力端子に１２ボルト及び５ボルト電源供給を
行なうためのものである。これは第２図以下に説明する
。コントローラ１９もイネーブル信号を発生する。この
信号はディスクドライブ１７のＯＮＮ入代加えられ、デ
ィスク駆動モータが使用可能となる。
次に、ＦＤＣｌ３は、入出力コントロール・バスＩ　Ｃ
Ｔｒ（Ｌ及び０ＣＴＲＬを介して、ディスクドライブ１
７と一連のハンドシェーキング動作を行い、ディスクか
らのデータ読取りを初期設定する。ＦＤＣｌ　３は、Ｄ
ＲＱ出力をハイにすることによりＤＭＡリクエストが出
される。ＤＭＡリクエストはＤＭＡＣｌ０のＲＥＱ入力
端で受信される。その結果、ＤＭＡＣｌ　ＯがそのＡＣ
Ｋ出力端からＤＭＡ肯定応答信号を発生して、ＦＤＣ１
３のＡＣＫ入力により受信される。ＤＭＡＣ１０はコン
トロール・バス６を介しているいろな調停ステータス信
号を発生して、マイクロプロセッサ３により受信され、
ＤＭＡＣがアドレスやデータ・バス５及び２を制御、す
なわち“支配”していることをマイクロプロセッサに知
らせる。
ＦＤＣｌ３は、シリアル・デジタル信号の形式をもつオ
ペレーティング・システム・プログラムをディスクドラ
イブ１７からＲＤ入力を介して読み始める。受信された
信号は、ＦＤＣｌ　３内で直列から並列のフォーマット
に変換された後、ＤＡＴＡ端子を介してデータ・バス２
に加えられる。
データ・バス２からのパラレル・デジタル信号は、ＤＭ
ＡＣｌ０のＤＡＴＡ端子で受信される。この信号はそこ
から更にデータ・バスへ加えられて伝送され、ＤＲＡＭ
１８の連続した位置に記憶される（この場合、ＤＭＡＣ
１０により生成されアドレス・バス５に現れる所定のア
ドレス信号の決定に従う）。
オペレーティング・システム・プログラムのディスクド
ライブ１７からＤＲＡＭｌＢへの転送は、一般的なりＭ
Ａ転送法で行われ、オペレーティング・システム・プロ
グラムがすべてＤＲＡＭに記憶されるまで（すなわち、
ＤＲＡＭ１８の最後の有効メモリ・アドレスがロードさ
れるまで）続けられる。
ＦＤＣｌ　３のターミナルカウント入力′ｒＣにより受
信され、ＤＭＡＣｌ　ＯはＤＯＮＥ出力端から信号を出
力し、転送が完了したことをディスク・コントローラに
知らせる。
次に、ＤＭＡＣｌ０ｉｉ割込み信号ＩｔをＩＮＴ出力端
に発生ずる。この信号は優先割込みエンコーダＩＩに加
えられる。エンコーダ１１は、複数の割込み信号、例え
ば、ＩＩ及びＩ２のうちどの信号がマイクロプロセッサ
３に対して割込み最優先権をもつかを決定し、割込み信
号を生成する。
マイクロプロセッサ３から更にデータ信号が出力され、
データ・バス２を介してコントローラ１９に送られ、そ
の結果、コントローラＩ９は割り込み信号の受信に応答
して、デスエーブル信号を出力し、電力供給回路３２を
オフにすると共に、ディスクドライブモータを不能にす
る。この動作の詳細は第２図を参照しながら以下に説明
する。
ＤＲＡＭ＋８に記憶されているオペレーティング・シス
テム・プログラムの命令は、マイクロプロセッサ３によ
り一般的な方法で実行される。
上述したように、本発明によると、ユーザ入力データは
スタティック・メモリに一時的に記憶され、定期的な転
送によりフロッピー・ディスクに永久に記憶される。ユ
ーザ入力データは、ビデオ表示端子のようなターミナル
２９から、データ・ターミナル（Ｄ　Ａ　Ｔ　Ａ）を介
してデータ・バス２に接続されているＵＡＲＴ２７によ
り受信される。
動作時において、ユーザや顧客がデータを入力したいと
き、データはターミナル２９へ入力され、そこでＵＡＲ
Ｔリクエスト信号が生成される。この信号は、ＵＡＲＴ
２７とデータ・ターミナル２９の間に接続されているコ
ントロール・バス３０へ入力される。複数のハンドシェ
ーキング制御信号はデータ・ターミナルとＵＡＲＴの間
へ一般の方法によりコントロール・バス３０を介して伝
送される。ユーザ入力信号は、ＵＡＲＴ２７のＲＸＤ入
力端によりターミナル２９から受信される。ＵＡＲＴ２
７は割込み信号Ｉ２をＩＲＱ出力端を介して優先割込み
エンコーダ１１へ出力し、割込み信号をマイクロプロセ
ッサ３へ供給する。マイクロプロセッサ３は、割込み信
号を受信すると、制御信号をコントロール・バス６へ送
り、ＵＡＲＴ２７からデータ・バス２５を介してＣＭＯ
Ｓ　　ＲＡＭ２５へのデータ転送を制御する。マイクロ
プロセッサ３から前記の制御信号を受信すると、ＵＡＲ
Ｔ２７は受信データを直列から並列のフォーマントに変
換し、その並列フォーマット・データをデータ・バス２
へ供給して、０ＭＯ９ＲＡＭ２５の所定位置に記憶させ
る。
顧客がさらにデータをターミナル２９へ入力すると、マ
イクロプロセッサは再び割込みを受け、そのデータはデ
ータ・バス２を介して転送されＣＭＯＳ　　ＲＡＭ２５
の別の位置に記憶される。
このようにして、ＣＭＯＳＲＡＭ２５の連続した位置に
ユーザ定義のデータがターミナル２９からロードされる
。
ＣＭＯＳ　　ＲＡＭ２５の各位置がロードされると（す
なわち、ＣＭＯＳＲＡＭ２５が満杯になると）、マイク
ロプロセッサ３は、ＤＭＡＣｌ０を動作させＤＭＡデー
タを０ＭＯ９ＲＡＭ２５からＦＤＣｌ　３へ転送する。
次に、ＦＤＣｌ　３はＤＭＡリクエストをＤＲＱ出力端
から生成する。これに応答して、ＤＭＡＣｌ０が肯定応
答信号を発生する。ＤＭＡＣｌ０は、アドレス・バス５
及びデータ・バス２に対し“支配権”を獲得し、ＤＭＡ
データを一般的な方法でＣＭＯＳ　　ＲＡＭ２５からＦ
ＤＣ１３へ転送する。前記のように、コントローラ１９
がデータ信号をマイクロプロセッサ３から受信すると、
ディスクドライブ１７が使用可能となり、回路３２によ
り作動電力がディスク・ドライブに供給される。ＦＤＣ
ｌ　３が受信したデータはディスクドライブ１７に書込
まれ、一般的な方法でフロッピー・ディスクに記憶され
る。
ＤＭＡデータの転送が完了すると、ＤＭＡＣｌ０がＤＯ
ＮＥ出力端に信号を発生する。この信号をＦＤＣｌ　３
へ入力してデータ転送の完了を表示する。また、割込み
信号１１がＤＭＡＣＩ　ＯのＴＮＴ出力端から生成され
てデータ転送の完了がマイクロプロセッサ３に通知され
る。
コントロール・バス６により搬送されるいろいろな制御
信号、例えば、マイクロプロセッサ３とＤＭＡＣｌ０の
間のハンドンエーキング信号等の詳細はここで述べない
が、当業者には周知のことである。
０ＭＯ９ＲＡＭ２５に電力入力ＶＣＣを設け、これを電
源−Ｖとコンデンサ３３に接続し、電源異常時、コンデ
ンサ・バックアップを行う。従って、フロッピー・ディ
スクにアンプロードされずにＣＭ　ＯＳ　　ＲＡ　Ｍ　
２５に記憶されたままのデータか電源異常により消失す
ることはない。この発明の実施例では、−５ボルト電源
とアースの間に３フアラドのコンデンサを接続した。
第２図において、ディスクドライブ・コントローラ１９
にはＱ６、Ｑ７の出力端が設けられ、これらはそれぞれ
バッファ４０とバッファ４１に接続されている。本発明
では、コントローラ■９はアドレス指定可能なラッチで
構成される。バッファ４０及び４１の出力はそれぞれプ
ルアップ抵抗４２と４３に接続され、一方は、電流制限
用の抵抗４４Ａを介してＰＮＰトランジスタ４４のベー
スに接続され、他方はＶＭＯ９ＦＥＴトランジスタ４５
のゲートに接続される。プルアップ抵抗４２と４３は＋
１２ボルトの電源に接続される。
ＰＮＰトランノスタ４４のエミッタは、Ｉ２ボルト電源
に接続されると共に、同コレクタは、ディスクドライブ
１７に接続するために出力端子・１７に接続されている
。
ＶＭＯＳ　　ＦＥＴ４５はｎ型エンハンスメント形ＦＥ
Ｔで、そのドレーンは＋５ボルトのソースに接続される
。ＶＭＯＳ　　ＦＥＴ４５の堰板をソ−スと出力端子４
８に接続し、＋５ボルトの動作電源をディスクドライブ
１７に供給する。
ディスク・ドライブ・コントローラＩ９の出力をさらに
反転バッファ４６に接続して、前記のようにディスクド
ライブ１７を使用可能にする。
動作時において、ディスクドライブ１７に入出力される
データ転送リクエストを表わすデータ信号は、コントロ
ール・バス６で信号が受信されると、データ・バス２か
ら受信され、ディスク・ドライブ・コントローラＩ９ヘ
ロードされる。データ信号が受信されると、ディスク・
ドライブ・コントローラ１９の出力は論理ハイレベルに
なる。
この信号はバッファ４０．４１及び反転バッファ４６に
供給される。反転バッファ４６に加えられた信号はそこ
で反転された後、ディスクドライブ１７の使用可能入力
へ供給される。バッファ４０及び４１に加えられた信号
をそこから伝送して、トランジスタ４４．４５を使用可
能にし、導電状態とする。これにより、１２ボルト直流
電源はＰＮＰトランジスタ４４のエミッターコレクタ経
路を通って出力端子４７に送られ、また、＋５ボルト直
流電源はＶＭＯＳ　　Ｆ’ＥＴのドレーン−ソース・ヂ
ャンネルを介して出力端子４８に送られる。
従って、反転バッファ４６から使用可能信号が受信され
、端子４７．４８から電源供給電圧が加えられると、デ
ィスクドライブ１７は使用可能になる。
本発明の好ましい実施例においては、データ・バス２と
して１６ビツトのデータ・バスを用いる。
上述の通り、データ記憶システムでは高価なＥＰＲＯＭ
の数を減らすほうがよい。従って、この実施例では、第
３図に示すように１個の８ビットＥＰＲＯＭチップＩＡ
を用い、これを８ビツトのラッチ回路ＩＢを介して１６
ビツトのデータ・バス２とインタフェースさせる。普通
なら、２個の８ビットＥＦＲＯＭチップが必要とされる
はずである。
ブートストラップ・プログラムの１６ビツト命令は、命
令の上位バイトが所定のメモリ位置に、また下位バイト
が次の隣接位置にくるように８ビツトのＥＰＲＯＭチッ
プＩＡに記憶されている。従って、本発明では、＋２８
の１６ビツト命令が１個の８ヒツトＥＰＲＯＭチップＩ
Ａ内の２５６の場所に記憶されている。
動作時において、アドレス・バス５及びコントロール・
バス６からアドレス信号とコントロール信号を受信する
と、命令の上位バイトは、ＥＰＲ○ＭチップＩＡのＤＯ
−Ｄ７出力からラッチ回路ＩＢのＤＩ−Ｄ８人入力伝送
される。命令の上位バイトはラッチ回路ＩＢに記憶され
る。次に、アドレス・バス５とコントロール・バス６で
さらに信号を受信すると、命令の下位バイト及び上位バ
イトは、ＥＰＲＯＭチップＩＡのＤＯ−Ｄ７出力及びラ
ッチ回路Ｉｎ（のＱｌ−０８出力からそれぞれ出力され
データ・バス２のＤＯ−Ｄ１５ラインへ伝送される。従
って、１６ビツト命令はＩｆｌＮの８ビツトＥ　Ｆ　Ｒ
ＯＭチップによって生成され、データ・バス２へ与えら
れる。
本発明で使用する何効なプロトタイプマイクロプロセッ
ザ３は、モトローラ社製の６８０００型マイクロプロセ
ツサであり、ＦＤＣＩ　３は米国ＮＥＣ社製の７６５型
シングル／ダブル記録密度フロッピー・ディスク・コン
トローラであり、ＤＭＡコントローラ１０はモトローラ
社製の６８４５０型ダイレクト・メモリ・アクセス・コ
ントローラであり、ディスクドライブは三菱社製である
。
本発明は、要するにオペレーティング・システム・プロ
グラムやユーザ入力データを記憶するための安価で信頼
性の高いデータ記憶システムを提供するものである。デ
ィスクドライブにフロッピー・ディスクを収容し、その
ディスクにオペレーティング・システムを記憶させるた
め、先行技術のＥＰＲＯＭデータ記憶システムやバブル
・メモリ・データ記憶システムと比べ非常に安価に構成
できる。又、本発明では、小容量のＣＭＯＳＲＡＭを用
いてユーザ入力データを一時的に記憶し、これを定期的
にフロッピー・ディスクへアップロードする。従って、
ディスクドライブへのアクセス回数は非常に少ない（す
なわち、システムのパワーアップまたはりセット中、ま
た、時としてユ−ザ入カデータをアップロードするとき
にアクセスされる）。従って、先行技術のディスク記憶
システムと比べ、磁気酸化摩耗が少ない。さらに、フロ
ッピー・ディスクによる記憶は比較的安価で済むから、
高度なオペレーティング・システム・プログラムの新し
いものや最新版を、定期的にフロッピー・ディスクを交
換することによって安く実現することができる。
当業者は、前記のような本発明の原理を用いれば、本発
明の実施にあたり他のいろいろな方法があることを理解
されよう。例えば、フロッピー・ディスク・コントロー
ラＩ３と電源回路３２を適当に変更すれば、フロッピー
・ディスクやディスケットの代わりにハード・ディスク
を用いることかできる。また、複数のカプセル封じディ
スク・ドライブを用いてプログラムやユーザ入力データ
をさらに記憶させることもできる。
さらに、フロッピー・ディスクドライブをカプセルに封
じ込み、フロッピー・ディスクにほこりがたまるのを防
ぐことができる。また、トランジスタ電源回路３２（第
２図〕の代わりに、リレーや他のスイッヂング回路を利
用してディスクドライブ１７に電源を供給することがで
きる。
ＤＭＡＣＩ　Ｏを離散的回路に置き換え、フロッピー・
ディスク・コントローラ１３とＣＭＯ９ＲＡＭ２５また
はＤＲＡＭ１８の間でデータ転送を行うことができる。
別の方法として、マイクロプロセッサかデータ転送を行
うのに通常必要とする時間を長くできるように許容差を
設ければ、マイクロプロセッサ３によりデータ転送を直
接行うことができる。
さらに、本発明は、データへのアクセス回数が少なくて
済むコンピュータ制御システムならどのようなシステム
にも利用でき、ＰＡＢＸと共に用いられるデータ記憶シ
ステムのみに限定されるものではない。
本発明のあらゆる利用法及び他の実施例は、添付の特許
請求の範囲で規定した本発明の範囲内にあるものとみな
される。
【図面の簡単な説明】
第１図は本発明を実施する概略ブロック線図である。 第２図は本発明の実施例による電源制御回路及び電源回
路の概略ブロック線図である。 第３図は本発明の実施例によるＥＰＲＯＭ回路の概略ブ
ロック線図である。 １・・・Ｅ　Ｐ　ＲＯＭ回路、２　・・・データ・バス
。 ３　・・・マイクロプロセッサ、５　・・・アドレス・
バス、６　・・・コントロール・バス、１０　・・・Ｄ
ＭΔＣ１１３・・・ＦＤＣ，１７・・・ディスクドライ
ブ、　１９　・・・ディスク・ドライブ・コントローラ
。 ３２　・・・電源回路。 特許出願人　マイチル・コーポレーション代　理　人　
弁理士　青　山　葆　ほか２名Ｉ′７ ′）６３１ｚ

Claims (1)

  1. 【特許請求の範囲】 １、（ａ）制御信号を発生する手段と、 （ｂ）データ信号を永久に記憶する磁気ディスク手段を
    有するディスク駆動手段と、 （ｃ）該データ信号を一時記憶するダイナミック・メモ
    リ手段と、 （ｄ）該制御信号のうち第１制御信号を受信し、それに
    応じて該ディスク駆動手段を使用可能にする手段と、 （ｅ）該制御信号のうち第２制御信号を受信し、該ディ
    スク駆動手段が使用可能であれば、該第２制御信号受信
    に応じて、該永久記憶データ信号を該ディスク駆動手段
    から該ダイナミック・メモリ手段へ転送する手段及び、 （ｆ）該データ信号の転送完了により、該ディスク駆動
    手段を使用禁止する手段から成り、該駆動手段がデータ
    信号転送期間中のみ使用可能にされ、それにより、該駆
    動手段及び磁気ディスク手段の摩耗が減少するよう構成
    されることを特徴とするデータ記憶システム。 ２、更に、 （ａ）ユーザ入力データ信号を一時的に記憶するスタテ
    ィック・メモリ手段及び、 （ｂ）該制御信号のうち、第３制御信号を受信し、該デ
    ィスク駆動手段が使用可能であれば、該第３制御信号受
    信に応じて、一時的に記憶された該ユーザ入力データ信
    号を該スタティック・メモリ手段から該ディスク駆動手
    段へ転送する手段から成ることを特徴とする特許請求の
    範囲第１項に記載のデータ記憶システム。 ３、前記永久記憶データ信号を転送する前記手段がダイ
    レクト・メモリ・アクセス・コントローラで構成される
    ことを特徴とする特許請求の範囲第１項に記載のデータ
    記憶システム。 ４、前記ダイナミック・メモリ手段が１個以上のＤＲＡ
    Ｍ回路で構成されることを特徴とする特許請求の範囲第
    １項、第２項、第３項の何れか一項に記載のデータ記憶
    システム。 ５、前記スタティック・メモリ手段が１個以上のＣＭＯ
    Ｓ　ＲＡＭ回路で構成されることを特徴とする特許請求
    の範囲第２項に記載のデータ記憶システム。 ６、更に、電源異常の際、前記ユーザ入力データ信号が
    消失するのを防ぐため該スタティック・メモリ手段に接
    続されるコンデンサ・バックアップ手段を備えることを
    特徴とする特許請求の範囲第２項または第５項に記載の
    データ記憶システム。 ７、（ａ）複数の制御信号を発生するマイクロプロセッ
    サと、 （ｂ）ユーザ入力データ信号及びデジタル・プログラム
    信号を記憶する磁気ディスク手段を備えたディスク駆動
    手段と、 （ｃ）回路内でディスク駆動手段に接続されるダイナミ
    ック・メモリ手段と、 （ｄ）該ユーザ入力データ信号を受信する手段と、 （ｅ）受信した該ユーザ入力データ信号を一時的に記憶
    するスタティック・メモリ手段及び、（ｆ）マイクロプ
    ロセッサに接続され、該マイクロプロセッサからの第１
    制御信号の受信により、該ディスクドライブ手段を使用
    可能にし、該デジタル・プログラム信号を該ディスクド
    ライブから該ダイナミック・メモリ手段へ転送すると共
    に、該マイクロプロセッサから第２制御信号の受信によ
    り、該駆動手段を定期的に使用可能とし、一時的に記憶
    されたユーザ入力データ信号を該スタティック・メモリ
    から該駆動手段に転送する手段とから成ることを特徴と
    するデータ記憶システム。 ８、更に、前記信号転送の完了より、前記ディスク駆動
    手段を使用禁止にする手段を備えることを特徴とする特
    許請求の範囲第７項に記載のデータ記憶システム。 ９、前記転送手段がダイレクト・メモリ・アクセス・コ
    ントローラであることを特徴とする特許請求の範囲第８
    項に記載のデータ記憶システム。 １０、前記ダイナミック・メモリ手段が１個以上のＤＲ
    ＡＭ回路からなることを特徴とする特許請求の範囲第７
    項、第８項、第９項の何れか一項に記載のデータ記憶シ
    ステム。 １１、前記スタティック・メモリ手段が１個以上のＣＭ
    ＯＳ　ＲＡＭ回路で構成されることを特徴とする特許請
    求の範囲第７項、第８項、第９項の何れか一項に記載の
    データ記憶システム。 １２、更に、電源異常時に、前記一時的に記憶されたユ
    ーザ入力データ信号が消失するのを防ぐため、前記スタ
    ティック・メモリ手段に接続したコンデンサ・バックア
    ップ手段を含むことを特徴とする特許請求の範囲第７項
    、第８項、第９項の何れか一項に記載のデータ記憶シス
    テム。 １３、更に、汎用非同期送受信装置を前記の手段に接続
    して前記ユーザ入力データ信号を受信すると共に、該ス
    タティック・メモリ手段にも接続して前記ユーザ入力デ
    ータ信号を該受信手段から該スタティック・メモリ手段
    に転送することを特徴とする特許請求の範囲第７項、第
    ８項、第９項の何れか一項に記載のデータ記憶システム
    。 １４、前記使用禁止にする手段をトランジスタ回路で構
    成し、この回路を直流電源に接続して、第１、第２制御
    信号の有無により該直流電源からの動作電力を前記ディ
    スク駆動手段に供給したり、供給しなかったりすること
    を特徴とする特許請求の範囲第８項または第９項に記載
    のデータ記憶システム。 １５、（ａ）データ・バスと、 （ｂ）該データ・バスに接続された第１ＲＡＭ回路と、 （ｃ）デジタル・リセット・プログラム信号を受信する
    ため該データ・バスに接続されたＲＯＭ回路と、 （ｄ）該データ・バスに接続され、該デジタル・リセッ
    ト・プログラム信号を受信し、それに応じて複数の制御
    信号を発生するマイクロプロセッサと、 （ｅ）該データ・バスに接続され、デジタル・オペレー
    ティング・システム・プログラムの信号を記憶する磁気
    ディスクを備えたディスクドライブと、 （ｆ）該データ・バスと該マイクロプロセッサに接続さ
    れ、制御信号のうち第１制御信号またはそれ以上の制御
    信号を受信し、それに応じて該オペレーティング・シス
    テム・プログラム信号を該ディスクドライブから該ＲＡ
    Ｍ回路へ転送するＤＭＡコントローラ及び、 （ｇ）該マイクロプロセッサに接続された該制御信号か
    ら第２制御信号またはそれ以上の制御信号を検出し、そ
    れに応じて電源を使用可能として該ディスクドライブに
    供給する一方、該第２制御信号が検出されなければ、電
    源を使用禁止として該ディスクドライブから電力を除去
    する切替え可能電源回路とから成り、 これにより、該オペレーティング・システム信号は、マ
    イクロプロセッサが前記制御信号を発生するのに応じて
    、磁気ディスクからＲＡＭ回路へダウンロードされ、そ
    の後、ディスクドライブは切替え可能電源回路により使
    用禁止とされ、その電力が除去されることを特徴とする
    データ記憶システム。 １６、更に、 （ａ）前記データ・バスに接続され、ユーザ入力データ
    信号を受信するデータ・ターミナルと、（ｂ）前記ユー
    ザ入力データ信号を一時的に記憶する付加ＲＡＭ回路と
    、 （ｃ）前記ＤＭＡコントローラを使用可能にし、前記制
    御信号から１個またはそれ以上の第３制御信号を受信し
    たとき、前記ユーザ入力データ信号を前記付加ＲＡＭ回
    路から前記ディスクドライブへ定期的に転送する手段、
    とからなることを特徴とする特許請求の範囲第１５項に
    記載のデータ記憶システム。 １７、前記第１ＲＡＭ回路が１個以上のダイナミックＲ
    ＡＭチップで構成されることを特徴とする特許請求の範
    囲第１５項、第１６項の何れか一項に記載のデータ記憶
    システム。 １８、前記ＲＯＭ回路がＥＰＲＯＭチップであることを
    特徴とする特許請求の範囲第１６項に記載のデータ記憶
    システム。 １９、前記データ・バスが第１所定数のビット長であり
    、前記ＲＯＭ回路は該第１所定数未満の所定出力数をも
    ち、ラッチ回路及び前記データ・バスの所定の読取りの
    データ・ラインに接続され、該ラッチ回路の出力はさら
    に他のデータ・ラインに接続され、これにより前記ＲＯ
    Ｍ回路がデータ・バスとインタフェースされることを特
    徴とする特許請求の範囲第１５項、第１６項、第１８項
    の何れか一項に記載のデータ記憶システム。 ２０、前記電源回路を直流電源とトランジスタ回路で構
    成し、前記直流電源から供給される動作電力を前記ディ
    スク駆動手段へ伝送することを特徴とする特許請求の範
    囲第１５項または第１６項に記載のデータ記憶システム
    。 ２１、前記付加ＲＡＭ回路が１個以上のスタティックＣ
    ＭＯＳ　ＲＡＭチップで構成されることを特徴とする特
    許請求の範囲第１６項に記載のデータ記憶システム。 ２２、前記ディスク駆動手段がカプセル封じされ、ほこ
    りの蓄積から保護されることを特徴とする特許請求の範
    囲第１項、第７項、第１５項の何れか一項に記載のデー
    タ記憶システム。
JP61305141A 1985-12-20 1986-12-19 デ−タ記憶システム Pending JPS62168222A (ja)

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