JPS6151880A - 分割ゲートトランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は不揮発性ＥＦＲＯＭに関するものであって、更
に詳細には、各セルの書込及び読取を制御する為の分割
ゲート（即ち、浮遊ゲートと制御ゲートの両方）を具備
しており、その浮遊ゲートがドレイン及び浮遊ゲートの
下側のチャンネルと自己整合しており且つ制御ゲートは
自己整合していない様なＥＰＩＩＯＭに関するものであ
る。

効率を向上させた分割グー１〜型不揮発性ＥＦＲＯＭは
１９８０年４月７日に出願した発明者ハラリの発明に関
して１９８２年５月４日に発行された米国特許第４．３
２８，５６５号に開示されている。ハラリの特許に開示
するところによれば、ｎチャンネルＥＦＲＯＭセル内の
浮遊ゲートはドレイン上及びチャンネルの一部上に延在
しその際にドレインと浮遊ゲートとの間に「ドレイン」
容量を形成すると共にチャンネルと浮遊ゲートとの間に
「チャンネル」容量を形成する１次いで、制御ゲー１−
が浮遊ゲートとオーバラップし且つソース拡散近傍のチ
ャンネルの残部上に延在しその際に浮遊ゲートと制御ゲ
ートとの間に「制御」容量を形成する。これらの３つの
容量は、各セルを駆動する為の結合を形成する。制御ゲ
ート直下のチャンネル内の反転領域は制御ゲートへ印加
される”ｉ！！’込又は読取アクセス」電圧によって直
接確立される。浮遊ゲート直下のチャンネル内の反転領
域は、制御ゲート電圧及びドレインへ印加される別の書
込アクセス電圧によってドレイン容量と制御容量及びチ
ャンネル容量を介して間接的に確立される。セルは、紫
外線照射か又は薄層化した酸化１漠の領域を介して浮遊
ゲートからトンネル動作される電子によって消去される
。ソース及びドレインに関して制御ゲートと浮遊ゲート
とを非対照的に配設することにより非常に高密度のアレ
イを実現することが可能である。その他の分割ゲート構
成は、［１ａｒｎｅｓ等著の「Ｎチャンネル長Ｅ　Ｐ　
ＲＯＭセルの動作及び特性」という名称の文献、ソリッ
ドステートエレクトロニクス、Ｖｏ、Ｌ、　２１．５２
１−５２９頁（１９７８）　、及びＧｕｔｅｒｍａｎ等
著の「浮遊ゲート構成を使用した電気的に変化させるこ
との可能な不揮発性メモリセル」という名称の文献、Ｉ
ＥＥＥジャーナル・オン・ソリッドステートサーキッソ
、Ｖｏｌ、　５Ｃ−１４、Ｎｏ、　２．１９７９年４月
、に開示されている。

第１図は従来技術の典型的なＩＥＰＲＰＭを示している
。第１図において、メモリセルはｎ＋＋ソース領域１１
ａ及びチャンネル領域１６によって離隔されているｎ＋
＋ドレイン領域１１ｂとを有している。

チャンネル領域１６は、図示した如く、実効長さＬ　ｅ
ｆｆを有している。チャンネル領域１６上にゲート絶ａ
層１２が設けられており、その上に浮遊ゲー１−１３が
形成されている。典型的に、浮遊ゲート１３はポリシリ
コン（多結晶シリコン）から形成されている。浮遊ゲー
ト１３上には絶８層１４が設けられており、それは典型
的に熱成長された二酸化シリコンである。制御ゲー１−
１５が浮遊ゲート１３上の絶縁層１４上に形成されてい
る。

第１図におけるトランジスタの状態は浮遊ゲート１３に
与えられる電荷によって決定される。電子がｌＹ遊ゲー
ト１３」二に与えら才しると、トランジスタをターンオ
ンさせる（即ち、ソースｌｌａとドレイン］１１）との
間にｎチャンネルを形成して一方から他ツノへ電流が流
れることを可能とする）のにグー１−１５上で必要とさ
れるスレッシュホールド電圧Ｖ１．ｘは、浮遊ゲート１
３−ヒに電子が与えれていない場合よりも著しく大きい
。第１図に示した如く、浮遊ゲート１３の領域Ｌ３ａ及
び１３ｂは、夫々、小量「Δ」だけソース１１及びドレ
インＩｌｂに重畳する。従って、ソースｌｌａと浮遊ゲ
ート領域１３ａとの間及びドレインｌｌｂと浮遊グー１
〜領域１３ｂとの間に容量が形成される。

ソース１．１　ａとドレインｌｌｂのゲート１３による
オーバーラツプが量「Δ」であると、浮遊ゲート１３と
制御ゲート１５（両方共ポリシリコンで形成）との間の
容ｉｃρｐは次式で与えられる。

Ｃｐｐ　ｏｃＡｐｐ　ｏｃＷ（Ｌｅｆｆ　＋　’ｌΔＦ
Ｇ、Ｄ）　　　ｍ上式（１）において、Ｃｐｐは浮遊ゲ
ート１３とその上方の制御ゲート１５との間の容量（こ
の容量はＡＰＩＩに比例）であり、且つＡＰＲは浮遊ゲ
ート１３の断ｍＴであって浮遊ゲート１３の幅Ｗ（図面
に垂直）と浮遊ゲーｌ−１３の長さである（Ｌｅｆｆ　
＋　２ΔＦＧ、Ｄ）との積である。

浮遊ゲート１３と基板１０との間の容量ＣＰＲＯＭは浮
遊ゲー１−１３の実効幅Ｗｅｆｆ　（即ち、浮遊ゲート
１３下側の活性面積の紙面に垂直な幅）とＬｅｆｆとの
積に比例する。従って、容量ＣＰＲＯＭは以下の如くな
る。

ＣＰＲＯＭ　ｃｃ　Ａ　ＰＲＯＭ　ｃＣＷｅｆｆ　（Ｌ
　ｅｆｆ）　　　　　（２）浮遊ゲート１３のドレイン
ｌｌｂに体する容量結合Ｃ，ＦＧ、Ｄは以下の如く与え
られる。

ＣＦＧ、Ｄ　ＯＣＡＦＧ、Ｄ　（”　Ｗｅｆｆ（ΔＦＧ
、Ｄ）　　　　（３）ドレインｌｌｂに対する浮遊ゲー
ト１３の容量結合ＣＦＧ、Ｄの制御ゲート１５に対する
浮遊ゲート１３の容量結合Ｃρρ及び基板１０に対する
浮遊ゲート１３の容量結合ＣＰＲＯＭに対する容量結合
比ＣＲＦＧ、Ｄは以下の如く与えられる。

ＣＲＦＧ、Ｄ　０Ｃ Ｗｅｆｆ（ΔＦＧ、Ｄ）／［Ｗｃｆｆ（Ｌ’ｅｆｆ）＋
（Ｌｅｆｆ＋２ΔＦＧ、Ｄ）］Ｌａｆｆが段々小さくな
ると、円＋ＯＮセルの性能に与えるドレイン結合の影響
は限界に到達する追設々と大きくなり、Ｌｅｆｆが非常
に小さくなると、この結合は０．３に近づく（例えば、
異なった酸化層厚さ及びＷとＷ　ｅ　ｆ　ｆとの間の差
異を考慮にいれ　　。

て）。オーバーラツプ「Δ」は処理プロセスに依存して
おり、旧つ実質的に固定されている。

第２図は、１９８２年５月・１「Ｉに発行されたハラリ
の米国特許第４，３２８，５６５号に１！（示されてい
る様な従来の分割ゲート型構成を示している。この構成
における主要な関心事は、　７’ｌ−遊ゲート２３下側
のヂ（・ンネル２６の部分２６ｂの長さに関するもので
ある。第２図の構成は非自己整合型分割ゲｈ　４ｉ１？
成である。全実効チャンネル長２６は１つのマスクによ
って画定され、従ってそれは一定である。然し乍ら、浮
遊ゲート２：３下側のチャンネル２Ｇの部分２６ｂの長
さはマスク整合公差と共に変化する。従って、実効チャ
ンネル長さ２６ｂは整合プロセスに強く依存する。その
結果、現在得ら４しる最良の技術でも±０．５乃至±０
．６ミクロンよりも良い実効チャンネル長２６ｂを形成
することは出来ない。典型的な公称１ミクロンの実効チ
ャンネル長２６ｂの場合、実際のチャンネル長さは、製
造公差に起因して、約１±０．６ミクロンの範囲に渡っ
て変化する。その結果、各トランジスタメモリセルの性
能が広範に変動することとなる。

訃込及び読取電流は両方共極めてチャンネル長さに敏感
である。良好なセルの場合には問題ないが、劣悪なセル
は動作しなくなる。良好なデバイスは実効チャンネル２
６ｂ　（１実施例においては、０゜８ミクロン）を有し
ており、それは短すぎるチャンネル長さく例えば、０．
２ミクロン以下であって、製造上の変動を考慮すると、
チャンネル２６上に浮遊ゲート２３のオーハーラソプは
全く存在せず、従ってセルの書込は行なわれない）と、
許容出来ない程遅い書込を行なう長すぎるチャンネル長
さく例えば、１．４ミクロン以上）との間の長さである
。従って、この従来の構成における主要な点は結合より
も寧ろチャンネル部分２６ｂの長さくＬｅｆｆ）である
。従って、第２図に示した如き構成においては、ドレイ
ン２１ｂと７７遁ゲート２３との間に結合か（ｊ在し１
：）るが、チャンネル長さ２６ｂを注意深く制御しない
と、メモリセルは予定通り動作することはない。

第１図の従来のＵＰＲＯＭにおけるｊＥ要な問題は。

書込スレシュボールド電圧Ｖｔｘとデバイスのドレイン
ターンオン電圧ＶＤＴＯとの間の関係に関するものであ
る。Ｖ　ＤＴＯはドレイン上の電圧であって、それは、
７’７　ｉｕゲート１３へ容１１Ｌ結合されると、トラ
ンジスタをターンオンさせる。第４図に示した如く、第
１図に示した如きＬｅｆｆが約０．５から１．２ミクロ
ンへ増加すると、書込スレッシュホールドＶｔｘは許容
可能な書込スレッシュホールド以下に降下する。一方、
ドレインターンオン電圧ＶＤＴＯは、Ｌｅｆｆが約１ミ
クロンよりも大きい場合に、接合ブレークダウン電圧と
同じ高さになる。１ミクロン以上のＷ合、Ｖ　ＤＴＯは
非常に低く、３乃至５ポル１・丁一度に低くなることが
あり、その場合［ＥＰＲＯト１アレイは動作しなくなる
。交差点を第４図にｒＡＪとして示してある。通常の［
４１３ＲＯＭを設計する場合、交差点Ａは、Ｖｔｘが十
分に島＜（即ち、５ボルト以上）一方ＶＤＴＯが低過ぎ
ない（即ち。

８ボルトよりも低くない）様なものとすべきである。然
し乍ら、Ｖ　ＤＴＯとＶｔｘの両曲線とも交差点Ａにお
いて極めて急峻であり、従ってデバイスの特性はＬ　ｃ
ｆｆに非常に敏感である。従って、Ｌ　ｅｆｆの公差が
±０．３ミクロン程度であってかなり良い場合でも、デ
バイスの特性は依然として比較的予測不可能である。明
らかに、所望の解決はＶＤＴＯの影響を除去し且つＶｔ
ｘに対してＬａｆｆを最適化することである。

本発明は、以上の点に鑑みなされたものであって、制御
ゲートと浮遊ゲートとの両方を具儂しており浮遊ゲート
がドレイン領域に自己整合されている分割（スプリット
）グー１〜描造を使用したメモリセルを提供することに
よって従来技術の欠点を解消することを目的とする。こ
の場合、制御ゲートは自己１３合されていない。尚、本
明細書において「自己整合」という用語は、如何なる製
造上の不整合にも拘らず、浮遊ゲート下側の１−ランジ
スタチャンネル長さの部分は浮遊グー１〜自身によって
画定され、その際に浮遊ゲート下側のチャンネル長さを
一定に確保することを意味している。

この為に、特別のプロセスを使用しており、即ち浮遊ゲ
ー１−を使用してドレイン領域の１端を画定している。

ソース領域もドレイン領域と同時に画定されるが、浮遊
ゲートと相対的なソース領域の整合は、ソース領域が下
側に存在することが無く且つ浮遊ゲートから離隔されて
いる限り、臨界的ではない。

本発明にＪｌ（づくプロセス、即ち製造方法においては
、ドレイン領域の１端を画定する為に浮遊ゲートを使用
して、拡散させたドレイン領域（それは、又、ビット線
としても機能し、且つ止揚の米国′５６５特許に示され
ているタイプの長尺ドレイン領域に対応している）を形
成する。好適実施形態におい−Ｃは、ドレイン領域及び
ソース領域はイオン注入によって形成し、且つ７′７遊
ゲートの１端はドレイン領域の１側部の横方向限界を画
定する。

ホトレジスト物質が１方向へ浮遊ゲート上を部分的に延
在しており、且つ他方の方向へは浮遊ゲー！−を越えて
延在している。又、ソース領域は、この他方の方向へ浮
遊ゲートを越°えて延在するホトレジスト部分内の開口
によって画定される。その結果、浮遊ゲートの下側には
チャンネル領域の正確に画定されたチャンネル部分Ｌｅ
ｆｆが形成され、且つ浮遊ゲートの他端とソース領域と
の間のホトレジストの下側には（ワード線の一部である
後に形成されるべき制御ゲート電極によって制御される
へき）チャンネル領域の残部の比較的不正確に画定され
た部分が形成される。

本発明によれば、浮遊ゲートとソース領域との間の如何
なる不整合も後に形成されるべき制御ゲートによって被
覆され、且つ浮遊ゲートはドレイン領域に自己整合され
る一部メモリセルの動作には殆ど影響が及ぶことはない
。

以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。

尚、以下の詳細な説明は単に例示的なものであって何等
限定的な意図をもってなされるものではない。以１；の
説明から１本発明のその他の実施例が当業者等にとって
自明であることは明らかである。第５ｄ図及び第５ｂ図
に才？いて、単一のメモリセル乃至はその一部の断面の
みを示してあり、一方第３１８Ｊにおいては、２つのセ
ルの３番目のセルの一部を断面で示してある。注二意す
べきことであるが１本発明に基づく半導体集積回路メモ
リは、複数個のこの様なセルとメモリ内にデータを書き
込んだりメモリ内に記録されているデータにアクセスし
たりする為の周辺回路とを使用している。

簡単化の為に、これらの周辺回路は図示していない。

本発明の新規な自己整合型分割ゲート構成を形成する本
発明方法の開始点は、従来技術、特に止揚の米国特許′
５６５号の非整合型分割ゲート構成におけるものと同じ
である。従って、第５ａ図に示した！Ｊ１１＜、典型的
に１０−５０Ω・Ｃｌ１１の固有抵抗を持ったポリシリ
コン基板５０の上に標準的な方法でゲート酸化Ｍ５１を
形成する。ゲート酸化層５１は、典型的に、３００人の
厚さを有しておす、次いで、その上にポリシリコンの第
１層（屡々、「ポリ１」と呼称される）を形成し、該第
１層を第５ａ図に示した如くパターン形成して浮遊ゲー
ト５２を形成する。次いで、浮遊ゲート５２を形成する
為に除去したポリシリコンの部分の下側の酸化層５１を
エツチング工程（典型的には、プラズマエッチ）によっ
て除去し、次いで本構成体の上表面上にホトレジスト層
５３を形成する。

第５ｂ図に示した如く、次いで、ホトレジスト層５３を
パターン形成し、従ってホトレジストの特定のセグメン
ト５３−１が浮遊ケート５２を部分的に被覆して形成さ
れる。ホトレジスト５３−１の右側端５３ａは浮遊ゲー
ト５２の略中央に位置して形成されており、その左側端
５３ｂは浮遊ゲート５２の左側端５２ｂの左側に位置し
て形成されている。浮遊ゲート５２の幅は、典型的に。

１．５乃至２ミクロンであって、従って与えられた製造
過程中の典型的な公差の下で、製造過程中において通常
予定される最悪のマスク不整合の場゛合であっても端５
３ａが浮遊ゲート５２の右側端５２ａの左側に位置する
様に充分な確立をもって行なわせることは困難なことで
はない。又、製造中のマスクの最悪の不整合の場合に才
ｉいても、左側端５３ｂが゛）ｌ光ゲート５２の左側端
５２ｂの充分左側に位１１′″ｊしており、従って浮遊
ゲート５２の左側端５２ｂが露出されることがないこと
を確保することも園めて簡単である。従って、後に形成
されるべきソース５４ａは、常に、浮遊ゲート５２の左
側端５２ｂから横方向へ離隔されることとなる。

パターン形成されたホトレジスｌ−５３−１を形成した
後に、本構成体を選択した公知のドーズ塁（典型的には
、４　Ｘ　１０”／ａｎｔ）でイオン注入を行ない、単
心体物質５０の上表面内にｎ＋＋ドレイン領域５４　ｂ
とｎ＋＋ソース領域５／ｌａとを形成する。領域５４ｂ
の左側端５４ｂ′は浮遊ゲーＩ〜５２の右側端５２８１
によって画定され、且つその右側端５４ｂ″′はパター
ン形成されたホトレジスト５３−２の左側端５３ｃによ
って画定される。ソース領域５４８の右側端５４　ａ　
”はパターン形成されたホトレジスト−５３−１の左側
端５３ｂによって画定される。従って、ドレイン領域５
４ｂは浮遊ゲート５２の右側端５２ａに自己整合される
。

然し乍ら、ソース領域５４ａの右側端５４　ａ　”はホ
１へレジスト５３−１の左側端５３ｂに自己整合される
。７１遊ゲー１−５２の左側端５２ｂと相対的なパター
ン形成したホトレジスト５３−１の左側端５３ｂの位置
における不確定性は、制御ゲートチャンネル（第３図に
おけるチャンネル部分３６ｂに対応）の長さにおける不
確定性を表すものであって、浮遊ゲートチャンネルＬｅ
ｆｆ　（第３図の中央のセルにおけるチャンネル部分３
６ａに対応）の不確定性を表すものではない。後に形成
されるべき制御ゲート（第３図における制御ゲート３５
に対応）上に適切な電圧を与えることによって。

制御グー１−下側のチャンネル長さは問題ではなくなり
、全チャンネルの導通又は非導通は浮遊ゲート５２に与
えられる電圧によって決定される。本発明に基づいて製
造されるメモリアレイ内の全てのトランジスタにおいて
は浮遊ゲート５２が一様にドレイン５４ｂへ１妾続され
て、ｒ９す、且つ本発明に基づいて形成されるメモリア
レイ内の全てのトランジスタにおける全ての？１−Ｍゲ
ート５２下側における実効チャンネル長さＬｅｆｆ　（
第３図におけるチャンネル３６ａに対応）は実質的に同
じであるから、本発明の構成は従来のＩＥ　Ｉ）Ｉｔ　
ＯＭよりも一層高い歩留まりで製造する゛ことの可能な
分割ゲート型の書込可能なＥＦＲＯＭを提供することが
可能である。

本製造プロセスにおけるその他のステップはシリコンゲ
ーｈＥＰＩＩＯＭ技術における４４Ｈ９Ｉ（＋１的な公
知のステップである。絶縁体（不図示）を浮遊ゲート５
２を被覆して形成する。第３図における制御ゲート３５
に対応する制御ゲート（１ｍ々、「ポリ２」と呼称され
る）は、通常、ワード線の一部として形成される。その
結果得られる構成を第３図に示してある。第３図は、浮
遊ゲート３３．及び浮遊ゲート３３の左右に形成されて
いる浮遊ゲート３３Ｌと３３Ｒとを示している。本発明
に基づき、これら全ての３個の浮遊ゲー１−の右側端は
下側に存在するドレイン領域の左側端に自己整合されて
いる。セルの右側におけるソース領域と共に、成る与え
られたセルに対するドレイン領域は２倍となる。

第５ａ図及び第５ｂ図に例示した如く本発明方法によっ
て製造した完成した構成を第３図に示してある。第３図
においては、ソース及びドレイン領域３１ａ及び３１ｂ
を形成する前に、浮遊ゲート３３が形成される。浮遊ゲ
ート３３は、ソースとドレインの間に後に形成されるべ
きチャンネル領域の一部の上に積層する薄い絶縁層上に
形成されている。浮遊ゲート３３の右側端はドレイン領
域３１ｂの１端を確定する為に使用されている。

浮遊ゲート３３の上側には絶縁体３４（典型的には、酸
化シリコン）が設けられており、且つ酸化層３４の上側
には制御ゲート３５が設けられている。制御ゲート３５
の一部３５ａは、浮遊ゲート３３の端部とソース領域３
　、Ｌ　ａとの間のチャンネル領域の第２部分の上に存
在している。本明細書において説明する如く、制御ゲー
ト３５の部分３５ａの下側のチャンネル領域３６．１は
デバイスの性能に影響を与えること無しに著しく変化す
ることの可能な長さ３６ａを有することが可能である。

第３図に断面で示した構成は同様の複数個のセルの１つ
のセルである。典型的な仮想接地構成においては、第３
図に断面で示したセルのドレイン３６ａはその右側に位
置する別のセルのソースとして機能する。同様に、ソー
ス３６　ａは左側に位置する２番目のセルのドレインと
して機能する。

こ熟らの隣接するセルと関連した’ｔｒＰ−遊ゲート３
３Ｌ及び３３［くの部分を第３図に示してある。

注意すべきことであるが、浮遊ゲート５２は、水掃成体
のその後の処理の過程中における浮遊ゲート５２下側の
左側端５４ｂ′の横方向拡散によってドレイン領域５４
ｂと容量的に接続される。

この横方向拡散は典型的に約０．；３ミタロンである。

然し乍ら、゛従来技術と異なり、ン７遊ゲート５２はド
レイン領域５４ｂを形成する後ではなく寧ろその前に形
成され、ドレイン領域５１１　ｂの１端と正確に自己整
合される。

第６ａ図は、７１遊ゲー１−（「ポリ１Ｊ）のドレイン
チャンネル長さくＬｐｌ）に対するスレッシュホール１
−電圧の変化を示している。第６ａ図において、縦：ｌ
ｉｌ、Ｉ＋は書込スレッシュホールドであり且つ横軸は
浮遊ゲートチャンネルＬ、）ｌの長さをミクロンで示し
たものである。重要なことであるが、第６ａ図乃至第６
ｄ図及び第７ａ図と第７ｂ回は描写寸法を使用している
ということである。然し乍ら、第３図に示したチャンネ
ル長さ３６ａ及び３６ｂは製造後の実効寸法である。従
って、チャンネル長さ３６ａは処理後のチャンネルの実
効長さを表す為に［、ｃ［ｆで表しており、一方処理１
）ηにおいては、このチャンネル長さは描写寸法であり
、その為に記号Ｌｐｌで表している。従って、第６ａ図
乃至第６ｄ図及び第７ａ図と第７ｂ図に示した寸法Ｌρ
１の各寸法は、処理の影響を反映させる為に所定の■（
約０．５ミクロン）だけ補正（即ち、減算）せねばなら
ない。当然、補正景は処理方法によって変化する。成る
与えられたドレイン電圧及びゲート電圧（第１図におい
て、８ボルトのドレイン電圧と１２ボルトのゲート電圧
に対応）に対して与えられた時間中に得られ八乃至は記
憶されたスレッシュホールド電圧Ｖ１．ｘは、浮遊ゲー
ト５２下側のチャンネルＬＰＩの長さが３乃至４ミクロ
ンである■−７］）１に対する約２．５ポル１〜の最小
Ｖｔｘへ増加するに従って降下し、次いで多少増加する
。

この最小Ｖ’ｌ；ｘは居゛込前の初期デバイススレッシ
ュホールトに対応する。スレッシュホールドＶｔｘは、
このトランジスタを有するセルが書き込まれている場合
に、第３図に示した制御グー１−下側のトランジスタを
ターンオンする為に制御ゲート（例えば、第３１”ｉｌ
に示したゲーｌ−３５）へ印加せねばならない電圧を表
している。従って、浮遊ゲート３３下側のチャンネル３
６ａの長さが増加する（第３図）と、該トランジスタを
ターンオンし且つソース領域３３１ｂからドレイン領域
：３１ａヘチヤンネルを形成するのに必要なスレッシュ
ホールド電圧は減少する。第６ａ図に示した如く、１ミ
リ秒と１０ミリ秒の両方の書込時間共実質的に同じ形状
の曲線を発生させる。

第６ｂ図は、書込時間（横軸）に対するスレッシュホー
ルド電圧（縦軸）に与える′４遊ゲート３３下側のチャ
ンネル３６ａの長さの影響を示したものである。種々の
曲線は浮遊ゲート３３下側のチャンネル３６ａ　（第３
図）の異なった長さＬｐｌを反映している。これらのチ
ャンネル長さが増加すると、成る与えられた書込時間に
対するスレッシュホールド電圧は降下する。従って、１
０−２秒の書込時間の場合、１．５ミクロンのチャンネ
ル長さＬｐｌに対するスレッシュホールド電圧は約７ボ
ルトであり、一方３．０ミクロンチャンネルＬρ１の場
合のスレッシュホールド電圧は約４ボルトである。これ
らの曲線は、ドレインからソースへ電圧ｖＤＳが８ボル
トで制御ゲート３５上の電圧が１２ポル１〜の場合に得
たものである。第６ｂ図の曲線は、浮遊ゲー１−が短け
れば短い程、形成される電界はそれだけ強く、従って浮
遊ゲート上により多くの電子が与えられその際に１−ラ
ンジスタをターンオンさせる為のスレッシュホールド電
圧Ｖｔｘが−Ｍ大きくなることを示している。

第６　ｃ　ＩＱＩは、夫々の曲線に対してｌｌ浮遊ゲー
ト３３下側チャンネル３６ａの長さをパラメータとして
、ドレイン３１ｂ（第３図）」―の電圧に対するスレッ
シュホールド電圧Ｖｔｘ（縦１１ｉ１１１）のプロット
である。与えられたドレイン電圧ＶＤ（例えば、８ボル
ト）に対して、チャンネル３６ａの長さＬｐｌが低下す
るに従いスレッシュホールド電圧Ｖｔｘが上昇する。第
６ｃ図の曲線は、制御ゲート３５下側の制御チャンネル
Ｌｐ２　（第３図におけるチャンネル３６ｂの描写寸法
に対応）が２６５ミクロンで、制御ゲート３５上のゲー
ト電圧が１２ボルトで、書込時間が１０ミリ秒（１０−
”秒）でのものであるに九らの曲線は、ドレインとソー
スとの間において一度与えられたドレイン電圧差ｖＤＳ
が得ら引すると、Ｊｊ、えられた量を越えてドレイン電
圧を増加することはトランジスタのスレッシュホールド
電圧Ｖ１．ｘに実質的に何の降下も与えないことを示し
ている。換言すると、ΔＶ　Ｌａｘ／ΔｖＤＳが実質的
にゼロとなり、その際に浮遊ゲートに接続されているド
レイン電圧を増加させることはトランジスタの書込に殆
ど影響を与えないということを示している。従って、書
込スレッシュホールド電圧Ｖｔｘに到達した後に、ドレ
イン対ソース電圧ＶＤＳを増加させても何等著しい性能
上の改良が得られるものでは無い。

Ｌｐｌが増加すると、ΔＶｔｘ／Δ■ＤＳが非常に小さ
くなるスレシュホールド電圧Ｖｊｘは減少する。

従って、−切長い浮遊ゲートを持った構成の場合には、
ＶＤＳの増加は一層少ない。

注意すべきことであるが、第６ｃ図において、与えられ
たＬｐｌに対する与えられた線上の各連続する点は、単
に１０ミリ秒の書込時１ｊｆｌではなく付加的な１０ミ
リ秒の書込時間を表している。従って、第６Ｃ図におけ
るＶＤＳに対するＶｔｘの曲線は。

異なったＶＤＳ開始点からセルを書き込むろに一定の書
込時間を印加した場合には、第６ｃ図に示したものより
も一層平担なものとなる。

第６ｄ１２Ｉは、本発明の構成の場合、　ＶＤ（＋ｎ１
ｎ）に対するスレシュホールド電圧Ｖｔ、ｘの−ｒ　１
ｌｌｌｌ性が非常に緊密したものであることを示してい
る。ＶＤ（ｒＯｌｎ）は書込を開始（即ち、ｌｌ遊ゲー
トへ効率的な電子の流れを開始）する為に必要な最小の
ＶＤＳとして定義される。第６ｃ図において、　ＶＤ（
ｍｉｎ）は、曲線が右側ｌ＼急激に変化するブレーキポ
イントを示すＶＤＳである。このブレーキポイン乃至は
「ひざ」は第に（１図にプロットしたＶｌ）（ＩＩＩｉ
ｎ）に対応する。

第６ｄし１と第６ｃ図の関係が本発明の基本的な点を示
している。２５６Ｋ　ＥＰＩｔＯＭにおいて、ＥＰＲＯ
Ｍ内のセルを、Ｊ＞き込む為の時間は理論的に２５６Ｋ
に各セルを書き込む為の時間を乗算しそれを８で割った
（ＲＯＭは一度の１バイトで書き込まれる）ものである
。従って、各セルの書込時間を著しく減少することが可
能であれば、多数のＥ円＋ＯＭを書き込む場合の効・１
′を比例的に増加させることが可能である。本発明者の
知見したところでは、与えられた書込時間内に与えられ
たスレッシュホールド電圧Ｖｔｘへ−２１：き込む場合
に重要なことはＬｐｌの長さを制御することであり、特
にソースからドレインへパンチスルーを発生させること
無しに実際上可能な範囲で可及的にこの長さく第３図に
おけるチャンネル３６ａに関連している）を小さくする
ことである。第６ｄ図の解析によって示される如く。

ＶＤ（＋ｎ１ｎ）を減少させることによって与えられた
書込時間対してスレッシュホールド電圧Ｖｔｘが増加さ
れる。第６ｃ図に示した如＜、Ｌｐｌの長さが減少する
と、ＶＤ（ｍｉｎ）が減少する。従って、Ｌｐｌを減少
することが、与えられた時間内に与えられたスレッシュ
ホールド電圧Ｖｔｘへ書込を行なうための要である。本
発明は、浮遊ゲー１−の下側に小さな実効チャンネル長
さＬｅｆｆを得ることを可能とするのみならず、ＥＰＲ
ＯＭアレイを介して制御性及び再現性をもってこのチャ
ンネル長さを得ることを可能としておりその際にアレイ
を介して再現性があり且つ一貫性のある結果をえること
を可能としている。

第７ａ図は、第２図に示した横進に関して３つの異なっ
たＬｐｌ（即ち、浮遊グー１−下側の３つの異なった描
写チャンネル長さ）に対してのスレッシュホールド電圧
ΔＶＴの変化を示している。非整合型Ｌｖｔ　ＩｊＸＵ
においては、浮遊グー１−下側のチャンネルの適すな長
さは最大のスレシュホールド電圧Ｖｅｘを得る為に重要
である。第７．１図に示した如く、チャンネル長さ３．
６　ａがみじか過ぎると（例えば、１．５ミクロン）、
書込中にソース３１ａとドレイン３１ｂとの間にパンチ
スルーが発生し、デバイスへの書込が行なわれなくなる
。浮遊ゲート３３下側のチャンネル３６ａの長さ及び浮
遊ゲー１−のドレインに対するオーバーラツプを最適化
する為に非″Ｊ：曾合型構造において？７．遊ゲートの
適切な整合を１［＋ることは重要である。第７ａ図にお
ける非常に急峻なピークはチャンネル長さＬｐｌに関す
るＶｔｘにおける変化を反映している。第７ａ図は、芹
込効串に関して最小チャンネル長Ｌｐｌに対してデパー
ｒスを最適化することば、一層高い読取電流を得る為に
書込前の初期スレシュホールドを一層低くし且つ書込後
の最終スレシュホールドを−ａ高くすることを示してい
る。このことは、回路内の−ｒンピーダンスを一層低く
することを意味し、それは読取中においてメモリの周辺
回路内のセンスアンプ内のコンデ′ンサかそうでない場
合と比較して書込を行なったトランジスタを介して一層
迅速に放電し、−ｍ短いフタセス時ＩＵＩとなることを
意味する。

第７ａ図には、浮遊ケートの下側に３つの実効チャンネ
ル（１，５ミクロン、２．０ミクロン、２．５ミクロン
）が示されている。パラメータΔＶＴ（異なったチャン
ネル長さの関数としてスレシュホールド電圧における変
化を表している）は曲線で図示してある。この電圧変化
は、Ｌｐｌに対する長さが１．５から２．０それから２
．５ミクロンと行くに連れ特に強調されている。チャン
ネル長さの関数としてのＶｔｘの変化は、本発明の自己
信金型（１４成に対して第６ａ図に示したものと同様で
ある。然し乍ら、２ミクロンＬρ１から１，５ミクロン
Ｌｐｌ及びそれより短くなると、新たな現象が現れてソ
ースからドレインへのパンチスルーの可能性が発生し、
従ってＶｔｘは予定のものよりも低くなる。非自己整合
曲線が示すところでは、予定のスレシュホールド電圧を
得る為には適切なＬｐｌとすることが重要である。然し
乍ら、非自己ｑ：′ｉ合型浮透型浮遊ゲート技術、Ｌｐ
ｌは与えられたチップに渡ってさえ変化することがあり
、与えられたメモリ内においてセル１４にＶｔｘを変化
させる。屡々、この変化は許容ずろごとの出来ないもの
である。第７ａ図の曲線から理解される如く、ウェハの
処理中マスク工程に、Ｆ；　Ｒる不１：曾合の為に、与
えられたメモリはそのＬｐｌがセル毎に異なり１例えば
、１．５ミクロンから２．５ミクロン又はそれ以上に変
化することがある。従って、Ｖｔｘが屡々ウェハに渡っ
て予測不能な態様で変化し、その結果許容不可能な性能
となる。

第７ｂ図は、スレッシュホールド電圧に与えるオーバー
ランプ及びＶＤの影ＩＥｔｘ示している。非自己Ｊｆｆ
ｆｆ表型装置合、構成は整合されねばならず、従ってｌ
Ｊ′１合の３シグマ最悪ケースは浮遊ゲート３３の下側
に満足のいくチャンネル長さ３６ａを与える。’ｔＦｔ
Ｍゲートとドレインとの間の結合を増加させることは、
与えられたー、１シ：込条件に対してデバイスのスレシ
ュホールド電圧を改善することは無く、従って浮遊ゲー
トをドレインとオーバーラツプさせることでは改善され
ない。浮遊ゲートとドレインとをもっとオーバーラツプ
させることは、７１遊ゲート下側の与えられたチャンネ
ル長さ３６ａに対してドレインに対する浮遊ゲートを充
電する為に一層多くの電子が必要とされることを意味す
る。従って、デバイスの効率を改善する代りに、ンｌ遊
ゲートとドレインのオーバーラツプを増加させることは
実際上はこの効率を低下させることとなる。加速された
電子が浮遊ゲートに衝突してその中に取り込まれ制御ゲ
ート乃至はワード線内に取り込まれないことを確保する
為に浮遊ゲートとドレインとの最小のオーバーラツプが
必要である。

第７ｂ図が示す如く、非自己整合構造のオーバーラツプ
が増加すると、ΔＶＴは与えられたＶＤに対して実際上
減少する。この場合も、このことは、ドレインと’ｔ”
７Ｍゲートとの間の結合は所望のＶｔｘを得る為には有
効ではなく、寧ろ有害であるということを示している。

本発明の回路は高度に拡縮性があり、それが拡縮されて
もその自己整合特性を維持する。

本発明の・Ｒ要な効果は、正しいＬｐｌを選択すること
によって、メモリアレイ用の書込時間をかなり減少させ
ることが可能であるということである。

例えば、従来の２５６Ｋ　［ＥＰｌｌｏＭは書込に約１
５０秒乃至は２．５分かかる。本発明の構成を使用する
２５６Ｋ　ＥＦＲＯＭでは、約３０秒で書込を行なうこ
とが可能である。このことは著しい改良であって、その
結果書込及び試験用のコストが低下する。

本発明から１１？られる付加的な利点としては、マスク
不整合公差に起因する浮遊ゲートの位置における不確定
性が、従来の非自己整合型構成及び標準の従来の［ＥＩ
）１１０８　（非分割ゲートであるが自己整合型）に：
ＩＳける浮遊ゲートの位置における不確定性と比較して
かなり減少されている。表工は、従来技術の（ユ１“ｉ
　’（ｊＱ非分割ゲート自己整合型構成と比較した本発
明の自己整合型分割グー１〜構成に関してのこの改良を
示している。

−宍」− 標準ＥＦＲＯＭ（不分割で１本発明の自自己整合型ゲー
ト）１　己整合型分 １割ゲート構成 ステップ１　ポリ１（浮遊ゲート）　１本１月（浮遊臨
界的寸法は画定さ１ゲート） れないが非臨界的寸１臨界的寸法 方は画定される　　　ｊ画定される ステップ２　ポリ２（制御ゲート）１ 制御ゲートの臨界的　１ 寸法を画定−２層のポ１ リシリコンに関連すす る粗雑で非平坦な形１ 状の為に精度劣化　ト ステップ３　ポリ２をマスクとし　１ て使用してポリｌの　Ｉ 臨界的寸法を画定 表■は、　ｔ／遁ゲジー〜、従って重要なチャンネル長
さＬａｆｆを画定する為に使用される２つのプロセスに
おけろ臨界的なステップのみを比較している。

Ｌ　ｅｆｆは本発明及び全てのＩＥ　Ｐ　Ｒ１１Ｍ構成
における自己整合型分割ジー＋−４＋’６成における最
も重要なチャンネル長さである。注意すべきことである
が、標準の非分割ゲート自己整合型構成においては、Ｌ
ｅｆｆはソースとドレインとの間の全チャンネル長さで
ある。

表工に示した如く、標準の非分割ゲート自己整合型構成
において浮遊ジー１−のｌｈ’ａ：界的な寸法を画定す
る為には３つのステップが必要である。１番目のステッ
プにおいて、浮遊ゲートの下側のチャンネルの幅（長さ
ではない）に対応する非臨界的寸法のみが画定される。

浮遊ゲートの下側のチャンネル長さに対応する浮遊ジー
１−の臨界的な寸法は画定されない。２番目のステップ
において、制御ジー１〜をそれから形成すべき第２層ポ
リシリコンを付着させる。この第２層（「ポリ２」とし
て知られている）の臨界的な寸法はステップ２で画定さ
れる。この寸法は、後に形成されるべきソース領域とド
レイン領域との間のチャンネル長さに対応する。然し乍
ら、ウェハ上に付着されるポリシリコンの２層に関連す
る粗雑で非平担なトポロジーの為に、製造されるべき制
御ジー１〜の臨界的な寸法の精度は劣化される。３番目
のステップにおいて、第１層ポリシリコン（ポリ１）は
、その臨界的な寸法（チャンネル長さＬｐｌに対応）を
第２ポリシコン層をマスクとして使用して画定する。

再度９画定されるべき第１ポリシリコン層の臨界的寸法
精度は構成体の不均一な１−ポロジー乃至は形状の為に
劣化される。

対照的に、本発明の自己整合型分割ゲート構成はスプッ
プ１においてポリｌ浮遊ゲート層の臨界的寸法を画定す
る。

上の比較が示す如く、標準の非分割ゲート自己整合型（
１４成の場合のチャンネル長さＬｐｌは、チャンネルの
描写長さ士ポリ２画定ステップに関連する臨界内寸ａ；
における不確定性士ポリ２をマスクとして使用してポリ
１に関連するチャンネル長さの臨界内寸を人において導
入されろ不確定性、と等しい。従って、　’）；Ｊ　Ｑ
’の非分割ジーｊ〜自己整合型構成における実効チャン
ネル長さにおける不確定性は、２つの臨界的寸法によっ
て導入される２つの成分を持っている。一方、本発明の
自己整合型分割ゲート構成を使用する場合、ｌ：＋１５
界的な寸法においては１つだけの不確定性が発生するだ
けであり、それはポリ［の臨界的寸法を画定する第１ス
テツプにおいて発生し、トポロジーは滑らかである。

従って１本発明は、　Ｌｅｆｆの画定において１つの臨
界的寸法を除去し且つ臨界的なチャンネル長さＬ　ｅｆ
ｆの形成過程中に一層平滑なトポロジーを導入さ仕るこ
とによって、従来技’＋Ｉｒの標準的非分割ゲート自己
整合型構成によるプロセスと比べて二重の処理土の利点
を席供している。

表１ｒは、本発明の自己整合型分割ゲート構成において
ン！７遁ゲートを画定するのに必要な単一ステツブに対
して従来技術の非自己整合型分割ゲート構成におけるポ
リ１〆ｌ遊ゲートを画定するのに必要な臨界的なステッ
プを比較している。

致旦 非自己整合量分１本発明の自己整 割ゲート　　　　１合型分割ゲート ステップ１　ソース及びドレ　１ポリｌ（浮遊ゲート）
イン注入　　　１臨界的寸法画定 ステップ２　ポリ１（浮遊ジー　１ ト）１ 臨界的寸法画定１ 従来技術の非自己整合型分割ゲート構成を製造する場合
のステップ１は、デバイス内にソース領域及びドレイン
領域を注入することである。次いで、ステップ２はポリ
１層を付着形成し、且つこの店から７１遊ゲートを形成
することである。臨界的寸法Ｌρ１はこのステップによ
って画定される。然し乍ら、長さｒ、ｐｉにおける不確
定性は、ポリ１の臨界的寸θモにおける不確定性上下側
に存在するドレイン領域とＩｌ！対的に浮遊ゲートの臨
界的寸法を画定する為に１＋用されるマスクの不ｌ；ｒ
合から発生する。典型的に、臨界的寸法における不確定
性は±０．３ミクロンであり、一方マスク不整合に起因
する不確定性は±０．６ミクロンである＋＋ｆＡ計的な
意味で結合すると（平方二乗平均）、Ｌｐｌにおける全
不確定性は±０．６乃至±０．７ミクロンとなることが
可能である。反対に、本発明の自己整合型分割ゲート構
成を使用した場合、ポリ１浮遊ゲートの臨界的寸法は高
々約±０．３ミクロンの不確定性で画定される。従って
、本発明は、従来技術の非自己整合型分割ゲート構成と
比べて！Ｊｉ２造精度が著しく改善されている。

第８図は、本発明の自己整合型分割ゲート構成を使用し
て製造したｌＥＰＲＯＭアレイを示している。

簡単化の為に、９個のトランジスタ乃至はセルのアレイ
を示してある。トランジスタＱ５の書込及び読取に付い
て説明する。ワード線の行ｍ−１゜ｍ及びｍ＋１とビッ
ト線の列ｎ−２，ｎ−１，ｎ及びｎ＋１のアレイを示し
てある。列１２−２はトランジスタＱｌ、Ｑ４．Ｑ７の
ソースであり、−右列ｎ−１はトランジスタＱｌ、Ｑ４
．Ｑ７のドレインであり且つトランジスタＱ２．Ｑ５．
Ｑ８のソースである。同様に、列ｎはトランジスタＱ２
．Ｑ５．Ｑ８のドレインであり且つトランジスタＱ３．
Ｑ６．Ｑ９のソースである。列ｎ＋１はトランジスタＱ
３．Ｑ６．Ｑ９のドレインである。

動作に付き説明すると、デバイスｍ、ｎ（即ち、セ°ル
Ｑ５）を読み取る為には、ｎ−１を除いて全てのビット
線を２ボルトに設定する。ビット線ｎ−１は接地に設定
する。ワード線ｍを５ポル１−に設定し、一方ｍを除い
てその他の全てのワード線を接地に設定する。

デバイスｍ、　ｎ　（即ち、セルＱ５）を書き込む為に
は、　１１を除いて全てのピッ１−線を接地に設定し、
一方ビット線ｎを８又は９ボルトに設定する。

ｍを除いて全てのワード線を接地に設定し、ワード線ｍ
を１２ボルトに設定する。書込の間、デバイスｍ、ｎ＋
Ｌ（即ち、セルＱ　６　）も書込状態にあるが、逆の形
態になっている（即ち、高電圧は浮遊ジー１−から離れ
て印加される）。この形態においては、デバイスｍ、ｎ
−１には書込は行なわれない。この分割ゲートＥＦＲＯ
Ｍにおける非対称性により、仮想接地アプローチを利用
することが可能となっＣいる。

以上１本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は制御ゲートの下側に単一の浮遊ゲートを使用す
る従来のＥＰＲＯＭの説明図、第２図は浮遊ゲートがＩ
〜レイン領域に自己整合されておらす且つ制御ゲートが
チャンネル領域の一部の上に形成されている従来技術の
分割ゲート構成を示した説明図、第３図は浮遊ゲートが
ドレイン領Ｊ或に自己整合されており且つソースと１−
レインとの間のチャンネル領域の正確に画定さ九た部分
Ｌｅｆｆ上に設けられており且つ制御ゲート力＜　’ｔ
ｌ−遊ゲートと浮遊ゲートにＬｌを層されてないがそれ
から絶縁されているチャンネル領域の部分の上方に設け
られている本発明の分割ゲート構成を示した説明図、第
４図は第１図の構成に対するスレッシュホールド電圧Ｖ
ｔ、ｘとドレインターンオン電圧Ｖ　ＤＴＯとの間の関
係を示したグラフ図、第５ａ図及び第５ｂ図は本発明の
新規な自己整合型分割ゲート構成を装造する為に使用し
た新規なプロセスを示した各説明図、第６Ｑ図乃至第６
ｄ図は書込時の浮遊ゲート下側のチャンネル長さＬρ１
の効果を示した各グラフ図、第７ｄ図及び第７ｂ図は非
自己整合型構成に対する動作の緊密な包絡線及び本発明
の自己整合型分割ゲート構成の利点を図式的に示した各
グラフ図、第８図は本発明の自己整合型分割ゲート構成
を（・、Ｆ川して形成したメモリアレイを示した概略説
明図、である。 （符号の説明） ３５：制御ジー１− ３６ａ：チャンネル領域 ５０：半導体物質 ５１：ゲート酸化層 ５２：浮遊ジー！へ ５３：ホト−ジス１〜層 ５４ａ：ソース領域 ５４ｂ＝ドレイン領域 特許出願人　　　ウェハスケール　インチグレイジョン
、　インコーホレイ テッド 図面のイア’Ｋ（円台に変更なし） 瞬間（ν） ＦＩＧ、６ｃ Ｖｏｓ（宙ルト） Ｖｏ（蛸・ｈ） （ａ”’レト） ＦＩＧ、　７ａ　　　　　　　　　　ＦＩＧ、７ｂＦＩ
Ｇ、８ 手続祁ｊＬＥ書（方式） ％式％ １、事件の表示　　　昭和６０年　特　許　願　第１０
０６３２号２、発明の名称　　　自己整合型分割ジー１
−ＥＰＲＯＭ３、補正をする者 事件との関係　　　特許Ｗ願人 ４、代理人

Claims (1)

1. 【特許請求の範囲】 １、書込可能なリードオンリメモリ用の自己整合型分割
   ゲート単一トランジスタメモリセルにおいて、チャンネ
   ル領域によって分離されているソース領域とドレイン領
   域とを具備する半導体基板、前記チャンネル領域の第１
   部分上に形成されている浮遊ゲートであって前記浮遊ゲ
   ートの第１端が前記ドレイン領域の１端と整合され且つ
   それを画定する為に使用されると共に前記浮遊ゲートの
   第２端が前記チャンネル領域上であって且つ前記チャン
   ネル領域の第２部分によって前記ソース領域の最近接端
   から分離されている浮遊ゲート、前記浮遊ゲート上に形
   成されているがそれから分離されていると共に前記チャ
   ンネル領域の前記第２部分上に形成されているがそれか
   ら分離されている制御ゲート、を有するメモリセル。 ２、特許請求の範囲第１項において、前記チャンネル領
   域の前記第２部分上に存在する前記制御ゲートの部分は
   、前記浮遊ゲートを前記チャンネル領域の前記第１部分
   から離隔する絶縁体と略同じ厚さの絶縁体によって前記
   チャンネル領域の第２部分から離隔されているメモリセ
   ル。 ３、特許請求の範囲第１項において、前記ソース領域か
   ら前記浮遊ゲートへの前記チャンネル領域の前記第２部
   分の最小長さは、前記メモリセルを製造する為に使用さ
   れる製造方法の整合公差の関数であり、且つ前記チャン
   ネルの前記第２部分の長さは前記セルの性能に影響を与
   えることなくかなりの量変化せることが可能であるメモ
   リセル。 ４、特許請求の範囲第３項において、前記チャンネル領
   域の前記第２部分の長さは、本メモリセルの性能に実質
   的に影響を与えることなしに１ミクロン以上変化させる
   ことが可能であるメモリセル。 ５、特許請求の範囲第１項において、前記浮遊ゲートは
   、前記ドレイン領域の形成後本メモリセルの製造中前記
   浮遊ゲート下の前記ドレイン領域の横方向拡散によって
   前記ドレインの一部上に延在する一部を有しているメモ
   リセル。 ６、特許請求の範囲第１項において、前記単一トランジ
   スタメモリセルは、この様なセルのアレイの一部であっ
   て、各セルがその浮遊ゲート下に略同じ実効チャンネル
   長を持っているメモリセル。 ７、特許請求の範囲第１項において、前記浮遊ゲートは
   前記ドレイン領域より前に形成されており、次いで前記
   ドレイン領域の１端を画定する為に前記浮遊ゲートの１
   端を使用して前記ドレイン領域を形成してあるメモリセ
   ル。 ８、単一トランジスタ自己整合型メモリセルの製造方法
   において、第１絶縁体によって離隔して半導体基板上に
   ポリシリコンの第１部分を形成し、前記ポリシリコンの
   第１部分は第１端及び前記第１端とは反対の第２端を具
   備した浮遊ゲートを有しており、前記ポリシリコン及び
   前記基板の表面上にホトレジストパターンを形成しその
   場合に前記浮遊ゲートの第１端と前記第１端を越えた半
   導体基板の一部の両方を露出させると共に前記浮遊ゲー
   トの第２端を越える半導体基板の一部を露出する為に前
   記ホトレジストパターン内に開口を形成させ、前記ホト
   レジストを部分的に除去することによって露出された半
   導体基板の部分内に選択した不純物を注入させその際に
   前記浮遊ゲートの第２端を越えてソース領域と前記浮遊
   ゲートの第１端を越えるがそれと自己整合したドレイン
   領域を形成する、上記各工程を有する方法。 ９、特許請求の範囲第８項において、前記ドレイン領域
   は前記浮遊ゲートの第１端と自己整合した選択された端
   部を有している方法。 １０、書込可能なリードオンリメモリを製造する方法に
   おいて、半導体基板内のソースとドレインとの間のチャ
   ンネル領域の一部上に浮遊ゲートを形成し、該ソースと
   ドレインとの間の浮遊ゲート下側の実効チャンネルの長
   さは書込開始時のドレイン電圧を最小とする為に十分に
   小さな値であるが該ソースとドレインとの間にパンチス
   ルーの危険性を発生する程小さくは無い値を持つ様に制
   御されている方法。