JPS61500400A - 有意な容量を有する負荷を駆動するようにされたダイナミックｅｃｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 有意な容量を有する負荷を駆動する ようにされたダイナミックＥＣＬ回路 発明の背景 発明の分野 この発明は高速Ｅ　ＣＬゲート回路に関し、特に、有意な容量を有する線の負荷 を駆動するためのダイナミックＥＣ上ゲート回路に関する。

゛　および先行技術の説明 エミッタ結合ロジック（Ｅ　ＣＬ、　）として知られている電流制御型ロジック の形態は広く用いられている。ＥＣＬは高い性能の製品をもたらし、かつあらゆ るロジックの形態のうちで最も短い伝搬遅延を有する。ＥＣＬＯシックに関して 言えば、優れた比較器機能と高速のアナログ−ディジタル変操とを実行すること ができる。ＥＣＬロジックは、ｆｌｒ　ｕ　＋コンピュータ、整相列レーザ、Ｔ ｉ気通信システムおよび高性能が要求されまたは望まれる最新の電子応用の主要 部のような様々な応用に用いられている。

ＥＣＬに対する基本的な回路設計および製造プロセスはよく知られている。たと えば、“集積回路二設計原理ｔ３Ｊ：び装置ｌｌ　（Ｉ　ｎｔｅＱｒａｔｅｃｌ 　Ｃ１ｒｃｕｉｔｓ　：　Ｑｅｓｉｇｎ　Ｐｒ１ｎＣｉＤＩｅＳａｎｄ　Ｆ　ａ ｂｒｉｃａｔｉｏｎ）　”　、Ｒ，Ｎ、Ｗａｒｎｅｒ、　Ｊｒ、著。

Ｍｃ　Ｑｒａｗ−）−ｊｉｆｆ社、１９６５年発行のセクション５−１０の１５ ６頁〜１５９頁を参照されたい。もっとも通常のＥ　ＣＬの設計は多重入力ＯＲ ／ＮＯＲゲートである。このようなゲートは相補出力を有するので、多機能ロジ ックを構成するブロックである。しかしながら、このようなＥＣ［ゲートが本質 的に低いゲート伝搬遅延を有していても、それらは比較的遅い立ち上がりおよび 立ち下がりＲｌｇｌを有する。加えて、ゲート伝ｍ遅延は重い容量負荷の影響を 受ける。すなわち、第６図に示されるように、従来のＥＣＬに対して、出力線の 負荷容量が増大するにつれ、伝搬遅延的間は直線的に増大する。ＥＣＬ回路は縮 小化され、高色度のＥＣＬに基づくロジックアレイがチップ上に自己充足的に備 えられているが、超人規模集積回路（ＶＬＳ　］　＞の出現、により、ＥＣＬ回 路において、統計的に有意な数のデバイスに対し７＋ｍまたはそれ以上のオーダ の金ａＳＳの累積長さが大きくなってきている。この結果、１−１０１１Ｆにも 遅する容量負荷が生じ、これは個々のＥＣＬゲートに対し有意となる。たとえば 、Ａ、　Ｈ，Ｄａｎｓｋｙ著、“負荷抵抗の二分割による長路遅延の短縮化（Ｈ ａｌｖｉｎａ　Ｌ　ｏａｄＲｅｓｉｓｔａｎｃｅｓ　５ｈｏｒｔｅｎｓ　Ｌｏｎ ｇ　ｐａｔｈ　Ｑｅｌａｙｓ　）　”　。

エレクトロニクス＜　Ｅ　１ｅｃｔｒｏｎｉｃｓ）　、　１０月９日号、１９８ ０年の１４６頁を参照されたい。この問題は、またそれらが同一の回路原理に基 づいているので、ＥＣＬゲート設計にもあてはまる。Ｗ、　Ｃ，５ｅｅｌｂａｃ ｈ著、Ｗｉｌｅｙ社。

１９８３年の集積回路応用ハンドブック（Ｉ　ｎｔｅｇｒａｔｅｄ夕結合ロジッ ク（１：　１ｔｔｅｒ　Ｃｏｕｐｌｅｄ　ｌ　ｏｇｉｃ）”を参照されたい。こ の結果、通常、工＠規格の高性能製品を産出するＥＣＬの固有の速度の利点は、 有意な容１１負荷とともに消滅する。

ＥＣＬゲートに対する容量負荷を曳服するための１つの試みは、論理サイクル中 の適当な時間に線の電圧を低下させるアクティブなプルダウントランジスタを用 いることであった。この方法は、別の独立のプルダウン用Ｍ準電圧の発生を必要 とし、エネルギ効率の良い動作を生成しない。

Ｊ、　Ｅ、　Ｐｒ１ｃｅの米国特許番号４，３４７，４４６．”アクティブプル ダウンを備えるエミッタ結合ロジック回路（Ｅｍｉｔｔｅｒ　Ｃｏｕｐｌｅｄ　 Ｌｏｇｉｃ　ＣｉｒｃｕｉｔｗｉｔｈＡｃｔｉｖｅｐｕｌｌ　−Ｄｏｗｎ　）” を参照されたい。このようなブツシュ−プル配置は設計が困難でありかつ余分の 電力供給源を必相補論理レベルに結合させ、高−低の変換時間を増大させること である。たとえばＡ、Ｗ、Ｃｔ＋ａｎｇら、゛エミッタ結（Ｃｏｍｐｌｅｍｅｎ ｔａｒｙ　［）ｒｉｖｅｒ　ｆａｒ　Ｅｍｉｔｔｅｒ−Ｃｏｕｐｌｅｄ−Ｌ　ｏ ｇｉｃ　Ｇ　ａｔｅｓ）″、ＩＢＭテクニカル　ディスクロージャ　プルティン （Ｔｅｃｈｎｉｃａｌ　［）　１ｓｃｌｏｓｕｒｅ　Ｂｕｌｌｅｔｉｎ　）　。

１９巻、５月、１９７７年の４６１４頁、Ｍ、　Ｃａ５ｅｓら。

“多重ワイアードされたロジック機能能力を備えるエミッタ結合ロジックトーテ ムポール型ドライバ（Ｅ　１ｉｆｔ（！ｒ　−Ｃｏｕｐｌｅｄ　Ｌｏｏｔｃ　Ｔ ｏ℃ｅｉ−ｐｏｌｅ　Ｄ　ｒｉｖｅｒ　ｗｉｔｈＭｕｌｔｉｐｌｅ　Ｗｉｒｅｄ 　Ｌｏａｉｃ　Ｆｕｎｃｔｉｏｎ　Ｃａｐａｂｉｌｉｔｙ　）″。

１８Ｍテクニカル　ディスクロージャ　プルティン（Ｔｅｃｈｎｉｃａｌ　［） ｉｓｃｌｏｓｕｒｅ　３ｕｌｌｅｔｉｎ　）の２０巻、２月。

１９７８年の３４７１頁を参照されたい。この方法は抵抗におｔプるＤＣ電力の 連続した消費を含み、エネルギが非効率的であり、かつ設計するのが困難である 。

それゆえ、この発明の目的は有意な容量負荷を駆動するためのＥＣＬゲート回路 を提供することである。

この発明の他の目的は、オンチップの容量を用い°、出力トランジスタのプルダ ウンを高速化するＥＣＬゲート回路を提供することである。

この発明の他の目的は、適当な符号の電圧変化をロジック出力に接続されるＮｎ ｍ　トランジスタのベースに発生させることにより、トランジスタを高速化する ためにＥＣＬゲート内の相補ロジックレベルを用いることである。

図面の簡単な説明 この発明の完全な理解のために、本明細刊において参照第１図は先行技術の３人 力ＯＲ／ＮＯＲＥＣＬゲートである。

第１Ａ図は第１図のＥＣＬゲートのロジック図である。

第２図はこの発明のＥＣＬゲート回路の一実膿例の概略図である。

第３因はこの発明のＥＣＬゲート回路の他の実施例の概略図である。

第４図はこの発明のＥＣＬゲート回路のさらに他の実施例の概略図である。

第５図は双対レベルのロジックを含むこの発明の一実施例の概略図である。

第６図はＥ　ＣＬゲートに対する負荷容ｊと伝搬遅延との関係を示すグラフであ る。

第７Ａ図は第２図および第４図の実施例のＯＲ出力線上の低−高および高−低変 換のタイミングを示す図である。

第７８図は第７Ａ図のＯＲ出力と位置合わせされて示される第２図および第４図 の実施例に対する相補的なＮＯＲ出力のタイミングを示す図である。

第７Ｃ図はｍ７Ａ図および第７Ｂ図のロジックレベルの変換と位置合わせされて 示される電流源トランジスタ１１０ベース上の電圧のタイミングを示す図である 。

第７Ｄ図は第７Ａ図および第７Ｂ図のロジックレベルの変換と位置合わせして示 されるｉＫ流源トランジスタ１１上のコレクタ電流のタイミングを示す図である 。

ｌ豆立且ｌ 有意な容量を有する負荷を駆ｖＪするようにされたＥＣＬ回路が提供される。Ｏ Ｒ／ＮＯＲゲートのような１２個のレベルまたは多重レベルのＥＣＬゲートに電 流源トランジスタのベースと相補ロジックレベルを有するゲート回路内の回路点 との間に補助容量が設けられる・ロジックレベルが移動すると、相補レベルにお （プる変換の存在は補助容量を介しての変換電流を発生させ、それにより瞬時に 関連の電流源トランジスタのベース上の電圧を交番させる・電流源トランジスタ のコレクタ上のロジックレベルが島−低の変換を行なっているとさ、ベース電圧 はＭ詩にこの変換により増大し、それにより電流源トランジスタを介してのｆｆ ｉ　？ｆＥの吸込みを増大させかつ高−低への変換時間を高速化する・同様に、 電流源トランジスタのコレクタ上のレベルが低−高の変換を受けているとき、ベ ース電圧はＩＲＭにこの変換により減少し、それにより電流源トランジスタを介 しての電流を減少させかつ関連のエミッタフォロアによって発生させられる低− 高の変換を高速化する。

好ましい実施例の１ ＥＣＬロジック回路に対するＩＩＡ準的な構成ブロックは第１図に示されるＯＲ ／ＮＯＲ回路である。簡単に言えば、バイポーラトランジスタ２．３８よび４の それぞれのベースである端子Ａ、８またはＣへ高の論理１８号を与えると、非反 転出力トランジスタ９のエミッタ上に高のＯＲ出力が現われ、かつ反転出力トラ ンジスタ８のエミッタ上に低のＮＯＲ出力が現われる。ＯＲ／ＮＯＲゲート回路 の論哩動作は第１Ａ図に示されるロジック記号により象徴化される。

この従来のＥ　ＣＬゲートの動作はたとえばデジタルロジックゲート（Ｄ　１ａ ｔｔａｌ　Ｌ　ｏｏｉｃ　Ｇａｔｅｓ）内の１−、Ｓ。

Ｇａｒｒｅｔｔ著“ＥＣＬおよびＭＯ３素子（ＥＣＬａｎｄＭ　ＯＳ　Ｇ　ａｔ ｅｓ）”、　Ｍｃ　Ｇｒａｗ−Ｈｉｌ１社、１９７８年の３１頁〜３８頁に詳細 に述べられている。既に述べたように、第１図に示されるようなＥＣＬゲートの 本質的な高速動作は有為な容量の線の負荷が存在するとき損われる・このことは 直線のＥＣＬが線容量とともに増大する化ｌ１１２遅延を示す第６図の一般化さ れたグラフにおいて示されている。この発明のダイナミックＥＣＬ　（Ｄ−ＥＣ Ｌ）ゲートによる改良はＤ−ＥＣＬ曲線として示されている。例外的にｍい８聞 的な線の負荷に対しまた劣化が発生する。

実際に、非常に深刻に劣化するのは周期のうちの下向きの部１分である。このこ とは概念的に第２図および第４図のＯＲ／ＮＯＲゲート回路の動作を調べること により理解されるであろう、１〜ランジスタ１５はエミッタフォロア（その相補 的な相手方のトランジスタ１４として）であり、ＯＲ出力線３１に電流を与え、 トランジスタ２１．２２または２３に対し端子Ａ、ＢまたはＣ上に高入力が与え られるときはいつでも低−高の変換を発生する。エミッタフォロア１５は低イン ピーダンス素子である。したがって、信号電圧がそのベースに与えられている限 り実質的な電流源はＯＲ出力線１８に対し用いられることができる。すなわち、 出力線３１上の負荷電Ｕ１１８の適当な容品が関連する限り無制限に現われる電 流源が関連する。このことは、第７Ａ図において示される比較的高速の低−高の 変換とそれに関連の通常の遅延１汰□において見られる。一方、トランジスタ１ １が電流源（その相補的な相手方のトランジスタ１０として）でありかつ電流が 制限されている。高−低の変換がＯＲ出力線３１上で発生するとき、Ｍ流源１１ は線３１上の電荷ＯＬを吸収しなければならない。連続的であるが、Ｎ流源トラ ンジスタ１１を介しての［流は有限であり制限的である。この発明により与えら れる補助または発明の背景の部分で議論されたいくつかの他の技法による補助が な番プれば、！Ｒ源ｔ−ランジスタ１１を介して線の電荷の解放は、第７Ａ図に おいて示されるようにｔよ−のように長くなるであろう。

この発明のダイナミックＥＣＬ回路はオンチップの容量を用い、ＥＣＬゲート回 路内の負荷電流源トランジスタ１０および１１の電流伝送能力に対し変換の上昇 を与える。

この変換の上昇は、電流源トランジスタのベースと相補ロジックレベルを伝送す る回路内の１点との間に容量を接続することにより発生される。第７Ａ図、１７ Ｂ図、第７Ｃ図および第７Ｄ図において示されるように、ＯＲ出力ｌ９３１上の ロジックレベルが低−高の変換を受けているとき、ＮＯＲ出力線３０上の相補ロ ジックレベルは下向さ・の変換を受ける。相補ロジックレベルが容量を介して負 荷電流トランジスタ１１のベースに接続されているので、電流源トランジスタ１ １のベース上の電圧はｉ１１時にＶ、４だけ降下し、それにより、トランジスタ １１を介しての電流なＣａｎだけ減少させる。その結果、ＯＲ出力線３１上の低 −高の変換は補助され、変換ｌｌ！間は１．＋ヤよりも小さく、すなわち時ｉ　 ｔ　、、オにまで減少する。ＯＲ出力線３１上のロジックレベルが高−低の変換 を受けているとき、相補ＮＯＲ出力線３０上の相補ロジックレベルは上昇する。

相補ロジックレベルは容量を介し又電流源トランジスタ１１のベースに接続され ているので、次に詳細に説明されるように、電流源トランジスタ１１のベース上 の電圧はｖ４時にＶ□えだけ上昇し、それによりトランジスタ１１を介しての電 流はＣ，□だけ増加する。その結果、ＯＲ出力線３１上の高−低の変換は援助さ れ、変換時間はｔ、−よりも有意に小さく、すなわち時間ｔｄＬｃＬ−まで減少 する。下向きの変換に対し主要な利点が得られる。

上述の項においては、この発明のＥＣＬ回路のダイナミックな性質に重点がおか れている。相補ロジックレベルが変化を受けるどきのみ、電圧変化（電流源トラ ンジスタのコレクタに関連の低−高の変換に対しＶお、および轟−低変換に対し Ｖ＆え）が電流源トランジスタのベース上に発生する。このことは、他方側にお いて電圧が変化している場合のみ一方側において差動電圧が生じるという容■の 特性に基づいている。平衡状態に到達すると、すなわち、相補ロジックレベルに 到達すると（高レベルまたは低レベルのどちらであっても）、それ以上は、相補 ロジックレベルの次の移動が生じるまで電ＦＩｔ源トランジスタのベース上の電 圧には何の寄与もない。このダイナミックな方法は・発明の背景の項およびＡ、 Ｗ、Ｃｈａｒ＋Ｑら、°゛エミッタ結合ロジックゲートのための相補的なドライ バー＜　ｃ　ｏｍｐｌｅｍｅｎｔａｒｙＤｒｉｖｅｒｆαｒ　Ｅｍｉｔ　ｔｅｒ 　−Ｃｏｕｐｌｅｄ　−Ｌ　ｏｇｉｃ　Ｇａｔｅｓ）”・ＩＢＭテクニカル　デ ィスクロージャ　プルティン（Ｔｅｃｈｎｉｃａｌ　Ｑｉｓｃｌｏｓｕｒｅ　Ｂ ｕｌｌｅＮｎ　）の１９１．５月。

１９７７年の４６１４頁、Ｍ　、　Ｃａｓｅｓら、“多重ワイセードロジツク機 能能力を備える１ミッタ結合ロジックのトーテムポール型ドライバー（Ｅ　ｍ１ ｔｔｅｒ−（：、　ｏｕｐｌｅｄ　ｌ　ｏｇｉｃＴＯｔｅｌ−ｐｏｋｅ　［）ｒ ｉｖｅｒ　ｗｉｔｈ　１ｖｌｕｌＮｐｌｅ　Ｗｔｒｅｄ　ｌ−ｏｇｉｃＦ　ｕｎ ｃ目ｏｎ　Ｃａｐａｂｉｌｉｔｙ　）”、ＩＢＭテクニカル　ディスクロージャ 　プルティン（Ｔ　ｅｃｔ＋ｎ１ｃａｌ　［）　１ｓｃｌｏｓｕｒｅＢｕｌｌｅ ｔｉｎ　）の２０巻、２月、１９７８年の３４７１頁において開示されている定 常状態またはＤＣ法に対照できるものである。定常状態法は、電流源トランジス タのベースに接続される抵抗を介して引抜かれる定電流を必要とする。

相補ロジックレベルが移動すると、抵抗における電流の大きさが変化し、したが って電流源トランジスタに対する影響が変化する。しかし、電流は常に流れてお り、それによって電力を′ａ貸し、かつ別の独立の電力供給源を必要とする。、 電流源トランジスタへの影響は、ｔ；とえば端子Ａ、ＢおよびＣ上への入力ロジ ックである駆動用ロジック・が比較的長い期間である論理の振れの間のいくつか の期間に対し不規則な期間で与えられるならば厄介なものとなる。この発明のダ イナミックＥＣＬゲートを用いれば、電流源トランジスタへのダイナミックな影 響は定β化されているので、その結果駆動用ロジックが不規則に坦われても悪影 響は生じない。

この発明のダイナミックＥＣＬ回路の一実施例は第２図に示される。それは、こ の発明に従って改良された従来のＯＲ／ＮＯＲＥＣＬゲート回路として示される 。第２図ないし第４図は共通の素子を共有しており、共通の素子および機能は同 一の番号を用いて示されている。上述のように、ＥＣＬゲー１−回路の機能は° トランジスタ２１．２２６よび２３のベース端子Ａ、Ｂ＃よびＣ上にロジックレ ベルの入力を受け、論理ＮＯＲ出力を線３０上へ出力するとともに線３１上ｔ＼ 論理○Ｒ出力を与えることである。第２図ないし第４図の実施例は１個のレベル のロジック、すなわち入力および出力におｌブる１個の電圧レベルを用いている 。

一方、以下に説明されるように、多重レベルのロジックが可能であり、第５図に おいて双対レベルのロジックの回路図が示される。第２図において、適当なｆ流 源トランジスタと呼ばれるトランジスタ１１は、ＯＲ出力線３１をプルダウンさ せるは能を有し、一方エミッタフォロワと呼ばれるトランジスタ１５はＯＲ出力 Ｉ２３１をプルアップする機能を有する。同様に、電流源トランジスタ１ｏはＮ 、ＯＲ出力線３０をプルダウンする機能を有し、一方エミッタフォロワ１４はＮ ＯＲ出力線３１をプルアップする機能を有する。この説明において、°゛プルア ップ″、′上昇″、“上向ぎ”および“低−高”は同ｆｉｌであり、“プルダウ ン”。

“下向き”、“立ち下がり”および゛高−低”は同ｆｉ話で出力線３１の長さお よび！ａ槙回路における関連のトポロジカルな特徴の電気的特性により、ＯＲ出 力線３１上のキャパシタンスＣＬの容量負荷１８とＮＯＲ出力線３０上のキャパ シタンスＯＬの容量負荷１７とが存在する。上述のように、それらは大きく、１ −１０ｐＦのオーダである。

この発明は線のレベルが高のときこれらの容量から電荷をａｔす・るのを援助す る。

Ｍ７Ａ図および第７Ｂ図のタイミング図において見られるように、トランジスタ ２１．２２または２３のベース端子Ａ、ＢまたはＣ上の論理入力（太い実線）の 印加に従って、ＯＲ出力ロジックレベルは線３１上に発生され（均一な破線）、 かつ瞭３０上にＮＯＲロジックレベル（第７Ｂ図）が発生される。線３１上の上 向きの信号および相補的な線３０上の下向きの信号は短い時間遅延して入力に追 随する。この発明に従ってｆ２置される回路において、ＯＲ出力ロジックレベル は薄い実線で示されるように展開する。

従来のＥＣＬゲート回路における立ち上がり時間は典型的には１−２ｎｓのオー ダであるが、立ち下がり時間は典型的には２−４　ｎｓである。既に述べたよう に、これらの立ち上がりおよび立ち下がり１間は電流出力トランジスタのベース と相補ロジックレベルとの間に８早を用いることにより実質的に減少させられる 。立ち上がり時間は【ｄＬ＋ヤからＩ（ｌおオへと減少し、立ち下がり時間は１ ．（−からｔａｔ−へと減少する。

第２図の第１の実施例において、容ｆｆｉ　Ｃ２は電８！源トランジスタ１０の ベースとＯＲ出力線３１との間に接続される。また、容ｆｆ１ｃ、が電流源トラ ンジスタ１１のベースとＮＯＲ出力線３０との間に接続され利用可能な相補ロジ ックレベルを利用することができる。ＯＲ出力またはＮＯＲ出力のどららか一方 または両方ともに対する改良された立ち下がり１１３間への回路要求があるかに 応じて、どちらか一方の容量が利用されるかまたは２つの容量が示されるように 共に用いられる。

バンドギ１１ツブ暴準電圧ＶｃｓはすべてのＥＣＬチップ上で利用できる安定な トラッキング電圧である。Ａ、Ｈ。

Ｓｅｔｄｍａ１１著、゛集積回路応用ハンドブック（ｌ　ｎｔｅｇｒａｔｅｄＣ １ｒｃｕｉｔｓ　Ａ　ｐｐｌｉｃａｔｉｏｎｓ　Ｈａｎｄｂｏｏｋ　＞　”の１ ９８３年版４９８頁ないし４９９頁を参照されたい。この基準電圧はトランジス タ１６を介してＥＣＬ電流を制卸するために用いられる。安定なバイアス電圧Ｖ Ｃ５Ｌは端子３２へ与えられ、電流源トランジスタ１０および１１のベース上に バイアスレベルを与える。ＶＣ，、は分画抵抗２９を介して’ＲＦＩＬ源トラン ジスタ１１のベースに結合され、かつ抵抗２７を介して電流源ｉ〜ランジスタ１ ｏのベースに結合される。

これらの抵抗は４０にΩのＡ−ダの大きな値を有し、容量Ｃ１およびＣ２とＡＣ 結合させるためにベースを分離する。

Ｒ２ｓ　ＸＣ＋の伯、およびＲ２ｔ　Ｘ　Ｃ２の値は高い時定数を有するように 大ぎく、容量からの電荷は１を流源トランジスタのベースから漏れ出さない。安 定なバイアス電圧ｖｃｓＬの発生は係属中の出願である本明細園と同日出願のＨ 、Ｄ　、　Ｖ　ａｒａｄａｒａｊａｎ、“ダイナミックに切換可能な電流源のた めのバイアス回路（［３ｉａｓ　Ｃ１ｒｃｕｉｔ　ｆｏｒ　ａＤｙｎａｍｉｃａ ｌｌｙ　Ｓ’ｌｌ’１ｔＣ１ｉａｂｌｅ　ｃｕｒｒｅｎｔ　５ｏｕｒｃｅ　）” ’に開示されているバイアス回路により可能である。第２図および第４図の実施 例に対しＯＲ出力トランジスタ１１とＮＯＲ出力トランジスタ１０の両方のベー スにＶＣ，Ｌの接続が存在する。第３図の実施例において、容ｆｆｉ　Ｃ２の接 続のモードは、ただＮＯＲ出力に対し許されるだけであり、それによりＶＣ，、 の接続は抵抗２７を介して電流源トランジスタ１０のベースに対し必要とされる だけである。

この発明の他の実施例は第４図に示される。ここにおいて、Ｔｉ流瀝トランジス タ１ｏのベースは容量０２を介してエミッタフォロア１５のベースに接続され、 また電流源トランジスタ１１のベースは、容ｊａｃ、を介してエミッタフォロア の１４のベースに１１４７−される。エミッタフォロア１４の動作の性質はＮＯ Ｒ出力トランジスタ１０が導通するとぎ導通状態となるようなものである。した がって、ＯＲ出力ｗＡ３１上に高−低の変換が生じるようなときには・ＮＯＲ出 力線３０上に出現する低−高の変換が存在しテイルのエミッタフォロア１４は導 通状態となり、電流を供給シテ・ＮＯＲ出力線３０上の低−高の変操を支持する 。したがって、エミッタフォロアトランジスタ１４のベースは高レベルへ移行し 、それによりＭ［ｌＦ７にトランジスタ１１のベース上にお番プる電圧ｖＨＬを 第７ｃ図に示されるように増加させる。このことは通常の手段によって実現され るよりも速く線３１における出力をプルタウンさせる。その利点は１７Ａ図にお いて示される１、−とｔｃｔｃＬ−との間の差として３１に対する低−高の変換 において得られる。またＮＯＲ出力線３１上の下向きおよび上向きの変換の両方 に対し匹敵する利点が得られる。

第３図の実流例において、電流源トランジスタ１ｏのベースは容１１　Ｃ２を介 してｌｆｉ源トランジスタ１６のコレクタに接続されかつトランジスタ２１．２ ２６よび２３の共通のエミッタに接続されるとして示される。この接続は、ＮＯ Ｒ出力線３０上に高−低の変換が発生するときトランジスタ２１．２２６よび２ ３のうちの少なくとも１個を介して、したがってトランジスタ１６を介して低い 電圧レベルＶＫ５へと流れる電流が存在し、その結果トランジスタ１６のコレク タは上昇し、一方ＮＯＲ出力線３ｏは降下するの【可能である。すなわちトラン ジスタ１６のコレクタは相補ロジックレベルとして機能する。

第２図ないし第５図に示される容量ｃ、およびＣ２は０．０５−０．ＩＤ　Ｅの オーダの小さな値である。それらは、たとえば、ｆ！４向電源トランジスタのコ レクタ、すなわち第２図に示される電流源トランジスタ１０のコレクタまたはｗ ｉ流源トランジスタ１１のコレクタまたは第３１ｉ２１に示される入力１［源ト ランジスタ１６のコレクタに対し余分のベースを集積化することにより得られる 。これらの８石は奇生容量である。これらの小さなキャパシタンスは電流源トラ ンジスタ１０および１１上に余分のエミッタを＠箔化し、これらのエミッタを相 補的な回路点、すなわち電流源トランジスタ１ｏのコレクタ、ｇｉｍトランジス タ１１のコレクタ等に対し接続することによりまた得ることがでさる。

多重レベルのロジックは今やＥＣＬゲート回路に対し共通である。この発明のダ イナミックＥＣＬゲート回路法は、それらはすべて相補ロジックレベルを備え、 かつ電流制限的である電流源！−ランジスタを有しているのでこのような回路に 対し応用することができる。上述のような容量を用いるダイナミックな電荷ボン ピング手段により、成る与えられた電流源トランジスタを介しての電流における 遷移の増大または減少が得られ、トランジスタに関連の出・力線上の遷移時間を 高速化することができる。第５Ａ図において示される２重レベルロジックの回路 図において、２つの電圧レベルまたはさらに正確には２つの分離したロジック状 態を識別するＯＲ出力！３１上の電圧範囲が存在する。第１のレベルは一意的に 線３３上においてのみアクセス可能であり、第２のレベルはｌ１１３１上でアク セス可能である。

同様に線３４上でのみアクセス可能である第１のロジックレベルに関し、異なる ロジック状態を識別するＮＯＲ出力線３０上の２つの電圧範囲が存在する。第２ のものは線３０上でアクセス可能である。２つのロジックレベルに対し入力を与 えるた・めに、新たに入力トランジスタ３８．３９および４０が設けられ、その 結果新たなロジック入力Ａ′。

Ｂ′およびＣ′が与えられる。付加的な！ｊ準電圧Ｖａａｌが付加的な入力トラ ンジスタ３８．３９および４０と共通のエミッタ結合を有するトランジスタ３２ のベースに与えられる。トランジスタ３２は第２のロジックレベルの感知に従っ てエミッタフォロア１５に対しベースドライブを与える。第５図の双対レベルの ロジックの関係において、この発明の方法および装置は単一レベルのロジックに 関して述べられたような機能をする。したがって、容量ｃ、は電流源トランジス タ１１のベースとエミッタフォロア１４のベースとの間に接続される。相補的な ロジックの振れがエミッタフォロア１４のベース上で発生すると、電流源トラン ジスタのベース−Ｌの電流の遷移変化が発生する。同様に、容Ｉ　Ｃ２は電流源 トランジスタ１０のベースと電流源トランジスタ１１のコレクタとの間に接続さ れる。単一レベルのロジックに対しての上述の＃Ｘ論と同様に、必要なことは出 力トランジスタのうちの１個のベースが８社を介して回路内の相補ロジックレベ ルに接続され電流源トランジスタの電圧の遷移変化を発生させ、それによりロジ ックの遷移の間に電流源トランジスつのベースの電流の流出または流入を援助し 遷移を高速化することである。

この発明の好ましい実施例の上述の説明は例示および詳細な説明のために与えら れている。すべて開示し尽されたものでもなくまた開示された正確な形態にこの 発明を制限するものでもない。また電流源トランジスタのベースが容量を介して 相補ロジックレベルを有する回路点に接続されている限り多くの変更および変形 が可能である。実施例は、この発明の原理およびその実際の応用を最もよく説明 するために選択されかつ説明されており、それによって当業省はこの発明をさら に伯の実施例においてこの発明を実行されるべき特定の用法に適する様々な変更 を行なうことにより最もよく使用することができる。この発明の範囲は添付の請 求の範囲に指定されるものである。

山何容量（ｐｆ）− 国際調査報告 ＰＣ？１０５８４１０ニア１２

Claims (19)

【特許請求の範囲】
1. １．多重入力トランジスタと、基準電圧トランジスタと、反転および非反転特性 を有する相補出力線と、出力線をプルアップするためのエミッタフォロアと、出 力線をプルダウンするための電流源トランジスタとを有するＥＣＬ　ＯＲ／ＮＯ Ｒゲート回路における改良であって、前記電流源トランジスタのうちの少なくと も１個のベースと前記電流源トランジスタによってプルダウンされた前記出力線 のロジックレベルに相補的なロジックレベルを有する回路点との間に接続される 容量を備える、改良されたＥＣＬ　ＯＲ／ＮＯＲゲート回路。
2. ２．前記容量は奇生容量を備える、請求の範囲第１項記載の改良されたＥＣＬ　 ＯＲ／ＮＯＲゲート回路。
3. ３．前記電流源トランジスタのうちの前記少なくとも１個の前記ペースは相補的 なロジックレベルを有する前記回路点に物理的に極めて近接して形成され、それ により前記寄生容量を生成する、請求の範囲第２項記載の改良されたＥＣＬ　Ｏ Ｒ／ＮＯＲゲート回路。
4. ４．前記容量は前記電流源トランジスタの余分のエミッタを備え、前記余分のエ ミッタは相補的なロジックレベルを有する前記回路点に接続される、請求の範囲 第１項記載の改良されたＥＣＬゲート回路。
5. ５．有意な容量を有する負荷線を駆動するためのＥＣＬゲート回路であって、 それらのコレクタが抵抗を介して電源電圧Ｖｃｃに接続され、それらのエミッタ が互いに接続され、前記ＥＣＬゲートヘのロジック入力がそのベースに与えられ る少なくとも２個の入力トランジスタと、 基準電圧Ｖｇｇがそのベースに与えられる基準トランジスタを備え、前記基準ト ランジスタのエミッタは前記少なくとも２個の入力トランジスタの前記エミッタ に接続され、前記基準トランジスタのコレクタは抵抗を介して前記電源電圧Ｖｃ ｃに接続されており、 出力線のロジッレベルをプルダウンするための電流源トランジスタを備え、前記 電流源トランジスタのコレクタは前記出力線に接続され、かつ前記電流源トラン ジスタのエミッタは接地複に接続されており、 前記出力線のロジックレベルをプルアップするためのエミッタフォロアを備え、 前記エミッタフォロアのコレクタは電源電圧Ｖｃｃに接続され、エミッタは前記 出力線に接続され、かつベースは前記基準トランジスタの前記コレクタに接続さ れており、 前記少なくとも２個の入力トランジスタの前記共通のエミッタ接続にそのコレク タが接続され、そのエミッタが抵抗を介して低レベル電位に接続され、前記入力 電流トランジスタのベースが基準電圧に接続されるメイン電流源トランジスタと 、 前記電流源トランジスタのべースと前記電流源トランジスタの前記出力線上のレ ベルに対し相補的なロジックレベルを有する相補回路点との間に接続される容量 を備え、それによって前記出力線上のロジックレベルの遷移の間に前記電流源ト ランジスタの前記ベースに遷移電圧が印加され前記遷移を高速化する、ＥＣＬゲ ート回路。
6. ６．前記電流源トランジスタの前記ベースをバイアスするためのバイアス回路手 段と組合わせられる、請求の範囲第５項記載のＥＣＬゲート回路。
7. ７．前記バイアス回路手段と前記電流源トランジスタの前記ベースとの間に接続 され前記ベース上の前記遷移電圧を分離する分離用抵抗が組合わせられる、請求 の範囲第６項記載のＥＣＬゲート回路。
8. ８．前記メイン電流源トランジスタの前記ベース上の前記基準電圧はバンドギャ ップ基準電圧である、請求の範囲第５項記載のＥＣＬゲート回路。
9. ９．前記容量は前記電流源トランジスタの前記ベースと前記メイン電流源トラン ジスタの前記コレクタとの間に接続される、請求の範囲第５項記載のＥＣＬゲー ト回路。
10. １０．そのエミッタが接地に接続され、そのコレクタが反転用出力線に結合され かつそのべースが第２の分離用抵抗を介して前記バイアス回路手段に結合される 第２の電流源トランジスタが槍合わせられ、かつさらにそのコレクタが前記電圧 供給線Ｖｃｃに接続され、そのエミッタが前記反転用出力線に接続されかつその ベースが前記少なくとも２個の入力トランジスタの前記共通のコレクタ接続に接 続される第２のエミッタフォロアがさらに組合わせられ、それにより前記組合わ せはＥＣＬ　ＯＲ／ＮＯＲゲート回路を構成する、請求の範囲第６項記載のＥＣ Ｌゲート回路。
11. １１．前記容量は前記電流源トランジスタの前記ベースと前記第２の電流源トラ ンジスタの前記コレクタとの間に接続される、請求の範囲第１０項記数のＥＣＬ 　ＯＲ／ＮＯＲゲート回路。
12. １２．前記容量は前記第２の電流源トランジスタの前記ベースと前記電流源トラ ンジスタの前記コレクタとの間に接続される、請求の範囲第１０項記載のＥＣＬ 　ＯＲ／ＮＯＲゲート回路。
13. １３．前記電流源トランジスタの前記ベースと前記第２の電流源トランジスタの 前記コレクタとの間に接続される第２の容量が組合わせられる、請求の範囲第２ 項記載のＥＣＬ　ＯＲ／ＮＯＲゲート回路。
14. １４．前記容量は前記電流源トランジスタの前記ベースと前記第２のエミッタフ ォロアの前記ベースとの間に接続される、請求の範囲第１０項記載のＥＣＬ　Ｏ Ｒ／ＮＯＲゲート回路。
15. １５．前記容量は前記第２の電流源トランジスタの前記ベースと前記エミッタフ ォロアの前記ベースとの間に接続される、請求の範囲第１０項記載のＥＣＬ　Ｏ Ｒ／ＮＯＲゲート回路。
16. １６．前記電流源トランジスタの前記ベースと前記第２のエミッタフォロアの前 記ベースとの間に接続される第２の容量が粗合わせられる、請求の範囲第１５項 記載のＥＣＬ　ＯＲ／ＮＯＲゲート回路。
17. １７．前記容量は集積化された容量を備える、請求の範囲第１０項ないし第１６ 項記載のＥＣＬ　ＯＲ／ＮＯＲゲート回路。
18. １８．前記容量は前記電流源トランジスタに付加えられるエミッタを備え、前記 エミッタは前記電流源トランジスタの前記ベースが接続される各々の回路点に結 合される、請求の範囲第１０項ないし第１６項記載のＥＣＬゲート回路。
19. １９．前記回路は多重レベルのロジックを実現する、請求の範囲第５項記載のＥ ＣＬゲート回路。