JPS6141402B2 - - Google Patents
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- JPS6141402B2 JPS6141402B2 JP53111664A JP11166478A JPS6141402B2 JP S6141402 B2 JPS6141402 B2 JP S6141402B2 JP 53111664 A JP53111664 A JP 53111664A JP 11166478 A JP11166478 A JP 11166478A JP S6141402 B2 JPS6141402 B2 JP S6141402B2
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- processing device
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/054—Input/output
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/11—Plc I-O input output
- G05B2219/1159—Image table, memory
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/15—Plc structure of the system
- G05B2219/15048—Microprocessor
Description
【発明の詳細な説明】
本発明はプログラマブルコントローラ等のプロ
セス制御装置に関する。
セス制御装置に関する。
第１図は、共有バス方式を採用した従来のプロ
グラマブルコントローラの従来例を示す。図に於
いて、DBはデータバス、MIBはアドレス、及び
ストローブ信号STB、書込み信号WRITE、読出
し信号READ等を伝送してなるメモリインターフ
エースバスである。メモリ１には、プログラミン
グ装置４によつて作成されたシーケンスデータが
書込まれる。この装置４でのシーケンスデータ
は、使用者の意志に従つて作成される各種のアプ
リケーシヨンプログラムであり、構成要素として
は、コンソールやマン−マシンコミユニケーシヨ
ン用のCRT装置より成る。処理装置（CPU）２
は上記メモリ１のシーケンスデータに従い、複数
のプロセス入力回路５からの各種入力信号、プロ
セス入力点の信号を取り込みシーケンス演算処理
を行い、且つ、複数のプロセス出力回路６へ各種
出力信号、プロセス出力点の信号を出力するもの
である。プロセス入力回路５で扱う信号として
は、デイジタル入力DI、アナログ入力AI、パル
ス入力PTIがあり、プロセス出力回路６で扱う信
号としては、デイジタル出力Ｄ、アナログ出力
Ａ、パルス出力PTがある。プロセス入出力
制御装置（PIＣ、又はPCEとも云う）３は、
処理装置側とプロセス入力、出力回路５，６との
間に設けられ、両者のデータ交信制御を行つてい
る。
グラマブルコントローラの従来例を示す。図に於
いて、DBはデータバス、MIBはアドレス、及び
ストローブ信号STB、書込み信号WRITE、読出
し信号READ等を伝送してなるメモリインターフ
エースバスである。メモリ１には、プログラミン
グ装置４によつて作成されたシーケンスデータが
書込まれる。この装置４でのシーケンスデータ
は、使用者の意志に従つて作成される各種のアプ
リケーシヨンプログラムであり、構成要素として
は、コンソールやマン−マシンコミユニケーシヨ
ン用のCRT装置より成る。処理装置（CPU）２
は上記メモリ１のシーケンスデータに従い、複数
のプロセス入力回路５からの各種入力信号、プロ
セス入力点の信号を取り込みシーケンス演算処理
を行い、且つ、複数のプロセス出力回路６へ各種
出力信号、プロセス出力点の信号を出力するもの
である。プロセス入力回路５で扱う信号として
は、デイジタル入力DI、アナログ入力AI、パル
ス入力PTIがあり、プロセス出力回路６で扱う信
号としては、デイジタル出力Ｄ、アナログ出力
Ａ、パルス出力PTがある。プロセス入出力
制御装置（PIＣ、又はPCEとも云う）３は、
処理装置側とプロセス入力、出力回路５，６との
間に設けられ、両者のデータ交信制御を行つてい
る。
かかる構成によれば、プログラミング装置４に
よつて設定されたシーケンスデータにより複数の
プロセス入出力点を制御する場合、１つのシーケ
ンスデータ（制御命令）により演算処理するのに
要する時間は例えば100μsec〜1.5ｍsecである。
つまり、処理装置２はシーケンスデータによりPI
Ｃ３を介して該当するプロセス入力点を選択す
る。PIＣ３は選択したプロセス入力点が入力デ
ータを読み込める状態にあることをアンサーバツ
ク信号（又は割込信号）として処理装置２に出力
する。処理装置２は該アンサーバツク信号を受信
した后に、前記プロセス入力点のデータを読み込
み、シーケンス演算処理し、１つの命令動作が完
了する。
よつて設定されたシーケンスデータにより複数の
プロセス入出力点を制御する場合、１つのシーケ
ンスデータ（制御命令）により演算処理するのに
要する時間は例えば100μsec〜1.5ｍsecである。
つまり、処理装置２はシーケンスデータによりPI
Ｃ３を介して該当するプロセス入力点を選択す
る。PIＣ３は選択したプロセス入力点が入力デ
ータを読み込める状態にあることをアンサーバツ
ク信号（又は割込信号）として処理装置２に出力
する。処理装置２は該アンサーバツク信号を受信
した后に、前記プロセス入力点のデータを読み込
み、シーケンス演算処理し、１つの命令動作が完
了する。
以上述べた如く、プログラマブルコントローラ
のレスポンスはPIＣと、プロセス入力、出力回
路５，６（以下これらを併せてプロセス入出力装
置PIと称する。）の動作時間に大きく左右さ
れ、シーケンス命令実行時間を向上させるにはPI
の入出力動作をいかに高速に処理できるかであ
る。従来の方式では処理装置２が発するシーケン
ス命令の毎にプロセス入力・出力回路５，６まで
動作が及ぶ、つまりプロセス入出力装置の動作時
間が毎回のシーケンス命令実行時間に介入する。
このことはプログラマブルコントローラのレスポ
ンスを大きく低下させていることにほかならな
い。
のレスポンスはPIＣと、プロセス入力、出力回
路５，６（以下これらを併せてプロセス入出力装
置PIと称する。）の動作時間に大きく左右さ
れ、シーケンス命令実行時間を向上させるにはPI
の入出力動作をいかに高速に処理できるかであ
る。従来の方式では処理装置２が発するシーケン
ス命令の毎にプロセス入力・出力回路５，６まで
動作が及ぶ、つまりプロセス入出力装置の動作時
間が毎回のシーケンス命令実行時間に介入する。
このことはプログラマブルコントローラのレスポ
ンスを大きく低下させていることにほかならな
い。
本発明の目的は、処理速度の向上をはかつてな
るプロセス制御装置を提供するものである。
るプロセス制御装置を提供するものである。
本発明の要旨は、処理装置とプロセス入出力装
置との間にRAM型のバツフアメモリを設け、処
理装置とプロセス入出力装置との間をデータ処理
上切り離すようにしたものである。本発明では、
この考え方をもとに極めて多種にわたる各種の実
施例が提供されている。以下、図面により、本発
明を詳細に説明しよう。
置との間にRAM型のバツフアメモリを設け、処
理装置とプロセス入出力装置との間をデータ処理
上切り離すようにしたものである。本発明では、
この考え方をもとに極めて多種にわたる各種の実
施例が提供されている。以下、図面により、本発
明を詳細に説明しよう。
第２図に本発明の実施例を示す。第２図におい
てPIＣ３は、プロセス入出力点に対応した容量
をもつランダムアクセスメモリ（RAM）３−
１、処理装置２と非同期で動作する発振器３−３
の出力を入力とし、PIの各入出力点のアドレス
信号を発生するアドレスを計数可能なカウンタ３
−２、処理装置２からのアクセスと、PIOC内部
の動作タイミングとの同期をとる同期回路（フリ
ツプ−フロツプ）３−４、処理装置２のアクセス
時間を管理するBUSYフリツプ−フロツプ３−
５、発振器３−３のクロツクを入力としバツフア
メモリ３−１を入出力装置が使用するか、処理装
置が使用するかのモード信号M1，M2を発生する
分周回路３−４０、メモリインターフエースのア
ドレス信号ABO〜１５とPIＣ内部で発生する
アドレス信号ADDR６〜１５とを選択し（尚、
CPU２側でアドレスはAB，PI側でのアドレス
をADDRとする）、切換えるアドレス選択回路
（ADDR SEL）３−８、書込み指令WRITE、読
出し指令READに応じて書込み、読出しの機能選
択を行う機能選択回路（FUN DEC）３−９、出
力データ書込み終了を検出するフリツプ−フロツ
プ３−１０と、複数のゲート回路３−１７〜３−
３３から構成されている。その他は既述の第１図
の構成と同様である。尚、入力点数、出力点数を
それぞれ1024点とする。従つて、この時のRAM
３−１の容量は2KWである。図でＤ１領域は入
力点領域、Ｄ領域は出力点領域である。この
DI，DOは前述したデイジタル入力、デイジタル
出力を意味する。
てPIＣ３は、プロセス入出力点に対応した容量
をもつランダムアクセスメモリ（RAM）３−
１、処理装置２と非同期で動作する発振器３−３
の出力を入力とし、PIの各入出力点のアドレス
信号を発生するアドレスを計数可能なカウンタ３
−２、処理装置２からのアクセスと、PIOC内部
の動作タイミングとの同期をとる同期回路（フリ
ツプ−フロツプ）３−４、処理装置２のアクセス
時間を管理するBUSYフリツプ−フロツプ３−
５、発振器３−３のクロツクを入力としバツフア
メモリ３−１を入出力装置が使用するか、処理装
置が使用するかのモード信号M1，M2を発生する
分周回路３−４０、メモリインターフエースのア
ドレス信号ABO〜１５とPIＣ内部で発生する
アドレス信号ADDR６〜１５とを選択し（尚、
CPU２側でアドレスはAB，PI側でのアドレス
をADDRとする）、切換えるアドレス選択回路
（ADDR SEL）３−８、書込み指令WRITE、読
出し指令READに応じて書込み、読出しの機能選
択を行う機能選択回路（FUN DEC）３−９、出
力データ書込み終了を検出するフリツプ−フロツ
プ３−１０と、複数のゲート回路３−１７〜３−
３３から構成されている。その他は既述の第１図
の構成と同様である。尚、入力点数、出力点数を
それぞれ1024点とする。従つて、この時のRAM
３−１の容量は2KWである。図でＤ１領域は入
力点領域、Ｄ領域は出力点領域である。この
DI，DOは前述したデイジタル入力、デイジタル
出力を意味する。
更に、プロセス入力回路５は、データセレクタ
５−１、受信ゲート回路（SGC）５−２とより
成る。プロセス出力回路６はデータセレクタ６−
１、送信回路（DRV）６−２より成る。SGC５
−２の数は、DI用入力点数の数と同一であり、
DRV６−２の数はDO用出力点数の数と同一であ
り、いずれもバツフア３−１のDI領域、Ｄ領
域のデータ容量に等しい。PIＣ３とプロセス入
出力装置との間も共有バス形式になつており、ア
ドレスバスＩ−ADDR、セレクトバスＩ−
SEL、データバスＩ−DATAより成る。この入
出力装置の構成及びバス構成は従来例と変る所は
ない。
５−１、受信ゲート回路（SGC）５−２とより
成る。プロセス出力回路６はデータセレクタ６−
１、送信回路（DRV）６−２より成る。SGC５
−２の数は、DI用入力点数の数と同一であり、
DRV６−２の数はDO用出力点数の数と同一であ
り、いずれもバツフア３−１のDI領域、Ｄ領
域のデータ容量に等しい。PIＣ３とプロセス入
出力装置との間も共有バス形式になつており、ア
ドレスバスＩ−ADDR、セレクトバスＩ−
SEL、データバスＩ−DATAより成る。この入
出力装置の構成及びバス構成は従来例と変る所は
ない。
以上の様な第２図の構成になるプログラマブル
コントローラの動作は第３図、第４図のタイムチ
ヤートに示した通りである。
コントローラの動作は第３図、第４図のタイムチ
ヤートに示した通りである。
先ず、起動に際しては一連の動作に先だつて、
プログラミング装置４により、PIOC３内のRAM
３のプロセス出力情報格納領域即ちDO領域のア
ドレス１０２４〜２０４７に制御データがランダ
ムアクセス的に順次書き込まれ、全アドレスにデ
ータ書き込みが終了すると、４ビツト目のアドレ
スAB４によりフリツプ−フロツプ３−１０が動
作し、アドレスカウンタ３−２の出力信号すなわ
ちADDR６〜１５がアドレス選択回路３−８に入
力される。ここでアドレスカウンタ３−２の１ア
ドレス動作時間（ADDR１５の信号）Ｔは第３図
に示す様に例えば２μsecであり分周回路３−４
０によつて処理装置２のアクセス可能時間t1とPI
動作時間t2とに分けられる。アドレス信号
ADDR６〜１５は同時にPIインターフエース信
号としてプロセス入出力回路５，６にも出力され
る。入力回路５、出力回路６の各入出力点は１ア
ドレス２μsecのタイミングでアドレス０〜２０
４７まで処理装置２とは全く非同期にサイクリツ
クに順次スキヤンされる。プラントの入力データ
はプロセス入力回路５を介してレベル変換され、
RAM３−１のDI領域の入力点に対応したアドレ
スに格納される。一方、RAM３−１のDO領域に
書き込まれた出力データは、順次読み出され、対
応するアドレスのプロセス出力回路６でレベル変
換された后、プラントに順次出力される。以上の
動作は、システムが止まらない限り、常時行なわ
れる。
プログラミング装置４により、PIOC３内のRAM
３のプロセス出力情報格納領域即ちDO領域のア
ドレス１０２４〜２０４７に制御データがランダ
ムアクセス的に順次書き込まれ、全アドレスにデ
ータ書き込みが終了すると、４ビツト目のアドレ
スAB４によりフリツプ−フロツプ３−１０が動
作し、アドレスカウンタ３−２の出力信号すなわ
ちADDR６〜１５がアドレス選択回路３−８に入
力される。ここでアドレスカウンタ３−２の１ア
ドレス動作時間（ADDR１５の信号）Ｔは第３図
に示す様に例えば２μsecであり分周回路３−４
０によつて処理装置２のアクセス可能時間t1とPI
動作時間t2とに分けられる。アドレス信号
ADDR６〜１５は同時にPIインターフエース信
号としてプロセス入出力回路５，６にも出力され
る。入力回路５、出力回路６の各入出力点は１ア
ドレス２μsecのタイミングでアドレス０〜２０
４７まで処理装置２とは全く非同期にサイクリツ
クに順次スキヤンされる。プラントの入力データ
はプロセス入力回路５を介してレベル変換され、
RAM３−１のDI領域の入力点に対応したアドレ
スに格納される。一方、RAM３−１のDO領域に
書き込まれた出力データは、順次読み出され、対
応するアドレスのプロセス出力回路６でレベル変
換された后、プラントに順次出力される。以上の
動作は、システムが止まらない限り、常時行なわ
れる。
以上の動作をバツフア３−１の動作を中心とし
て要約して述べよう。バツフア３には起動時で
は、プログラミング装置４によつて設定されたデ
ータが設定されるが、その後のプロセスの各種制
御、監視でも、バツフア３は、CPU側でのアク
セスと入出力装置側でのアクセスとで時分割的に
使用される。どちらのアクセスモードになるかは
分周回路３−４０によつて設定される。分周回路
３−４０がモード信号M1を発生した時はバツフ
ア３−１へのアクセスは入出力装置側となり、モ
ード信号M2を発生した時はCPU側によるアクセ
スとなる。時間的にはモード信号M2がモード信
号M1よりも先行する。このことは、上記起動時
でも同様に成立つている。従つて、起動を含めた
全体の動作の中でバツフアへのアクセスをより具
体的に説明しよう。入出力装置側によるアクセス
では、入力DI、出力DOはスキヤニングによつて
行われる。一方、CPU側によるアクセスでは、
ランダムに行われる。このランダムとはCPUと
バツフアとの関係ではとりわけ重要である。即
ち、CPUの必要とする入力点、出力点がCPUの
要求に応じてランダムに指定できる。プロセス制
御、監視は、入出力装置側がスキヤニングによつ
て行われても、CPU側ではそのスキヤニングの
順序に拘束されない。これは、プロセス制御にと
つても重要であり、且つCPU側でのスムーズな
処理に貢献することにもなる。例えば、ある特定
の入力点のデータが入出力装置からバツフアにセ
ツトされていても、この入力点のデータを何時ど
の時点で利用するかは入力点のデータのセツト時
のタイミングとは無関係に処理される場合が多
い。この時には、CPU側からはランダムなアク
セスとなる。出力点のデータに対しても同様に、
CPUはランダムに出力データをセツトすること
になる。
て要約して述べよう。バツフア３には起動時で
は、プログラミング装置４によつて設定されたデ
ータが設定されるが、その後のプロセスの各種制
御、監視でも、バツフア３は、CPU側でのアク
セスと入出力装置側でのアクセスとで時分割的に
使用される。どちらのアクセスモードになるかは
分周回路３−４０によつて設定される。分周回路
３−４０がモード信号M1を発生した時はバツフ
ア３−１へのアクセスは入出力装置側となり、モ
ード信号M2を発生した時はCPU側によるアクセ
スとなる。時間的にはモード信号M2がモード信
号M1よりも先行する。このことは、上記起動時
でも同様に成立つている。従つて、起動を含めた
全体の動作の中でバツフアへのアクセスをより具
体的に説明しよう。入出力装置側によるアクセス
では、入力DI、出力DOはスキヤニングによつて
行われる。一方、CPU側によるアクセスでは、
ランダムに行われる。このランダムとはCPUと
バツフアとの関係ではとりわけ重要である。即
ち、CPUの必要とする入力点、出力点がCPUの
要求に応じてランダムに指定できる。プロセス制
御、監視は、入出力装置側がスキヤニングによつ
て行われても、CPU側ではそのスキヤニングの
順序に拘束されない。これは、プロセス制御にと
つても重要であり、且つCPU側でのスムーズな
処理に貢献することにもなる。例えば、ある特定
の入力点のデータが入出力装置からバツフアにセ
ツトされていても、この入力点のデータを何時ど
の時点で利用するかは入力点のデータのセツト時
のタイミングとは無関係に処理される場合が多
い。この時には、CPU側からはランダムなアク
セスとなる。出力点のデータに対しても同様に、
CPUはランダムに出力データをセツトすること
になる。
以上のバツフアへのアクセス方法によれば、
CPUと入出力装置がそれぞれ本来持つている機
能を独自に発揮できる効果を持つことになる。
CPUと入出力装置がそれぞれ本来持つている機
能を独自に発揮できる効果を持つことになる。
処理装置２によるデータの入力、出力動作を第
３図、第４図を用いて説明しよう。つまり処理装
置２からのアクセス信号STB１は、モード信号
M1で示す該処理装置アクセス可能時間t1の領域で
同期化回路３−４によりPIOC内部タイミングTP
１と同期化された后、その出力信号SYNでBUSY
フリツプ−フロツプ３−５をトリガする。BUSY
フリツプ−フロツプ３−５の出力信号STB２は
アンサーバツク信号としてPIOCの動作準備完了
を処理装置２へ出力する。このようにしてPIOC
のタイミングに同期化された処理装置２からのア
クセス動作は、Ｄ出力としてデータ入力
（WRITE）動作の場合、AB０〜１５によつて指
定されたプロセス出力点に対応したRAM３アド
レスに、DATAがタイミングCLKにより書き込
まれ、一方、データ出力（READ）動作の場合
は、AB０〜１５により指定されたRAM３内の
DATAが読み出される。第４図に処理装置２に
よるデータ入力動作のタイムチヤートを示す。
３図、第４図を用いて説明しよう。つまり処理装
置２からのアクセス信号STB１は、モード信号
M1で示す該処理装置アクセス可能時間t1の領域で
同期化回路３−４によりPIOC内部タイミングTP
１と同期化された后、その出力信号SYNでBUSY
フリツプ−フロツプ３−５をトリガする。BUSY
フリツプ−フロツプ３−５の出力信号STB２は
アンサーバツク信号としてPIOCの動作準備完了
を処理装置２へ出力する。このようにしてPIOC
のタイミングに同期化された処理装置２からのア
クセス動作は、Ｄ出力としてデータ入力
（WRITE）動作の場合、AB０〜１５によつて指
定されたプロセス出力点に対応したRAM３アド
レスに、DATAがタイミングCLKにより書き込
まれ、一方、データ出力（READ）動作の場合
は、AB０〜１５により指定されたRAM３内の
DATAが読み出される。第４図に処理装置２に
よるデータ入力動作のタイムチヤートを示す。
以上のことより、処理装置２によるデータの入
力、出力動作は、単に所望するアドレスのRAM
３内データをREAD、WRITEするだけで対応す
るプロセスデータが読み込め、又、処理装置２で
演算処理した后の結果は出力データとしてプロセ
ス出力点に対応したRAM３−１のアドレスに書
き込める。このことは、処理装置２の入力、出力
動作の毎にPIの端末すなわちプロセス入力回路
５、プロセス出力回路６まで動作させる必要がな
る訳で、見かけ上のプロセス入出力装置の入出力
動作時間が短かくなり、全体としての処理装置命
令実行時間が２μsec〜４μsecと従来方式の100
μsec〜1.5ｍsecに比べ格段に向上する。
力、出力動作は、単に所望するアドレスのRAM
３内データをREAD、WRITEするだけで対応す
るプロセスデータが読み込め、又、処理装置２で
演算処理した后の結果は出力データとしてプロセ
ス出力点に対応したRAM３−１のアドレスに書
き込める。このことは、処理装置２の入力、出力
動作の毎にPIの端末すなわちプロセス入力回路
５、プロセス出力回路６まで動作させる必要がな
る訳で、見かけ上のプロセス入出力装置の入出力
動作時間が短かくなり、全体としての処理装置命
令実行時間が２μsec〜４μsecと従来方式の100
μsec〜1.5ｍsecに比べ格段に向上する。
以上の実施例では、バツフア容量として全入力
全出力点数とした。これは、CPU側からみた場
合、どの入出力点であれ、バツフア内に完全に指
定場所があるため、CPUはアクセスが容易とな
る利点を生む。一方、入出力点の中で処理の優先
順位が設定できる場合には、その順位に応じたバ
ツフアを用意しておき、且つCPU側でその旨の
処理を行うソフトを用意しておけば、処理能力は
一段と発揮できる。また、この際、優先順位の低
い入出力点に関してはバツフアを設けずにCPU
と入出力装置とで従来の如くダイレクトに処理で
きるようにすることもできる。逆に、優先順位が
高いものに対して、ダイレクトに交言を行わせる
ようにすることも可能である。いずれにしろ、シ
ステム上からどちらを選ぶかは決定される。ま
た、入出力として、DI，Ｄとしたが、AI，Ａ
に対しても同様に可能である。更に、バツフア
内のデータはCPU、入出力装置いずれも利用す
ることになつているが、CPU、入出力装置独自
に専有することもできる。例えば、CPU側での
処理内容の間欠的なチエツクやソフトのチエツ
ク、或いは、PIOCがインテリジエンスを持ち、
独自に必要に応じて入出力回路の管理を行う等の
ために利用される。また、バツフアをPIOC内に
設けたが、共有バス上に設けても実施できる。更
に、プログラマブルコントローラだけではなく、
一般にプロセス制御装置にも利用できる。
全出力点数とした。これは、CPU側からみた場
合、どの入出力点であれ、バツフア内に完全に指
定場所があるため、CPUはアクセスが容易とな
る利点を生む。一方、入出力点の中で処理の優先
順位が設定できる場合には、その順位に応じたバ
ツフアを用意しておき、且つCPU側でその旨の
処理を行うソフトを用意しておけば、処理能力は
一段と発揮できる。また、この際、優先順位の低
い入出力点に関してはバツフアを設けずにCPU
と入出力装置とで従来の如くダイレクトに処理で
きるようにすることもできる。逆に、優先順位が
高いものに対して、ダイレクトに交言を行わせる
ようにすることも可能である。いずれにしろ、シ
ステム上からどちらを選ぶかは決定される。ま
た、入出力として、DI，Ｄとしたが、AI，Ａ
に対しても同様に可能である。更に、バツフア
内のデータはCPU、入出力装置いずれも利用す
ることになつているが、CPU、入出力装置独自
に専有することもできる。例えば、CPU側での
処理内容の間欠的なチエツクやソフトのチエツ
ク、或いは、PIOCがインテリジエンスを持ち、
独自に必要に応じて入出力回路の管理を行う等の
ために利用される。また、バツフアをPIOC内に
設けたが、共有バス上に設けても実施できる。更
に、プログラマブルコントローラだけではなく、
一般にプロセス制御装置にも利用できる。
本発明によれば、処理能力は大きく前進でき
た。
た。
第１図は従来構成図、第２図は本発明の実施例
図、第３図、第４図はそのタイムチヤート図であ
る。 １……メモリ、２……処理装置、３……プロセ
ス入出力制御装置、５……プロセス入力回路、６
……プロセス出力回路、３−１……バツフアメモ
リ。
図、第３図、第４図はそのタイムチヤート図であ
る。 １……メモリ、２……処理装置、３……プロセ
ス入出力制御装置、５……プロセス入力回路、６
……プロセス出力回路、３−１……バツフアメモ
リ。
Claims (1)
- 【特許請求の範囲】 １ 処理装置と、プロセス入出力装置と、当該２
装置間にあつてデータ交信制御を行うプロセス入
出力制御装置とを備えるプロセス制御装置であつ
て、プロセス系からの複数のプロセス情報を前記
プロセス入出力装置と前記プロセス入出力制御装
置とを介して前記処理装置に入力し、当該入力に
基づいて演算処理した結果を前記プロセス入出力
制御装置と前記プロセス入出力装置とを介して前
記プロセス系に出力するものにおいて、 前記プロセス入出力制御装置は、 前記処理装置と前記プロセス入出力装置とで共
有に使用され、且つ、前記処理装置と前記プロセ
ス入出力装置とから時分割的にアクセス可能であ
るランダムアクセス形のバツフアメモリであつ
て、入力データ記憶用領域と出力データ記憶用領
域とを具え、当該入力データ記憶用領域にはプロ
セス系より得られる前記プロセス入出力装置から
の入力データ及び前記処理装置によつて取り込ま
れるデータが設定され、当該出力データ記憶用領
域には前記処理装置からの出力データ及び前記プ
ロセス入出力装置によつてプロセス系側に出力さ
れるデータが設定されるものと、 プロセス入出力点を順次スキヤンニングして前
記バツフアメモリに入力データを書き込み又は前
記バツフアメモリに書き込まれた出力データを順
次出力させるものであつて、前記処理装置とは全
く非同期の動作をするカウンタ回路と、 前記処理装置の入出力動作時に当該カウンタ回
路の動作タイミングとの同期をとる同期回路と、 前記バツフアメモリを前記処理装置が使用する
第１モードと、前記プロセス入出力装置が使用す
る第２モードとを時分割的に発生する分周回路
と、 前記処理装置からのアドレス信号とプロセス入
出力用アドレス信号とを切換えるアドレス選択回
路とを具備し、 前記バツフアメモリを前記処理装置が使用する
第１モードの時間と前記プロセス入出力装置が使
用する第２モードの時間とをあらかじめ定め、該
両者の時間の和を一周期としてアクセス可能な時
間帯を繰返し、前記バツフアメモリへのアクセス
は、常時は前記第２モードの時間内に前記プロセ
ス入出力装置の要求に従つてスキヤンニング方式
で行ない、前記処理装置からの要求があつた時の
み前記第１モードの時間内に前記処理装置からの
アクセスを行うランダムアクセス方式としたこと
を特徴とするプロセス制御装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11166478A JPS5539933A (en) | 1978-09-13 | 1978-09-13 | Process control device |
| GB7931530A GB2030323B (en) | 1978-09-13 | 1979-09-11 | Controlling input/output in process control |
| US06/075,152 US4339794A (en) | 1978-09-13 | 1979-09-12 | Method and system for controlling input/output in process control |
| CA335,502A CA1131364A (en) | 1978-09-13 | 1979-09-12 | Method and system for controlling input/output in process control |
| DE2936913A DE2936913C2 (de) | 1978-09-13 | 1979-09-12 | Anordnung zur Steuerung von Eingabe und Ausgabe bei einer programmierbaren Logiksteuerung |
| FR7922841A FR2436446A1 (fr) | 1978-09-13 | 1979-09-12 | Procede et systeme de commande d'entree/sortie dans une commande de processus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11166478A JPS5539933A (en) | 1978-09-13 | 1978-09-13 | Process control device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5539933A JPS5539933A (en) | 1980-03-21 |
| JPS6141402B2 true JPS6141402B2 (ja) | 1986-09-16 |
Family
ID=14567048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11166478A Granted JPS5539933A (en) | 1978-09-13 | 1978-09-13 | Process control device |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4339794A (ja) |
| JP (1) | JPS5539933A (ja) |
| CA (1) | CA1131364A (ja) |
| DE (1) | DE2936913C2 (ja) |
| FR (1) | FR2436446A1 (ja) |
| GB (1) | GB2030323B (ja) |
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1978
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-
1979
- 1979-09-11 GB GB7931530A patent/GB2030323B/en not_active Expired
- 1979-09-12 CA CA335,502A patent/CA1131364A/en not_active Expired
- 1979-09-12 FR FR7922841A patent/FR2436446A1/fr active Granted
- 1979-09-12 DE DE2936913A patent/DE2936913C2/de not_active Expired
- 1979-09-12 US US06/075,152 patent/US4339794A/en not_active Expired - Lifetime
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| US4339794A (en) | 1982-07-13 |
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| DE2936913C2 (de) | 1984-11-22 |
| CA1131364A (en) | 1982-09-07 |
| JPS5539933A (en) | 1980-03-21 |
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