JPS61122703A - プロセス信号入出力装置 - Google Patents
プロセス信号入出力装置Info
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- JPS61122703A JPS61122703A JP59243452A JP24345284A JPS61122703A JP S61122703 A JPS61122703 A JP S61122703A JP 59243452 A JP59243452 A JP 59243452A JP 24345284 A JP24345284 A JP 24345284A JP S61122703 A JPS61122703 A JP S61122703A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発ＢＡはプログラマブルコントローラのプロセス信
号入出力装置に関するものである。
号入出力装置に関するものである。
従来のプロセス信号入出力装置として第２図に示すよう
なものがあった（三菱電機ＭＥＬＰＬＡＣ−５５０取扱
説明書３ 「プロセス入出力Ｊ １９８２年発行）。図
において、１はＣＰＵ（中央演算処理装置）、２はプロ
セス信号入出力装置、３はノくスバツ７ア装置、４は入
出力信号インタフェイス装置、５はＣＰＵ側入出力バス
、６はプロセス側入出力バス、７はバスドライバ／レシ
ーバ、ｓｈ−＜リテイチェツカ、９は入出力アドレス信
号、１０は入出力データ信号、１１はバス制御信号、１
２は図示しない操作盤、電磁弁等の制御対象（以下プロ
セスと呼ぶ）である。
なものがあった（三菱電機ＭＥＬＰＬＡＣ−５５０取扱
説明書３ 「プロセス入出力Ｊ １９８２年発行）。図
において、１はＣＰＵ（中央演算処理装置）、２はプロ
セス信号入出力装置、３はノくスバツ７ア装置、４は入
出力信号インタフェイス装置、５はＣＰＵ側入出力バス
、６はプロセス側入出力バス、７はバスドライバ／レシ
ーバ、ｓｈ−＜リテイチェツカ、９は入出力アドレス信
号、１０は入出力データ信号、１１はバス制御信号、１
２は図示しない操作盤、電磁弁等の制御対象（以下プロ
セスと呼ぶ）である。
次に動作について説明する。ＣＰＵ１とプロセス１２と
はプロセス信号入出力装ｆｉｔ２に収納されたバスバッ
ファ装置３、入出力信号インタフェイス装置４を介して
電気的に接続され、信号の伝達が行なわれる。プロセス
信号入出力装置２は通常複数個設けられ、入出力パス５
によりＣＰＵ１と接続される。バスバッファ装置３と入
出力インタフェイス装置４はプロセス入出力バス６によ
り接続されておシ、入出力インタフェイス装置４はプロ
セス１２とケーブルにより接続される。入出力インタフ
ェイス装置４には、あらかじめ固有のアドレスが設定さ
れており、ＣＰＵ１は情報伝達の対象とするプロセス１
２をアドレスで指定する。
はプロセス信号入出力装ｆｉｔ２に収納されたバスバッ
ファ装置３、入出力信号インタフェイス装置４を介して
電気的に接続され、信号の伝達が行なわれる。プロセス
信号入出力装置２は通常複数個設けられ、入出力パス５
によりＣＰＵ１と接続される。バスバッファ装置３と入
出力インタフェイス装置４はプロセス入出力バス６によ
り接続されておシ、入出力インタフェイス装置４はプロ
セス１２とケーブルにより接続される。入出力インタフ
ェイス装置４には、あらかじめ固有のアドレスが設定さ
れており、ＣＰＵ１は情報伝達の対象とするプロセス１
２をアドレスで指定する。
入出力バス５，６の構成は同一であシ、入出力アドレス
信号９、入出力データ信号１０、及びＣＰＵ１と入出力
インタフェイス装置４とのコミュニケーション用のバス
制御信号１１が含まれている。
信号９、入出力データ信号１０、及びＣＰＵ１と入出力
インタフェイス装置４とのコミュニケーション用のバス
制御信号１１が含まれている。
入出力アドレス信号９、入出力データ信号１０には通常
パリティビットが付加され、ＣＰＵ１、バスバッファ装
置３、入出力信号インタフェイス装置４の各部において
、エラーチェックが行なわれる。バスバッファ装置３は
バスドライバ／レシーバ７、パリティチェッカ８等によ
り構成され、バス信号の増幅、インビーダンス整合、タ
イミング整合、及びパリティチェックが行なわれる。
パリティビットが付加され、ＣＰＵ１、バスバッファ装
置３、入出力信号インタフェイス装置４の各部において
、エラーチェックが行なわれる。バスバッファ装置３は
バスドライバ／レシーバ７、パリティチェッカ８等によ
り構成され、バス信号の増幅、インビーダンス整合、タ
イミング整合、及びパリティチェックが行なわれる。
〔発明が解決しようとする問題点〕 。
従来のプロセス信号入出力装置は以上のように構成され
ているので、プロセス側入出カバストＣＰＵ側入出力バ
スは同一のもので、アドレス幅も同じだけ必要であり、
故障検出方法も同一にしなければならず、故障検出のた
めのハードウェア規模、あるいはＣＰＵの負荷（アクセ
ス頻度）の増大、故障発生時にその要因となる個所が不
明確であるという問題点があった。
ているので、プロセス側入出カバストＣＰＵ側入出力バ
スは同一のもので、アドレス幅も同じだけ必要であり、
故障検出方法も同一にしなければならず、故障検出のた
めのハードウェア規模、あるいはＣＰＵの負荷（アクセ
ス頻度）の増大、故障発生時にその要因となる個所が不
明確であるという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、プロセス側入出力バスのアドレス幅を削減し
、入出力インタフェイス装置の回路構成が簡略化され、
なおかつＣＰＵのバスアクセス頻度を上げることなく故
障検出能力を向上することができて、安価で信頼性の高
いプロセス信号入出力装置を得ることを目的とする。
たもので、プロセス側入出力バスのアドレス幅を削減し
、入出力インタフェイス装置の回路構成が簡略化され、
なおかつＣＰＵのバスアクセス頻度を上げることなく故
障検出能力を向上することができて、安価で信頼性の高
いプロセス信号入出力装置を得ることを目的とする。
この発明に係るプロセス信号入出力装置は、ＣＰＵから
出力されるアドレスの巾を変換するアドレス変換装置と
、ＣＰＵから出力されるデータのパリティチェック等を
行なうパリティチェッカ／ジェネレータと、入出力信号
インタフェイス装置に対する読み込みデータ及び書き込
みデータとこのデータの反転データをチェックする反転
二連送照合装置とからなる人出カバス管理装置を備えた
ものである。
出力されるアドレスの巾を変換するアドレス変換装置と
、ＣＰＵから出力されるデータのパリティチェック等を
行なうパリティチェッカ／ジェネレータと、入出力信号
インタフェイス装置に対する読み込みデータ及び書き込
みデータとこのデータの反転データをチェックする反転
二連送照合装置とからなる人出カバス管理装置を備えた
ものである。
［作 用〕
この発明におけるプロセス入出力装置は、アドレス変換
装置によりアドレスデータの巾が削減され、共通のパリ
テイチエツカ／ジエネレータヲ持つ事により共用でパリ
ティチェック等が行なえ、反転二連送照合装置により読
み込み、書き込みのチェックが十分に行なうため信頼性
が向上する。
装置によりアドレスデータの巾が削減され、共通のパリ
テイチエツカ／ジエネレータヲ持つ事により共用でパリ
ティチェック等が行なえ、反転二連送照合装置により読
み込み、書き込みのチェックが十分に行なうため信頼性
が向上する。
以下、この発明の一実施例を図について説明する。第１
図において、１はＣＰＵ、２はプロセス信号入出力装置
、３Ａは入出力バス管理装置、４は入出力信号インタフ
ェイス装置、５はＣＰＵ側人出・カバス、６はプロセス
側入出力バス、７はバスドライバ／レシーバ、８はパリ
ティチェッカ、９ａ＋９ｂは入出力アドレス信号、１０
ａ、１０ｂは入出力データ信号ｋ １１ａ、１１ｂは
バス制御信号、１２はプロセス、１３は入出力アドレス
変換装置、１４はパリティチェッカ／ジェネレータ、１
５は反転２連送照合装置、１６はタイミング制御装置で
ある。
図において、１はＣＰＵ、２はプロセス信号入出力装置
、３Ａは入出力バス管理装置、４は入出力信号インタフ
ェイス装置、５はＣＰＵ側人出・カバス、６はプロセス
側入出力バス、７はバスドライバ／レシーバ、８はパリ
ティチェッカ、９ａ＋９ｂは入出力アドレス信号、１０
ａ、１０ｂは入出力データ信号ｋ １１ａ、１１ｂは
バス制御信号、１２はプロセス、１３は入出力アドレス
変換装置、１４はパリティチェッカ／ジェネレータ、１
５は反転２連送照合装置、１６はタイミング制御装置で
ある。
次に動作について説明する。まず、ＣＰＵ１と入出力バ
ス管理装置３ＡとはＣＰＵ側入出力バス５で接続されて
おり、この入出力パス５には人出力アドレス信号９Ｊ１
、入出力データ信号１０ａ。
ス管理装置３ＡとはＣＰＵ側入出力バス５で接続されて
おり、この入出力パス５には人出力アドレス信号９Ｊ１
、入出力データ信号１０ａ。
バス制御信号１１．が含まれている。ここで、ＣＰＵＩ
と入出力バス管理装置３Ａとの間の各入出力アドレス信
号９ ｍ、入出力データ信号１０ａにおいてはパイティ
ピットが付加されており、受信側で夫々そのチェックが
行なわれる。すなわち、入出力アドレス信号９ａのチェ
ックはパリティチェッカ８で行ない、ＣＰＵ出力データ
のパリティチェック並びにＣＰＵ入力データのパリティ
ジェネレートはパリティチェッカ／ジェネレータ１４で
竹なう。
と入出力バス管理装置３Ａとの間の各入出力アドレス信
号９ ｍ、入出力データ信号１０ａにおいてはパイティ
ピットが付加されており、受信側で夫々そのチェックが
行なわれる。すなわち、入出力アドレス信号９ａのチェ
ックはパリティチェッカ８で行ない、ＣＰＵ出力データ
のパリティチェック並びにＣＰＵ入力データのパリティ
ジェネレートはパリティチェッカ／ジェネレータ１４で
竹なう。
上記ＣＰＵ１はＣＰＵ側入出力バス５を介して入出力バ
ス管理装置３Ａに接続されており、人出力アドレス信号
９ａ、入出力データ信号１０ａの信号がパリティピット
を付加されて中継され、またバス制御信号１１．も中継
される。これらの信号は受信側でチェックが行なわれ、
このうち入出力アドレス信号９−Ｈパリティチェッカ８
で、またＣＰＵから出力されるデータのパリティチェッ
ク並び［ＣＰＵに入力するパリティジェネレートはパリ
ティチェッカ／ジェネレータ１４で行ナワれる。
ス管理装置３Ａに接続されており、人出力アドレス信号
９ａ、入出力データ信号１０ａの信号がパリティピット
を付加されて中継され、またバス制御信号１１．も中継
される。これらの信号は受信側でチェックが行なわれ、
このうち入出力アドレス信号９−Ｈパリティチェッカ８
で、またＣＰＵから出力されるデータのパリティチェッ
ク並び［ＣＰＵに入力するパリティジェネレートはパリ
ティチェッカ／ジェネレータ１４で行ナワれる。
上記のように構成されたプロセス信号入出力装置におい
ては、ｃｐｔｒｌが例えば第１図の４つの入出力信号イ
ンタフェイス装置４のうちある１つに対してアクセスし
ようとする時、ＣＰＵ１から入出力バス管理装置３人に
対し−で管理範囲にある４つの入出力信号インタフェイ
ス装置４共通のアドレスと個々のアドレスを指定してく
る。この指定を入出力アドレス変換装置１３が受け、上
記共通アドレスと個々アドレスが自装置のアドレスであ
ることを認識すると共通アドレスを除いた個々のアドレ
スのみをプロセス側入出力バス６ｔ−介して入出力信号
インタフェイス装置４に出力する。
ては、ｃｐｔｒｌが例えば第１図の４つの入出力信号イ
ンタフェイス装置４のうちある１つに対してアクセスし
ようとする時、ＣＰＵ１から入出力バス管理装置３人に
対し−で管理範囲にある４つの入出力信号インタフェイ
ス装置４共通のアドレスと個々のアドレスを指定してく
る。この指定を入出力アドレス変換装置１３が受け、上
記共通アドレスと個々アドレスが自装置のアドレスであ
ることを認識すると共通アドレスを除いた個々のアドレ
スのみをプロセス側入出力バス６ｔ−介して入出力信号
インタフェイス装置４に出力する。
このことによりアドレスデータの幅（アドレス構成ビッ
ト数）はＣＰＵ側入出力アドレス９ａからプロセス側入
出力アドレス９ｂに変換される過程で削減されることに
なる。
ト数）はＣＰＵ側入出力アドレス９ａからプロセス側入
出力アドレス９ｂに変換される過程で削減されることに
なる。
次に、入出力バス管理装置３人と入出力インタフェイス
装置４はプロセス側入出力バス６を介して接続されてお
り、この間の入出力データ信号１０ｂのチェックは反転
２連送照合装置１５により行なわれる。すなわち、ＣＰ
ＵＩが入出力インタフェイス装置４からデータを読込む
場合、入出力インタフェイス装置４はタイミング制御装
置１６によりモディファイされたバス制御信号１１ｂに
基づくタイミングで、２度にわた９人出力データ１０ｂ
ｆ、送出する。このうち２度目に送出されるデータは、
１度目に送出されたデータの反転信号のデータでアシ、
これらのデータは反転２連送照合装置１５により、これ
ら２つのデータの一致がチェックされる。他方、ＣＰＵ
１が入出力インタフェイス装置４に対し、データを書込
む場合は入出力インタフェイス装置４がバス制御信号１
１ｂに基づくタイミングで、書き込まれたデータの反転
を入出力バス管理装置３Ａに対して送出する。
装置４はプロセス側入出力バス６を介して接続されてお
り、この間の入出力データ信号１０ｂのチェックは反転
２連送照合装置１５により行なわれる。すなわち、ＣＰ
ＵＩが入出力インタフェイス装置４からデータを読込む
場合、入出力インタフェイス装置４はタイミング制御装
置１６によりモディファイされたバス制御信号１１ｂに
基づくタイミングで、２度にわた９人出力データ１０ｂ
ｆ、送出する。このうち２度目に送出されるデータは、
１度目に送出されたデータの反転信号のデータでアシ、
これらのデータは反転２連送照合装置１５により、これ
ら２つのデータの一致がチェックされる。他方、ＣＰＵ
１が入出力インタフェイス装置４に対し、データを書込
む場合は入出力インタフェイス装置４がバス制御信号１
１ｂに基づくタイミングで、書き込まれたデータの反転
を入出力バス管理装置３Ａに対して送出する。
そして、データ読込時と同様に反転２連送照合装置１５
によりデータのチェックが行なわれる。
によりデータのチェックが行なわれる。
上記実施例では、アドレス用とデータ用の信号−線が個
別にもつバス形態であったが、アドレスとデータを時系
列に切換えて共有しているような形態をとっても良く、
また、データの信号線を入力用と出力用とを個別に有す
るバス形態であっても同様の効果を奏する。
別にもつバス形態であったが、アドレスとデータを時系
列に切換えて共有しているような形態をとっても良く、
また、データの信号線を入力用と出力用とを個別に有す
るバス形態であっても同様の効果を奏する。
以上のように、この発明によれば、ＣＰＵからのアドレ
スデータを分割し、入出力信号インタフェイスに必要な
アドレスデータのみに変換するよう構成し、かつ入出力
信号インタフェイス装置との間の読み込みあるいは書き
込みデータをグロセス信号入出力装置内で行なうよう構
成したので、アドレスデータの幅を削減できると共に従
来夫々の入出カイ／り７エイス装置内に持っていたパリ
ティチェッカ／ジェネレータを入出力バス管理装置内で
共通に持つようにできて／・−ドウエア上小型化かつ製
作コストを低減でき、また信頼性の向上が図れ、更には
保守性をも向上することができるなど非常に優れたもの
が得られる効果がある。
スデータを分割し、入出力信号インタフェイスに必要な
アドレスデータのみに変換するよう構成し、かつ入出力
信号インタフェイス装置との間の読み込みあるいは書き
込みデータをグロセス信号入出力装置内で行なうよう構
成したので、アドレスデータの幅を削減できると共に従
来夫々の入出カイ／り７エイス装置内に持っていたパリ
ティチェッカ／ジェネレータを入出力バス管理装置内で
共通に持つようにできて／・−ドウエア上小型化かつ製
作コストを低減でき、また信頼性の向上が図れ、更には
保守性をも向上することができるなど非常に優れたもの
が得られる効果がある。
第１図はこの発明の一実施例を示すブロック図、第２図
は従来のプロセス入出力装置を示すブロック図である。 図において、１はＣＰＵ、３Ａは入出力バス管理装置、
４は入出力インタフェイス装置、５はＣＰＵ側入出力バ
ス、６はプロセス側入出力バス、１２はプロセス（制御
対象〕、１３は入出力アドレス変換装置、１４はパリテ
ィチェッカ／ジェネレータ、１５は自動２連送照合装置
である。 なお、各図中、同一符号は同一または相当部分を示す。 特許出願人 三菱電機株式会社 手続補正書（自発） １６ゎ６％４・臀 。 ２、発明の名称 プロセス信号入出力装置 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者片山仁八部 ４、代 理 人 郵便番号 １０５住 所
東京都港区西新橋１丁目４番１０号５、補正の対象 ６、 補正の内容 明細書をつぎのとおり訂正する。
は従来のプロセス入出力装置を示すブロック図である。 図において、１はＣＰＵ、３Ａは入出力バス管理装置、
４は入出力インタフェイス装置、５はＣＰＵ側入出力バ
ス、６はプロセス側入出力バス、１２はプロセス（制御
対象〕、１３は入出力アドレス変換装置、１４はパリテ
ィチェッカ／ジェネレータ、１５は自動２連送照合装置
である。 なお、各図中、同一符号は同一または相当部分を示す。 特許出願人 三菱電機株式会社 手続補正書（自発） １６ゎ６％４・臀 。 ２、発明の名称 プロセス信号入出力装置 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者片山仁八部 ４、代 理 人 郵便番号 １０５住 所
東京都港区西新橋１丁目４番１０号５、補正の対象 ６、 補正の内容 明細書をつぎのとおり訂正する。
Claims (1)
- ＣＰＵ（中央演算処理装置）からＣＰＵ側入出力バスを
介して制御されるとともにこの制御に応じて操作盤、電
磁弁等の制御対象に対して複数の入出力信号インタフェ
イス装置を介し情報伝達を行なうプログラマブルコント
ローラのプロセス信号入出力装置において、前記ＣＰＵ
から出力される入出力信号インタフェイス装置のアドレ
スをアドレス巾縮小可能に変換するアドレス変換装置と
、前記ＣＰＵから出力されるデータをパリティチェック
及びＣＰＵに対しパリティジェネレートを行なうパリテ
ィチェッカ／ジェネレータと、前記入出力信号インタフ
ェイス装置からプロセス側入出力バスを介して読み込ま
れ、あるいは前記ＣＰＵから前記入出力信号インタフェ
イス装置に書き込まれるタイミング制御装置によりタイ
ミング制御されたデータとこれらのデータを反転したデ
ータとをチェックする反転２連送照合装置とから構成さ
れた入出力バス管理装置を備えたことを特徴とするプロ
セス信号入出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59243452A JPS61122703A (ja) | 1984-11-20 | 1984-11-20 | プロセス信号入出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59243452A JPS61122703A (ja) | 1984-11-20 | 1984-11-20 | プロセス信号入出力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61122703A true JPS61122703A (ja) | 1986-06-10 |
| JPH0334085B2 JPH0334085B2 (ja) | 1991-05-21 |
Family
ID=17104093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59243452A Granted JPS61122703A (ja) | 1984-11-20 | 1984-11-20 | プロセス信号入出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61122703A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5539933A (en) * | 1978-09-13 | 1980-03-21 | Nissan Motor Co Ltd | Process control device |
-
1984
- 1984-11-20 JP JP59243452A patent/JPS61122703A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5539933A (en) * | 1978-09-13 | 1980-03-21 | Nissan Motor Co Ltd | Process control device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0334085B2 (ja) | 1991-05-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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