JPS61222157A - Ｃｍｏｓ型半導体装置の製造方法 - Google Patents
Ｃｍｏｓ型半導体装置の製造方法Info
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- JPS61222157A JPS61222157A JP60062946A JP6294685A JPS61222157A JP S61222157 A JPS61222157 A JP S61222157A JP 60062946 A JP60062946 A JP 60062946A JP 6294685 A JP6294685 A JP 6294685A JP S61222157 A JPS61222157 A JP S61222157A
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＣＭＯＳ型半導体装置の製造方法に関するもの
で、特に高集積度の半導体装置に使用されるものである
。
で、特に高集積度の半導体装置に使用されるものである
。
（発明の技術的背景とその問題点）
第３図はｎウェルを有するＣＭＯＳ型半導体装置の一般
的な製造工程を示す工程別断面図である。
的な製造工程を示す工程別断面図である。
これによれば、ｐ型シリコン基板１上にレジスト層２を
形成し、ｎウェル形成領域の基板が露出するような開口
バターニングをこのレジスト層２について行い、このレ
ジストパターンをマスクとしてリンイオン３１ｐ＋を１
００ ｋｅＶ程度の加速電圧でドーズｆｆｉ ４ Ｘ
１０１２ｃｒｙ−２となるように選択的にイオン注入す
る（第３図（ａ））。
形成し、ｎウェル形成領域の基板が露出するような開口
バターニングをこのレジスト層２について行い、このレ
ジストパターンをマスクとしてリンイオン３１ｐ＋を１
００ ｋｅＶ程度の加速電圧でドーズｆｆｉ ４ Ｘ
１０１２ｃｒｙ−２となるように選択的にイオン注入す
る（第３図（ａ））。
レジスト除去後的１２００℃で２００分程度の加熱処理
を行うと拡散深さが約４μ、表面８１度が４×１０１６
ｃｍ−３程度のｎウェルが形成される（第３図（ｂ））
。
を行うと拡散深さが約４μ、表面８１度が４×１０１６
ｃｍ−３程度のｎウェルが形成される（第３図（ｂ））
。
次に酸素雰囲気中で基板を加熱して基板表面全体に厚さ
約１０００への熱酸化膜４を形成し、さらにその上にＣ
ＶＤ法でシリコン窒化膜５を約２０００への厚さに形成
し、トランジスタ形成領域のみ覆うようにレジスト６を
バターニングする（第３図（Ｃ））。
約１０００への熱酸化膜４を形成し、さらにその上にＣ
ＶＤ法でシリコン窒化膜５を約２０００への厚さに形成
し、トランジスタ形成領域のみ覆うようにレジスト６を
バターニングする（第３図（Ｃ））。
このレジスト６をマスクとしてシリコン窒化膜をエツチ
ングし、ｎウェル領域およびｎチャネルトランジスタ形
成領域をレジストでマスキングしておき、フィールド反
転防止用のホウ素をイオン注入する。レジスト６を除去
し、バターニングされたシリコン窒化膜５′をマスクと
し、選択酸化を行うとｎチャネルトランジスタ領域とｐ
チｔ７ネルトランジスタ領域とを分離する厚いフィール
ド酸化膜７が形成される。このとぎフィールド酸化膜７
のｎチャネルトランジスタ側下面にはホウ素の拡散によ
るフィールド反転防止層７′が形成される（第３図（ｄ
））。
ングし、ｎウェル領域およびｎチャネルトランジスタ形
成領域をレジストでマスキングしておき、フィールド反
転防止用のホウ素をイオン注入する。レジスト６を除去
し、バターニングされたシリコン窒化膜５′をマスクと
し、選択酸化を行うとｎチャネルトランジスタ領域とｐ
チｔ７ネルトランジスタ領域とを分離する厚いフィール
ド酸化膜７が形成される。このとぎフィールド酸化膜７
のｎチャネルトランジスタ側下面にはホウ素の拡散によ
るフィールド反転防止層７′が形成される（第３図（ｄ
））。
次にシリコン窒化ｙ！６をエツチング除去し、さらにト
ランジスタ形成領域のシリコン酸化膜を除去した後、熱
酸化を行って改めてゲート酸化ＦＩＡ８を約３００への
厚さで形成する。次に全体に多結晶シリコン層をＣＶＤ
法で約４０００人の厚さで堆積し、リン等のｎ型不純物
を注入する。続いてこの多結晶シリコン層を写真食刻法
によりバターニングすることにより各トランジスタのゲ
ート電極９．９′が形成される。次にｎウェル３の部分
のみにレジスト開ロバターンを形成してホウ素イオン１
１Ｂ＋をドーズｆｆ１２×１０１５ｃＩＲ−２および加
速電圧４０ ｋｅＶでイオン注入する。レジストを除去
した後、ｎウェル３の部分をマスキングしかつ、ｎチャ
ネルトランジスタ形”成領域が露出したレジスト間ロバ
ターンを形成してヒ素イオン７５ＡＳ＋をドーズ量３×
１０１５ｃｍ−２および加速電圧４０ｋｅＶでイオン注
入する。その後９００℃の加熱を約１時間行うと注入し
たイオンがそれぞれ拡散して活性化し、ｎウェル３内に
はｎチャネルトランジスタのソース、ドレインとなる高
濃度拡散したｐ＋領域１０が、ｎウェル３外にはｎチャ
ネルトランジスタのソース、ドレインとなる高濃度拡散
したｎ＋領領域形成される（第３図（ｅ））。
ランジスタ形成領域のシリコン酸化膜を除去した後、熱
酸化を行って改めてゲート酸化ＦＩＡ８を約３００への
厚さで形成する。次に全体に多結晶シリコン層をＣＶＤ
法で約４０００人の厚さで堆積し、リン等のｎ型不純物
を注入する。続いてこの多結晶シリコン層を写真食刻法
によりバターニングすることにより各トランジスタのゲ
ート電極９．９′が形成される。次にｎウェル３の部分
のみにレジスト開ロバターンを形成してホウ素イオン１
１Ｂ＋をドーズｆｆ１２×１０１５ｃＩＲ−２および加
速電圧４０ ｋｅＶでイオン注入する。レジストを除去
した後、ｎウェル３の部分をマスキングしかつ、ｎチャ
ネルトランジスタ形”成領域が露出したレジスト間ロバ
ターンを形成してヒ素イオン７５ＡＳ＋をドーズ量３×
１０１５ｃｍ−２および加速電圧４０ｋｅＶでイオン注
入する。その後９００℃の加熱を約１時間行うと注入し
たイオンがそれぞれ拡散して活性化し、ｎウェル３内に
はｎチャネルトランジスタのソース、ドレインとなる高
濃度拡散したｐ＋領域１０が、ｎウェル３外にはｎチャ
ネルトランジスタのソース、ドレインとなる高濃度拡散
したｎ＋領領域形成される（第３図（ｅ））。
最後に全体の上に絶縁用のシリコン酸化膜をＣＶＤ法に
よりＭｔｍし、トランジスタのゲート、ソース、ドレイ
ンの各領域上のシリコン酸化膜１２にＲＩＥ法等の異方
性エツチングによってコンタクトホール１３を形成し、
全体にアルミニウム等の配線材料を蒸着し、これをバタ
ーニングして所定の配線１４を形成する（第３図（ｆ）
）。
よりＭｔｍし、トランジスタのゲート、ソース、ドレイ
ンの各領域上のシリコン酸化膜１２にＲＩＥ法等の異方
性エツチングによってコンタクトホール１３を形成し、
全体にアルミニウム等の配線材料を蒸着し、これをバタ
ーニングして所定の配線１４を形成する（第３図（ｆ）
）。
なお、半導体装置を保護するため配線後にＰＳＧ等のパ
ッシベーション材料が表面に被覆される。
ッシベーション材料が表面に被覆される。
第４図はｎチャネルトランジスタのソース、ドレイン領
域におけるコンタクト部の詳細を示す断面図である。同
図中へとコンタクト孔の大ぎさを、Ｂはコンタクト孔の
端部とコンタクトをとる拡散領域１１の端部との距離を
それぞれ示しており、Ａ、８ともに設計上の基準値例え
ば１．５μ、１μ等の値が目標値とされる。
域におけるコンタクト部の詳細を示す断面図である。同
図中へとコンタクト孔の大ぎさを、Ｂはコンタクト孔の
端部とコンタクトをとる拡散領域１１の端部との距離を
それぞれ示しており、Ａ、８ともに設計上の基準値例え
ば１．５μ、１μ等の値が目標値とされる。
ところでＢの値は余裕値であるから、高集積化を達成す
るためには小さい方が望ましいが、小さくなりすぎてマ
イナスの値となったとぎは第４図（ｂ）の断面図に示す
ように基板１と配線１４とが直接接触してショートが発
生ずるという問題がある。これは拡散深さの浅い拡散層
において生じやすい。通常使用される不純物の拡散係数
はｐ型のホウ素がｎ型のリン、ヒ素よりも大きいため拡
散深さが深くなる。したがって拡散深さの浅いｎ 領域
のあるｎチャネルトランジスタにおいて特に問題となる
。
るためには小さい方が望ましいが、小さくなりすぎてマ
イナスの値となったとぎは第４図（ｂ）の断面図に示す
ように基板１と配線１４とが直接接触してショートが発
生ずるという問題がある。これは拡散深さの浅い拡散層
において生じやすい。通常使用される不純物の拡散係数
はｐ型のホウ素がｎ型のリン、ヒ素よりも大きいため拡
散深さが深くなる。したがって拡散深さの浅いｎ 領域
のあるｎチャネルトランジスタにおいて特に問題となる
。
一方、寸法Ｂは素子分離用のフィールド酸化膜７の端部
位置、コンタクト孔の大きさ、コンタクト孔と拡散層の
各パターンのマスク合わせずれωに依存するため小さく
することには困難が伴い、特に最も影響の大きいマスク
合わせずれを小さくするために精度を上げることはコス
トアップが避けられない。
位置、コンタクト孔の大きさ、コンタクト孔と拡散層の
各パターンのマスク合わせずれωに依存するため小さく
することには困難が伴い、特に最も影響の大きいマスク
合わせずれを小さくするために精度を上げることはコス
トアップが避けられない。
このような問題点を解決するため単一導電型のトランジ
スタにおいてはコンタクト孔を開口した後にソース、ド
レイン拡散量と同一導電型の不純物をイオン注入あるい
は固体拡散によって基板に導入して拡散層領域を拡大し
、余裕を最小限にする技術が知られている（例えば特公
昭５５−２８４３４号）。
スタにおいてはコンタクト孔を開口した後にソース、ド
レイン拡散量と同一導電型の不純物をイオン注入あるい
は固体拡散によって基板に導入して拡散層領域を拡大し
、余裕を最小限にする技術が知られている（例えば特公
昭５５−２８４３４号）。
しかしながら、０ＭＯ８型トランジスタにおいてはコン
タクトをとるべき拡散層が２つの導電型であるため上述
した再拡散を適用することができない。
タクトをとるべき拡散層が２つの導電型であるため上述
した再拡散を適用することができない。
本発明はこのような問題を解決するためなされたもので
、コンタクト部におけるショートを有効に防止すること
ができるＣＭＯＳ型半導体装置の製造方法を提供するこ
とを目的とする。
、コンタクト部におけるショートを有効に防止すること
ができるＣＭＯＳ型半導体装置の製造方法を提供するこ
とを目的とする。
上記目的達成のため本発明においては、ＣＭＯＳ型半導
体装置の製造方法においてつＩル内およびそれ以外の基
板中にそれぞれ一１！電型および逆導電型の高濃度不純
物拡散領域を形成し、全面に絶縁膜を形成した後これら
の高濃度不純物拡散領域上でコンタクト孔を開口し、こ
のコンタクト孔を通じて一導電型および逆導電型の高濃
度不純物拡散領域のうち拡散深さが浅い方と同一導電型
不純物を両頭域に注入し、拡散深さが深い不純物拡散領
域よりも拡散深さを浅く、かつその表面濃度よりも低い
表面濃度を有する再拡散領域を形成するようにしたこと
を特徴としており、高集積度の場合でもコンタクト部に
おいて基板とのショートを招かないものである。
体装置の製造方法においてつＩル内およびそれ以外の基
板中にそれぞれ一１！電型および逆導電型の高濃度不純
物拡散領域を形成し、全面に絶縁膜を形成した後これら
の高濃度不純物拡散領域上でコンタクト孔を開口し、こ
のコンタクト孔を通じて一導電型および逆導電型の高濃
度不純物拡散領域のうち拡散深さが浅い方と同一導電型
不純物を両頭域に注入し、拡散深さが深い不純物拡散領
域よりも拡散深さを浅く、かつその表面濃度よりも低い
表面濃度を有する再拡散領域を形成するようにしたこと
を特徴としており、高集積度の場合でもコンタクト部に
おいて基板とのショートを招かないものである。
以下図面を参照しながら本発明の一実施例を詳細に説明
する。
する。
第１図は本発明にかかるＣＭＯＳ型半導体装置の製造方
法の各工程を示す工程別断面図であって、従来と同様の
要素には同一の符号を付してその説明を省略する。
法の各工程を示す工程別断面図であって、従来と同様の
要素には同一の符号を付してその説明を省略する。
これによれば、ｎチャネルおよびｐチャネルトランジス
タのソース、ドレイン領域となるｎ＋拡散層１１および
ｐ＋拡散層１０を形成する工程までは従来と全く同じで
あり、第１図（ａ）〜（ｅ）は第３図（ａ）〜（ｅ）と
同じとなっている。前述したように、このときのｎウェ
ル３内のホウ素によるｐ＋拡ａ領域１０の深さは約０．
４μｍで、ｎウェルの形成されていない部分にお（プる
ヒ素によるｎ＋拡散領域１１の深さ約０．２μｍよりも
深くなっている。また表面濃度はｐ＋拡散領域でハ１
Ｘ １０ ｃｐｓ 、ｎ 拡散領域では２×１０
２０α−３程度となっている。この後全面に絶縁用のシ
リコン酸化膜１２をＣＶＤ法により堆積し、両トランジ
スタのゲート、ソース、ドレインの各領域上のシリコン
酸化膜１２にＲＩＥ法等の異方性エツチングによってコ
ンタクトホール１３を形成する。さらに、ソースおよび
ドレイン用の開口を通じてｎ型不純物であるリンを注入
する。このときの注入条件は拡散後に形成される拡散領
域の深さがｐ４拡散領域１０の深さよりも浅く、かつ表
面濃瓜がｐ＋拡散領域１０の表面濃度よりも低くなるよ
うにドーズｍ２×１０１３３−２、加速電圧４０ｋｅＶ
とする。なお、このイオン注入は基板表面の酸化を防止
するため不活性ガス雰囲気中で行う必要がある。
タのソース、ドレイン領域となるｎ＋拡散層１１および
ｐ＋拡散層１０を形成する工程までは従来と全く同じで
あり、第１図（ａ）〜（ｅ）は第３図（ａ）〜（ｅ）と
同じとなっている。前述したように、このときのｎウェ
ル３内のホウ素によるｐ＋拡ａ領域１０の深さは約０．
４μｍで、ｎウェルの形成されていない部分にお（プる
ヒ素によるｎ＋拡散領域１１の深さ約０．２μｍよりも
深くなっている。また表面濃度はｐ＋拡散領域でハ１
Ｘ １０ ｃｐｓ 、ｎ 拡散領域では２×１０
２０α−３程度となっている。この後全面に絶縁用のシ
リコン酸化膜１２をＣＶＤ法により堆積し、両トランジ
スタのゲート、ソース、ドレインの各領域上のシリコン
酸化膜１２にＲＩＥ法等の異方性エツチングによってコ
ンタクトホール１３を形成する。さらに、ソースおよび
ドレイン用の開口を通じてｎ型不純物であるリンを注入
する。このときの注入条件は拡散後に形成される拡散領
域の深さがｐ４拡散領域１０の深さよりも浅く、かつ表
面濃瓜がｐ＋拡散領域１０の表面濃度よりも低くなるよ
うにドーズｍ２×１０１３３−２、加速電圧４０ｋｅＶ
とする。なお、このイオン注入は基板表面の酸化を防止
するため不活性ガス雰囲気中で行う必要がある。
イオン注入後的９００℃の加熱を行ってリンを活性化さ
せるとｐ１拡散領域１０およびｎ＋拡散領域１１のコン
タク１一孔１３下の基板内にはそれぞれｎ−拡散領域１
５が形成され、その深さはｐ 拡散領域１０の深さより
も浅く、ｎ＋拡散領域１１の深さよりも深くなっている
（第１図（ｆ））。
せるとｐ１拡散領域１０およびｎ＋拡散領域１１のコン
タク１一孔１３下の基板内にはそれぞれｎ−拡散領域１
５が形成され、その深さはｐ 拡散領域１０の深さより
も浅く、ｎ＋拡散領域１１の深さよりも深くなっている
（第１図（ｆ））。
その後アルミニウムを蒸着し、これをバターニングすれ
ば配線１４が形成される（第１図（ｆ））。
ば配線１４が形成される（第１図（ｆ））。
次に本発明により製造された半導体装置の動作を説明す
る。
る。
第２図はコンタクト孔付近の拡大断面図であって、第２
図（ａ）はｎチャネルトランジスタの一部を、第２図（
ｂ）はｎウェル内のｎチャネルトランジスタの一部をそ
れぞれ示したものである。
図（ａ）はｎチャネルトランジスタの一部を、第２図（
ｂ）はｎウェル内のｎチャネルトランジスタの一部をそ
れぞれ示したものである。
第２図（ａ）に示されたｎ＋拡散領域１１と配線１２１
４は位置合わせ余裕がないことから配線層１４とｎ型基
板１とが直接接触してショートを起す状態となっている
が、コンタクト孔から再注入および拡散が行われたｎ−
拡散領域１５が形成されているため、基板とのショート
は発生しない。
４は位置合わせ余裕がないことから配線層１４とｎ型基
板１とが直接接触してショートを起す状態となっている
が、コンタクト孔から再注入および拡散が行われたｎ−
拡散領域１５が形成されているため、基板とのショート
は発生しない。
一方、第２図（ｂ）に示されたｐ＋拡散領域１０内には
コンタクト孔からの注入拡散によりｎ−拡ｆｉｌｊｌｉ
１５が形成されているが、この深さはｐ＋拡散層１０の
深さよりは浅いためｎウェル３と直接接触することはな
く、またその濃度もｐ＋拡散層１０の濃度よりも低いた
めｎチャネルトランジスタとしての特性に悪影響を及ぼ
すことはない。
コンタクト孔からの注入拡散によりｎ−拡ｆｉｌｊｌｉ
１５が形成されているが、この深さはｐ＋拡散層１０の
深さよりは浅いためｎウェル３と直接接触することはな
く、またその濃度もｐ＋拡散層１０の濃度よりも低いた
めｎチャネルトランジスタとしての特性に悪影響を及ぼ
すことはない。
以上の実施例はｎウェルを有する０ＭＯ８型トランジス
タについて述べたが、ｎウェルを右する０ＭＯ８型１−
ランジスタについても同様に適用することができる。こ
の場合、ｎウェル外のｎ型基板に形成されるｎチャネル
トランジスタのｐ１拡散領域より拡散深さを浅く、かつ
表面濃度を小さくしたｎ二拡散領域が、両トランジスタ
のソース、ドレイン用コンタクト孔部に形成されること
になる。
タについて述べたが、ｎウェルを右する０ＭＯ８型１−
ランジスタについても同様に適用することができる。こ
の場合、ｎウェル外のｎ型基板に形成されるｎチャネル
トランジスタのｐ１拡散領域より拡散深さを浅く、かつ
表面濃度を小さくしたｎ二拡散領域が、両トランジスタ
のソース、ドレイン用コンタクト孔部に形成されること
になる。
また、実施例ではｎウェルを形成後フィールド酸化膜を
形成しているが、ウェル形成前にフィールド酸化膜を形
成するようにしてもよい。
形成しているが、ウェル形成前にフィールド酸化膜を形
成するようにしてもよい。
以上のように本発明においてはＣＭＯＳ型半導体装置の
製造においてソース、ドレイン用のコンタクト孔開口後
、高濃度不純物拡散領域の厚さが浅い方と同一導電型の
不純物を、これと逆導電型不純物拡散領域の厚さよりも
浅くかつ表面濃度が小さくなるように両チャネルトラン
ジスタのソース、ドレイン用コンタクトから注入して再
拡散させるようにしているので、拡散深さが浅くコンタ
クト孔と寸法の余裕がない拡散領域においても基板との
ショートを生じない。したがって製品の歩留り向上、マ
スク合わせの簡略化によるコストダウン、設計上の余裕
を小さくすることによる集積度の向上が可能となる。
製造においてソース、ドレイン用のコンタクト孔開口後
、高濃度不純物拡散領域の厚さが浅い方と同一導電型の
不純物を、これと逆導電型不純物拡散領域の厚さよりも
浅くかつ表面濃度が小さくなるように両チャネルトラン
ジスタのソース、ドレイン用コンタクトから注入して再
拡散させるようにしているので、拡散深さが浅くコンタ
クト孔と寸法の余裕がない拡散領域においても基板との
ショートを生じない。したがって製品の歩留り向上、マ
スク合わせの簡略化によるコストダウン、設計上の余裕
を小さくすることによる集積度の向上が可能となる。
第１図は本発明にかかるＣＭＯＳ型半導体ｇＬ直の製造
方法の一実施例を示す工程別断面図、第２図は本発明に
よる効果を説明する拡大断面図、第３図は従来のＣＭＯ
Ｓ型半導体装置の製造方法の一例を示す工程別断面図、
第４図は従来の方法による問題点を示す拡大断面図であ
る。 １・・・ｎ型基板、３・・・ｎウェル、７・・・フィー
ルド酸化膜、８・・・ゲート酸化膜、９・・・グー１〜
電極、１０・・・ｐ＋拡散領域、１１・・・ｎ＋拡散領
域、１２・・・絶縁膜、１３・・・コンタクト孔、１４
・・・アルミニウム配線、１５・・・ｎ−再拡散領域。 出願人代理人 猪 股 清第１図 第 １ 図 （ｆ）
方法の一実施例を示す工程別断面図、第２図は本発明に
よる効果を説明する拡大断面図、第３図は従来のＣＭＯ
Ｓ型半導体装置の製造方法の一例を示す工程別断面図、
第４図は従来の方法による問題点を示す拡大断面図であ
る。 １・・・ｎ型基板、３・・・ｎウェル、７・・・フィー
ルド酸化膜、８・・・ゲート酸化膜、９・・・グー１〜
電極、１０・・・ｐ＋拡散領域、１１・・・ｎ＋拡散領
域、１２・・・絶縁膜、１３・・・コンタクト孔、１４
・・・アルミニウム配線、１５・・・ｎ−再拡散領域。 出願人代理人 猪 股 清第１図 第 １ 図 （ｆ）
Claims (1)
- 【特許請求の範囲】 １、第１導電型の半導体基板中にこれと逆導電型の第２
導電型のウェルを形成する工程と、ゲート電極を形成す
る工程と、 前記第１導電型の半導体基板中の前記ゲート電極周囲に
第１のトランジスタのソース、ドレインとなる高濃度の
第２導電型不純物拡散領域を形成する工程と、 前記第２導電型のウェル中の前記ゲート電極周囲に第２
のトランジスタのソース、ドレインとなる高濃度の第１
導電型不純物拡散領域を形成する工程と、 全面に絶縁膜を形成し、不純物拡散領域上でコンタクト
孔を開口する工程と、 前記コンタクト孔を通じて、前記第１導電型不純物拡散
領域と前記第２導電型不純物拡散領域のうち拡散深さが
浅い方と同一導電型不純物を両領域に注入し、拡散深さ
が深い不純物拡散領域よりも拡散深さを浅く、かつその
表面濃度よりも低い表面濃度を有する再拡散領域を形成
する工程と、を備えたＣＭＯＳ型半導体装置の製造方法
。 ２、拡散深さが深い不純物拡散領域がホウ素を拡散した
ｐ型不純物拡散領域である特許請求の範囲第１項記載の
ＣＭＯＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60062946A JPS61222157A (ja) | 1985-03-27 | 1985-03-27 | Ｃｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60062946A JPS61222157A (ja) | 1985-03-27 | 1985-03-27 | Ｃｍｏｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61222157A true JPS61222157A (ja) | 1986-10-02 |
| JPH0248145B2 JPH0248145B2 (ja) | 1990-10-24 |
Family
ID=13214978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60062946A Granted JPS61222157A (ja) | 1985-03-27 | 1985-03-27 | Ｃｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61222157A (ja) |
-
1985
- 1985-03-27 JP JP60062946A patent/JPS61222157A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0248145B2 (ja) | 1990-10-24 |
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| EXPY | Cancellation because of completion of term |