JPS6118393B2 - - Google Patents

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JPS6118393B2
JPS6118393B2 JP56097382A JP9738281A JPS6118393B2 JP S6118393 B2 JPS6118393 B2 JP S6118393B2 JP 56097382 A JP56097382 A JP 56097382A JP 9738281 A JP9738281 A JP 9738281A JP S6118393 B2 JPS6118393 B2 JP S6118393B2
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signal
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JP56097382A
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Eru Muunei Danieru
Efu Haazogu Uiriamu
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Ampex Corp
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Publication date
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Publication of JPS6118393B2 publication Critical patent/JPS6118393B2/ja
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  • Signal Processing (AREA)
  • Television Signal Processing For Recording (AREA)
  • Picture Signal Circuits (AREA)
  • Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
  • Manipulation Of Pulses (AREA)
  • Two-Way Televisions, Distribution Of Moving Picture Or The Like (AREA)

Description

【発明の詳細な説明】 本発明は、一般的には、可変遅延回路装置、詳
細には、ビデオ信号等の周期的繰返し信号のタイ
ムベースエラーを補正するための方式に関する。
多くの電気装置に於いて、信号のタイムベース
が基準波のものと一致するように該信号のタイム
ベースを変化することが所望ないし要求される。
例えば、ビデオ信号の磁気テープ記録の技術に於
いて、再生時に、再生されたビデオ信号が標準基
準信号と同期されるようにタイミングエラーを補
正することが必要である。再生ビデオ波にこの処
理を与えるために、多数のタイムベースエラー補
正方式が開発され、これら全ては時間基準に応じ
る瞬間遅延量を有したある形式の可変遅延回路装
置を含んでいる。１つの形式の補正方式は、スイ
ツチング回路装置と組合わさつてビデオ信号がス
イツチング回路装置の状態に従つて種々の遅延路
を通して送られうるように働く複数個の固定遅延
線を使用している。他の従来技術は遅延回路網と
して接続された集中定数インダクタと電圧可変コ
ンデンサとを使用する電圧可変遅延線を使用する
ことを必要とする。これら方式の例は米国特許第
3384707号及び同第3202769号に見出される。
両形式のタイムベースエラー補正技術を使用す
る本発明は、主に、スイツチング形式の遅延線の
改良を意図する。特に、本発明の目的は、効率が
コスト対遅延補正能力ないし範囲に関連している
ようなビデオタイムベースエラー補正方式に於い
て使用するためのより効果的な遅延回路を与える
ことにある。換言すれば、本発明の方式は等価な
容量、信頼度及び正確度を有する他のタイムベー
ス補正器に於けるよりも低コストでほとんどのビ
デオテープレコーダ方式に対して有効な可変遅延
範囲を与えることを目的とする。
本発明の他の目的は、ビデオ信号が種々の遅延
路を通ることによつて生じるライン対ラインD.
C.オフセツトエラーを減じさせる。タイムベー
スエラー補正方式のための改良したクランピング
装置を提供することにある。
本発明の今１つの目的は、ライン毎にビデオ信
号のD.C.オフセツトエラーを補正することがで
きる高速作動、高信頼性のD.C.クランピング回
路を与えることにある。ここで言うラインとはビ
デオ信号の連続した水平ラインである。
本発明が応用される方式が第１図に示されてい
る。ここに於いて、タイムベースエラー補正器は
ビデオテープレコーダ（VTR）からのビデオ信
号を受け、かつ基準タイミング波形に関連してこ
の信号のタイミングエラーを検出するようになつ
ている。ビデオ信号は測定されたタイムベースエ
ラーに応じて選択的に遅延されかつ出力に補正済
信号として出力される。第２図は本発明に従つて
構成されたタイムベースエラー補正方式を示して
おり、複数個の固定遅延線兼等価器１１はVTR
からのビデオ信号を受けるようになつた入力ライ
ン１２との直列信号路に接続されている。ビデオ
信号がこの遅延線列を通る際に、種々のタツプ即
ち回路点で異なつて遅延される。これらタツプの
１つは出力に接続する検出回路装置によつて選択
される。１組の同期パルス発生器１３、シーケン
ス検出回路１４、選択許可パルス発生器１６を含
む検出回路装置は、ビデオ同期波形の先導端（こ
の場合に水平ライン）が最初に水平基準タイミン
グ波形の対応する先導端に続いて丁度生じるタツ
プを感知するように働く。この検出に応じて、ビ
デオスイツチ１７及びスイツチ制御回路１８の形
のスイツチング回路装置は選択された遅延線のタ
ツプを、接続されたビデオ出力２１に通すための
出力ライン１９に接続する。
この作動の一例として、ビデオ同期波形が丁度
第１の（左端の）遅延線１１を出るものとしかつ
この時に水平基準信号の先導体は選択許可パルス
発生器１６に与えられるものとする。次いで、発
生器１６は各シーケンス検出回路１４の入力の１
つに信号を出し、以下に詳述するように、これら
回路がANDゲート２３を介して関連した同期パ
ルス検出器１３からの他入力に応答できるように
する。そのわずか後に、第１及び第２の遅延線間
のタツプ２２はビデオ同期信号の先導端を受け、
そして関連した同期パルス検生器１３がスイツチ
ング信号を関連した回路１４（これは次いでスイ
ツチ制御器１８と関連したビデオスイツチ１７を
作動させる。）に与えるようにする。ライン１９
にタツプ２２から接続されるビデオ信号は一連の
出力補正及び処理段を介してビデオ出力部２１に
与えられる。
本発明の重要な特徴は、検出回路装置が基準及
びビデオ同期の一致を単に検知しないということ
にある。正確な一致が遅延線のタツプの１つに於
いて基準波形の先導端とビデオ同期信号の先導端
との間の各時間で生じるということはありえな
い。従つて、本発明はビデオ同期信号の最初の先
導端を検出して水平基準タイミング信号の対応す
る先導端の後で生じさせるように働く。本発明は
両ビデオ同期及び基準同期テイツプ（有限の幅を
有するこれら信号は以後同期テイツプと呼ぶ）の
単なる一致に応じて作動しないとすれば、これは
「後」の要件つまり基準信号の先導端の「後」の
最初のビデオ先導端を満足しないことになろう。
この「最初」及び「後」といつた機能を与えるた
めに、各シーケンス検出回路１４は、Ｒ−Ｓフリ
ツプフロツプ２４にA.C.連結されたゲート２０
を含んでいる。
作動時に、選択許可パルス発生器１６は水平基
準波形の先導端に応じてライン２６に信号を出
し、ゲート２０が回路１４のＪ入力を介して、
ANDゲート２３を経てタツプ２２と関連した同
期パルス検出器１３に応答できるようにする。ビ
デオ同期信号の先導端がタツプ２２に現われる
と、ANDゲート２３は出力信号を回路１４の
J′入力に出すことによつて応答する。前にこのゲ
ート２０に対しては、選択許可パルス発生器によ
つて、J′入力がANDゲート２３の出力に応答で
きるようにかつそれによつてフリツプフロツプ２
４をセツト状態にするように条件づけられてい
た。ゲート２０の出力はフリツプフロツプ２４の
セツト入力（Ｓ）にA.C.連結され、かつ一万回
路１４のＫ入力はリセツト（Ｒ）入力にA.C.連
結され、これら入力が信号転移のある極性に応じ
るようにされている。これら状態により、フリツ
プフロツプ２４は、ライン２６が最初に選択許可
パルスによつて附勢されその後出力がANDゲー
ト２３から受けられた場合のみ、セツト状態にせ
しめられることができる。
そのセツト状態において、フリツプフロツプ２
４のＱ出力は高状態であり、かつこの状態でデー
タ入力Ｄを介して関連したスイツチ制御器１８を
附勢し、これをセツト状態にし、それによつて制
御器１８のＱ出力はライン２７を介してビデオス
イツチ１７を閉じる。フリツプフロツプ２４はラ
イン２６の選択許可パルスの尾端によつてリセツ
ト状態に戻される。各回路１４へのＫ入力はフリ
ツプフロツプ２４にA.C.連結され、かつ論理転
移の特定の極性にのみ応じる。この場合に、極性
転移はライン２６の選択許可パルスの尾端に関連
する。上述の論理はシーケンス検出回路１４の機
能に対し、基準同期に続く最初のビデオ同期信号
が生じる遅延線タツプのみを選択するように制限
する。
一担このタツプの選択がなされると、フリツプ
フロツプ２４の１つのＱ出力は、関連したスイツ
チ制御器１８を作動することに加えて、ORゲー
ト２９を介して選択禁止パルス発生器２８を附勢
する。ゲート２９に対する各入力はフリツプフロ
ツプ２４の別々の１つのＱ出力に図示の如く接続
される。パルス発生器２８は線３１に信号を出
し、これは、各ANDゲート２３の入力の１つに
与えられ、これらゲートが次の同期パルス検出信
号に応答しないようにする。従つて、一担行なわ
れた選択は残つているスイツチ制御器１８の一層
の作動を不可能にする。
更にまた、選択禁止パルス発生器２８は各スイ
ツチ制御器１８のクロツク入力Ｃに接続された出
力線を有し、このような制御器をデータ入力Ｄで
の瞬時論理レベルによつて表わされた状態にする
ようになつている。この場合に、データ入力は関
連したフリツプフロツプ２４のＱ出力によつて附
勢される。従つて、ビデオライン間隔の前の測定
時にセツト状態に配置されたスイツチ制御器１８
はライン３１での禁止パルスの生起によつてリセ
ツトされる（その時にデータ入力Ｄが低状態の時
に―同一の遅延タツプが選択されなかつたものと
して―。）。逆に、選択されたスイツチ制御器１８
はＤ入力で高論理信号を受け、その信号の直後に
は発生器２８からのＣ入力での信号が続いて、制
御器をセツトスイツチング状態にさせる。関連し
たビデオスイツチ１７はそれに応じて作動する。
当該回路網の作動状態はビデオ同期波形が出力
ライン１９に生じた時にその先導端に時間シフト
歪ないしエラーを生ぜしめるということが観察さ
れた。特に、検出回路装置が以前に選択されたタ
ツプよりも長い遅延時間を含むタツプを選択する
ように作動するとしたら、ビデオ同期波形の先導
端はビデオ信号のそれと一致することになる（後
者のものが「上流」のタツプに現われた際に）。
換言すれば、ビデオ同期波形は不適切に引き伸ば
される。本発明は、その構成並びに作動の重要な
特徴として、出力同期波形のこの誤り先導端をキ
ヤンセルするように働く引き伸ばし同期禁止回路
３２を設けている。
特に、これは、出力ライン１９でのビデオ信号
を、禁止回路３２のビデオゲート３３を通し、遅
延線路への入力ライン１２及び禁止回路パルス発
生器２８からの出力ライン３１に現われる信号の
シーケンスに従つて禁止回路のビデオゲート３３
を作動することによつて達成される。ゲート制御
回路３４は入力ライン１２でのビデオ同期信号の
先導端に応じ制御回路をセツト状態にし次いでゲ
ート３３を作動してビデオ信号を「ゲートオフ」
するような、セツト入力を有している。ゲート制
御器３４はそれが遅延線タツプが選択されていた
ことを示すライン３１上の信号（これは該選択さ
れたタツプでのビデオ信号の先導端の生起とほぼ
一致する。）を受けるまでセツト状態に留まる。
それに応じて、ゲート３４はリセツト入力に関連
したORゲートを介してリセツト信号を受け、ゲ
ート制御器がリセツト状態になるようにしビデオ
ゲートを再度「オン」にゲート操作する。制御器
３４とゲート３３のこの機能は、遅延線１１の１
つのタツプから他の「下流」のタツプへスイツチ
ングすることによつて誤つて導入されたビデオ同
期波形の該当部分を効果的にキヤンセルする。禁
止パルス発生器２８からのリセツト信号を受けな
いことから生じたゲート制御器３４の所望しない
効果を回避するために、制御回路３４のリセツト
入力は、線３６を経た最後の固定遅延線の出力タ
ツプのビデオ同期波形にORゲートを介して交互
に応じる。この「援助」信号はビデオゲートを
「オン」状態にしてビデオ信号を出力２１に与え
る禁止解放パルスとして働く。
本発明の今１つの目的は、ビデオ信号波形が検
出兼スイツチング回路網の遅延接続範囲外にある
場合に出力ライン１９に接続を行なわせるよう遅
延タツプの１つを随意に選択するための回路装置
を提供することである。それによつて出力２１で
のビデオ信号の損失は完全に回避され、つまりあ
る信号が仮にそれが不正確に時間決めされていた
としても出力に好ましく生じるようになる。この
目的のため、個々のスイツチ制御器１８の出力
のそれぞれに応じる入力を有するANDゲート３
８を含むAND論理回路３７が設けられている。
全てのスイツチ制御器１８がオフ状態になつてい
る場合にはANDゲート３８は出力信号を出す。
この信号は反転されてORゲート３９を介してス
イツチ制御器１８の１つからの出力線２７に与え
られ、それによつてスイツチ制御器それ自体の状
態に無関係に関連したビデオスイツチを作動す
る。この場合、AND論理回路３７は遅延線列の
入出力間の半分に置かれた中央タツプ４１に関連
したビデオスイツチに接続される。
本発明の今１つの特徴はタツプ付き遅延線部分
の近傍にソフトクランプ４６即ち遅い時間応答を
有するクランプ回路を、ビデオ出力の近傍のハー
ドクランプつまり急速作動クランプ回路と共に使
用したことにある。ビデオ信号方式に関連してソ
フト及びハードクランプをそれぞれ使用すること
は、勿論、それ自体公知である。しかしながら、
種々の遅延線路を種々のスイツチング装置を通る
ビデオ信号の通路を含む本発明のより好ましい作
動がタツプ付き遅延線の前のビデオ信号路内の点
にソフトクランプを設けると共にビデオ出力にハ
ード即ち急速作動のD.C.制限を設けることに部
分的に依存するということを知つた。ソフトクラ
ンプは当業者に公知のものとして設計され、これ
は複数個の水平ライン周期に渡つてビデオ信号内
のD.C.オフセツトエラーを減少する。即ち本発
明で意図するように、スロークランプは１つの水
平ライン周期よりも大なる時定数を有し典型的に
は平均D.C.補正で安定化する前に５〜20ビデオ
ラインを要求するものに及ぶ。これは、平均D.
C.オフセツトエラーを減じ、遅延線及びビデオ
スイツチを通る理由によつて信号内に導入された
D.C.エラーはハードクランプ４７の補正範囲内
になる。ソフトクランプ４６によるD.C.制限の
後に、ビデオ信号は同期波形の負進行を制限する
同期波形高さリミツタ回路５１、ビデオ波形より
同期波形を除去するための回路５２、同期波形の
ための新たな先導端を生じさせるため回路５２と
直列になつた増幅器立ち上り時間発生器５３及び
再生された同期波形を回路５１から受けられた同
期波形の高さが制限されたビデオ信号に加えるた
めの回路５４を経て送られる。
同期再生の後、ビデオ信号は固定遅延線１１に
よつて与えられるタイムベース補正の第１段を通
して送られる。この補正操作に続き引き伸ばし同
期禁止回路３２を通つた後に、ビデオ信号はタツ
プ付き遅延線５６の第２の段を通る。この遅延線
５６は本実施例では遅延線１１と上述の関連スイ
ツチング回路装置と必然的に等価である。
本発明実施例に於いて、タツプ付き遅延線１１
の第１の段は固定遅延線１１の値が第２の段５６
内に含まれる各遅延線よりも長いという点で非常
に荒いタイムベースエラー補正を与える。第２の
段の比較的小さな値の固定遅延線の前に、第１の
組の比較的長い値の遅延線を使用することによつ
て、遅延単位当りの効果的な補正範囲のコストを
得ることができる。
第２の補正段の後に、上述のハードクランプ４
７は各水平ライン周期を所望のD.C.レベルにク
ランプつまりD.C.制限するように働く。ここで
使用される「ハードクランプ」は各ビデオ周期
（ここでは水平ライン）を所望のD.C.レベルまで
に補正ないし制限するクランプ回路の能力に及
ぶ。この高速応答クランピングは各水平ラインの
ビデオ周期テイツブ時になされる。これは、本発
明の実質的操作に実質的に寄与すると信ぜられる
出力でのハードクランプの前にビデオスイツチへ
のソフトクランプの組合わせにより得られる。
本発明の次の特徴はハードクランプ回路４７の
特珠な構成にある。公知のハードクランプ回路は
ビデオ信号路内で直接に再生容量素子を使用しビ
デオ信号内に「傾き」を与えかつビデオ信号路と
分岐関係に高速作動スイツチングを用いビデオ信
号内に情報を損なわせる有害なスパイク効果を与
えるため部分的に不適であると知つた。これに対
して、第３及び第４図に示される本発明のハード
クランプはクランピング回路装置をビデオ信号路
から絶縁するといつた利点を有している。
第３及び第４図に於いて、タツプ付き遅延線５
６の第２の段の出力から第２図に示されるような
補正の最後の入力に伸びるビデオ路６１はクラン
ピング回路装置６３に接続されたクランピング点
ないし回路点６２を設けている。以下に詳記する
ように、ビデオ信号路６１は何らのリアクタンス
性の要素を通らずかつ回路点６２に直接連通した
何らのスイツチング素子も設けていない。この特
珠のクランピング回路の他の特徴は極めて高速応
答で水平ブランキング間隔の同期テイツプ時に各
ビデオラインをクランプするに充分な程速く働
く。
第３及び第４図の回路は次の通り作動する。比
較的６４は１つの入力で回路点６２のビデオライ
ン電圧に応じ、かつ他の入力でクランプ基準電圧
に応じる。比較器６４の出力は、測定モード時の
回路点６４でのビデオ信号がクランプ基準信号よ
り大あるいは小であるかにより２つの分離した値
の一方（高又は低論理状態）をとる。同期ストリ
ツパ５０によつてビデオ同期から与えられる同期
入力信号によつて無能化される制御論理回路６５
は比較器６４の出力に応じかつその論理状態によ
り正の定電流源６６か負の定電流源６７の一方を
附勢する。保持コンデンサ６８はバツフア即ちオ
ペアンプ６９と共にコンデンサ６８の電荷量に比
例した回路点６２での増大するか又は減少する電
圧を生じさせそれによつてビデオ信号レベルに適
切なD.C.オフセツトを加えるか減じるように働
く。抵抗７１はバツフア６９の低インピーダンス
出力を回路点６２から独立させるように働く。比
較器６４への入力は高インピーダンスであり、従
つて、回路点６２は回路６４の両端でその内部ス
イツチング操作から絶縁される。
作動シーケンスの例として、クランピング点６
２でのビデオ同期テイツプがクランプ基準以下で
あるとしたら、比較器６４と制御論理６５とは正
の電流源６６を附勢するように働き、次いで定常
電流がコンデンサ６８に与えられて回路点６２で
の電圧を急上昇させる。クランピング回路点６２
での電圧がクランプ基準レベルと交差すると、比
較器の出力の論理状態は変じ論理回路６５を制御
して正の電流源６６をオフにし回路点６２を補正
したD.C.電圧にする。一般的に、クランプ基準
以上の回路点６２でのビデオ同期テイツプに応じ
る回路の作動は次の例外を除き同様である。制御
論理６５は特定の方向のクランプ基準レベルと交
差する回路点６２での電圧に応じてのみ両電流源
をオフにするように働く。制御論理６４のこの単
一方向応答の目的及び作動は第４図の回路に関連
して詳記される。補正D.C.電圧の全調査シーケ
ンスは水平同期テイツプの時間幅内で生じる。一
担正しいオフセツトになると、それは次のビデオ
ラインの期間コンデンサ６８に保持、記憶され
る。
第３図のハードクランプ４７の構成及び作動
は、オフセツトエラーの補正がコンデンサ６８の
可変の電荷量を除き分離した電流及び電圧レベル
で行なわれるといつたデジタルつまり分離レベル
論理に基づいている。この作動原理は回路の極め
て信頼性ありかつ高速作動の機能を与える。更に
また、アナログ制御と異なりデジタル制御を使用
することにより回路網のコストをかなり減じさせ
る。
第４図に於いて、比較器６４は、一実施例とし
て出力７６を有するTTL（Transistor
Transistor Logic）論理装置によつて形成され、
その出力７６は入力変換器段７７を介して制御論
理６５に接続されている。段７７は当実施例に於
いてライン７６のTTL論理をMECL論理に変換
するように働くMECL（Motorola Emitter
Conpled Logic）からなる。MECL変換器７７の
出力はライン７８及び７９に相補状態の別々の信
号を出す。これらライン７８，７９は図示のよう
に正及び負の電流源６６及び６７を作動させる一
対のANDゲート８１及び８２に連結される。
ANDゲート８３は出力線７８に直接接続された
入力とRC遅延回路網を介して出力線７９に接続
された第２の入力を有している。出力線７９は
RSフリツプフロツプ８４を介してANDゲート８
１及び８２を無能化しこのようにして比較器６４
の出力の論理状態の特定の転移に応じて両電流源
をオフにするように働く。特に制御論理６５は、
クランプ点６２のD.C.電圧が以下から以上へ
（又は低から高へ）所望の又はクランプ基準電圧
と交差する時のみ両電流源をオフにするように働
く。この機能は、加えられたD.C.補正の極性に
よる以上又は以下とは異なり基準レベルよりわず
か以上で回路点６２での最終電圧補正を常に与え
このようにしてクランピングレベルにより大きな
ライン対ライン正確さを与えるといつた重要な利
点を有している。
従つて、同期入力が制御論理６４によつて受け
られかつ変換器８６によつてMECL論理に変換さ
れる際に回路点６２での同期テイツプが基準以上
であると想定すれば、ANDゲート８７からの出
力はフリツプフロツプ８４をセツトし、次いでこ
のフリツプフロツプのＱ出力からの１対のAND
ゲート８１及び８２を活性化つまりオンにする。
比較器６４の論理状態により、出力ライン７８及
び７９はANDゲート８１及び８２の一方を活性
化して電流源６６及び６７の適切な一方をオンに
することになろう。ビデオ信号が初期にクランプ
基準以上であると想定すれば、比較器６４と制御
論理６５は電流源６７をオンにし回路点６２での
電圧を引き下げるように働く。従つて、同期テイ
ツプ時の回路点６２でのビデオ電圧は高から低方
向の基準電圧と交差し、比較器６４の状態を変化
させ、これにより相補出力ライン７８及び７９の
論理状態をスイツチする。このスイツチの後、
ANDゲート８２は負の電流源６７をオフにし、
ANDゲート８１は正の電流源をオンにする。保
持コンデンサ６８の電圧は、クランプ基準が再度
交差するまで（本実施例に於いて低から高方向で
あるけれども）回路点６２での電圧レベルを上昇
することによつて応答する。出力ライン７８及び
７９は再度論理状態を変じ、ANDゲート８３へ
の入力の一方でのRC遅延回路網８９は上記入力
での前の電圧状態を保持し、かつその時のゲート
８３は他入力での変化した電圧状態に応じフリツ
プフロツプ８４をリセツトする出力信号を出す。
従つて、フリツプフロツプ８４は、ANDゲート
８１及び８２がフリツプフロツプ装置のＱ出力に
よつて無能化される元の状態に戻される。上述の
作動シーケンスは水平ブランキング波形の同期テ
イツプ内で全部が行なわれる。変換器８６と
ANDゲート８７間に接続された図示のRC回路網
はビデオ同期信号の先導端のみがフリツプフロツ
プ８４をセツトするように選択的応答を与える。
ハードクランプ４７によるD.C.制限に続い
て、第２図に示されるようなバーニア補正器９１
は最終タイムベースエラー補償を与える。好まし
くは補正器９１は水平基準及びカラー方式にあつ
てはカラーサブキヤリア基準に応じる電圧可変遅
延線（単数又は複数）である。このようなタイム
ベースエラー補正器は米国特許第3213192号に開
示されている。最終段の回路９２はビデオ信号を
処理し、つまり新たな同期信号を再生ないし加
え、かつこれは当業技術で公知の構造のものから
なる。
【図面の簡単な説明】
第１図はタイムベースエラー補正方式を一般的
に示すブロツク図、第２図は本発明に従つて構成
されたタイムベースエラー補正方式のブロツク
図、第３図は本発明に従つて構成されかつ第２図
の方式に使用されるクランピング回路を示すブロ
ツク図、第４図は第３図のクランプ回路の詳細回
路図である。 １３は同期パルス検出器、１４はシーケンス検
出回路、１６は選択許可パルス発生器。

Claims (1)

    【特許請求の範囲】
  1. １ ビデオ信号を受けるようにされた複数個の直
    列に接続された遅延線と、基準タイミング信号及
    び該遅延線のタツプに逐次的に生じるビデオ信号
    の同期成分を時間的に比較するための該遅延線の
    それぞれのタツプに接続した検出回路と、前記の
    時間的に比較した結果に基づいて前記複数のタツ
    プのうち１つを選択してビデオ出力回路に接続す
    るためのスイツチング手段とからなるビデオ信号
    のためのタイムベースエラー補正方式に於いて、
    入力側で上記遅延線に接続され、かつ複数個のビ
    デオ同期信号の平均D.C.レベルに応じてD.C.レ
    ベルを選択された基準電圧にもどす入力クランプ
    回路と、出力側に接続され、かつ上記ビデオ信号
    の各同期波形に応じ該各同期波形に続くビデオ信
    号期間の間上記出力を所定の基準電圧にクランプ
    する出力D.C.クランプ回路とを含むことを特徴
    とするタイムベースエラー補正方式。
JP56097382A 1972-04-03 1981-06-23 Time base error correction system Granted JPS57184384A (en)

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CH (1) CH569390A5 (ja)
DE (1) DE2314924C3 (ja)
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IT (1) IT979769B (ja)
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