JPS5841709B2 - コウソクドウサノ チヨクリユウクランプカイロソウチ - Google Patents

Description

【発明の詳細な説明】 本発明は、一般的には、クランプ回路装置、より詳細に
は、信号を所望の電圧レベルまで回復させるための高速
作動の直流クランプ回路に関している。

電気信号の処理方法の多くのものに於いて、信号の処理
は電圧レベル（このレベルに該信号が基準電めされる）
のエラーを生じさせる。

往々、信号を適切な基準電圧レベルまで回復させそれに
よって該処理時に生せしめられたエラーを除去すること
が必要とされている。

このような回復を急速に行なわなければならない場合に
は、高速作動の（即ちハード）クランプ回路が使用され
る。

公知のハードクランプ回路にあっては、ビデオ信号路内
に直接に誘導性、容量性回路要素を用いるために種々の
欠点ｐ″−−見出ている。

誘導性回路要素はビデオ信号のチル） （ｔｉｌｔ ）
を生じさせる。

また、ビデオ信号路と分路状態に高速スイッチングを行
なうことはビデオ信号にスパイク効果を生じさせこのビ
デオ信号に含まれている情報を損傷させてしまう。

これに対して、本発明のハードクランプ回路装置はこれ
が信号路と遮断された状態で働くといった利点を有して
いる。

後により詳細に記載するように、ビデオ信号路は何らの
誘導性の回路要素を通らないばかりが、信号路に直接関
連したスイッチング素子を何ら設けていない。

更に、本発明のクランプ回路装置の利点は、極めて高速
の応答性を有しており、水平ブランキング期間の同期チ
ップの間でビデオ信号の各ビデオラインをクランプする
に充分な高速で働く。

本発明の目的は、信号内のＤＣオフセットエラーを除去
するためのタイムベース・エラー補正方式に使用するの
に特に適している改良したクランプ装置を与えることに
ある。

本発明の他の目的は、ラインのごとに（ここでラインと
はビデオ信号の連続した水平ラインを云う）ビデオ信号
のＤＣオフセットエラーを補正することができる改良し
た高速作動、高信頼性のＤＣクランプ回路を与えること
にある。

本発明の他の目的は、電圧蓄積手段、バッファ手段、前
記電圧蓄積手段に接続された１対の電流手段、電圧比較
器、および前記電圧比較器の出力にしたがって前記電流
源手段から選択的に前記電圧蓄積手段に電流を流す制御
手段を備え、前記制御手段は、同期信号の生起期間にお
いて、前記電圧比較器の出力に応答して前記１対の電流
源手段のいずれか一方を動作しそれによって前記電圧蓄
積手段に前記誤差を補正する向きの補正電圧を与えると
ともに、前記電圧蓄積手段の第１の方向の充電により特
定の回路点における電圧レベルが特定の基準電圧と第１
の方向に交差するときには前記第１の電流源から第２の
電流源に切換え、前記電圧蓄積手段の第２の方向の充電
により前記回路点における電圧レベルが前記特定の基準
電圧と第２の方向に交差するときには両型流源の動作を
停止するように制御する基準レベルクランプ回路を提供
することにある。

以下、図を用いて本発明の詳細な説明する。

本発明が応用される方式が第１図に示されている。

ここに於いて、タイムベースエラー補正器はビデオテー
プレコーダ（ＶＴＲ）からのビデオ信号を受け、かつ基
準タイミング波形に関連してこの信号のタイミングエラ
ーを検出するようになっている。

ビデオ信号は測定されたタイムベースエラーに応じて選
択的に遅延されかつ出力に補正済信号として出力される
。

第２図は本発明に従って構成されたタイムベースエラー
補正方式を示しており、複数個の固定遅延線兼等化器１
１はＶＴＲからのビデオ信号を受けるようになった入力
ライン１２との直列信号路に接続されている。

ビデオ信号がこの遅延線列を通る際に、種々のタップ即
ち回路点で異なって遅延される。

これらタップの一つは出力に接続する検出回路装置によ
って選択される。

−組の同期パルス検出器１３、シーケンス検出回路１４
、選択許可パルス発生器１６を含む検出回路装置は、ビ
デオ同期波形の先導端（この場合に水平ライン）が最初
に水平基準タイミング波形の対応する先導端に続いて丁
度生じるタップを感知するように働く。

この検出に応じて、ビデオスイッチ１７及びスイッチ制
御回路１８の形のスイッチング回路装置は選択された遅
延線のタップを、接続されたビデオ出力２１に通すため
の出力ライン１９に接続する。

この作動の一例として、ビデオ同期波形が丁度第１の遅
延線１１を出るものとしかつこの時に水平基準信号の先
導端は選択許可パルス発生器１６に与えられるものとす
る。

次いで、発生器１６は各シーケンス検出回路１４０入力
の一つに信号を出し、以下に詳述するように、これら回
路がＡＮＤゲート２３を介して関連した同期パルス検出
器１３からの他入力に応答できるようにする。

そのわずか後に、第１及び第２の遅延線間のタップ２２
はビデオ同期信号の先導端を受け、そして関連した同期
パルス検出器１３がスイッチング信号を関連した回路１
４（これは次いでスイッチ制御器１８と関連したビデオ
スイッチ１７を作動させる。

）に与えるようにする。ライン１９にタップ２２から接
続されるビデオ信号は一連の出力補正及び処理段を介し
てビデオ出力部２１に与えられる。

検出回路装置は基準及びビデオ同期の一致を単に検知は
しない。

正確な一致が遅延線のタップの一つに於いて基準波形の
先導端とビデオ同期信号の先導端との間の各時間で生じ
るということはありえない。

従って、検出回路装置はビデオ同期信号の最初の先導端
を検出して水平基準タイミング信号の対応する先導端の
後にこれを生じさせるように働く、検出回路装置は両ビ
デオ同期及び基準同期チップ（有限の巾を有するこれら
信号は以後同期チップと呼ぶ）の単なる一致に応じて作
動しないとすれば、これは「後」の要件つまり基準信号
の先導端の「後」の最初のビデオ先導端を満足しないこ
とになろう。

この「最初」及び「後」といった機能を与えるために、
各シーケンス検出回路１４は、Ｒ−Ｓフリップフロップ
２４にＡ、Ｃ０連結されたゲート２０を含んでいる。

作動時に、選択許可パルス発生器１６は水平基準波形の
先導端に応じてライン２６に信号を出し、ゲート２０が
回路１４の１人力を介して、ＡＮＤゲート２３を経てタ
ップ２２と関連した同期パルス検出器１３に応答できる
ようにする。

ビデオ同期信号の先導端がタップ２２に現われると、Ａ
ＮＤゲート２３は出力信号を回路１４のＪ′大入力出す
ことによって応答する。

前にこのゲート２０に対しては、選択許可パルス発生器
によって、Ｊ′大入力ＡＮＤゲート２３の出力に応答で
きるようにかつそれによってフリップフロップ２４をセ
ット状態にするように条件すげられていた。

ゲー）２０の出力はフリップフロップ２４０セツト入力
（ＳｔにＡ、Ｃ，連結され、かつ一方回路１４のに入力
はリセット（８）入力にＡ、Ｃ，連結され、これら入力
が信号転移のある極性に応じるようにされている。

これら状態により、フリップフロップ２４は、ライン２
６が最初に選択許可パルスによって附勢されその後出力
がＡＮＤゲート２３から受けられた場合のみ、セット状
態にせしめられることができる。

そのセット状態に於いて、フリップフロップ２４のＱ出
力は高状態であり、かっこの状態でデータ人力りを介し
て関連したスイッチ制御器１８を附勢し、これをセット
状態にし、それによって制御器１８のＱ出力はライン２
７を介してビデオスイッチ１７を閉じる。

フリップフロップ２４はライン２６の選択許可パルスの
尾端によってリセット状態に戻される。

各回路１４へのに入力はフリップフロップ２４にＡ、Ｃ
，連結され、かつ論理転移の特定の極性にのみ応じる。

この場合に、極性転移はライン２６の選択許可パルスの
尾端に関連する。

上述の論理はシーケンス検出回路１４０機能に対し、基
準同期に続く最初のビデオ同期信号が生じる遅延線タッ
プのみを選択するように制限する。

一層このタップの選択がなされると、フリップフロップ
２４の一つのＱ出力は、関連したスイッチ制御器１８を
作動することに加えて、ＯＲゲート２９を介して選択禁
止パルス発生器２８を附勢する。

ゲート２９に対する各入力はフリップフロップ２４の別
々の一つのＱ出力に図示の如く接続される。

パルス発生器２８は線３１に信号を出し、これは各ＡＮ
Ｄゲート２３の入力の一つに与えられ、これらゲートが
次ぎの同期パルス検出信号に応答しないようにする。

従って、一旦行なわれた選択は残っているスイッチ制御
器１８の一層の作動を不可能にする。

更にまた、選択禁止パルス発生器２８は各スイッチ制御
器１８のクロック人力Ｃに接続された出力線を有し、こ
のような制御器をデータ人力りでの瞬時論理レベルによ
って表わされた状態にするようになっている。

この場合に、データ入力は関連したフリップフロップ２
４のＱ出力によって附勢される。

従って、ビデオライン間隔の前の測定時にセット状態に
配置されたスイッチ制御器１８はライン３１での禁止パ
ルスの生起によってリセットされる（その時にデータ人
力りが低状態の時に一同一の遅延タップが選択されなか
ったものトシテ−０）。

逆に、選択されたスイッチ制御器１８はＤ入力で高論理
信号を受け、その信号の直後には発生器２８からのＣ入
力での信号が続いて、制御器をセットスイッチング状態
にさせる。

関連したビデオスイッチ１７はそれに応じて作動する。

当該回路網の作動状態はビデオ同期波形が出力ライン１
９に生じた時にその先導端に時間シフト歪ないしエラー
を生せしめるということが観察された。

特に、検出回路装置が以前に選択されたタップよりも長
い遅延時間を含むタップを選択するように作動するとし
たら、ビデオ同期波形の先導端はビデオ信号のそれと一
致することになる（後者のものが「上流」のタップに現
われた際に）。

換言すれば、ビデオ同期波形は不適切に引き伸ばされる
。

本発明は、その構成並びに作動の重要な特徴として、出
力同期波形のこの誤り先導端をキャンセルするように働
く引き伸し同期禁止回路３２を設けている。

特に、これは、出力ライン１９でのビデオ信号を禁止回
路３２のビデオゲート３３を通し、遅延線路への入力ラ
イン１２及び禁止回路パルス発生器２８からの出力ライ
ン３１に現われる信号のシーケンスに従って禁止回路の
ビデオゲート３３を作動することによって達成される。

ゲート制御回路３４は入力ライン１２でのビデオ同期信
号の先導端に応じ制御回路をセット状態にし次いでゲー
ト３３を作動してビデオ信号を「ゲートオフ」するよう
な、セット入力を有している。

ゲート制御器３４はそれが遅延線タップが選択されてい
たことを示すライン３１上の信号（これは該選択された
タップでのビデオ信号の先導端の生起とほぼ一致する。

）を受けるまでセット状態に留まる。それに応じて、ゲ
ート３４はリセット入力に関連したＯＲゲートを介して
リセット信号を受け、ゲート制御器がリセット状態にな
るようにしビデオゲートを再度「オン」にゲート操作す
る。

制御器３４とゲート３３のこの機能は、遅延線１１０１
つのタップから他の「下流」のタップへスイッチングす
ることによって誤って導入されたビデオ同期波形の該当
部分を効果的にキャンセルする。

禁止パルス発生器２８からのリセット信号を受けないこ
とによることから生じたゲート制御器３４の所望しない
効果を回避するために、制御回路３４のリセット入力は
、線３６を経た最後の固定遅延線の出力タップのビデオ
同期波形にＯＲゲートを介して交互に応じる。

この「援助」信号はビデオゲートを「オン」状態にして
ビデオ信号を出力２１に与える禁止解放パルスとして働
く。

ビデオ信号波形が検出兼スイッチング回路網の遅延接続
範囲外にある場合に出力ライン１９に接続を行なわせる
よう遅延タップの一つを随意に選択するための回路装置
が設けられている。

それによって出力２１でのビデオ信号の損失は完全に回
避され、つまりある信号が仮にそれが不正確に時間法め
されていたとしても出力に好ましく生じるようになる。

この目的のため、個々のスイッチ制御器１８のＱ出力の
それぞれに応じる入力を有するＡＮＤゲート３８を含む
ＡＮＤ論理回路３７が設けられている。

全てのスイッチ制御器１８がオフ状態になっている場合
にはＡＮＤゲート３８は出力信号を出す。

この信号は反転されてＯＲゲート３９を介してスイッチ
制御器１８の一つからの出力線２７に与えられ、それに
よってスイッチ制御器それ自体の状態に無関係に関連し
たビデオスイッチを作動する。

この場合に、ＡＮＤ論理回路３７は遅延線列の入出力間
の半分に置かれた中央タップ４１に関連したビデオスイ
ッチに接続される。

タップ付き遅延線部分の近傍にソフトクランプ４６即ち
遅い時間応答を有するクランプ回路が、ビデオ出力の近
傍にハードクランプつまり急速作動クランプ回路と共に
使用されている。

ビデオ信号方式に関連してソフト及びノ・−ドクランプ
をそれぞれ使用することは、勿論、それ自体公知である
。

しかしながら、種々の遅延線路と種々のスイッチング装
置を通るビデオ信号の通路を含む連続的作動がタップ付
き遅延線の前のビデオ信号路内の点にソフトクランプを
設けると共にビデオ出力にハード即ち急速作動のり、
Ｃ，制限を設けることに部分的に依存するということを
知った。

ソフトクランプは当業者に公知のものとして設計され、
これは複数個の水平ライン周期に渡ってビデオ信号内の
り、 Ｃ，オフセットエラーを減少する。

即ち、スロークランプは一つの水平ライン周期よりも大
なる時定数を有し典型的には平均り、Ｃ０補正で安定化
する前に５〜２０ビデオラインを要求するものに及ぶ。

これは、平均り、 Ｃ，オフセットエラーを減じ、遅延
線及びビデオスイッチを通る理由によって信号内に導入
されたり、Ｃ，エラーはハードクランプ４７の補正範囲
内になる。

ソフト、クランプ４６によるり、 Ｃ，制限の後に、ビ
デオ信号は同期波形の負進行を制限する同期波形高さリ
ミッタ回路５１．ビデオ波形より同期波形を除去するた
めの回路５２、同期波形のための新たな先導端を生じさ
せるため回路５２と直列になった増巾器立ち上り時間発
生器５３及び再生された同期波形を回路５１から受けら
れた同期波形の高さが制限されたビデオ信号に加えるた
めの回路５４を経て送られる。

同期再生の後、ビデオ信号は固定遅延線１１によって与
えられるタイムベース補正の第１段を通して送られる。

この補正操作に続きかつ引き伸し同期禁止回路３２を通
った後に、ビデオ信号はりツブ付き遅延線５６の第２の
段を通る。

この遅延線５６は、この場合に遅延線１１と上述の関連
スイッチング回路装置と必然的に等価である。

図示した実施例に於いて、タップ付き遅延線１１の第１
の段は固定遅延線１１の値が第２の段５６内に含まれる
各遅延線よりも長いという点で非常に荒いタイムベース
エラー補正を与える。

第２の段の比較的小さな値の固定遅延線の前に、第１の
組の比較的長い値の遅延線を使用することによって、遅
延単位当りの効果的な補正範囲のコストを得ることがで
きる。

第２の補正段の後に、上述のハードクランプ４７は各水
平ライン周期を所望のり、Ｃ，レベルにクランプつまり
り、 Ｃ，制限するように働く。

ここで使用される、「ハードクランプ」は各ビデオ周期
（ここでは水平ライン）を所望のり、Ｃ，レベルまでに
補正ないし制限するクランプ回路の能力に及ぶ。

この高速応答クランピングは各水平ラインのビデオ周期
チップ時になされる。

これは、タイムベースエラー補正回路の実質的操作に実
質的に寄与すると信ぜられる、出力でのハードクランプ
の前にビデオスイッチへの入力でのソフトクランプの組
合せにより得られる。

本発明は、ハードクランプ回路４７の構成を改良するこ
とにある。

この回路４７はビデオ信号の各水平ライン期間のｄｃ定
電圧所望のｄＣ電圧レベルに回復する上で特に好ましい
。

しかしながら、本発明のハードクランプ回路は他の信号
、特に、周期的あるいは繰返しの信号を所望のｄｃ電圧
レベルに回復することにも同様好ましい。

第３〜５図に詳細に示される本発明のハードクランプ回
路装置はビデオ信号路からクランプ回路装置を絶縁する
といった利点を有している。

第３及び４図によって示されるハードクランプ回路装置
の実施例に於いて、タップ付き遅延線５６の第２の段の
出力から第２図に示されるような補正の最後の段の入力
に伸びるビデオ路６１はクランピング回路装置６３に接
続されたクランピング点ないし回路点６２を設けている
。

以下に詳記するように、ビデオ信号路６１は何らのりア
クタンス性の要素を通らずかつ回路点６２に直接連通し
た何らのスイッチング素子も設けていない。

この特殊のクランピング回路の他の特徴は極めて高速応
答で水平ブランキング間隔の同期ティップ時に各ビデオ
ラインをクランプするに充分な程速く働く。

第３及び４図の回路は次の通り作動する。

比較器６４は一つの入力で回路点６２のビデオライン電
圧に応じ、かつ他の入力でクランプ基準電圧に応じる。

比較器６４の出力は、測定モード時の回路点６２でのビ
デオ信号がクランプ基準信号より犬あるいは小であるか
により２つの分離した値の一方（高又は低論理状態）を
とる。

同期ストリッパ５０によってビデオ同期から与えられる
同期入力信号によって能動化される制御論理回路６５は
比較器６４の出力に応じかつその論理状態により正の定
電流源６６が負の定電流源６７の一方を附勢する。

蓄積コンデンサ（電圧蓄積装置）６８はバッファ即ちオ
ペアンプ６９と共に蓄積コンデンサ６８の電荷量に比例
した回路点６２での増大するか又は減少する電圧を生じ
させそれによってビデオ信号レベルで適切なり、 Ｃ，
オフセットを加えるか減じるように働く。

抵抗７１はバッファ６９の低インピーダンス出力を回路
点６２から独立させるように働く。

比較器６４への入力は高インピーダンスであり、従って
、回路点６２は回路６４０両端でその内部スイッチング
操作から絶縁される。

作動シーケンスの例として、クランピング点６２でのビ
デオ同期ティップがクランプ基準以下であるとしたら、
比較器６４と制御論理６５とは正の電流源６６を附勢す
るように働き、次いで定常電流が蓄積コンデンサ６８に
与えられて回路点６２での電圧を急上昇させる。

クランピング回路点６２での電圧がクランプ基準レベル
と交差すると、比較器の出力の論理状態は変じ論理回路
６５を制御して正の電流源６６をオフにし回路点６２を
補正したり、Ｃ，電圧にする。

一般的に、クランプ基準以上の回路点６２でのビデオ同
期ティップに応じる回路の作動は次の例外を除き同様で
ある。

制御論理６５は特定の方向のクランプ基準レベルと交差
する回路点６２での電圧に応じてのみ両型流源をオフに
するように働く。

制御論理６５のこの単一方向応答の目的及び作動は第４
図の回路に関連して詳記される。

補正り、Ｃ，電圧の全調査シーケンスは水平同期ティッ
プの時間巾内で生じる。

一旦正しいオフセットになると、それは次ぎのビデオラ
インの期間蓄積コンデンサ６８に保持、記憶される。

第３図のハードクランプ４７の構成及び作動は、オフセ
ットエラーの補正がコンデンサ６８の可変の電荷量を除
き分離した電流及び電圧レベルで行なわれるといった、
デジタルつまり分離レベル論理に基いている。

この作動原理は回路の極めて信頼性ありかつ高速作動の
機能を与える。

更にまた、アナログ制御と異なりデジタル制御を使用す
ることにより回路網のコストをかなり減じさせる。

第４図に於いて、比較器６４は、一実施例として出カフ
６を有するＴ Ｔ Ｌ （Ｔｒａｎｓｉｓｔｏｒ −Ｔ
ｒａｎｓｉｓｔｏｒ ｌｏｇｉｃ ）論理装置によって
形成され、その出カフ６は入力変換器段７７を介して制
御論理６５に接続されている。

段７７は当実施例に於いてライン７６のＴＴＬ論理をＭ
ＥＣＬＥＣ化変換するように働＜ ＭＥ ＣＬ （Ｍｏ
ｔｏｒｏｌａ ｅｍｉｔｔｅｒＣｏｕｐｌｅｄ ｌｏｇ
ｉｃ ）からなる。

ＭＥＣＬ変換器７７の出力はライン１８及び７９に相補
状態の別々の信号を出す。

これらライン７８，７９は図示のように正及び負の電流
源６６及び６７を作動させる一対のＡＮＤゲート８１及
び８２に連結される。

ＡＮＤゲート８５は出力線７８に直接接続された入力と
ＲＣ遅延回路網を介して出力線１９に接続された第２の
入力を有している。

出力線７９はＲＳフリップフロップ８４を介してＡＮＤ
ゲート８１及び８２を無能化しこのようにして比較器６
４の出力の論理状態の特定の転移に応じて両型流源をオ
フにするように働く。

特に、制御論理６５は、クランプ点６２のり、Ｃ０電圧
が以下から以上（又は低から高）へ所望の又はクランプ
基準電圧と交差する時のみ両型流源をオフにするように
働く。

この機能は、基準レベルよりわずか上で回路点６２での
最終電圧補正を常に与えこのようにしてクランピングレ
ベルにより大きなライン対ライン正確さを与えるといっ
た重要な利点を有している。

従って、同期入力が制御論理６５によって受けられかつ
変換器８６によってＭＥＣＬＥＣ化変換される際に回路
点６２での同期ティップが基準以上であると想定すれば
、ＡＮＤゲート８７からの出力はフリップフロップ８４
をセットし、次いでこのフリップフロップのＱ出力から
の１対のＡＮＤゲート８１及び８２を活性化つまりオン
にする。

比較器６４の論理状態により、出力ライン７８及び７９
はＡＮＤゲート８１及び８２の一方を活性化して電流源
６６及び６７の適切な一方をオンにすることになろう。

ビデオ信号が初期にクランプ基準以上であると想定すれ
ば、比較器６４と制御論理６５は電流源６Ｔをオンにし
回路点６２での電圧を引き下げるように働く。

従って、同期ティップ時の回路点６２でのビデオ電圧は
高から低方向の基準電圧と交差し、比較器６４の状態を
変化させ、これにより相補出力ライン７８及び７９の論
理状態をスイッチする。

このスイッチの後、ＡＮＤゲート８２は負の電流源６１
をオフにし、ＡＮＤゲート８１は正の電流源をオンにす
る。

保持コンデンサ６８の電圧は、クランプ基準が再度交差
するまで（本実施例に於いて低から高方向であるけれど
も）回路点６２での電圧レベルを上昇することによって
応答する。

出力ライン７８及び７９は再度論理状態を変じ、ＡＮＤ
ゲート８３への入力の一方でのＲＣ遅延回路網８９は上
記入力での前の電圧状態を保持し、かつその時のゲート
８３は他入力での変化した電圧状態に応じフリップフロ
ップ８４をリセットする出力信号を出す。

従って、フリップフロップ８４は、ＡＮＤゲート８１及
び８２がフリップフロップ装置のＱ出力によって無能化
される元の状態に戻される。

上述の作動シーケンスは水平ブランキング波形の同期テ
ィップ内で全部が行なわれる。

変換器８６とＡＮＤゲー）８７間に接続された図示のＲ
Ｃ回路網はビデオ同期信号の先導端のみがフリップフロ
ップ８４をセットするように選択的応答を与える。

高い分解能を所望する応用に対しては、第５図の制御論
理装置６５−が、・・−ドクランプ回路６３に於いて、
第４図に示される装置６５に対して置換えられる。

制御論理装置６５’は第４図に示される制御論理装置６
５と同じ態様で活性化される。

しかしながら、第４図の実施例に比して、活性化された
制御論理装置６５′は、正及び負の両型流源６６及び６
７が回路点６２に存在する同期パルスチップの実際の電
圧レベルに係りなく水平同期パルス期間の間で保持コン
デンサ６８に電流を与えるようにする如く働く。

より詳細には、同期ストリッパ５０によってビデオ同期
パルスから与えられる同期入力信号はＭＥＣＬ論理変換
器８６′に与えられる。

この変換器８６′は線１０１及び１０２に相補状態の別
々のパルス信号を出力する。

線１０１に出力されたパルス信号はＡＮＤゲート１０３
及び１０４のための活性化パルスとして使用され、この
活性化パルスは、電流源６６及び６７が同期チップ期間
時にのみ動作状態にされるようにするように働く。

変換器８６’によって出力されるパルスはまたＡＮＤゲ
ート回路８７’にも与えられる。

この回路８７′は単安定マルチバイブレーク１０６をト
リガする短期間のパルスを作るためのパルス成形回路と
して働く。

マルチバイブレータ１０６はこの短期間のパルスに応じ
てその準状態に変じ、それによって回路点６２での水平
同期パルスの先導端のわずか後に始まりかつマルチバイ
ブレータ１０６がその安定状態に戻る時に終るところの
パルスを生じさせる。

このパルスの終りはマルチバイブレークのＲＣ回路網１
０７によって決定される。

図示した実施例に於いて、回路網１０７０回路要素は、
好ましくは、準安定状態が水平同期パルス期間のｉ以下
の期間の後に終る、従って与えられたパルスがその１以
下の期間を有するようにするように選択されている。

マルチバイブレータ１０６のＱ出力はＡＮＤゲート１０
４の第２の入力に接続されている。

マルチバイブレーク１０６が準安定状態にある時に、Ｑ
出力は、変換器８６’からの活性化パルスと共に、ＡＮ
Ｄゲート１０４が負の電流源６７を動作状態にする如き
状態のものとなる。

同時に、マルチバイブレーク１０６のＱ出力は相補状態
にあり、ＡＮＤゲート１０３を不活性状態にする。

不活性とされたＡＮＤゲート１０３は、負の電流源６７
が作動状態となっている間に正の電流源６６が不動作状
態に留まるようにする。

負の電流源６７が附勢されている状態で、コンデンサ６
８は、正の電流が正の電流源６６によって供給されるま
で負に充電される。

マルチバイブレータ１０６の準安定状態の終りで、この
Ｑ出力は、他の活性化信号がＡＮＤゲート１０３の第２
の入力に与える状態に戻る。

同時に、マルチバイブレータ１０６のＱ出力での状態は
、ＡＮＤゲート１０４を不活性とする状態、従って負の
電流源６７を不動作にする状態に戻る。

また、マルチバイブレータ１０６のＱ出力はフリップフ
ロップ１１１０セツト人力Ｓに連結されている。

マルチバイブレータ１０６がその安定状態に戻ると、フ
リップ１１１は、そのＱ出力に於いて第３の活性化状態
信号をＡＮＤゲート１０３の第３の入力に出す。

ＡＮＤゲート１０３への３つの活性化入力は、正の電流
源６６が正の電流を蓄積コンデンサ６８に供給するよう
に動作する如く、ＡＮＤゲート１０３を条件づける。

正の電流が蓄積コンデンサ６８に与えられると、その電
圧レベルは回路点６２で所望されるｄｃ雷電圧方向に上
昇する。

蓄積コンデンサ６８にかかる電圧のレベルが回路点６２
での電圧を比較器６４０入力でのクランプ基準レベルに
対応するレベルにする電圧レベルマで上昇すると、比較
器６４は制御論理回路６５／への入力に於いて論理状態
転移を生じる。

ＭＥＣＬ論理変換器７７／はこの論理状態転移に応じて
相補信号線７８’及び７９’の論理状態に選択された転
移方向変化を起させる。

ＡＮＤゲート回路８３’は線７８’及び７９／に接続さ
れていて、これら線の論理状態の選択された転移方向変
化に応じて短期間のパルスを形成する。

この短期間のパルスはフリップフロップ１１１のリセッ
ト人力Ｒに与えられ、このフリップフロップがＡＮＤゲ
ート１０３から活性化入力を除去する状態となるように
する。

この活性化入力が除去されるとＡＮＤゲートは不活性状
態になり、従って正の電流源６６は動作停止する。

この態様で１．蓄積コンデンサ６Ｂへの電流の供給は終
り、蓄積された電圧は回路点６２に於いて所望されるレ
ベルに対応するレベルに（少なくともビデオ信号の水平
ラインの残った時間期間の間）維持される。

フリップフロップ１１１がリセット状態にあると、単安
定マルチバイブレータ１０６及びフリップフロップ１１
１はそれらの元の状態に回復せしめられ、これら１０６
及び１１１はＡＮＤゲート１０３及び１０４を不活性状
態にし、電流源６６及び６７を動作停止する。

これら１０６及び１１１は次の同期パルスが回路点６２
に生じるまで元の状態に留まっている。

次の同期パルスが生じると、同期ストリッパ５０は、再
度、単安定マルチバイブレータ１０６が負（続いて正）
の上述した電流サイクルの動作が開始するようにする。

第５図によって示される制御論理装置６５′は、最初に
負の電流を蓄積コンデンサ６８に供給し、そしてこれに
よって蓄積されている電圧を回路点６２に対して所望さ
れるレベルに対応するレベル以下に減じ、次いで回路点
６２に対して所望されるレベルに対応するレベルになる
まで蓄積コンデンサ６８に正の電流を供給するように動
作することが明らかになったことであろう。

この動作は、回路点６２での同期パルスの電圧が最初か
ら所望レベル以上あるいは以下になっているかどうかに
より生じる。

最初に、蓄積されている電圧を減少し次いでこれを上昇
することによって、回路点６２での電圧は、非常に高度
に解析され、同期パルス電圧レベルの数十分の１の程度
の分解能が容易に達成可能となる。

ハードクランプ４７によるり、Ｃ，回復に続いて、第２
図に示されるようなバーニア補正器９１は最終タイムベ
ースエラー補償を与える。

好ましくは、補正器９１は水平基準に応じる（カラ一方
式にあっては、カラーサブキャリア基準に応じる）電圧
可変遅延線（単数又は複数）である。

このようなタイムベースエラー補正器は米国特許第 ３２１３１９２号に開示されている。

最終段の回路９２はビデオ信号を処理し、つまり新たな
同期信号を再生しあるいは附加し、かつこれは５業技術
で公知の構造のものからなる。

【図面の簡単な説明】

第１図はタイムベースエラー補正方式を一般的に示すブ
ロック図、第２図は第１図の方式の詳細ブロック図、第
３図は本発明に従って構成されかつ第２図の方式に使用
されるクランプ回路を示すブロック図、第４図は第３図
のクランプ回路の詳細な回路図、及び第５図は第４図の
クランプ回路に使用するための制御論理装置の他の実施
例の回路図である。 図で、６２は回路点、６４は比較器、６８は蓄積コンデ
ンサ、６９はバッファ手段、６６．６７は電流源手段、
６５，６５’は制御論理回路手段。

Claims (1)

1. 【特許請求の範囲】 １ 周期的に生起する所定パルス幅で所定レベルの同期
   信号を含む情報信号を伝送する信号路の回路点で前記情
   報信号を特定の基準電圧にクランプするクランプ回路に
   おいて、 （イ）前記情報信号を前記特定の基準電圧にクランプす
   るために必要な直流補正電圧を蓄積する電圧蓄積手段、 （ロ）前記回路点での電圧が前記電圧蓄積手段に蓄積さ
   れた補正電圧によって瞬時的に補正されるように、前記
   電圧蓄積手段を前記回路点に接続するバッファ手段、 ←→ 前記電圧蓄積手段を第１の方向に充電する電流を
   与える第１の電流源手段、および前記電圧蓄積手段を第
   ２の方向に充電する電流を与える第２の電流源手段とを
   含み、前記電圧蓄積手段に接続された１対の電流源手段
   、 に）前記回路点に接続される高入力インピーダンスの第
   １人力、および前記特定の基準電圧を受ける第２の入力
   を有し、前記同期信号の電圧レベルと前記特定の基準電
   圧との差に応じた誤差信号を出力する電圧比較器、なら
   びに、 （用 前記電圧比較器の出力を受けそれによって前気室
   流源手段が前記電圧蓄積手段に電流を流すようにする制
   御手段、 とからなり、 前記制御手段は、前記同期信号の生起期間において、前
   記電圧比較器の出力に応答して前記１対の電流源手段の
   いずれか一方を動作しそれによって前記電圧蓄積手段に
   前記誤差を補正する向きの補正電圧を与えるとともに、
   前記電圧蓄積手段の第１の方向の充電により前記回路点
   における電圧レベルが前記特定の基準電圧と第１の方向
   に交差するときには前記第１の電流源から第２の電流源
   に切換え、前記電圧蓄積手段の第２の方向の充電により
   前記回路点における電圧レベルが前記特定の基準電圧と
   第２の方向に交差するときには両型流源の動作を停止す
   るように制御する基準レベルクランプ回路。