JPS6116515A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6116515A JPS6116515A JP13831984A JP13831984A JPS6116515A JP S6116515 A JPS6116515 A JP S6116515A JP 13831984 A JP13831984 A JP 13831984A JP 13831984 A JP13831984 A JP 13831984A JP S6116515 A JPS6116515 A JP S6116515A
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- type silicon
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の電極形成に関し、詳しくは、一
層目に4o○℃以上のシリサイド形成温度を有する金属
を、二層目にニッケルを含有する金属膜を電極として用
いたものの熱処理工程を含む半導体装置の製造方法に関
するものである0従来例の構成とその問題点 従来からニッケルは、半田接着タイプの半導体装置の金
属電極として用いられているが、ニッケルはシリコンと
の密着性が弱いため通常はシリコンとニッケルの間にシ
リコンと密着性の良いクロムやチタンを一層目の金属と
して用いている。しかしながら、単に、室温でクロムや
チタンをn型シリコンに蒸着しただけではシリコンとの
接触抵抗や非オーム接触が原因となって低損失型トラン
ジスタの場合などでは、その特性を悪くしていた。
層目に4o○℃以上のシリサイド形成温度を有する金属
を、二層目にニッケルを含有する金属膜を電極として用
いたものの熱処理工程を含む半導体装置の製造方法に関
するものである0従来例の構成とその問題点 従来からニッケルは、半田接着タイプの半導体装置の金
属電極として用いられているが、ニッケルはシリコンと
の密着性が弱いため通常はシリコンとニッケルの間にシ
リコンと密着性の良いクロムやチタンを一層目の金属と
して用いている。しかしながら、単に、室温でクロムや
チタンをn型シリコンに蒸着しただけではシリコンとの
接触抵抗や非オーム接触が原因となって低損失型トラン
ジスタの場合などでは、その特性を悪くしていた。
以下図面を参照しながら従来のnpnパワートランジス
タを例にし説明する。
タを例にし説明する。
第1図にはクロムを1層目に、ニクロム、ニッケルを2
層目、3層目とした多層金属電極を形成したnpnパワ
ートランジスタの構造断面図を示す。第1図において1
はn型不純物のエミッタ拡散層、2はp型不純物のベー
ス拡散層、3はn型エピタキシャル成長層、4はn型エ
ピサブストレート、5はクロム電極層、6はニクロム電
極層、7はニッケル電極層である〇 以上のように構成された半導体装置について、以下その
動作について説明する。
層目、3層目とした多層金属電極を形成したnpnパワ
ートランジスタの構造断面図を示す。第1図において1
はn型不純物のエミッタ拡散層、2はp型不純物のベー
ス拡散層、3はn型エピタキシャル成長層、4はn型エ
ピサブストレート、5はクロム電極層、6はニクロム電
極層、7はニッケル電極層である〇 以上のように構成された半導体装置について、以下その
動作について説明する。
このnpnパワートランジスタにおいてコレクタ電流は
、ニッケル、ニクロム、クロムの電極を通じてコレクタ
からエミッタへと流れる。しかしながらこの従来装置の
場合、その出力特性は、第2図に示すように、低電流領
域においてオーム接触が得られなかったり(実線)、オ
ーム接触が得られてもその接触抵抗が大きく(点線)、
その分トランジスタのvCE(sat)特性を悪くする
という欠点を有していた。
、ニッケル、ニクロム、クロムの電極を通じてコレクタ
からエミッタへと流れる。しかしながらこの従来装置の
場合、その出力特性は、第2図に示すように、低電流領
域においてオーム接触が得られなかったり(実線)、オ
ーム接触が得られてもその接触抵抗が大きく(点線)、
その分トランジスタのvCE(sat)特性を悪くする
という欠点を有していた。
発明の目的
本発明は、400℃以上のシリサイド形成温度を有する
金属を一層目に用い、二層目にニッケルを含有する金属
を用いて電極形成し、この電極とn型シリコンとの間に
良好なオーム接触を得る半導体装置の製造方法を提供す
るものである。
金属を一層目に用い、二層目にニッケルを含有する金属
を用いて電極形成し、この電極とn型シリコンとの間に
良好なオーム接触を得る半導体装置の製造方法を提供す
るものである。
発明の構成
本発明の半導体装置の製造方法は、n型シリコンに、一
層目電極として、400℃以上のシリサイド形成温度を
有する金属を、二層目にニッケルを含有する金属電極を
形成した後、400℃以上の熱処理を行うことであり、
これにより、ニッケルシリサイドの形成による良好なオ
ーム接触が得られる。
層目電極として、400℃以上のシリサイド形成温度を
有する金属を、二層目にニッケルを含有する金属電極を
形成した後、400℃以上の熱処理を行うことであり、
これにより、ニッケルシリサイドの形成による良好なオ
ーム接触が得られる。
実施例の説明
以下本発明の一実施例について図面を参照しながら説明
する。第3図は本発明実施例によるn型シリコンとクロ
ム、ニクロム、ニッケル多fWi金属電極との接触抵抗
の熱処理温度依存性である。接触抵抗は、V、 L、
M法で求めた。これよりわかるように、400℃以上の
熱処理を行うことによシ、接触抵抗は極端に減少し、更
に非オーム接触を示していたものもオーム接触となるこ
とがわかる。
する。第3図は本発明実施例によるn型シリコンとクロ
ム、ニクロム、ニッケル多fWi金属電極との接触抵抗
の熱処理温度依存性である。接触抵抗は、V、 L、
M法で求めた。これよりわかるように、400℃以上の
熱処理を行うことによシ、接触抵抗は極端に減少し、更
に非オーム接触を示していたものもオーム接触となるこ
とがわかる。
また第4図には、460℃における熱処理時間と上述の
接触抵抗との関係を示す。これから熱処理時間が長い程
、接触抵抗が減少していることがわかる。更に分析の結
果、接触抵抗の減少はニッケルシリサイドの形成に依存
していることが判明したO 第5図は本発明の一実施例におけるnpnパワートラン
ジスタの出力特性を示したもので、第1図の構造のn
p n パワートランジスタを460℃30分で熱処理
したものである。以上のように本実施例によれば、n型
シリコン基板上に一層目に400℃以上でシリサイドを
形成する金属を、二層目にニッケルを含む金属膜を形成
して、多層構造になしこれを4oo℃以上の温度で熱処
理することにより、第3図、第4図の実験結果からもわ
かるように良好なオーム接触が得られ、vCE (sa
t)特性の特善が得られる。
接触抵抗との関係を示す。これから熱処理時間が長い程
、接触抵抗が減少していることがわかる。更に分析の結
果、接触抵抗の減少はニッケルシリサイドの形成に依存
していることが判明したO 第5図は本発明の一実施例におけるnpnパワートラン
ジスタの出力特性を示したもので、第1図の構造のn
p n パワートランジスタを460℃30分で熱処理
したものである。以上のように本実施例によれば、n型
シリコン基板上に一層目に400℃以上でシリサイドを
形成する金属を、二層目にニッケルを含む金属膜を形成
して、多層構造になしこれを4oo℃以上の温度で熱処
理することにより、第3図、第4図の実験結果からもわ
かるように良好なオーム接触が得られ、vCE (sa
t)特性の特善が得られる。
発明の効果
以上のように本発明は、n型シリコン基板上に一層目に
400℃以上でシリサイドを形成する金属を、二層目に
ニッケルを含む金属膜を形成した場合、400℃以上の
熱処理を行うことにより、オーム接触もしくは接触抵抗
の改善が得られることを明らかにしたものであり、第1
表にこの発明をnp B ハワートランジスタ、nチャ
ンネルMO8FET、ダイオードに応用した場合の効果
を示す。これより、その実用的効果は非常に大なるもの
がある。
400℃以上でシリサイドを形成する金属を、二層目に
ニッケルを含む金属膜を形成した場合、400℃以上の
熱処理を行うことにより、オーム接触もしくは接触抵抗
の改善が得られることを明らかにしたものであり、第1
表にこの発明をnp B ハワートランジスタ、nチャ
ンネルMO8FET、ダイオードに応用した場合の効果
を示す。これより、その実用的効果は非常に大なるもの
がある。
[
第1図はnp n パワートランジスタの断面図、第2
図は従来例のトランジスタの出力特性図、第3図は本発
明実施例によるn型シリコンと多層金属電極との接触抵
抗の熱処理温度依存特性図、第4図はn型シリコンと多
層金属電極との接触抵抗の熱処理時間依存特性図、第6
図は本発明の一実施例によるnpnパワートランジスタ
の出力特性図である。 1・・・・・・nm不純物のエミッタ拡散層、2・・・
・・p型不純物のベース拡散層、3・・・・−n型エピ
タキシャル成長層、4・・・・・・n型エピサブストレ
ート、6・・・・・・クロム電極層、6・・・・・・ニ
クロム電極層、了・・・・・・ニッケル電極層0 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図 第2図 CE 第3図 愁 又1 fl ”、茗i月((・C〕第4図
図は従来例のトランジスタの出力特性図、第3図は本発
明実施例によるn型シリコンと多層金属電極との接触抵
抗の熱処理温度依存特性図、第4図はn型シリコンと多
層金属電極との接触抵抗の熱処理時間依存特性図、第6
図は本発明の一実施例によるnpnパワートランジスタ
の出力特性図である。 1・・・・・・nm不純物のエミッタ拡散層、2・・・
・・p型不純物のベース拡散層、3・・・・−n型エピ
タキシャル成長層、4・・・・・・n型エピサブストレ
ート、6・・・・・・クロム電極層、6・・・・・・ニ
クロム電極層、了・・・・・・ニッケル電極層0 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図 第2図 CE 第3図 愁 又1 fl ”、茗i月((・C〕第4図
Claims (2)
- (1)n型シリコン基板上に、400℃以上のシリサイ
ド形成温度を有する金属を一層目に用い、二層目にニッ
ケルを含有する金属を用いた金属電極を形成し、これを
400℃以上の温度で熱処理することを特徴とする半導
体装置の製造方法。 - (2)n型シリコン基板の比抵抗が、0.02Ωcm以
下であることを特徴とする特許請求の範囲第1項に記載
の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13831984A JPS6116515A (ja) | 1984-07-03 | 1984-07-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13831984A JPS6116515A (ja) | 1984-07-03 | 1984-07-03 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6116515A true JPS6116515A (ja) | 1986-01-24 |
Family
ID=15219115
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13831984A Pending JPS6116515A (ja) | 1984-07-03 | 1984-07-03 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6116515A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0594142U (ja) * | 1992-06-01 | 1993-12-21 | 株式会社リングストン | 包装用袋 |
-
1984
- 1984-07-03 JP JP13831984A patent/JPS6116515A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0594142U (ja) * | 1992-06-01 | 1993-12-21 | 株式会社リングストン | 包装用袋 |
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