JPS6027413B2

JPS6027413B2 - 磁気記録媒体の読取装置

Info

Publication number: JPS6027413B2
Application number: JP54117770A
Authority: JP
Inventors: 照和塚越
Original assignee: Omron Tateisi Electronics Co
Current assignee: Omron Corp
Priority date: 1979-09-12
Filing date: 1979-09-12
Publication date: 1985-06-28
Also published as: JPS5640946A

Description

【発明の詳細な説明】この発明は、磁気記録媒体たとえば磁気カードの読取装
置に関する。

磁気カードなどの磁気記録媒体に記録されているデータ
の議取り方式には、磁気記録媒体が一定速度で移動する
場合に適用される１ビットごとに謙取るもの、外部にデ
ータ全桁分の容量をもつバッファを設け、このバッファ
にデータを一時的に蓄えるもの、および外部に直並列変
換回路を設け、１キャラクタごとに謙取るものがある。

しかしこれらの方式はいずれも中央処理装置（以下ＣＰ
Ｕという）のプログラムにしたがって読取るものである
から、ＣＰＵはデータの議取りのために多くの時間を費
やしてしまい、ＣＰＵによる全体的な処理効率が低下す
るという問題があった。この発明は上記実情に鑑みてな
されたものであって、磁気記録媒体に記録されているデ
ータの議取りのためのＣＰＵの占有時間が減少し、ＣＰ
Ｕによる全体的な処理効率が向上する、磁気記録媒体の
読取装置を提供するものである。以下、図面を参照して
この発明の実施例について詳しく説明する。

この実施例における磁気記録媒体は磁気カードである。
第１図において、磁気カードに記録されている情報は、
カード・リーダの磁気ヘッド１１によって読取られる。

この謙取信号は増中器１２で増中されたのち波形整形回
路１３で波形整形され、復調回路１４に送られる。磁気
カード‘こは所要のデータとともにビット同期信号（ク
ロツク・パルス）が所要の変調方式で変調された形で記
録されている。記録情報の謙取信号は復調回路１４で復
調され、かつデータ信号とクロツク・パルスとに分離さ
れるので、復調回路１４からはデータ信号およびクロツ
クリＶレスが別個に出力される。他方、カード・リーダ
にはカード挿入検出器１５が備えられている。この検出
器１５は周知のように、光電検出器およびその出力の波
形整形回路などを含んでいる。カード挿入検出器１５を
再トリガ可能な単安定マルチパイプレータとし、波形整
形回路１３の出力がある所定の周期以内で連続して発生
することによって再トリガをかけ、このマルチパイプレ
ータの出力をカード挿入検出信号としてもよい。カード
挿入検出信号はカード挿入論取ゲート回路１６に送られ
る。ゲート回路１６のゲートは後述するようにＣＰＵ３
１からの制御信号によって開閉される。この実施例では
読取データの１キャラク外ま８ビットから構成され、デ
ータは１キヤラクタごとに読取られメモリ３３に記憶さ
れる。

復調回路１４からのデ−タ信号は読取制御フラグ２１に
送られる。このフラグ２１はたとえばフリツプ・フロッ
プからなり１ビットの情報が一時的に記憶される。デー
タ・バッファとしてのシフトレジスタ２２は８ビットか
ら構成されている。復調回路１４から出力されるクロッ
ク・パルスは読取制御フラグ２１およびシフトレジスタ
２２に入力しており、クロツク・パルスごとにカード・
データが１ビットずつフラグ２１に送られかつフラグ２
１の内容がシフトレジスタ２２に入力するとともに、シ
フトレジスタ２２の内容はクロック・パルスごとに１ビ
ットずつシフトする。また、後述するところから明らか
になるように、１キヤラクタ８ビットの読取りごとに、
ＯＲ回路２９を経て送られる微分回路２６の出力または
ＣＰＵ３１からの指令によって、フラグ２１はあらかじ
めセットされ、シフトレジスタ２２はリセツトされる。
この実施例ではセット状態を“１”とする。謙取制御フ
ラグ２１の内容おびシフトレジスタ２２の最終段のビッ
トを除く７ビットの内容は読取ゲート回路２６に送られ
る。このゲート回路２５の出力側はデータ・バスに接続
されており、直接メモリ・アクセス（以下ＤＭＡという
）制御回路３２から出力されるＤＭＡ確認信号（ＤＡＣ
Ｋ）またはＣＰＵ３１からの指令によりそのゲートが選
択され、入力命令（図示していない）によってゲートが
開かれる。ＤＡＣＫ信号は微分回路２６およびＯＲ回路
２８にも送られる。フラグ検出回路２３は、シフトレジ
スタ２２の最終段の内容が“１”か“０”かを判定して
“１”の場合にＤＭＡ要求信号（ＤＲＱ）を出力するも
ので、たとえばシフトレジスタ２２の最終段の内容“１
”によってセットされるフリップ・フロップから構成さ
れている。

このフラグ検出回路２３はＯＲ回路２８を経て送られる
ＤＡＣＫ信号またはＣＰＵ３１からの指令によりリセッ
トされる。検出回路２３からのＤＲＱ信号はＤＲＱゲー
ト回路２４を経て○ＭＡ制御回路３２に送られる。この
ゲート回路２４はＣＰＵ３１からのＤＲＱゲート制御信
号によって開かれる。なお、読取制御フラグ２１のセッ
ト、シフトレジスタ２２およびフラグ検出回路２３のリ
セットは電源投入時にも行なわれる。ＣＰＵ３１、Ｄ
ＭＡ制御回路３２およびメモリ３３は、データ・バス、
コントロール・バスおよびアドレス・バスにより相互に
接続されている。

メモリ３３には説取ったカード・データを記憶するェリ
ャ３３ａが設けられているとともに、磁気カードのデー
タ情報に先行する位置に記録されている開始コード（Ｓ
ＴＸ（スタート・オブ・テキスト）コード）が記憶され
ている。また、ＤＭＡ制御回路３２内の記憶回路には、
メモリ３３のカード・データ記憶ェリャ３３ａの先頭ア
ドレス、および磁気カードに記録されているキャラクタ
数（転送バイト数）がセットされている。この先頭アド
レスおよび転送バイト数は、ＤＭＡ方式によるデータ転
送前にあらかじめＣＰＵ３１によりセットされる。もち
ろん、制御回路３２内に固定しておいてもよい。磁気カ
ード挿入検出からＳＴＸコード検出まではＣＰＵ３１に
よって監視される。

第２図および第３図を参照して、ＣＰＵ３１は適宜ゲー
ト制御信号をカード挿入論取ゲート回路１６に送り、そ
のゲートを開いてカード挿入検出信号が出力されている
かどうかを検査する。検出信号が発生していればこの検
出信号はデータ・バスを経てＣＰＵ３１に送られる。カ
ード挿入検出によってＣＰＵ３１はＳＴＸコードの検出
を開始する。またカード・リーグが手動走査形式のもの
でなく自動走査形式の場合には、カードの搬送装置を駆
動する。ＳＴＸコードの検出は、読取ゲート回路２５の
ゲートを適宜選択して開き、謙取制御フラグ２１の内容
およびシフトレジスタ２２の最終段を除く７ビットの内
容をとりこみ、メモリ３３に記憶されているＳＴＸコー
ドと比較することにより行なう。読取ゲート回路２５を
通して読取った内容とＳＴＸコードとが一致（ＳＴＸコ
ード検出）すると、ＯＲ回路２９，２８を通して開始指
令を送り、読取制御フラグ２１をセットするとともに、
シフトレジスタ２２およびフラグ検出回路２３をリセッ
トする。また、ＤＲＱゲート制御信号を出力して、ＤＲ
Ｑゲート回路２４のゲートを開く。このゲート回路２４
のゲートは、カード・データの議取りが完了してＤＭＡ
制御回路３２からＣＰＵ３１に割込信号（瓜Ｔ）が送ら
れるまで開かれている。ＳＴＸ検出後、タイマ（図示略
）の動作を開始させて、カード・データの謙取時間を監
視するようにしてもよい。ＳＴＸコードが検出されると
、次にカード・データが読取制御フラグ２１おびシフト
レジスタ２２に入力する筈である。また、謙取制御フラ
グ２１はＣＰＵ３１によってあらかじめ“１”をセット
されているから、このセット・ビット“１”は、ＳＴＸ
コード検出後最初のクロツク・パルスによつてシフトレ
ジスタ２２に送られ、２番目じ汎鋒のクロック・パルス
によって順次シフトされていき、８番目のクロック・パ
ルスによってシフトレジスタ２２の最終段に至る。した
がって、このセット・ビット“１”がフラグ検出回路２
３によって検出され、検出回路２３からはＤＲＱ信号が
出力されてゲート回路２４を経てＤＭＡ制御回路３２に
送られる。この時点においては、ＳＴＸコー日こ続く第
１番目のキャラクタを表わす８ビットのカード・データ
がフラグ２１およびシフトレジスタ２２の前７ビットに
記憶されている。ＤＲＱ信号がＤＭＡ制御回路３２に入
力すると、制御回路３２からは保持信号（ＨＯＬＤ）が
ＣＰＵ３１に送られ、このＨＯＬＤ信号がＣＰＵ３
１によって受付けられるとＣＰＵ３１から保持確認信号
（ＨＬＤＡ）が制御回路３２に送られる。

このことによりメモリ３３はＣＰＵ３１から開放され、
各バスはＤＭＡ制御回路３２によって専有される。ＣＰ
Ｕ３１が保持状態に移ったのち制御回路３２からＤＡＣ
Ｋ信号が出力され、このＤＡＣＫ信号が読取ゲート回路
２５に送られるのでそのゲートが選択されるとともに、
さらに入力命令（図示略、１０Ｒ）が出力されてゲート
を開く。また、ＤＭＡ制御回路３２からカード・データ
記憶ェリャ３３ａの先頭アドレスを指定する信号とメモ
リ書込信号（Ｍ旧ＭＷ）とがメモリ３３に送られるので
、フラグ２１およびシフトレジスタ２２に記憶されてい
る８ビットのデータがゲート回路２５およびデータ・バ
スを通ってメモリ３３に送られ、かつ書込まれる。ＤＡ
ＣＫ信号はフラグ検出回路２３にも送られるので、この
検出回路２３はリセットされＤＲＱ信号は停止する。８
ビットのデータのメモリ３３への書込み終了後、ＤＡＣ
Ｋ信号が停止するとその立下りが微分回路２６によって
検出され、微分回路２６から出力が発生し、これによっ
て読取制御フラグ２１は“１”にセットされ、シフトレ
ジスタ２２はリセットされる。

ＤＡＣＫ信号が停止することによりＨＯＬＤ信号もまた
停止し、これによってＣＰＵ３１からのＨＬＤＡ信号が
停止してＣＰＵ３１は保持状態から脱出する。このよう
な１キヤラクタ８ビットのデータのメモリ３３への読取
りは、次のクロツク・パルスが入力するまでの短い時間
の間に行なわれる。ＳＴＸコード‘こ続く第１番目のキ
ャラクタ・データのメモリ３３への講取りが終了したと
きに、フラグ２１が“１”にセットされシフトレジスタ
２２がリセットされるから、入力データ・バッファの状
態は上述のＳＴＸコード検出直後と同じになり、全く同
様にして２番目の１キャラクタ８ビットのデータのメモ
リ３３への論取りが行なわれる。

ＤＭＡ制御回路３２はカード・データの８ビットごとの
講取り回数を計数しておき、あらかじめ分っている転送
バイト数と同回数の議取りが終了すると、謙取処理終了
を示すｍＴ信号をＣＰＵ３１に送る。ＣＰＵ３１はこの
瓜Ｔ信号によってＤＲＱゲート制御信号を停止し、この
後読取ったデータの処理などを行なう。また、上記のタ
イマをリセツトする。上記の実施例では磁気記録媒体と
して磁気カードが用いられているが、この発明は通帳そ
の他種々の磁気言己緑媒体に記録されているデータの講
取りに適用できる。

また、セット状態を“１”にしているが、“０”にして
もよいのは言うまでもない。さらに、１キャラクタを８
ビットで構成し８ビットずつ謙取つているが、ｎビット
（ｎは正の整数）ずつ読取るようにすることができる。
以上詳細に説明したように、この発明による磁気記録媒
体の読敬装置は、磁気記録媒体に記録されている情報を
議取り、これをデータ信号とクロック・パルスとに分離
して出力する読取分離装置と、クロック・パルスごとに
データ信号を１ビットずつ取込み、セット信号によって
セットされる読取制御フラグと、読敬制御フラグの出力
を入力とし、入力した内容をクロック・パルスごとに１
ビットずつシフトし、リセット信号によってリセツトさ
れるｎビット・シフトレジスタと、シフトレジスタの最
終段の内容を講取り、謙取制御フラグにセットされたセ
ット・ビットを検出したときに転送要求信号を出力し、
リセット信号によってリセットされるフラグ検出回路と
を備えているから、磁気記録媒体のデータの１キャラク
タごとの読取りが可能となる。また、磁気記録媒体を検
出する媒体検出装置と、フラグ検出回路から出力される
転送要求信号が入力し、ゲート開信号によって開放され
るゲ−ト回路と、媒体検出装置からの磁気記録媒体検知
信号に応答して読取制御フラグの内容およびシフトレジ
スタの所要段数までの内容と、あらかじめ記憶している
開始コードとを比較し、両者が一致したときに、謙取制
御フラグにセット信号を、シフトレジスタおよびフラグ
検出回路にリセット信号をそれぞれ出力するとともにゲ
ート回路にゲート開信号を出力し、謙取処理終了信号が
入力したときにゲート回路にゲート閉信号を出力する中
央処理装置と、フラグ検出回路からゲート回路を通って
送られてくる転送要求に応答して、中央処理装置を保持
状態にしてメモリを中央処理装置から開放し、読取制御
フラグの内容およびシフトレジスタの最終段のビットを
除く（ｎ−１）ビットの内容をメモ川こ転送するととも
にフラグ検出回路にリセット信号を出力し、データ転送
後、中央処理装置を保持状態から解除させるとともに読
取制御フラグにセット信号を、シフトレジスタにリセッ
ト信号をそれぞれ出力し、転送要求信号に応答して行な
う上記動作を繰返してあらかじめ記憶された転送バイト
数と同回数のデータ転送が終了したときに読取処理終了
信号を中央処理装置に出力する直接メモリ・．アクセス
制御装置とを備えているから、磁気記録媒体のデータの
読取りに関しては、中央処理装置は、磁気記録媒体が媒
体検出装置によって検出されてから開始コードを検出す
るまで関与すれば足りる。

したがって、中央処理装置が磁気記録媒体のデータの読
取りのために費やす時間が非常に短くなり、この短くな
った分だけ中央処理装置を他の処理のために稼動するこ
とができるので、全体的な処理能率を高めることができ
る。図面の簡単な説明第１図はこの発明の実施例を示す
ブロック図、第２図および第３図は第１図に示す装置の
動作を説明するためのタイム・チャートである。

１４・・・・・・復調回路、２１…・・・読取制御フラ
グ、２２……シフトレジスタ、２３……フラグ検出回路
、２４・・・・・・ＤＲＱゲート回路、２５・・・・・
・論取ゲート回路、３１・・・・・・ＣＰＵ、３２・・
…・ＤＭＡ制御回路、３３……メモリ。

図船図Ｎ舵図の船

Claims

【特許請求の範囲】

１開始コードを含む所要のデータがビツト同期信号と
ともに記録されている磁気記録媒体から、直接メモリ・
アクセス方式によりｎビツト（ｎは正の整数）ずつ読取
る装置であつて、磁気記録媒体を検出する媒体検出装
置、磁気記録媒体に記録されている情報を読取り、こ
れをデータ信号とクロツク・パルスとに分離して出力す
る読取分離装置、クロツク・パルスごとにデータ信号
を１ビツトずつ取込み、セツト信号によつてセツトされ
る読取制御フラグ、読取制御フラグの出力を入力とし
、入力した内容をクロツク・パルスごとに１ビツトずつ
シフトし、リセツト信号によつてリセツトされるｎビツ
ト・シフトレジスタ、シフトレジスタの最終段の内容
を読取り、読取制御フラグにセツトされたセツト・ビツ
トを検出したときに転送要求信号を出力し、リセツト信
号によつてリセツトされるフラグ検出回路、フラグ検
出回路から出力される転送要求信号が入力し、ゲート開
信号によつて開放されるゲート回路、媒体検出装置か
らの磁気記録媒体検知信号に応答して読取制御フラグの
内容およびシフトレジスタの所要段数までの内容と、あ
らかじめ記憶している開始コードとを比較し、両者が一
致したときに、読取制御フラグにセツト信号を、シフト
レジスタおよびフラグ検出回路にリセツト信号をそれぞ
れ出力するとともにゲート回路にゲート開信号を出力し
、読取処理終了信号が入力したときにゲート回路にゲー
ト閉信号を出力する中央処理装置、ならびにフラグ検
出回路からゲート回路を通つて送られてくる転送要求に
応答して、中央処理装置を保持状態にしてメモリを中央
処理装置から開放し、読取制御フラグの内容およびシフ
トレジスタの最終段のビツトを除く（ｎ−１）ビツトの
内容をメモリに転送するとともにフラグ検出回路にリセ
ツト信号を出力し、データ転送後、中央処理装置を保持
状態から解除させるとともに読取制御フラグにセツト信
号を、シフトレジスタにリセツト信号をそれぞれ出力し
、転送要求信号に応答して行なう上記動作を繰返しあら
かじめ記憶された転送バイト数と同回数のデータ転送が
終了したときに読取処理終了信号を中央処理装置に出力
する直接メモリ・アクセス制御装置、と備えている磁気
記録媒体の読取装置。