JPS59168580A - カ−ドの読取り方式 - Google Patents
カ−ドの読取り方式Info
- Publication number
- JPS59168580A JPS59168580A JP4467983A JP4467983A JPS59168580A JP S59168580 A JPS59168580 A JP S59168580A JP 4467983 A JP4467983 A JP 4467983A JP 4467983 A JP4467983 A JP 4467983A JP S59168580 A JPS59168580 A JP S59168580A
- Authority
- JP
- Japan
- Prior art keywords
- data
- card
- read
- terminal
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K7/00—Methods or arrangements for sensing record carriers, e.g. for reading patterns
- G06K7/08—Methods or arrangements for sensing record carriers, e.g. for reading patterns by means detecting the change of an electrostatic or magnetic field, e.g. by detecting change of capacitance between electrodes
- G06K7/082—Methods or arrangements for sensing record carriers, e.g. for reading patterns by means detecting the change of an electrostatic or magnetic field, e.g. by detecting change of capacitance between electrodes using inductive or magnetic sensors
- G06K7/083—Methods or arrangements for sensing record carriers, e.g. for reading patterns by means detecting the change of an electrostatic or magnetic field, e.g. by detecting change of capacitance between electrodes using inductive or magnetic sensors inductive
- G06K7/084—Methods or arrangements for sensing record carriers, e.g. for reading patterns by means detecting the change of an electrostatic or magnetic field, e.g. by detecting change of capacitance between electrodes using inductive or magnetic sensors inductive sensing magnetic material by relative movement detecting flux changes without altering its magnetised state
Landscapes
- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、キャッシュレジスタや給油所データ処理装置
に使用される磁気カードの読取り方式に関する。
に使用される磁気カードの読取り方式に関する。
従来技術
従来からカードの記憶様式、たとえば１桁のビット数や
桁数などは何種類かある。特にビット数においてに、５
ビツト／１桁のものと８ビツト／１桁のものとスタート
コードであるＳＴＸコードも何種類か記録株式によって
異る。共通の方式としてカードデータは、ブリテンプル
と呼ばれる情報０の部分があり、その次にＳ′ｒＸと呼
ばれるスタートコ−１？があり、その次に実際のデータ
が続くという形になっている。
桁数などは何種類かある。特にビット数においてに、５
ビツト／１桁のものと８ビツト／１桁のものとスタート
コードであるＳＴＸコードも何種類か記録株式によって
異る。共通の方式としてカードデータは、ブリテンプル
と呼ばれる情報０の部分があり、その次にＳ′ｒＸと呼
ばれるスタートコ−１？があり、その次に実際のデータ
が続くという形になっている。
第１図は、先行技術におけるカーＦ読取り方式のブロッ
ク図である。クロックパルスは、ライン７？ｉ’ｅ介し
てシフトレジスタ１１カクンタ２およびブリップフロッ
プ３の端子Ｔに与えられる。データ信号は、ライン１２
ｆ介してシフトレジスタＩＫ与えられる。シフトレジス
タ１からの出力信号は、パスライン１３ｆ介してＳＴＸ
検出回路３およびバッファ回路４に与えられる。ＳＴＸ
コー１２設定回路５からの出力信号は、パスライン１４
を介してＳＴＸ検出回路３に与えられる。ＳＴＸ検出回
路３の出力信号は、ラインＩ！５’ｉ介してフリップフ
ロップ３の端子りに与えられる。カード挿入信′５ｊ′
は、ラインＡ’６を介してＣＰＵ６に与えらｎる。ただ
しＣＰＵは、中央処理装置の略である。カウンタ２の出
力信号は、ラインＩ！７を介してＣＰＵ６に割込み信号
として与える。バッファ（！！Ｊ路４は、ライン１８を
介してＣＰＵ６にデータバス信号を与える。ＣＰＵ６は
、ラインＩ！９を介してデータ読取ゲート信号をバッフ
ァ回路４に与える。フリップフロップ３の端子ＰＲは、
インバータ７を介してカード挿入信号を受信する。フリ
ップフロップ３の端子Ｑからの信Ｊｉ＋、ｉｄ 、ライ
ン１１０を介してカウンタ２をリセットさせる。８進１
５進切換え回路８は、カウンタ２にプリセット信号を与
える。
ク図である。クロックパルスは、ライン７？ｉ’ｅ介し
てシフトレジスタ１１カクンタ２およびブリップフロッ
プ３の端子Ｔに与えられる。データ信号は、ライン１２
ｆ介してシフトレジスタＩＫ与えられる。シフトレジス
タ１からの出力信号は、パスライン１３ｆ介してＳＴＸ
検出回路３およびバッファ回路４に与えられる。ＳＴＸ
コー１２設定回路５からの出力信号は、パスライン１４
を介してＳＴＸ検出回路３に与えられる。ＳＴＸ検出回
路３の出力信号は、ラインＩ！５’ｉ介してフリップフ
ロップ３の端子りに与えられる。カード挿入信′５ｊ′
は、ラインＡ’６を介してＣＰＵ６に与えらｎる。ただ
しＣＰＵは、中央処理装置の略である。カウンタ２の出
力信号は、ラインＩ！７を介してＣＰＵ６に割込み信号
として与える。バッファ（！！Ｊ路４は、ライン１８を
介してＣＰＵ６にデータバス信号を与える。ＣＰＵ６は
、ラインＩ！９を介してデータ読取ゲート信号をバッフ
ァ回路４に与える。フリップフロップ３の端子ＰＲは、
インバータ７を介してカード挿入信号を受信する。フリ
ップフロップ３の端子Ｑからの信Ｊｉ＋、ｉｄ 、ライ
ン１１０を介してカウンタ２をリセットさせる。８進１
５進切換え回路８は、カウンタ２にプリセット信号を与
える。
、Ｓ Ｔ Ｘ検出回路３でＳＴＸコーＦ信号を検出し、
ＳＴ）？コード以降のデータの部分について１桁のビッ
ト数（５ビツトまたに８ビツト）によって、そのビット
数ごとにＣＰＵ６に対し割込みをかける割込信号発生用
のカウンタ２ケ有する。ここでｓｒｘコ−Ｆ設定（ロ）
路は、任意のＳＴＸコードに対応できるよう設定可能な
構成、たとえばデツプスイッチまたはジャンパー線など
で構成される。
ＳＴ）？コード以降のデータの部分について１桁のビッ
ト数（５ビツトまたに８ビツト）によって、そのビット
数ごとにＣＰＵ６に対し割込みをかける割込信号発生用
のカウンタ２ケ有する。ここでｓｒｘコ−Ｆ設定（ロ）
路は、任意のＳＴＸコードに対応できるよう設定可能な
構成、たとえばデツプスイッチまたはジャンパー線など
で構成される。
カウンタ２のプリセット勅作をさせる８進１５進切換え
Ｉ！ｌ！回路８は、１桁のビット数が任意に設定できる
よう、この例で１ｌ−ｊ：８ビツト／１桁または５ビツ
ト／１桁設定できるよう構成さ扛る。このような設定方
法では装置によって変えることばできるが、時と場合に
よって変更し複数の様式のカードを一つの装置で任意に
制御することは困難で々った。
Ｉ！ｌ！回路８は、１桁のビット数が任意に設定できる
よう、この例で１ｌ−ｊ：８ビツト／１桁または５ビツ
ト／１桁設定できるよう構成さ扛る。このような設定方
法では装置によって変えることばできるが、時と場合に
よって変更し複数の様式のカードを一つの装置で任意に
制御することは困難で々った。
目 的
本発明の目的に、上述の技術的課題を解決し、カート：
の多様化に備えて、カーＦの記録様式やカードの挿入力
向によらず任意のカードの匙埋ができ、しかもＣＰＵに
時間的にも負荷をかけない形で実現することができるカ
ード読取り方式を提供することである。
の多様化に備えて、カーＦの記録様式やカードの挿入力
向によらず任意のカードの匙埋ができ、しかもＣＰＵに
時間的にも負荷をかけない形で実現することができるカ
ード読取り方式を提供することである。
本発明の構成および効果
本発明に、磁気カーＦの記録情報を先ずシリアル受信で
全て読み取り、パラレルデータに変換し、記憶装置に先
頭データより順次記憶し、記憶装置内に記憶されたデー
タを検索比較することによりデータ処理を行なうことを
特徴とするカードの読取り方式である。
全て読み取り、パラレルデータに変換し、記憶装置に先
頭データより順次記憶し、記憶装置内に記憶されたデー
タを検索比較することによりデータ処理を行なうことを
特徴とするカードの読取り方式である。
本発明によれば、磁気カードの記録端、報を先ずシリア
ル受信で全て読み取り、パラレルデータに変換し、記憶
装置に先頭データより順次記憶し、記憶装置内に記憶さ
れたデータを検索比較することによりデータ処理を行な
うことによって、複数の記録様式のカードを読み取るこ
とができる。また、回路の簡略化ができ、材料費のコス
トダウン、メト形の縮少が図几る。またカー１？読み取
りと池の処理との同時処理が可能となる。
ル受信で全て読み取り、パラレルデータに変換し、記憶
装置に先頭データより順次記憶し、記憶装置内に記憶さ
れたデータを検索比較することによりデータ処理を行な
うことによって、複数の記録様式のカードを読み取るこ
とができる。また、回路の簡略化ができ、材料費のコス
トダウン、メト形の縮少が図几る。またカー１？読み取
りと池の処理との同時処理が可能となる。
実施例
第２図は、本発明の一犬施例のＣＰＵ１３のシリアルイ
ンタフェイス回路のブロック図である。
ンタフェイス回路のブロック図である。
カードリーグからのデータ信号は、インバータｌＯを介
してＣＰＵ１３の端子ＰＣＩに与えらｆる。
してＣＰＵ１３の端子ＰＣＩに与えらｆる。
カードリーグからのクロック（ａ−１＋ｉ−ｒ：、イン
／＜−り１１を介してＣＰＵ １３の端子ＰＣ２に与え
られる。カードリーグからのカード」申入信号は、イン
パーク１２を介してＣＰＵＩ ３の端子ＰＣＯに与えら
れる。この実施例のＣＰＵ１３は、シリアルインクフェ
イス回路を内蔵する商品名μＰＤ７８１１を用いている
。
／＜−り１１を介してＣＰＵ １３の端子ＰＣ２に与え
られる。カードリーグからのカード」申入信号は、イン
パーク１２を介してＣＰＵＩ ３の端子ＰＣＯに与えら
れる。この実施例のＣＰＵ１３は、シリアルインクフェ
イス回路を内蔵する商品名μＰＤ７８１１を用いている
。
第３図は、シリアルインタフェイス回路を有しないＣＰ
Ｕ１４内部の回路を示すグロック図である。ＣＰＵ１４
は、受信バッファレジスタ１５、シリアルレジスタ１６
、受信制御回路１７およびバッフ、アゲ−）１８’ｉ有
する。シリアルレジスタ１６は、バッファゲート７を介
してカードデータ信号を受′信する。シリアルレジスタ
１６は、受信制御回路１７からの゛信号をラインｌｉｌ
を介して受信し、ラインｌ１２を介して受信制御回路１
７に信号會受える。ノリアルレジスタ１６＆−Ｊ、パス
ライン１！１３ｅ介してカードデータ（ｉ号を受信バッ
ファレジスタ１５に与える。受信パツファレジヌタ１５
は、ラインｌ１４’ｚ介して内部パス１９にカードデー
タ信号を与える。また受信バッファレジスタ１５に、フ
ィン１１５−ｉ介して内部割込を発生させる。この回路
方式では第１図の回路と異なり、ＳＴＸ判別回路も５ビ
ット／８ビット切換え回路も有しないのでｌ！ｌｕｌ路
の１７ｒ＋略化が可能である。
Ｕ１４内部の回路を示すグロック図である。ＣＰＵ１４
は、受信バッファレジスタ１５、シリアルレジスタ１６
、受信制御回路１７およびバッフ、アゲ−）１８’ｉ有
する。シリアルレジスタ１６は、バッファゲート７を介
してカードデータ信号を受′信する。シリアルレジスタ
１６は、受信制御回路１７からの゛信号をラインｌｉｌ
を介して受信し、ラインｌ１２を介して受信制御回路１
７に信号會受える。ノリアルレジスタ１６＆−Ｊ、パス
ライン１！１３ｅ介してカードデータ（ｉ号を受信バッ
ファレジスタ１５に与える。受信パツファレジヌタ１５
は、ラインｌ１４’ｚ介して内部パス１９にカードデー
タ信号を与える。また受信バッファレジスタ１５に、フ
ィン１１５−ｉ介して内部割込を発生させる。この回路
方式では第１図の回路と異なり、ＳＴＸ判別回路も５ビ
ット／８ビット切換え回路も有しないのでｌ！ｌｕｌ路
の１７ｒ＋略化が可能である。
第４図は、本発明の一実施例の割込み処理のフローチャ
ートである。この割込み処理フローは、カード記録様式
のいずれにかかわらず固定である。
ートである。この割込み処理フローは、カード記録様式
のいずれにかかわらず固定である。
特に割込み処理においてはカードの読取りスピードによ
って処理時間を短くする必要があるためカート読取中に
他の処理、たとえばプリントアウトや表示などを遅滞な
く行なうためにも割込み処理中には不必要な判定を行な
わない方がよい。その意味においても本発明ｆは、割込
み処理は８ビツトごとに無条件にデータ格納を優先し、
カー）二読取完了後時間的に余裕のあるときにバッファ
上でカード記録様式に従った編集およびチェックを行な
っている。
って処理時間を短くする必要があるためカート読取中に
他の処理、たとえばプリントアウトや表示などを遅滞な
く行なうためにも割込み処理中には不必要な判定を行な
わない方がよい。その意味においても本発明ｆは、割込
み処理は８ビツトごとに無条件にデータ格納を優先し、
カー）二読取完了後時間的に余裕のあるときにバッファ
上でカード記録様式に従った編集およびチェックを行な
っている。
第４図において、ステップｍｌからステップｍ２に移り
割込みを行なう。ステップｍ２では、割込みマスクをセ
ットする。ステップｍ３では、ＣＰＵＩ ３内部のレジ
スタをセーブする。ステップｍ４では、カードを読取可
能にするフラグをオンしたか否かを判断し、オンしたと
きステップｍ５に移り、オンしないときステップｍ１３
に移る。
割込みを行なう。ステップｍ２では、割込みマスクをセ
ットする。ステップｍ３では、ＣＰＵＩ ３内部のレジ
スタをセーブする。ステップｍ４では、カードを読取可
能にするフラグをオンしたか否かを判断し、オンしたと
きステップｍ５に移り、オンしないときステップｍ１３
に移る。
ステップｍ５では、カード挿入信号が論理ｒｌＪか「０
」かを判断し、論理ｒｌＪのときステップｍ６に移り、
論理「０」のときステップｍ１３に移る。ステップｍ６
では、データを読取中か否かを判断し、ａ取中のときス
テップｍ１６に移り、読取中でないときステップｍ７．
に移る。ステップｍ７では、データが全て論理「０」か
否かを判断し、「０」のときステップｍ ｌ ３に移り
、「０」でないときステップｍ８に移る。ステップｍ８
では、データの読取りのサイクルをセットするｇステラ
フｍ９では、受信タイマをスタートさせる。
」かを判断し、論理ｒｌＪのときステップｍ６に移り、
論理「０」のときステップｍ１３に移る。ステップｍ６
では、データを読取中か否かを判断し、ａ取中のときス
テップｍ１６に移り、読取中でないときステップｍ７．
に移る。ステップｍ７では、データが全て論理「０」か
否かを判断し、「０」のときステップｍ ｌ ３に移り
、「０」でないときステップｍ８に移る。ステップｍ８
では、データの読取りのサイクルをセットするｇステラ
フｍ９では、受信タイマをスタートさせる。
ステップｍｌＯでは、受信バッファポインタをバッファ
の先頭にセットする。ステップｍｌｌでは、受信ノ（ツ
ファへデータを格納する。ステップｍ１２では、受信バ
ンファポインタを＋１加える。ステップｍ １３でＵ、
ＣＰＵ１３内部のレジスタを回復させる。ステップｍ１
４では、割込マスクをリセットする。ステップｍ１５で
再びステップｍ１ｖｃ戻る。ステップｍ １６では、受
信カクンタのカウントがオーバしたか否かを判断し、カ
ウントオーバしたときステップｍ１３に移り、カウント
オーバしないときステップｍｌｌに移る。
の先頭にセットする。ステップｍｌｌでは、受信ノ（ツ
ファへデータを格納する。ステップｍ１２では、受信バ
ンファポインタを＋１加える。ステップｍ １３でＵ、
ＣＰＵ１３内部のレジスタを回復させる。ステップｍ１
４では、割込マスクをリセットする。ステップｍ１５で
再びステップｍ１ｖｃ戻る。ステップｍ １６では、受
信カクンタのカウントがオーバしたか否かを判断し、カ
ウントオーバしたときステップｍ１３に移り、カウント
オーバしないときステップｍｌｌに移る。
９シ５図は、カードデータの編集フローチャートである
。こｔ′１．は第６図ｔｌ＋のように桁単位に並んでい
ないデータをＳＴＸコード（第６図では１１１１１１１
１）の検出したあと、第６図（２）のように正しく桁単
位に並べかえ、かつパリティチェックなどのチェックを
行なう。このとき検出するＳＴＸコーＦおよび編集し直
す時のビット数は、力−一 ド記録様式に従って設定することも可能である。
。こｔ′１．は第６図ｔｌ＋のように桁単位に並んでい
ないデータをＳＴＸコード（第６図では１１１１１１１
１）の検出したあと、第６図（２）のように正しく桁単
位に並べかえ、かつパリティチェックなどのチェックを
行なう。このとき検出するＳＴＸコーＦおよび編集し直
す時のビット数は、力−一 ド記録様式に従って設定することも可能である。
またこれｋ Ａｔ理相和条件使用することにより、同時
に複数の記録様式のカードを読むことも可能であり、回
路ヲ質更せずにメモリをプリセットすることにより容易
に変更が可能である。また、ＳＴＸ検出する書法を逆か
ら検出し、カードデータに編集するときに逆に編集す几
ば逆向きに挿入されたカードを読むことも可能である。
に複数の記録様式のカードを読むことも可能であり、回
路ヲ質更せずにメモリをプリセットすることにより容易
に変更が可能である。また、ＳＴＸ検出する書法を逆か
ら検出し、カードデータに編集するときに逆に編集す几
ば逆向きに挿入されたカードを読むことも可能である。
第５図において、ステップｎ１から０２に移りカーＦデ
ータ編集状態に入る。ステップｎ２では、先頭番地より
ＳＴＸコードを検出する。ステップｎ３では所定ビット
毎にデータを再編集する。ステップｎ４では、第６１＜
１（２１の縦方向のパリティチェックを行ないＯＫの場
合はステップｎ５に移り、ＯＫでない場合はステップｎ
８に移る。ステップｎ５では、ＥＸＴコードをチェック
しＯＫの場合はスフツブｎ６ｖｃ移り、ＯＫでない場合
はステップｎ８に移る。ステップｎ６では、第６図（２
１の横方向のチェック全行ないＯＫの場合はステップｎ
ステップｎ７では、データの読取りのサイクルをリセッ
トす、る。その後ステップｎ８に移り、またステップｎ
１に戻る。
ータ編集状態に入る。ステップｎ２では、先頭番地より
ＳＴＸコードを検出する。ステップｎ３では所定ビット
毎にデータを再編集する。ステップｎ４では、第６１＜
１（２１の縦方向のパリティチェックを行ないＯＫの場
合はステップｎ５に移り、ＯＫでない場合はステップｎ
８に移る。ステップｎ５では、ＥＸＴコードをチェック
しＯＫの場合はスフツブｎ６ｖｃ移り、ＯＫでない場合
はステップｎ８に移る。ステップｎ６では、第６図（２
１の横方向のチェック全行ないＯＫの場合はステップｎ
ステップｎ７では、データの読取りのサイクルをリセッ
トす、る。その後ステップｎ８に移り、またステップｎ
１に戻る。
第１図は先行技術におけるカード読取り方式のブロック
図、第２図に本発明の一実施例のＣＰＵ１３のシリアル
インタフェイス回路のブロック図、第３因はシリアール
インタフェイス回路を有しないＣＰＵ１４内部の回路を
示すブロック図、第４図は本発明の一実施例の割込み処
理のフローチャート、第５図はカードデータの編集フロ
ーチャート、第６タ１はデータの再編集を説明するため
の図である。 １０．１１．１２・・・インバータ、１３．１４・・。 中央処理装置、１５・・・受信バッファレジスタ、１６
・・・シリアルレジスタ、１７・・・受信制御回路、７
゜１８・・・バッファゲート 代理人 弁理士 西教圭一部 （１） 第６図 （２）
図、第２図に本発明の一実施例のＣＰＵ１３のシリアル
インタフェイス回路のブロック図、第３因はシリアール
インタフェイス回路を有しないＣＰＵ１４内部の回路を
示すブロック図、第４図は本発明の一実施例の割込み処
理のフローチャート、第５図はカードデータの編集フロ
ーチャート、第６タ１はデータの再編集を説明するため
の図である。 １０．１１．１２・・・インバータ、１３．１４・・。 中央処理装置、１５・・・受信バッファレジスタ、１６
・・・シリアルレジスタ、１７・・・受信制御回路、７
゜１８・・・バッファゲート 代理人 弁理士 西教圭一部 （１） 第６図 （２）
Claims (1)
- 磁気カード−の記録情報を先ずシリアル受信して全て読
み１１ヌつでパラレルデータに変換し、記憶装置に先頭
データより順次記憶し、記憶装置宵内に記憶されたデー
タを検索比較することによりデータ処理を行なうこと全
特徴とするカードの読取り方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4467983A JPS59168580A (ja) | 1983-03-16 | 1983-03-16 | カ−ドの読取り方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4467983A JPS59168580A (ja) | 1983-03-16 | 1983-03-16 | カ−ドの読取り方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59168580A true JPS59168580A (ja) | 1984-09-22 |
Family
ID=12698119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4467983A Pending JPS59168580A (ja) | 1983-03-16 | 1983-03-16 | カ−ドの読取り方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59168580A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54124944A (en) * | 1978-03-23 | 1979-09-28 | Toshiba Corp | Series-parallel converter |
| JPS5640946A (en) * | 1979-09-12 | 1981-04-17 | Omron Tateisi Electronics Co | Reading device of magnetic recording medium |
| JPS58217040A (ja) * | 1982-06-10 | 1983-12-16 | Fujitsu Kiden Ltd | デ−タ転送方式 |
-
1983
- 1983-03-16 JP JP4467983A patent/JPS59168580A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54124944A (en) * | 1978-03-23 | 1979-09-28 | Toshiba Corp | Series-parallel converter |
| JPS5640946A (en) * | 1979-09-12 | 1981-04-17 | Omron Tateisi Electronics Co | Reading device of magnetic recording medium |
| JPS58217040A (ja) * | 1982-06-10 | 1983-12-16 | Fujitsu Kiden Ltd | デ−タ転送方式 |
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