JPS60143050A - 制御システム - Google Patents
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- JPS60143050A JPS60143050A JP59209052A JP20905284A JPS60143050A JP S60143050 A JPS60143050 A JP S60143050A JP 59209052 A JP59209052 A JP 59209052A JP 20905284 A JP20905284 A JP 20905284A JP S60143050 A JPS60143050 A JP S60143050A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
- G06F1/3215—Monitoring of peripheral devices
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
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- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate
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- Small-Scale Networks (AREA)
- Communication Control (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は制御システムに関し、特に制御システムに必要
な電力の節減に関する。さらに詳しくは、本発明は容量
の限られた電源によって給電される電子制御システムの
消費電力の制御に関する。 電子システムは、容量の限られた電源、例えばバッテリ
ーから給電される場合が多い。このようなシステムの例
としては、自動車に用いられている種々の制御システム
がある。その具体例を挙げるならば、様々の重要な電気
的機能を制御するために自動車に取り付けられる多重シ
ステムがある。 この分野における最近の技術的傾向としては、集中４８
号処理システム、主にマイクロプロセッサを使用して多
数の遠隔局の制御を行い、これら遠隔局は中央コントロ
ーラから直列バスを介して与えられる種々の命令に応答
するようになっている。 当然のことながら、バッテリー作動の制御システムを利
用する場合、制御システムの機能を妨げることなく電源
寿命を延ずことが望ましい。基本的には、必要に応じて
手動で制御システムの電源を入れたり切ったりすればよ
い。しかしながら、このような方法は極めて不便である
ばかりでなく、オペレータが無視したり忘れたりする場
合が多い。 さらに、何時でも直ぐに動作するような状態におく必要
のある制御システムが様々あるので、手動制御は実用で
ないか、あるいは実際上不可能である。 自動車用の多重制御システムの場合、オペレ−゛ タに
よってなされる様々な重要ないし必須な入力に対して、
システムは即座に応答できることが極めて重要である。 もう１つの重要な点は、コスト的かつ機能的に実用性を
損なうことなく、制御システムが自動車のバッテリーか
ら引き出す電流値を可能な限り減らすということである
。ＮＭＯ３技術に基づいたマイクロプロセッサによる制
御方式は、制御システムのコスト、能力、使いやずさな
どの点て魅力的ではある。しかし、必要な電力がかなり
大きく、１ワツトのオーダーである。 本発明の目的は、消費電力をできるｔ！け減らして電源
の寿命を延すように構成した小容量電源駆動の制御シス
テムを提供することにある。この目的には、機能が豊か
で要求を満足できる制御システムを提供することも含ま
れる。本発明のもう１つの目的は、自動車の多重制御シ
ステムにおいて、同システムがほとんど、もしくは全く
動作していない期間における消費電力を減らす方式を提
供することにある。本発明の他の目的は、前述の電力制
御機能を経済的かつ効率的に実現することである。 本発明による制御システムは、容量が限られた電源によ
って給電されるものであり、消費電力が最少となるよう
に構成され、かつ制御される。この制御システムは、中
央制御局と、それに接続された１つまたは複数の遠隔コ
ントローラとの間でデータをやり取りするように設計さ
れている。前記中央制御局は、マイクロプロセッサなど
によって電子信号処理を行い、前記遠隔コントローラと
のデータ通信を制御する手段を備える。電力ＦＥＴなど
の電力スイッチング素子が前記電源と制御システムの一
部に接続され、当該制卸システム部分に対して電力が選
択的に投入、切断される。この制御システムにおいては
、ＮＭＯ３技術もしくはその他の技術に基づくマイクロ
プロセッサが使用される。したがって、電力が切られる
可能性のある制御システム部分に、普通はそのマイクロ
プロセッサが含まれる。システム動作レベルが監視され
、所定の非動作条件が生じた場合に電源断制御信号が自
動的に発生ずる。この電源断制御信号はある制御回路に
与えられ、この回路は電源断制御信号が発生した時に電
源スィッチを電源から切り離す。これに呼応して、タイ
マー（常時給電しておくのが好ましい）が制御システム
の関連部分から電源が切り離されている時間を計時し、
所定時間を経過した時に電源投入制御信号を発生ずる。 前記制御回路は、この電源投入制御信号に応答して、前
記電源スィッチをして電源を断たれた制御システム部分
に再び電源を投入せしめる。 自動車の主要な電気的制御系統に使用した場合、この制
御システムは、様々な必須スイッチの状態を監視して動
作レベルを調べ、そしてシステム電源を投入状態にする
必要性の有無を確認する。その動作レベルがあるスレッ
シヲールドを下回る場合、マイクロプロセνすは電源断
信号を発行して電源を切断させる。同様に、この制御シ
ステムは電源断状態においてなされた一定の要求を検出
し、再び電源が投入された時にそれらの要求を直ちに呼
び出す。前述したマイクロプロセッサの電源が断たれて
いる期間を゛睡眠″°期間と呼ぶ。乙の゛睡眠”期間は
一般的に言うならば、できるだけ長いほうが消費電力は
少なくできるが、しかしオペレータにより入力される要
求に対するシステムの応答がむやみに遅くならない範囲
に決められる。 好ましい一実施態様においては、前記タイマーは常時ク
ロッキングされ、またリセット可能である。またマイク
ロプロセッサは、電源投入期間に前記タイマーリセット
するｔこめのりセラ）・信号を周期的に発生する。この
ように、マイクロプロセッサによってタイマーを周期的
にリセットすることは、ある時間のタイムアウトを防止
するｔこめ、すなわちその時間の終わりに所謂゛監視″
′信号を発生させないための周知技法である。この監視
信号は、マイクロプロセッサが正常に動作しない場合に
、マイクロプロセッサをシャットダウンもしくねリセッ
トし、またタイマーに対するリセット信号を供給するた
めに中として利用される。さらに本発明においては、か
５る回路を用いて前記“睡眠″モードから覚醒させるた
めの信号を発生する。電源切断の目的でマイクロプロセ
νすより出される電源断信号に応答する前述の電源制御
回路は、前記゛′覚覚醒傷信号応答して電源を再び入れ
る。マイクロプロセッサは、一般的には゛睡眠１′期間
では前記タイマーリセットパルスは発生しないので、タ
イマーはタイムアウトシて゛覚醒゛′信号を発生し得る
。マイクロプロセッサは、タイマーによって与えられる
割り込み信号により割り込み駆動される。付加論理が電
源制御ランチによりゲートされると、特定の信号は゛睡
眠゛モード期間に抑止される。 マイクロプロセッサは記憶しているプログラムにしたが
って動作し、まず睡眠モードに入る乙とを是認するよう
な非動作条件を検出し、検出すると電源断制御（３号の
発行を暫くの間、多分１０秒間遅らせ、その間に睡眠モ
ードに入ると判断しても妥当であるか確認し続ける。そ
の期間内に新たに必須スイッチの動作が生じた場合は、
電源断制御信号は発行されない。システムは“睡眠”モ
ードに入った場合、それから６００ないし７００ｍ５後
にちょっとだけ覚醒して制御システムの電源を再投入し
、必須入力をチェックし、それでも必須スイッチ動作が
生じなければ睡眠モードに戻る。 他方、必須スイッチ動作が起こった場合には、制御シス
テムは再び通常の電源投入状態の動作を開始し、様々な
スイッチのポーリングを実行し、多重データ伝送を経由
しｔこオペレータの指示を処理する。電源投入状態の期
間に必須スイッチ動作が確認された場合、マイクロプロ
セッサはもはや電源断制御パルスを発行しない。 乙のような好ましいシステムにおいては、中央コントロ
ーラおよび遠隔コントローラはマルチプレクサとして働
（ＬＳＩ ・ＣＭＯＳゲートアレイを使用している。そ
して、制御システムは、睡眠モードにおいて、消費電力
をさらに減少させるために多重クロックおよび多重デー
タ転送を停止する。遠隔局は電源が入れられたままであ
るが、多重クロックがないために電流は僅かしか流れな
い。 従って、中央局の“睡眠１′決定と関係なくｌ須スイッ
チの動作が継続して監視され、ラッチされる。 以下、本発明の実施例について詳細に説明する。 第１図は車両の主要な電気的機能に関係した本発明によ
る多重通信システムの構成ブロック図である。なお、シ
ステム内の導線やボートに現れる信号の名前を、その意
味を表す略語によって表現する。また、本実施例の論理
においては、多くの場合、信号の゛′アクティブーＬＯ
Ｗ”状態は、何等かの結果をもたらすようなイに号状態
である。図面においては、信号名の上に横棒を引いて゛
アクティブーＬＯＷ”状態を示すが、明細書においては
タイプの関係から、信号名の後に＊゛′を付けて“アク
ティブ−ＬＯＷ″状態を示す。本多重通信システム１０
は、自動車内に設置した中央局に多重（ＭＵＸ）コンピ
ュータ１２を設けている。 この多重コンピュータ１２は、自動車のあちこちに設け
られている１つ、または複数の遠隔多重コントローラ
（Ｒｅｍｕｘ）１４を制御し、また、それらと信号をや
りとりする。多重コンピュータ１２と遠隔多重コントロ
ーラ１４との間の通信は、４本の導線からなるバス１５
を介して行われる。 このバス１５の１木目の導線１６は双方向の直列時分割
多重データ伝達用のものであり、もう１本の導線１７は
直列多重クロック（ＭＵＸＣＬＸ）を伝達するものであ
り、３木目の導線１８は＋５Ｖの直流電源電圧を多重コ
ンピュータＪ２および遠隔多重コントローラ１４に供給
するためのものであり、最後の導線１９は本システム１
０の信号の接地（ＧＬＤ）用である。この５ｖ電源電圧
と接地電位は５■のレギュレータ２０を介して、自動車
の普通の１２Ｖバツテリー（図示せず）より供給される
。 多重コンピュータ１２と遠隔多重コントローラ１４との
間の多重通信バス１５は、用途によっては開路状態（ル
ープでない）とし、その一端に多重コンピュータ］２を
配置し、途中に遠隔多重コントローラ１４を“Ｔ″接続
てもよいが、本発明の一実施態様においては、バス１５
をループとし、その各端を多重コンピュータ１２の異な
った部分で終端させて、後述のように多重通信システム
１０の保全性と安全性を向上させている。通信バス１５
をループにして各端を多重コンピュータ１２によって制
御するようにすれば、情報伝送において起こり得る様々
な異常を検出することができる。すなわち、バスＪ５の
一箇所あるい（よ複数箇所における断線を検出し、その
ような場合における伝送の保全性を維持できろ。 中央局に設けられた多重コンピュータ１２は、マスター
多重コントローラ２４およびモニター多重コントローラ
２４′と接続された標準的なマイクロプロセッサ２２を
有する。マスター多重コントローラ２４およびモニター
多重コントローラ２４′はそれぞれ、カスタムＬＳＩの
ＣＭＯＳゲートアレイ回路によって構成されており、構
造は同じであるが、タイミング機能および制御モードな
どの動作が幾分具なる。ループ状の多重バス１５一端は
マスター多重コントローラ２４に接続され、他端はモニ
ター多重コントローラ２４′と接続されている。本実施
例においては、マイクロプロセッサ２２は、ＮＭＯ８回
路を採用したモスチック３８８０のような４ Ｍ Ｈｚ
のＺ８０であるが、これ以外のマイクロプロセッサも同
様に使用可能である。多重コンピュータ］２の内部には
、マイクロプロセッサ２２と関連してメモリ２５が設け
られている。通常、このメモリ２５はＩＫのＣＭＯＳラ
ンダムアクセスメモリ（ＲＡＭ１２６と４にのＣＭＯＳ
プログラマブルリードオンリーメモリ（ＥＰＲＯＭ）２
７がら成る（第２図参照）。また多重コンピュータ１２
には、発信器およびカウンタ／タイマーの回＃１ｔ２８
が設けられている。この回路は、システムのタイミング
信号を発生したり、後に詳述する゛睡眠モード“″動作
をさセるため
な電力の節減に関する。さらに詳しくは、本発明は容量
の限られた電源によって給電される電子制御システムの
消費電力の制御に関する。 電子システムは、容量の限られた電源、例えばバッテリ
ーから給電される場合が多い。このようなシステムの例
としては、自動車に用いられている種々の制御システム
がある。その具体例を挙げるならば、様々の重要な電気
的機能を制御するために自動車に取り付けられる多重シ
ステムがある。 この分野における最近の技術的傾向としては、集中４８
号処理システム、主にマイクロプロセッサを使用して多
数の遠隔局の制御を行い、これら遠隔局は中央コントロ
ーラから直列バスを介して与えられる種々の命令に応答
するようになっている。 当然のことながら、バッテリー作動の制御システムを利
用する場合、制御システムの機能を妨げることなく電源
寿命を延ずことが望ましい。基本的には、必要に応じて
手動で制御システムの電源を入れたり切ったりすればよ
い。しかしながら、このような方法は極めて不便である
ばかりでなく、オペレータが無視したり忘れたりする場
合が多い。 さらに、何時でも直ぐに動作するような状態におく必要
のある制御システムが様々あるので、手動制御は実用で
ないか、あるいは実際上不可能である。 自動車用の多重制御システムの場合、オペレ−゛ タに
よってなされる様々な重要ないし必須な入力に対して、
システムは即座に応答できることが極めて重要である。 もう１つの重要な点は、コスト的かつ機能的に実用性を
損なうことなく、制御システムが自動車のバッテリーか
ら引き出す電流値を可能な限り減らすということである
。ＮＭＯ３技術に基づいたマイクロプロセッサによる制
御方式は、制御システムのコスト、能力、使いやずさな
どの点て魅力的ではある。しかし、必要な電力がかなり
大きく、１ワツトのオーダーである。 本発明の目的は、消費電力をできるｔ！け減らして電源
の寿命を延すように構成した小容量電源駆動の制御シス
テムを提供することにある。この目的には、機能が豊か
で要求を満足できる制御システムを提供することも含ま
れる。本発明のもう１つの目的は、自動車の多重制御シ
ステムにおいて、同システムがほとんど、もしくは全く
動作していない期間における消費電力を減らす方式を提
供することにある。本発明の他の目的は、前述の電力制
御機能を経済的かつ効率的に実現することである。 本発明による制御システムは、容量が限られた電源によ
って給電されるものであり、消費電力が最少となるよう
に構成され、かつ制御される。この制御システムは、中
央制御局と、それに接続された１つまたは複数の遠隔コ
ントローラとの間でデータをやり取りするように設計さ
れている。前記中央制御局は、マイクロプロセッサなど
によって電子信号処理を行い、前記遠隔コントローラと
のデータ通信を制御する手段を備える。電力ＦＥＴなど
の電力スイッチング素子が前記電源と制御システムの一
部に接続され、当該制卸システム部分に対して電力が選
択的に投入、切断される。この制御システムにおいては
、ＮＭＯ３技術もしくはその他の技術に基づくマイクロ
プロセッサが使用される。したがって、電力が切られる
可能性のある制御システム部分に、普通はそのマイクロ
プロセッサが含まれる。システム動作レベルが監視され
、所定の非動作条件が生じた場合に電源断制御信号が自
動的に発生ずる。この電源断制御信号はある制御回路に
与えられ、この回路は電源断制御信号が発生した時に電
源スィッチを電源から切り離す。これに呼応して、タイ
マー（常時給電しておくのが好ましい）が制御システム
の関連部分から電源が切り離されている時間を計時し、
所定時間を経過した時に電源投入制御信号を発生ずる。 前記制御回路は、この電源投入制御信号に応答して、前
記電源スィッチをして電源を断たれた制御システム部分
に再び電源を投入せしめる。 自動車の主要な電気的制御系統に使用した場合、この制
御システムは、様々な必須スイッチの状態を監視して動
作レベルを調べ、そしてシステム電源を投入状態にする
必要性の有無を確認する。その動作レベルがあるスレッ
シヲールドを下回る場合、マイクロプロセνすは電源断
信号を発行して電源を切断させる。同様に、この制御シ
ステムは電源断状態においてなされた一定の要求を検出
し、再び電源が投入された時にそれらの要求を直ちに呼
び出す。前述したマイクロプロセッサの電源が断たれて
いる期間を゛睡眠″°期間と呼ぶ。乙の゛睡眠”期間は
一般的に言うならば、できるだけ長いほうが消費電力は
少なくできるが、しかしオペレータにより入力される要
求に対するシステムの応答がむやみに遅くならない範囲
に決められる。 好ましい一実施態様においては、前記タイマーは常時ク
ロッキングされ、またリセット可能である。またマイク
ロプロセッサは、電源投入期間に前記タイマーリセット
するｔこめのりセラ）・信号を周期的に発生する。この
ように、マイクロプロセッサによってタイマーを周期的
にリセットすることは、ある時間のタイムアウトを防止
するｔこめ、すなわちその時間の終わりに所謂゛監視″
′信号を発生させないための周知技法である。この監視
信号は、マイクロプロセッサが正常に動作しない場合に
、マイクロプロセッサをシャットダウンもしくねリセッ
トし、またタイマーに対するリセット信号を供給するた
めに中として利用される。さらに本発明においては、か
５る回路を用いて前記“睡眠″モードから覚醒させるた
めの信号を発生する。電源切断の目的でマイクロプロセ
νすより出される電源断信号に応答する前述の電源制御
回路は、前記゛′覚覚醒傷信号応答して電源を再び入れ
る。マイクロプロセッサは、一般的には゛睡眠１′期間
では前記タイマーリセットパルスは発生しないので、タ
イマーはタイムアウトシて゛覚醒゛′信号を発生し得る
。マイクロプロセッサは、タイマーによって与えられる
割り込み信号により割り込み駆動される。付加論理が電
源制御ランチによりゲートされると、特定の信号は゛睡
眠゛モード期間に抑止される。 マイクロプロセッサは記憶しているプログラムにしたが
って動作し、まず睡眠モードに入る乙とを是認するよう
な非動作条件を検出し、検出すると電源断制御（３号の
発行を暫くの間、多分１０秒間遅らせ、その間に睡眠モ
ードに入ると判断しても妥当であるか確認し続ける。そ
の期間内に新たに必須スイッチの動作が生じた場合は、
電源断制御信号は発行されない。システムは“睡眠”モ
ードに入った場合、それから６００ないし７００ｍ５後
にちょっとだけ覚醒して制御システムの電源を再投入し
、必須入力をチェックし、それでも必須スイッチ動作が
生じなければ睡眠モードに戻る。 他方、必須スイッチ動作が起こった場合には、制御シス
テムは再び通常の電源投入状態の動作を開始し、様々な
スイッチのポーリングを実行し、多重データ伝送を経由
しｔこオペレータの指示を処理する。電源投入状態の期
間に必須スイッチ動作が確認された場合、マイクロプロ
セッサはもはや電源断制御パルスを発行しない。 乙のような好ましいシステムにおいては、中央コントロ
ーラおよび遠隔コントローラはマルチプレクサとして働
（ＬＳＩ ・ＣＭＯＳゲートアレイを使用している。そ
して、制御システムは、睡眠モードにおいて、消費電力
をさらに減少させるために多重クロックおよび多重デー
タ転送を停止する。遠隔局は電源が入れられたままであ
るが、多重クロックがないために電流は僅かしか流れな
い。 従って、中央局の“睡眠１′決定と関係なくｌ須スイッ
チの動作が継続して監視され、ラッチされる。 以下、本発明の実施例について詳細に説明する。 第１図は車両の主要な電気的機能に関係した本発明によ
る多重通信システムの構成ブロック図である。なお、シ
ステム内の導線やボートに現れる信号の名前を、その意
味を表す略語によって表現する。また、本実施例の論理
においては、多くの場合、信号の゛′アクティブーＬＯ
Ｗ”状態は、何等かの結果をもたらすようなイに号状態
である。図面においては、信号名の上に横棒を引いて゛
アクティブーＬＯＷ”状態を示すが、明細書においては
タイプの関係から、信号名の後に＊゛′を付けて“アク
ティブ−ＬＯＷ″状態を示す。本多重通信システム１０
は、自動車内に設置した中央局に多重（ＭＵＸ）コンピ
ュータ１２を設けている。 この多重コンピュータ１２は、自動車のあちこちに設け
られている１つ、または複数の遠隔多重コントローラ
（Ｒｅｍｕｘ）１４を制御し、また、それらと信号をや
りとりする。多重コンピュータ１２と遠隔多重コントロ
ーラ１４との間の通信は、４本の導線からなるバス１５
を介して行われる。 このバス１５の１木目の導線１６は双方向の直列時分割
多重データ伝達用のものであり、もう１本の導線１７は
直列多重クロック（ＭＵＸＣＬＸ）を伝達するものであ
り、３木目の導線１８は＋５Ｖの直流電源電圧を多重コ
ンピュータＪ２および遠隔多重コントローラ１４に供給
するためのものであり、最後の導線１９は本システム１
０の信号の接地（ＧＬＤ）用である。この５ｖ電源電圧
と接地電位は５■のレギュレータ２０を介して、自動車
の普通の１２Ｖバツテリー（図示せず）より供給される
。 多重コンピュータ１２と遠隔多重コントローラ１４との
間の多重通信バス１５は、用途によっては開路状態（ル
ープでない）とし、その一端に多重コンピュータ］２を
配置し、途中に遠隔多重コントローラ１４を“Ｔ″接続
てもよいが、本発明の一実施態様においては、バス１５
をループとし、その各端を多重コンピュータ１２の異な
った部分で終端させて、後述のように多重通信システム
１０の保全性と安全性を向上させている。通信バス１５
をループにして各端を多重コンピュータ１２によって制
御するようにすれば、情報伝送において起こり得る様々
な異常を検出することができる。すなわち、バスＪ５の
一箇所あるい（よ複数箇所における断線を検出し、その
ような場合における伝送の保全性を維持できろ。 中央局に設けられた多重コンピュータ１２は、マスター
多重コントローラ２４およびモニター多重コントローラ
２４′と接続された標準的なマイクロプロセッサ２２を
有する。マスター多重コントローラ２４およびモニター
多重コントローラ２４′はそれぞれ、カスタムＬＳＩの
ＣＭＯＳゲートアレイ回路によって構成されており、構
造は同じであるが、タイミング機能および制御モードな
どの動作が幾分具なる。ループ状の多重バス１５一端は
マスター多重コントローラ２４に接続され、他端はモニ
ター多重コントローラ２４′と接続されている。本実施
例においては、マイクロプロセッサ２２は、ＮＭＯ８回
路を採用したモスチック３８８０のような４ Ｍ Ｈｚ
のＺ８０であるが、これ以外のマイクロプロセッサも同
様に使用可能である。多重コンピュータ］２の内部には
、マイクロプロセッサ２２と関連してメモリ２５が設け
られている。通常、このメモリ２５はＩＫのＣＭＯＳラ
ンダムアクセスメモリ（ＲＡＭ１２６と４にのＣＭＯＳ
プログラマブルリードオンリーメモリ（ＥＰＲＯＭ）２
７がら成る（第２図参照）。また多重コンピュータ１２
には、発信器およびカウンタ／タイマーの回＃１ｔ２８
が設けられている。この回路は、システムのタイミング
信号を発生したり、後に詳述する゛睡眠モード“″動作
をさセるため
【こ設けられている。マイクロプロセッサ
２２、メモリ２５、発信蓋およびカウンタ／タイマーの
回路２８、マスター多重コントローラ２４およびモニタ
ー多重コントローラ２４′の相互接続は、第１図に示さ
れているデータバスおよびアドレスバスの他に、後に詳
細に説明する様々な制御Ｉ線によってなされる。 多重バス１５に接続され遠隔多重コントローラ１４は、
すべて同様の構成であり、０ＭＯ８論理素子を用いたＬ
ＳＩゲートアレイである。各遠隔多重コントローラ１４
は、多重コンピュータ１２との“知的な”相互通信のた
めの重要な論理能力を備えており、ことては自動車の様
々なスイッチから１６種類の入力を受けることができ、
また自動車の様々な負荷デバイスに対し１６種類の出力
を与えることができるようになっている。そのようなス
イッチ入力の代表的なものがヘッドライトをオンオフ制
御するためのものであり、また代表的な出力としてはヘ
ッドライトを付けたり消したりするための制御信号があ
る。なお、前記スイッチ入力は多数の様々な負荷や機能
を制御する必要上から生じるものであり、同様に前記出
力信号は多数の様々なタイプの負荷を制御するものであ
る。 各遠隔多重コントローラ１４の構成は次の通りである。 各遠隔多重コントローラ１４は２つの部分に分かれてお
り、各部分は８本の入力と８本の出力を有し、またそれ
ぞれ異なったアドレスを持つている。さらに詳しく説明
すれば、遠隔多重コントローラ１４の一方の側はＡ側と
呼ばれ、偶数のアドレスを与えられる。遠隔多重コント
ローラ１４のの他方の側はＢ側と呼ばれ、Ａ側アドレス
より１だけ大きな奇数のアドレスを付けられる。自動車
の様々な負荷に対する遠隔多重コントローラ１４の出力
は、一般に様々な制御素子すなわちバッファ回路３０に
低電圧制御信号を与える。このバッファ回路は、当該制
御（８号に応答して、自動車の１２Ｖ電源を制御すべき
負荷に接続したり、切り離したりする。 この多重通信システム１０においては、第５図の（１３
１に示すような通信プロ）・コルを、多重コンピュータ
１２と遠隔多重コントローラ】４との間のデータ通信に
使用する。このような通信プロトコルは、通信エラーお
よび／または異常を効率良く検出することにより、通信
システムの保全性を高めることを意図している。このデ
ータプロトコルの詳細については、ウィリアム・フロイ
ドによって１９８３年９月２４日に出願され、本件出願
人に譲渡された米国特許出願第４Ｅｉ９，５９１号“安
全な通信処理のためのプロ）・コル／フーマソトを有す
る自動車多重システム″に述べられている。簡単に説明
すると、多重バス１５の多重データ線１６上の各通信デ
ータは、７キヤラクタすなわち７バイト（１バイトはそ
れぞれ８ビツト）から成る。最初の１バイトは同期（Ｓ
ＹＮＣ）バイトである。次の３バイトはマスター多重コ
ントローラ２４からのコマンドメツセージを構成し、ア
ドレスバイト、コマンドバイトおよびＣＲＣエラー検出
バイトからなる。最後の３バイトは遠隔多重コントロー
ラ１４からの回答メノセーノであり、アドレスバイト、
応答バイトおよびＣＲＣエラー検出バイトからなる。本
実施例のシステム１０は、それぞれが２つの異なったア
ドレスを持つ遠隔多重コントローラ１４を最高２８台制
御できるように構成されているが、実際的には、遠隔多
重コントローラ１４の台数はこれよりはるかに少ないの
が普通であろう。例えば、第１図に示す実施例において
は、遠隔多重コントローラ１４は２台だけである。 第２図、第３図Ａおよび第３図Ｂを参照して説明する。 システムクロック （ＳＹＳＣＬＫＩは、多重コンピュ
ータ１２のマイクロプロセッサ２２およびその他の様々
な要素のタイミンーグを制御するもので、普通は２．５
ＭＨｚであり、これは一般的な構成のＲＣ発振Ｎ２８に
より与えられる。 さらに、同様のタイプのＲＣ発振器からなる５０ＫＨｚ
の発振器３０が設けられており、この発振器３０の出力
信号は多段２進カウンタ３２の１段目で１／２に分周さ
れ、２５ＫＨ７，のクロック信号がつくられ、これは多
重クロック（ＭＵＸＣＬＫ）として使われる。多重バス
１５上の直列多重データは２５Ｋ）ｔＺの速度でクロッ
キングされるから、１ピントの周期は０．０４ｍ５であ
り、８ビツトからなる１バイトの周期は０．３２ｍ５と
なる。マイクロプロセンサ２２、ＥＰＲＯＭ２７に記憶
されているマイクロプロセッサ２２のプログラム、ＲＡ
Ｍ６に記憶されているデータ、マスター多重コントロー
ラ２４およびモニター多重コントローラ２４′の相互間
の信号授受は、５ＹＳＣＬＫによって決まる速度で行わ
れる。マイクロプロセッサ２２とメモリ２６．２７との
間の相互通信は、一般的なデコード制御論理３４によっ
て制御される。このデコード制御論理３４には、第２図
に示すタイマー回路３１と電源制御スイッチ回路３５に
制御信号を与えるためのタイマーデコード論理も含まれ
ている。なお、タイマー回路３１と電源制御スイッチ回
＋＋８３５については後に詳述する。マイクロプロセッ
サ２２は、タイマー３１より約２０ｍ５間隔で与えられ
るマスク不可能の割り込み（ＮＭＩｋｌによって割り込
まれる。 ハードウェアのタイマー回路３１には、第３図Ｂにそれ
ぞれ示すような、８段のｌ／２５６分周カウンタ３２，
３３が含まれている。タイマー回路３１からは２０ｍ５
間隔てタイミング信号が発生するが、この信号は第２図
に示されているＮＭＩ＊信号発生用のパルス発生口ＩＪ
８３６に与えられる。 さらに、自動車のバッテリーケーブルに接続するなどに
よって多重システム１０に初期電源投入を行っｔコ時に
、一般的な電源投入リセット信号ＰＵＲ１がブロック３
７として示された通常の回路から発生する。このＰＵＲ
，信号はパルス発生回路３６にも入力する。 第２図、第３図Ａおよび第３図Ｂから明らかなように、
マイクロプロセッサは８本の双方向データ線Ｄ０−Ｄ、
を用いて、メモリ２６．２７、マスター多重コントロー
ラ２４およびモニター多重コントローラ２４′に対し、
データを並列に入出力するようになっている。またマイ
クロプロセッサ２２は、メモリ２６．２７、マスター多
重コントローラ２４、モニター多重コントローラ２４′
およびデコード制御論理２４にアドレス信号を与えるた
めの１６本のアドレス１ｉｔＡｏ Ａ＋ｓを有する。 マイクロプロセッサ２２と、マスターおよびモニター多
重コントローラ２４および２４′との間のデータバスは
符号４０で示されており、これら各部分の相互間のアド
レスバスは符号４２で示され、Ａｏ−Ａ、から成る。マ
イクロプロセッサ２２とマスターおよびモニター多重コ
ントローラ２４およヒ２４’Ｌｃ＋＋Ｌ、別に５木の信
号ｗＡＲＤ＊、ＷＲ＊、ｌ０ＲＱＩ、Ｍｌ、およびＩ
ＮＴ＊が設けられている。マイクロプロセッサ２２は、
メモリ２５または多重コントリーラ２４，２４’などの
入出力装置からデ〜りを読む必要が生しすこ時にＲＤ＊
信号を発行する。多重コントローラ２４．２４’のうち
、マイクロプロセッサ２２によってアドレス指定されｔ
こ側（よ、多重コントローラ２４．２４’からデータを
データバス４０にゲートきせるためにＲＤ＊信号を発行
する。マイクロプロセッサ２２によって与えられるＷＲ
＊信号は、アドレス指定されたメモリ２６．２７または
入出力装置である多重コントローラ２４．２４’に格納
すべき有効なデータが、データバス４０に保持されてい
ることを示す。Ｉ ＯＲＱ＊信号は、入出力のリードま
たはライト動作のための有効な入出力アドレスが、アド
レスバス４２に乗っている乙とを示す。 割り込みが受け付けられている時には、割り込み応答ベ
クトルをデータバス４０に粱せる乙とができることを示
すｔ二めに、ｌ０ＲＱＩ信号もＭ１＊信号と一緒に発生
する。Ｍ１＊信号は、マイクロプロセッサ１２の現在の
サイクルが命令実行のＯＰコード取り出しサイクルであ
る乙とを示す。また前述のように、Ｍ］＊信号は、割り
込み受け付はサイクルを表示する。］ ＮＴ＊信号は、
マスター多重コントローラ２４のように、マスターモー
ドで動作中の多重コントローラから発生する信号の一つ
であり、これは割り込み要求中にマイクロプロセンサ２
２に与えられる。マイクロプロセッサ２２は、実行中の
命令が終了しｔコ時に割り込み要求を受け付ける。 マイクロプロセッサ２２はさらに、ＭＲＥＱ＊４８号を
発行する。このＭＲＥＱ＊信号は、ＲＡＭとＥＰＲＯＭ
のデコード回路およびＮＭＩ＊パルス発生器に与えられ
るものであり、アドレスバスにメモリ読み出し動作また
はメモリ書き込み動作のための有効なアドレスが保持さ
れている時に、ＲＯＭまｔこはＲＡＭのいずれかを選択
し、またＮＭ■＊発生θｇよりＮＭＩ＊入力にパルスを
供給させる。 第３図Ｂから明らかなように、マスター多重コントロー
ラ２４およびモニター多重コントローラ２４′は、それ
ぞれのアドレスを設定するため、すなわち布線するため
のアドレス入力１ｆｆｉＡＤＤＣＭＰＩ−７を有する。 マスター多重コントローラ２４については、ＡＤＤＣＭ
ＰＩ−７のうちＡＤＤ Ｃ’Ｍ Ｐ ４は＋５ｖ（論理
１）に接続されているが、それ以外は接地（論理０）さ
れている。モニター多重コントローラ２４′の場合も同
様であるが、ＡＤＤＣＭＰ４ｔ［［ＪＯとさｆｉ、ＡＤ
ＤＣＭＰ５は論理１とされている。したがって、マスタ
ー多重コントローラ２４とモニター多重コントローラ２
４′は、マイクロプロセッサ２２との通信の際にそれぞ
れ識別可能である。 マスター多重コントローラ２４とモニター多重コントロ
ーラ２４′は、それぞれＰＵＲ２信号を受けるＭＲ大入
力有する。このＭＲ大入力、後述するようにして得られ
るＰＵＲ３信号を受け、各多重コントローラ２４．２４
’の内部の制御レジスタおよびタイミングのリセット初
期化を行うものである。 ここで、多重システム１０の動作プロトコル、特に多重
コンピュータ１０と遠隔多重コントローラ１４との間の
直列データ多重処理について説明する。ＲＯＭ２７に格
納されているプログラム命令のルーチンに従って、マイ
クロプロセッサ２２は各遠隔多重コントローラを走査し
て、いずれの入力スイッチが操作されているか（操作さ
れている場合）をＷ、認し、次に該当する負荷に対する
必要な出力制御操作を実行する。この制御を実行するた
めに、マイクロプロセッサ２２ （普通、アドレスおよ
びデータを並列に入出力する）は、マスター多重コント
ローラ２４を用いて、各遠隔多重コントローラ１４に対
して発行されたアドレスおよびコマンドを直列データ形
式に変換し、次に遠隔多重コントローラ１４により発行
された直列化アドレスおよび応答データを並列形式に再
変換して、並列データバス４０によりマイクロプロセッ
サ２２に送る。前述しｔこように、多重コンピュータ１
２と遠隔多重コントローラ１４との間の通常の通信の場
合、第５図の（Ｂ）に示すごとく、まず５ＹＮＣバイト
が発行され、それに続いてアドレスバイト、コマンドバ
イトおよびエラーチェック （ＣＲＣバイト）が、メツ
セージとしてマスター多重コントローラ２４から特定の
遠隔多重コントローラ１４へ送信される。その後、その
指定されｔこ遠隔多重コントローラ１４は、多重データ
線１６を通じてアドレスバイト、応答バイトおよびエラ
ーチェック（ＣＲＣ）バイトによって応答する。マスタ
ー多重コントローラ２４から送られたアドレスバイトに
は、その遠隔多重コントローラ１４内の選択された側半
分のアドレスが含まれている。コマンドバイトは、指定
された遠隔多重コントローラに対し外部スイッチの操作
によって与えられた様々な入力信号を返すように指示し
、および／または、その遠隔多重コントローラの選択さ
れた側半分に接続されている出力負荷装置に対する出力
制御信号を発生するように指示するものである。アドレ
スバイトおよびコマンドバイトを用いて巡回冗長エラー
チェックが行われ、エラーチェックバイトが生成される
。このエラーチェックバイトは、指定された遠隔多重コ
ントローラへ伝送される。応答する遠隔多重コントロー
ラ１４は、恐らくマスター多重コントローラ２４によっ
て指定されたものであり、その応答データは当該遠隔多
重コントローラのアドレスを示すアドレスバイトから始
まる。このアドレスバイトの後に、当該遠隔多重コント
ローラによる受信コマンドメツセージに対する応答を示
す応答バイトが続く。 通常、応答バイトは、様々な入力スイッチの状態および
出力負荷の駆動状態を示す。ことてスイッチ入力および
／または出力負荷の状態は普通、ラッチされたスイッチ
入力および負荷出力の駆動応答をサンプリングをするこ
とによって判定される。 通常、応答バイトには、当該遠隔多重コントローラがそ
れ自体のマスター多重コントローラ２４からの受信メツ
セージに関するエラーチェックを終了し、同メツセージ
のエラーチェックバイトと１゛一致１したか否かも表示
される。最後に、遠隔多重コントローラ１４から送られ
たエラーチェックバイトは、回答メツセージ内のアドレ
スバイトおよび応答バイトを用いてＣＲＣ技法により計
算される。マスター多重コントローラは、遠隔多重コン
トローラからの回答についてエラーチェックを行う。こ
のような各処理の後に、バス待ち時間の期間が存在する
ことがある。この待ち時間期間においてはオール゛１′
′を送出しながら、マイクロプロセッサ２２からの次の
命令を待つ。 ここで、第４図を参照して、マスター多重コント四−ラ
２４とモニター多重コントローラ２４′についてさらに
説明する。マスター多重コントローラ２４とモニター多
重コントローラ２４′は同一構成であるから、それぞれ
本発明に従って別々の動作を行うものであるが、第４図
では一方だけを示し説明する。そこで、まずマスター多
重コントローラ２４の見地から説明し、次にモニター多
重コントローラ２４′の見地から説明する。さらに第１
図においては、バス１５、およびそのＭＵＸＤＡＴＡ
（多重データ）綜１６とＭＵＸＣＬＫ（多重クロック）
線１７は、それぞれ両端に矢印が付けられているが、実
線の矢印が現在説明中の構成における信号の流れを示し
、破線の矢印がその逆の構成を示している。 多重コントローラ２４．２４’に対して電源が初期投入
されると、それらの初期状態はモニターの状態になる。 すなわち、多重コントローラ２４．２４′は両方とも受
（５モードになり、直列データ線１６に５ＹＮＣバイト
がないか調べる。多重コントローラ２４をマスター状態
に切り換えるには、その８ビツトの制御レジスタ４６を
プ四グラムしなければならない。このプログラミング１
ま、マイクロプロセッサ２２によって次のように行われ
る。 即ち、マイクロプロセッサ２２はアドレスバス４２を用
いて多重コントローラ２４をアドレス指定し、アドレス
比較論理４８において、そのアドレスと入力ＡＤＤＣＭ
ＰＩ−７に設定された装置アドレスとを比較する。マイ
クロプロセッサより送られたアドレスのＡ０ピットが１
ならば、ＣＮＴＬＣＯＭＰ信号が制御レジスタ４６に対
して発行され、その結果、マイクロプロセッサ２２がラ
イト動作（ＷＲＩを実行している時に、データバス４０
から制御データが制御レジスタ４６に入る。制御レジス
タ４６をマスター多重機能用にプログラミングするには
、制御レジスタのビット４を１にセットして、多重コン
トローラの内部論理をリセットする。これが完了すると
、このビット４は自動的にリセットする。制御レジスタ
４６のピント２が１にセットされ、データバス４０の次
のバイトがベクトルアドレスレジスタ５０に書き込まれ
る。これを完了すると、ビット２は自動的にリセットす
る。多重コントローラをマスターとして動作させるには
、制御レジスタのピント０．１および３を１にセントし
なければならない。特に、ビット０が１の場合、多重コ
ントローラはマスターとなるが、そうでない場合にはモ
ニターとなる。 ビット１が１の状態においては、多重り四ツクＭＵＸＣ
ＬＫがバス１５の線１７に送出される。ビット３が１の
場合には、割り込み論理５２が動作可能状態になる。ビ
ット５，６および７は使用されないので、任意の状態に
プログラムしてよい。 多重コントローラ２４をマスター多重コントローラとし
て動作させるように制御レジスタ４６をプログラミング
した後、多重コントローラ２４はマイクロプロセッサ２
２により再びアドレス指定され、該当するデータバイト
（アドレスバイト）を多重レジスタ５４に書き込む動
作により多重動作が始動される。八〇が論理０のときに
、多重レジスタ５４にデータを入力するためのアドレス
比較が論理４８において成立し、ライト（ＷＲＩ動作中
にデータが多重レジメ）５４に入力される。そして、ア
ドレスバイトが多重レジスタ５４に書き込まれると、マ
スター多重コントローラ２４は５ＹＮＣキヤラクタすな
わちバイト（０００１０１１０）を直列バス１６へ送出
し始める。この５ＹＮＣバイトは５ＹＮＣレジスタ５６
から送出される。マスター多重コントローラ２４から伝
送される５ＹＮＣバイトとそれに続くデータバイトとの
同期化は、一般的な同期回路５８によって行われる。こ
の同期回路５８は、カウンタ論理６０から同期制御信号
５ＹＮＣを与えられる。このカウンタ論理６０は、２５
ＫＨｚ＜１）ＭＵＸＣＬＫに応答して、５ＹＮＣ信号の
位相を調整する。データ綜１６への５ＹＮＣバイトの伝
送を終了すると、レジスタ５４に格納されているアドレ
スバイトがレジスタ６２によって並列直列変換されて、
同期回路５８を介し５ＹＮＣバイトに続けて直列バスに
自動的に送出されろ。その後、割り込み（ｇ号ＩＮＴ＊
が発生ずる。 この割り込み信号Ｉ ＮＴ＊は、マイクロプロセッサ２
２に対して現在の処理を中止し、多重コントローラ２４
のサービスを行うように要求する。 カウンタ論理６０からＴ Ｉ ＮＴＲＱ信号が出て割り
込み判定論理６４に印加され、さらに、そこから割り込
み要求信号として割り込みレジスタ論理５０に与えられ
、信号Ｉ ＮＴ＊としてマイクロプロセッサ２２へ伝達
される。マスター多重コントローラ２４によって割り込
みが要求された後の成る時点で、マイクロプロセッサ２
２は“割り込み応答” （Ｍｌ＊およびｌ０Ｒ（１）を
送出する。 この期間に、マスター多重コントローラ２４の割り込み
レジスタ論理５２は、割り込み要求中の優先順位が最高
の装置を決定する。ここで決定される装置とは簡単に言
えば、割り込みイネーブル入力ＩＥＩが論理１で、割り
込みイネーブル出力ｒＥＯが論理０となっている装置で
ある。第３図Ｂから明らかなように、マスター多重コン
トローラ２４のＩＥＩ入力は＋５ｖに接続され、またＩ
ＥＯ出力はモニター多重コントローラ２４′のＩＥＩ入
力と接続されている。割り込みレジスタ論理５２は、Ｉ
Ｅ＋入力が論理１の時には、他の優先順位の高い装置は
マイクロプロセッサ２２の割り込み処理ルーチンによる
サービス中ではないと判断するように構成されている。 また、割り込みレジスタ論理５２から出るＩＥＯ信号が
論理１になるは、多重コントローラのＩＥＩ入力が論理
１で、かつマイクロプロセッサ２２がその多重コントロ
ーラからの割り込みを処理していない場合だけである。 従って、マイクロプロセッサ２２がその多重コントロー
ラからの割り込みを処理している時には、その多重コン
トローラのＩＥＯ信号は論理０であるので、それにつな
がっている他の多重コントローラのＩＥ＋入力は論理０
にされ、かくして後者の多重コントローラの割り込み処
理の優先順位が下げられる。このような割り込み順位の
ディジーヂエーンを安定化させるために、Ｍ】＊がアク
ティブ（０）の時には、多重コントローラの割り込み要
求ステータスの変化が抑止される。最高順位の多重コン
トローラは、゛割り込み応答°゛ノ期間、割す込みベク
トルアドレスレジスタ５０の内容をデータバス４０に乗
せる。マスター多重コントローラは、その割り込みが受
け付けられると゛１サービス中゛′の状態になる。この
多重コーントローラのＩＥＯは、割り込みリターン命令
（ＲＥＴ Ｉ ＝ＥＤｈ４ Ｄｈ）が実行されるまでＬ
ＯＷ状態を保ち、一方この多重コントローラのＩＥＩは
論理１である。割り込み要求が受け付けられない場合、
多重コントローラ２４がＯＰコード″ＥＤ、′をデコー
ドしてから、Ｍ１＊の１ナイクル期間ＩＥＯはＨＩＧＨ
にされる。このような動作により、２バイトのＲＥＴＩ
命令が適当な多重コントローラによって確実にデコード
されるようになる。 マイクロプロセッサ２２は割り込みを受けた時に、１バ
イト時間（０，３２ｍ５）でコマンドバイトを多重レジ
スタ５４に書き込む。もし、多重レジスタ５４にデータ
が書き込まれる前にこの時間が経過してしまった場合は
、直列バス１６上のアドレスバイトに続くデータは無効
となる。アドレスバイトの場合と同様に、レジスタ５４
からコマンドバイトが並置／直並変換レジスタ６２を経
由し、データ多重化同期回路５８、ＣＲＣデータ多重ゲ
ート６６および送信回路６８を通って直列データ線１６
へ出力される。 レジスタ６２から直列のアドレスバイトおよびコマンド
データバイトが直列データ線１６に読み出されている間
に、それらのバイトは５ＤＡＴＡ＃２線を通じて排他的
論理和ゲート７０にも送られる。この排他的論理和ゲー
ト７０の出力は、ＣＲＣ計算レジスタ７２の１つの入力
段に接続されている。この排他的論理和ゲート７０は、
ＣＲＣ計算レジスタ７２の一灘択された１つの出力を他
方の入力に与えらｒ、前述の米国特許出願（出願番号第
４６９，５９１号）に述べられているところに従いＣＲ
Ｃ計算機能を遂行する。コマンドバイトの伝送直後に、
ＣＲＣ計算レジスタ７２にＣＲＣバイトがすでに生成さ
れており、このＣＰ−ＣバイトはＣＲＣデータ多重ゲー
ト６６を通じて直列に読み出される。この時には、ＣＲ
Ｃデータ多重ゲート６６は、カウンタ論理６０からのＣ
ＲＣワード選択信号ＣＷＳによってイネーブルされてい
る。 上記送信モードを完了すると、マスター多重コントロー
ラ２４は直ちに受信モードに自動的に切り替わる。この
受信モードにおいては、ＲｅｍｕＸ（遠隔多重コントロ
ーラ）アドレスバイトが最初のキャラクタとして受信さ
れ、その後に割り込みが起こって、そのバイトの読取時
刻である旨がマイクロプロセッサに通知される。そうす
るとマイクロプロセッサは、０．３２ｍ５の時間でその
アドレスバイトを読み込む。その後、゛このアドレスバ
イトは無効となる。マスター多重コントローラ２４によ
り１ａ１６から受信されたデータは、まず受信バッファ
回路７４に入り、次に論理ゲート回路７６を通して直列
並列レジスタ６２に送られる。論理ゲート回ｌ８７６に
入力される送信／受信制御信号Ｔ Ｌ ＲＥ ＣＮ 、
Ｔ Ｌは、受信データＲＤＡＴＡが並置／直並変換レジ
スタ６２に送られるようにし、またこのデータが排他的
論理和ゲート７０の１つの入力に送られ、受信モード期
間にＣＲＣバイト計算に使用されるように制御するもの
である。 受信モードにおいては、２番目のバイトはＲｅｍｕｘ（
遠隔多重コントローラ）応答バイトであり、これは遠隔
アドレスバイトと同一の手順で受信される。この場合も
割り込みが生じ、マイクロプロセッサ２２に有効なデー
タを読み取り得ることを知らせる。マスター多重コント
ローラ２４によって最後に受信されるバイトは、遠隔多
重コントローラのＣＲＣバイトである。このＣＲＣバイ
トは、受信モード期間の受信データストリームからＣＲ
Ｃ計算レジスタ７２によって生成されたバイトと比較さ
れる。この２つのＣＲＣバイトが−致する場合には、マ
スター多重コントローラのステータスレジスタ７８のビ
ット０は０となる。一方、２つのＣＲＣバイトが一致し
ない場合は、ステータスレンスタフ８のビットＯは１と
なる。また、割り込みが再び発生し、ステータスレジス
タの読み取りをマイクロプロセッサ２２に指示する。 ステータスレジスタ７８の読み込みがなされると、この
ステータスレンスタフ８はリセットされる。 ステータスレジスタ７８のビット０の状態は遠隔多重コ
ントローラからのＣＲＣが正しいか誤っているかを示す
が、さらにビット１の状態は送信モードと受信モードの
何れの動作であるかを示し、ビット２の状態は後述のよ
うにモニターモードで動作している場合におけるＣＲＣ
比較の成否を示す。ビット３の状態は、後述のモニター
モードで動作中に、マスター多重コントローラと遠隔多
重コントローラのアドレスが一致するか否かを示す。 ビット４の状態は、通信が終了しｔコか否かの識別に用
いられる。 ステータスレジスタ７８が読みとられてリセットされる
と、マスター多重コントローラ２４は再び送信モードに
切り替わり、１″のビット列を直列バス］６に送出しな
がら、次の通信を開始させるためのマイクロプロセッサ
２２からのイシ号ＷＲ＊を待つ。 第５図の（Ａ）から（Ｉ−）のタイミング図を参照し、
前述の動作のタイミングと、マスター多重コントローラ
２４によって実行される１回の通信の各部分とを関連に
ついて説明する。第５図の（Ｋ）かられかるように、送
信モード期間においては割り込みは１回しか発生しない
が、受信モードにおいては３回の割り込みが発生する。 また第５図の（［ｉ、）に示すように、並列データを並
直直並変換レジスタ６２にロードするための制御信号Ｄ
ＬＯＡＤは、送信モード期間においてはアドレスバイト
、コマンドバイトおよびＣＲＣバイトのそれぞれの始め
に発生するのに対し、受信モード期間においては直列デ
ータから並列データに変換するためにアドレスバイト、
応答バイトおよびＣＲＣバイトの終わりに発生する。マ
スター多重コントローラ２４によって受信されたＣＲＣ
バイトの正誤判定は、通信の最後のＣＲＣバイトの終わ
りで信号ＣＲＣＯＫ？ （第５図の（■））によってな
される。マスターアドレス／受信アドレスの比較信号Ｍ
／ＲＣＯＭＰ？は、受信モード期間に遠隔多重コントロ
ーラのアドレスを受信し終わっｔこ時点で発生する。し
かし、乙の機能は、後述するようにモニター多重コント
ローラ２４′しか遂行しない。 さて、モニターモードの多重コントローラの動作、すな
わちモニター多重コントローラ２４′の動作について説
明する。乙のモニターモードになるのは、電源投入によ
り初期化される時、まｔこは制御レジスタ４６のビット
０，３に０を書き込んだ場合の何れかである。モニター
モードおいては、多重コントローラは受信機としてｔ！
け働き、マイクロプロセッサ２２に対する割り込みは全
く発生しない。また、信号Ｉ ＮＴ＊はトライステート
になる。ある多重コントローラがモニター多重コントロ
ーラ２４′として確定した後、制御レジスタ４６のビッ
ト０の出力線（バス受信制御）ＢＵＳＬＣＮＴＬは、マ
スター／モニター選択回路８０を制御用即ちゲート用信
号ＭＯＮＬＹを発生させるように制御する。乙の信号Ｍ
ＯＮＬＹは、多重コントローラをマスター多重コントロ
ーラとして動作させるときには１となり、モニター多重
コントローラとして動作させろ時にはＯとなる。ＭＯＮ
ＬＹ信号は、多重コントローラがマスターとモニターの
何れに割り付けられるかによって動作モードが異なるマ
スター／モニター多重回路部分に与えられる。多重コン
トローラがモニター多重コントローラ２４′として荊り
付けられた時には、その多重コントローラは受信機とし
てｔ！け動作するので、゛５ＹＮＣサーチ′°状態とな
り、直列データ線１６のパ下流′″端で５ＹＮＣバイト
の受信を待機する。５ＹＮＣバイトが受信されると、そ
れは５ＹＮＣ検出論理６３によって認識され、モニター
多重コントローラは初期化され、直列バスより後続の３
バイトを受け付は可能になる。５ＹＮＣバイトの後で最
初に受信されるバイトは、マスター多重コントローラに
より退化されたＲａｍＵＸアドレスである。このアドレ
スバイトは、後に、応答する遠隔多重コントローラ１４
より送られるアドレスバイトと比較するため、データバ
ッファである多重データレレスタ５４に格煽される。 また、このアドレスバイトは、論理ゲート回路７６およ
び排他的論理和ゲート７０を介して、ＣＲＣ計算レジス
タ７２へ送られる。次に受信するバイトは、マスター多
重コントローラ２４からのコマンドバイトであり、これ
は論理ゲート回路７６および排他的論理和ゲート７０を
介し、モニター多重コントローラのＣＲＣバイトの値を
決定するためにＣＲＣＨ算しンスタ７２に入力される。 ３番目に受信されるバイトは、マスター側のＣＲＣバイ
トである。このＣＲＣバイトも、論理ゲート回路７６お
よび排他的論理和ゲート７０を介してＣＲＣ計算レジス
タ７２へ送られ、前記ＣＲＣバイトと一致するか否か判
定される。ＣＲＣバイトが一致する場合は、ステータス
レジスタ７８のビット２はＯにセットされ、一致しない
場合はステータスレジスタ７８のビット２に１がセット
される。このような動作を終わると、ＣＲＣ計算レジス
タ７２は自動的にクリアされる。 モニター多重コントローラ２４′によって４番目に受信
されるバイトは、応答中の遠隔多重コントローラ１４よ
り送られたアドレスバイトである。 このアドレスバイトは、マスター多重コントローラ２４
から前に送られて現在多重データレジスタ５４に格納さ
れているアドレスバイトと比較される。この２つのアド
レスバイトの比較はアドレス比較論理８４によって行わ
れるが、乙のアドレス比較論理８４は、多重コントロー
ラがモニター多重コントローラ２４′として動作してい
る場合に限り活動状態となるものである。この２つのア
ドレスバイトが一致する場合は、ステータスレジスタ７
８のビット３は０にセットされる。−散しない場合はス
テータスレレジスタ７８のビット３に１がセットされる
。モニター多重コントローラ２４′によって４番口に受
信されたバイトは、論理ゲート回路７６および排他的論
理和ゲート７０を通じてＣＲＣ計算計算メンスタフ２力
され、ＣＲＣバイトの決定に用いられる。モニター多重
コントローラ２４によって５番目に受信されるバイトは
、応答中の遠隔多重コントローラ１４により発行された
応答バイトである。乙の応答バイトは、ＣＲＣエターバ
イトの決定のために、論理ゲート回路７６および排他的
論理和ゲート７０を通じてＣＲＣ計算レジスタ７２に入
力される。 モニター多重コントローラ２４′が５番目に受信するバ
イトは、応答中の遠隔多重コントローラ１４より送られ
たＣＲＣバイトである。このＣＲＣバイトは論理ゲート
回路７６および排他的論理和ゲート７０を通過し、ＣＲ
Ｃ計算レジスタ７２に格納されているＣＲＣバイトと比
較される。遠隔多重コントローラから伝送されたＣＲＣ
バイトが、モニター多重コントローラ２４′の内部で計
算されたＣＲＣバイトと一致する場合は、０がステータ
スレジスタ７８のビット０にセットされるが、不一致の
場合は、ステータスレジスタのビット０に１がセットさ
れる。このような処理が完了すると、再びＳＹ’ＮＣサ
ーチモードとなり、新たな動作を開始可能となる。 モニター多重コントローラ２４′は、マイクロプロセッ
サ２２に対して割り込みを発生することはできないが、
その代わりマイクロプロセッサは各処理の後で、モニタ
ー多重コントローラ２４′に照会し、モニター多重コン
トローラによって行われたアドレスチェックおよびＣＲ
Ｃチェックの結果が、マスター多重コントローラ２４と
遠隔多重コントローラ１４との間の伝送が正しく行われ
たことを示しているか否かを確認する。これらのチェッ
クの一方または両方がエラーを示している場合は、マイ
クロプロセッサ２２は様々な修正処理を実行することが
できる。 多重コンピュータ１２による多重システム１０の集中制
御を詳しく説明する前に、１つの遠隔多重コントローラ
」４を代表として取り上げ、その回路について第１図お
よび第６図を参照し幾分詳しく説明する。まず第６図を
参照して説明する。 この図には、代表として選んｔ！１つの遠隔多重コント
ローラ１４が機能ブロック図として示されている。遠隔
多重コントローラは、ここで説明する必須機能を果すよ
うに構成したＬＳＩゲートアレイ論理である。各遠隔多
重コントローラ１４は、並列゛′Ｔ“接続を介して多重
バスループ１５０４本の線１６−１９のそれぞれと接続
される。→−５Ｖ線および接地線も当然設けられている
が、図示されていない。遠隔多重コントローラ１４を多
重データ線と接続する双方向データ線は符号１６′によ
って示されており、遠隔多重コントローラをＭＵＸＣＬ
Ｋ線】７と接続する綿は符号】７′で示されている。線
１７′に；よＭｔＪＸＣＬＫのバッファリング用回路１
２０が設けられている。同様に９１６’には、受信バッ
ファ回路１２１および送信バッファ回路１２２が互いに
逆向きに接続されている。綜】６′の入力データおよび
綜１７′のＭＵＸＣＬＫは、それぞれ８ビツトの直航／
並直変換シフトレジスタ１２５に入力される。このシフ
トレジスタ１２５は、制御信号ＣＲＴＬに応じて、デー
タを一方の形式から他方の形式に変換するためのもので
ある。第６図において用いられている制御信号ＣＲＴＬ
は、制御論理１２８によって与えられるものであり、様
々な制御機能を有する。以下、その各種制御機能につい
て説明する。 多重バス１５に接続された各遠隔多重コントローラ１４
は、マスター多重コントローラ２４からの５ＹＮＣバイ
トの受信を待つ。この５ＹＮＣバイトは、その後に特定
の遠隔多重コントローラ１４に宛てた、またはそうでな
い通信が続く事を示す合図として扱われる。５ＹＮＣバ
イトは多重データ線１６′により受信され、レジスタ１
２５に入ってバス１３０を介し並列に制御論理１２８に
入力する。この制御論理１２８は、５ＹＮＣバイトのパ
ターンを認識すると制御信号を発生する。その結果、各
遠隔多重コントローラ１４は同期がとられ、マスター多
重コントローラ２４からの通信データの次のバイトを受
信する。このバイトは、特定の遠隔多重コントローラ１
４のアドレスを含むアドレスバイトである。 各遠隔多重コントローラ１４は、予め割り当てられｔこ
別々のアドレスをアドレスラッチ回路１３２に格納して
いる。このアドレスラッチ回ｌｌ１１１３２と、そこに
アドレスを予めプ四グラムすることに関しては後に詳し
く説明する。直列データ＠１６′を通じて受信されｔこ
アドレスバイトは、制御論理１２８．により、予めアド
レスラッチ回＃５１３２に格納されているＲｅｍｕｘア
ドレスと比較される。このアドレスが一致するのは、遠
隔多重コントローラー４の中のただ１つについてだけで
あり、従って、それ以外の遠隔多重コントローラは当該
通信のこの時点以降に関しては実質的に関与しなくなる
。しかし、実際にアドレス指定された遠隔多重コントロ
ーラー４については、双方向データ伝送が継続する。 伽 マスター多重コントローラ２４からのアドレスバイトの
受信期間に、マスター多重コントローラ２４およびモニ
ター多重コントローラ２４′の場合に説明した手順によ
り、アドレスバイトはＣＲＣデータ多重回ｒＩ！１１３
４および排他的論理和ゲート１３６を介してＣＲＣ＠１
算検査回路１３８に入力される。ある遠隔多重コントロ
ーラ１４が指定中の特定の遠隔多重コントローラである
と判定されると、次の入カバイト即ちコマンドバイトも
、ＣＲＣデータ多重回路１３４および排他的論理和ゲー
ト１３６を通じてＣＲＣ計算検査回路１３８に入力され
る。直航／並直変換シフトレジスタ１２５は、コマンド
バイトの８ビツトをＡ側またはＢ ＠ ｆ） ５ ッチ
出力回ｆ＄１４０Ａまｒ二は１４０Ｂに入力し、付加的
なデコードの後にランチさせる。 またコマンドバイトは、一定の幾つかの制御動作、例え
ばＡ側またはＢ側スイッチの読み取り、必須スイッチの
読み取り、診断バイトの読み取りを行うために、バス１
３４を介して制御論理１２８に入力されろ。前に述べた
ように、各遠隔多重コントローラ１４は２つの部分、即
ちＡ側とＢ側に分けられている。特定の遠隔多重コント
ローラ１４は、それ以外の遠隔多重コントローラ１４に
対し固有な一つのアドレスを持っているが、特定の遠隔
多重コントローラのＡ側とＢ側の識別はアドレスの最下
位ビットが偶数であるか奇数であるかによって為される
。最下位ピントが偶数ならばある遠隔多重コントローラ
１４のＡ側を指定しており、最下位ビットが奇数ならば
その遠隔多重コントローラのＢ側を指定している。制御
論理１２８の内部論理で最下位ビットの奇偶判定を行う
ことができるので、アドレスランチ回路１３２はアドレ
スの最下位ピントを除く７ピノトを出力ずろだけでよい
。アドレスバイトとコマンドバイトが遠隔多垂コントロ
ーラ１４によって受信された時には、ＣＲＣ計算検査回
＋ｌ’７５１３８にＣＲＣのｔＪ算値がめられている。 次に受信されるバイトは、マスター多重コントローラ２
４より送信されたＧＲＣバイトであり、これはＣＲＣデ
ータ多重回！１８１３４および排他的論理和ゲート１３
６を介してＣＲＣ計算検査回路１３８に入力され、２つ
のＣＲＣバイトの一致判定が行われる。この２つのＣＲ
Ｃバイトが一致しない場合は、既に受信されているコマ
ンドバイトは実行されない。しかし、ＣＲＣが一致した
場合は、以下のコマンドの中の１つが実行される。 （ＩＩＡ（ＩＩＵのチャタリング抑圧後のすべてのスイ
ッチ入力を送信する。 （２）Ｂ側のチャタリング抑圧後のすべてのスイッチ入
力を送信する。 （３）偶数アドレス用の診断バイトを送信する。 （４）奇数アドレス用の診断バイトを送信する。 （５）Ｂ側のチャタリング抑圧がなされていないスイッ
チ入力を送信する。 （６）Ａ側またはＢ側の特定の出力線に１を出力する。 （７）Ａ側またはＢ側の特定の出力線に０を出力する。 （８）入側またはＢ側の８本の出力線すへての１に出力
する。 （９）Ａ側またはＢ側のすべての出力線に０を出力する
。 コレラのコマンドを実行するには、直列のコマンドバイ
トを並列データに変換してバス１３０を介し制御論理１
２８に入力することにより、Ａ側またはＢ側のラッチ出
力をある特定の状態に設定する必要がある。すなわち、
ゲート回ＩＩｊ１１４２が、Ａ側のチャタリング抑圧ス
イッチレジスタ回路１４４Ａ、Ｂ側のチャタリング抑圧
スイッチレジスタ回路１４４Ｂ、または必須スイッチレ
ジスタ回路１４６の何れかから与えられる入力スイッチ
状態を、並列バス１４８を介して並置／直並変換シフト
レジスタ１２５へ伝達できるような状態に、Ａ側または
Ｂ側のラッチ出力回路を設定する必要がある。さらに、
制御論理１２８の制御信号ＣＴＲＬは、シフトレジスタ
１２５を特定の診断バイトを送出するような状態に制御
することもある。 マスター多重コントローラ２４と遠隔多重コントローラ
１４との間のハンドシェイク処理の応答部分は、応答中
の特定の遠隔多重コントローラ１４、さらにそのＡ側ま
ｋはＢ側を識別するアドレスバイトから始まる。乙のア
ドレスはアドレスラッチ回路１３２および制御論理１２
８から得られ、これはシフトレジスタ１２５に並列にロ
ードされ、直列線１５０にシリアルにシフトアウトされ
、送信バッファ回路１２２を介して多重データ線６′へ
送出される。このように遠隔多重フントローラのアドレ
スを返送する期間に、このアドレスは前述のような手順
でＣＲＣデータ多重回路１３４および排他的論理和ゲー
ト１３６を介してＣＲＣε１算検査回路１３８にも入力
される。遠隔多重コントローラ１４により次に送信され
る応答バイトは、既に受信されたコマンドバイトに対し
て遠隔多重コントローラによりなされた応答を示すよう
に様々にコード化される。例えば、Ａ側またはＢ側のチ
ャタリング抑圧スイッチ入力（１４４Ａまたは１４４Ｂ
ｌ 、もしくは必須スイッチレジスタ回路１４６から与
えられる非チャタリング抑圧Ｂ側スイッチ入力の何れか
が要求された場合には、Ｂビットの応答バイトの各ビッ
トが８つの入力スイッチの対応する１つの入力状態を示
している。その他の前述の各コマンドに対する応答は、
それぞれ指令された出力動作がなされた旨の肯定応答を
示すように符号化された固有の８ビツトのバイトである
。後者に関しては、出力ラッチが監視されて、それらが
指令されｔこ状態に設定済みである乙とが判定され、そ
して了解を示すコードが作成されて送信される。アドレ
スバイトの場合と同様ように、応答バイトはシフトレン
スタ１２５で作られ、線１５０に直列にソフトアウトさ
れ、 ｉ５１ ］ ６に送り出される。同様に、応答バ
イトはＣＲＣ計算検査回路１３８に入力され、回答ＣＲ
Ｃバイ）・が決定される。このＣＲＣバイトが組立てら
れると、乙のＣＲＣバイトはバス１５２、ゲート回路］
２２およびバス１４８を介して並列にンフトレノスタ１
２５に入力され、線１５０を介して多重データ１ａ１６
’へ直列伝送される。遠隔多重コントローラ１４からの
ＣＲＣバイト伝送が終了すると、その通信は完了し、そ
の遠隔多重コントローラは、マスター多重コントローラ
２４からの次の５ＹＮＣバイト、および特に当該遠隔多
重コントローラのアドレスの受信を待つ状態に戻る。言
うまでもなく、遠隔多重コントローラには、電源投入の
度に内部回路をリセットするための電源投入リセント回
＃（図示せず）が設けられている。 遠隔多重コントローラ１４へのスイッチ入力信号の供給
に関して、本発明の一態様を第６図、第７図および第８
図において説明する。第６図かられかるように、線１７
′にて受イπされるＭＵＸＣＬＫは分周器１３７によっ
て１／１２８分周された後、内部線１７″を介して、Ａ
側のチャタリング抑圧スイッチレジスタ回路１４４Ａお
よびＢ側のチャタリング抑圧スイッチレジスタ回路１４
４Ｂへ与えられる。このレジスタ回１１１１１４４Ａ、
１４４Ｂはそれぞれ、同期クロッキングされるチャタリ
ング抑圧回路を８個有する。このチャタリング抑圧回路
は、単投スイッチから入力を受けて、遠隔多重コントロ
ーラの応答バイト期間における伝送に関係する他の回路
ヘチャタリング抑圧信号を供給するものである。また第
７図には、必須スイッチレジスタ回ｌＲ１１１４６に含
まれている必須スイッチ入力１４６Ｉの１つが示されて
いる。、ＪｌおよびＢ側のチャタリング抑圧スイッチレ
ジスタ回路１４４Ａ、１４４Ｂの各チャタリング抑圧回
路（よ、それぞれ符号１４４Ａ、、１４４Ｂ、て示され
ている。Ｂ側スイッチのそれぞれに関係するチャタリン
グ抑圧口９１４４ Ｂ、は、Ａ側スイッチのチャタリン
グ抑圧口Ｉ！８１４４Ａ、と同一であるので、Ａ側スイ
ッチ用のチャタリング抑圧回路１４４八、についてｔ！
け詳しく説明する。単投スイッチを用いてディレタル論
理系、特に同期クロッキングされる論理系に制御信号を
入力する場合、１回のスイッチ操作によってスイッチが
多数回開閉し、それにより指示が不正確にならないよう
にするｔこめに、スイッチ操作によって得られる信号に
゛チャタリング抑圧°′を施すと効果的である。図示の
実施例においては、入カスイソチ１６０の多くは単極単
投の瞬時接触型であるから、スイッチのヂャタリング問
題は重要である。したがって、このチャタリング抑圧回
路１４４Ａ、は、単極または複数極の単投スイッチの操
作を検出して、遠隔多重コノトローラ１４の内部回路ま
たはそのたの同様回路で使用するための、ノイズのない
チャタリング抑圧された同期化信号を供給する用途に特
に好適である。 単投スイッチ１６０の一方の端子１６１は接地され、他
方の端子は入カパッファ１６３を通じて排他的論理和ゲ
ート１６４の一方の入力に結合されている。＋５ｖが抵
抗器１６６を介して入力端子１６２に印加され、スイッ
チ１６０は常開状態中は、その入力側を論理１に保持さ
れる。たｔ！シ、チャタリング抑圧回路１４４Ａ、は、
常閉の単投スイッチに対しても同様に適する乙とは明ら
かである。排他的論理和ゲート１６４の他方の入力には
、Ｄ−フリップフロップなどのラッチ１７０のＱ出力が
線１６８を介して結合される。排他的論理和ゲート］６
４の出力は、線１７１を介してＮＡＮＤゲート１７２と
ＡＮＤゲート１７４のそれぞれの入力に結合される。遠
隔多重コントローラ１４の他の内部回路と同期をとるた
めに、線１７’ を通じて遠隔多重コントローラに印加
されるＭＵＸＣＬＫ信号は制御論理１２８によって処理
され、Ａ個入力の照会中に１８０”位相が異なるＡ Ｃ
ＬＫ信号とＡＣＬＫ＊信号が作られ、またＢ個入力の照
会中に互いに１８０’位相が異なるＢＣＬＫとＢＣＬＫ
＊の各信号がつくられる。ＢＣＬＫ信号は線１７５を介
してＮＡＮＤゲート１７２のもう一つの入力に印加され
る。ＮＡＮＤゲート１７２の３つ目の入力には、締１７
６を介してラッチ１７８のＱ出力が供給される。ＡＮＤ
ゲー□ト１７４の他方の入力は、Ｄ−フリップフロ・之
プなどのラッチ１７８のＱ＊比出力線１７９を介して供
給される。ＡＮＤゲート１７４の出力は、線１８０を介
してランチ１７８のＤ入力に結合される。ＡＣＬＫ＊信
号は線１８１を介してラッチ１７８のＣＬＫ入力に与え
られる。ＮＡＮＤゲ〜ト１７２の出力は線１８４を介し
てラッチ１７０のＣＬ Ｋ入力に与えられ、このラッチ
のＱ＊比出力＠１８５を介してそれ自体のＤ入力に結合
される。最後に、随時発生するプリセット信号が、線］
８６を介してランチ１７０，１７８の非同期クリア（Ａ
Ｃ）入力に印加し得ろようになっている。 次にチャタリング抑圧回路１４４Ａ、の動作を説明する
が、その際、回路内の幾つかの点における信号波形を示
した第８図のタイミング図を主として参照する。第８図
の各タイミング波形は、第７図における対応する信号線
などの符号によって示されている。端子１６２に現れる
スイッチ１６０からの入力は、スイッチが駆動されるま
で通常ＨＩＧＨとなるように表されており、スイッチ操
作と同時にこの入力はＬＯＷとなる。しかし、スイッチ
のチャタリング（跳ｍ）により、Ｔ、の間、何回か交互
にＨＩＧＨおよびＬＯＷの論理状態となる。この入力信
号１６２は排他的論理和ゲルト１６４に印加されるが、
それにより得られるチャタリング抑圧出力信号１６８も
排他的論理和ゲート１６４に入力される。これら２つの
信号が等しい間、すなわち両方が１または０の間は、排
他的論理和ゲート１６４の出力１７１は論理０となり、
ラッチ１７８，１７０は変化しない。排他的論理和ゲー
ト１６４に入力される２つの信号が相違すると、その出
力１７１は論理１となる。その場合、排他的論理和ゲー
ト】６４の入力信号が相違する期間が、回路の捕獲時間
窓Ｔ、＆＋Ｔ、を越えるならば、ラッチ１７ｆｆ １７
０の状態が変化する。ここで、Ｔ、＆ｌよりＣＬＫ信号
の立ち下がり間隔である。またＴ、は、スイッチ操作に
よりスイッチ入力信号１６２が最初に立ち下がった時点
からＡＣＬＫ信号が次に立ち下がる時点（またはＡＣＬ
）１信号が立ち上がる時点）までの時間である。ＡＣＬ
Ｋ信号は、前に言及したようにチャタリング抑圧回路用
のクロックであって、ＭＵＸＣＬＫから作られる。この
ＡＣＬＫ信号の立ち下がりｔよ、入力データの遷移が要
求されるＭＵＸＣＬＫのエンジと時間的に一致している
。スイッチ１６０を操作するとスイッチ入力信号１６２
変化するが、その変化はＡＣＬＫとは非同期に起こる。 乙の入力の非同期時間をＴｏで表す。これは０かまたは
それより大きいが、Ｔｏと等しいかまたは小さい。 排他的論理和ゲート１６４の出力に現れる信号１７１が
、スイッチ操作後の次のＡＣＬＫ周期の間、論理１状態
であると、ラッチ１７０のＱの出力１８９は、そのＣＬ
Ｋ入力に現れるクロック信号１８４により状態を反転す
る。その結果、ラッチ１７０のＱ出力１６８τよスイッ
チ入力（震号１６２と同じ論理状態であるので、排他的
論理和ゲート１６４の出力１７１は再び０になる。何れ
にしてもラッチ１７８は、スイッチ操作後の２つ目のＡ
ＣＬＫ＊パルスでクロッキングされる時に、Ｑ出力１７
６を０に反転し、ＡＮＤゲート１７４と関連してスイッ
チ入力信号１６２の次の変化を検出することになる。普
通、当該法の変化；よ、スイッチが開いて信号１６２が
論理１に戻ることである。しかし、その変化が起きるま
での間隔は一般に、スイッチの構造およびその操作時間
に依存する。例えば、図ではスイッチ入力の波形１６２
はＡ ＣＬ、にの２，３周期後にスイッチが開くように
描かれているが、そのスイッチが瞬時接触タイプで使用
者がスイッチを押し続けｔこ場合には、スイッチ入力信
号が１１帰するまでの間隔はさらに長くなる。また、さ
らに指でスイッチを押すのを辞めても、スイッチは操作
状態のままになる場合がある。この場合には、上記操作
間隔はスイッチを手動で開くまで続くことになろう。 以上の説明から明らかなように、捕獲時間Ｔ。 ＋Ｔ、を越えないスィッチ入力４Ｎ升１６２の状態変化
が、チャタリングなどによって生じても、ラッチ１７０
の出力の１６８は反転しない。したがって、遠隔多重コ
ントローラ】４の他の回路に、誤った入力信号が入力す
ることがなくなる。このようになるのは、状態変化を起
こすスイッチ操作の後の２つ目のＡ ＣＬ Ｋパルスが
生ずる前に、排他的論理和ゲート１６４の出力信号１７
１が論理０状態に復帰するからである。 このように、チャタリング抑圧回路１４４Ａ１の出力１
６８はノイズのないチャクリングが抑圧されｔこ入力信
号であり、ＡＮＤゲート１９０などの論理に与え、Ａ個
人カスイノチの照会中に供給されるゲート信号１９２に
よって、遠隔多重コントローラ１４の他の関連部分へＡ
ＮＤゲート１９０を通じ送ることができる。前に述べた
ように、Ｂ側の各スイッチ入力に対するチャタリング抑
圧回路１４４Ｂ＋も、以上説明した所と同様である。 以下に、本発明のもう１つの特徴を詳細に説明する。入
力スイッチの幾つかは、所謂゛′必須”機能に関係する
。このような必須機能の例としては前照灯および尾灯な
どの外部照明、警告灯、キーレス乗車システムなどがあ
る。多重システム１０の様々な部分が、後述する本発明
の実施態様にょる“ｌ睡眠”モードにされる場合がある
ので、チャタリング抑圧回路１４４Ａ、、 １４４Ｂ、
ｒ！けを用いるチャタリング抑圧動作と入力信号のラッ
チ動作のために必要なＡＣＬＫ、ＢＣＬＫなどのクロν
り信号を、供給することができない場合がありうる。従
って、゛必須“入力スイッチは、第６図に示す必須スイ
ッチレジスタ回路１４６にも入力できるようになってい
る。この必須スイッチレジスタ回路の１つが第７図に符
号１４６重として詳しく示されている。説明の便宜上、
本システムのすべての必須スイッチがＢ側大刀に関連し
ているとする。従って、第７図のあるＢ個人カスイッチ
からのスイッチ人カイｇ号１６２は、線１９４を介して
１つの必須スイッチレジスタ１４６Ｉに伝達される。す
なわち、一般的なラッチ回路を構成するように交差結合
された一対のＮＡＮＤゲート１９５．１９６の一方の入
力に与えられる。このレジスタ１４６１の他方の入力は
、リセット信号Ｒ８ＴＥＳＷ＊であり、これはこのレジ
スタを照会後にリセットするために綜１９７を介して与
えられる。必須スイッチレジスタ回路１４６．の出力信
号はリード線１９８に現れ、スイッチ操作に従って保持
され照会されるのを待つ。 本発明のもう１つの特徴は、集積ディジタル素子を自動
的に自己アドレッシングするｔこめの技術および回路を
備えていることである。さらに詳細には、この自己アド
レッシング回路は、入出力に利用可能なパッケージ・ピ
ンが重要な関心事となる大規模！Ｗ回路に特に好適であ
る。現在説明している多重方式１０の例においては、各
遠隔多重コントローラ１４を構成するＬＳＩゲートアレ
イについて、そのような状況が存在する。したがって本
発明にあっては、Ａ側うッチ出力１４０Ａの出力に用い
られるのと同じ入出力ボートを利用して、遠隔多重コン
トローラ１４の１ドレスラッチ回路１３２に（第６図）
にアドレスを設定するようにしている。図においては、
ラッチ１３２にアドレスは７ビツトしか入力されず、一
方、ラッチ出力口＠１４ＯＡの出力用にはビンが８本設
けられているが、このビンの全数すなわち８本を、この
出力回路およびアドレス入力回路で利用できること１よ
当然である。第９図に１よ、例えば遠隔多重コントロー
ラ１４としての集積回路素子に実際に設けられている信
号ピンにおいて、デジタル制御出力および様々のアドレ
ス入力を時分割するための回路が一般化されて示されて
いる。Ｎ本の入出力ピン２００が、データの時分割出力
およびアドレスの時分割入力に利用されると仮定する。 この場合、以下に述べるアドレス共通バスとして、もう
１本の入出力ピン２０１を用意する必要がある。 抵抗留２０２およびコンデンサ２０４から成る一般的な
外部電源投入リセット回路は、電源投入リセット信号Ｆ
ＯＲを発生する。この電源投入リセット＜ｇ号ｐｏＲは
、遠隔多重コントローラ１４に対する一般的な入力信号
であり、そのｔコめに一般に設けられているピン２０６
を介して入力され、インバータ２０８によって整形反転
された後、すセット信号２１０として遠隔多重コントロ
ーラ１４としての集積回路内の他の様々な部分へ送られ
る。また信号２１０はトライステート素子２１２のイネ
ーブルゲート入力に印加される。このトライステート素
子２１２の入力は接地点（論理０）に接続され、出力は
線２１４を介してアドレス共通入出力ピン２０１に接続
される。リセット信号２】０の反転信号は、インバータ
２１８の出力線２１６に得られる。 Ａ（［１ラッチ出力回路１４０Ａは８個のラッチ２２０
から成り、またアドレスランチ回路１３２は７個のアド
レスラッチ２２２から成る。従って、第９図においては
、入側出力用の各Ｄ−フリンプフロップ・ラッチ２３０
は、各Ｄ−ブリップフロップ・アドレスビット・ラッチ
２３２とグループにして、破線のブロック２２０，２２
２で囲んで示している。この各機能ブロック２２０，２
２２には、トライステートの反転送信出力回路２４０、
および一般的構成の非トライステート反転受信入力回路
２４２から成る送受信器が設けられている。 出力ラッチ２３０のＱ＊出力は反転送信出力回路２４０
に入力され、同回路２４０の出力は対応する１つの入出
力ピン２００に送られて対応するリードを通し対応する
外部の負荷回路（図示せず）＼送られる。同様に、反転
受信入力回路２４２の入力は同じ入出力ピン２００に接
続され、その反転出力はアドレスラッチ２３２のＤ入力
に接続される６線２１６に現れるＲＥＳＥＴ＊信号は、
各出力ラッチ２３０の電源投入リセット（ＰＲ５Ｔ）入
力に与えられ、また各アドレスビット・ラッチ２３２の
クロック（ＣＫ）入力に与えられる。線２１６上のＲＥ
ＳＥＴ才信号は、各トライステート素子２４０ （反転
送信出力回路）のイネーブルゲートにも入力される。各
出力ラッチ２３０のＤ入力には、遠隔多重コントローラ
１４の内部論理より、各リード２５０を介してゲート信
号が供給される。各ラッチ２３０のクロック入力ＣＫに
は、遠隔多重コントローラ１４の内部回路より、クロッ
ク綜２５２を介してクロック信号が供給される。 最後に、遠隔多重コントローラとしてのＩＡ積回路のラ
ッチ２３２に設定格納すべき特定のアドレスに従って、
予め選定された数のダイオード２６０が予め選定された
入出力ピン２００（ｊ：だし、必ずしも全部ではない）
に接続されている。さらに説明すれば、各ダイ４−ドは
アドレス割り付けを設定するために用いられるものであ
るが、そのアノードは対応する１つの入出力ピン２００
に接続され、またカソードは共通線２６２に接続される
。この共通線２６２は、アドレス共通ピン２０１から出
て、アドレス設定用の他の各ダイ項一ドのカソードにつ
ながる。独立した各抵抗器２６４の一端が対応する１つ
の出力ピン２００に接続され、他端が＋５ボルト（論理
１）に接続され、入出力ピン２００を通常、論理１の電
圧レベルに保持するようになっている。この論理１電圧
は、選択されたアドレス設定用ダイオード２６０の１ノ
ードにも印加される。 以上、同一の入出力ピン２００を用い、線２１０により
デジタル制御出力／可変アドレス入力の時分割を行うた
めの回路について説明したが、この回路の動作について
、第１０図のタイミング図も参照してさらに説明する。 電源が最初に印加された時に、コンデンサ２０４は抵抗
＠２０２を通じて充電され、ＲＥＳＥＴパルスおよびＲ
ＥＳＥＴ＊パルスを４９１２１０．２１６を介して回路
に供給する。トライステート回路２１２は普通の構成で
あり、通常、アドレス共通ピン２０１および線２６２側
からは高インピーダンス状態である。しかし、綜２１０
のＲＥＳＥＴ信号が１の時は、トライステート回路２１
２はアクティブ状態になり、アドレス共通入出力ピン２
０１および線２６２に論理１のレベルを供給する。その
結果、アドレスダイオード２６０が接続された入出力ピ
ン２００はすべて、論理θレベルにクランプされる。こ
のようにダイオード２６０が論理０レベルにクランプさ
れると、そのアノード、入出力ピン２００および抵抗器
２６４の下側端も同様に論理θレベルとなる。この抵抗
器は約２．７Ωであり、乙の状態においては１．６ｍａ
の電流が流れる。 アドレス共通＄２６２がアクティブＬＯＷ （０）状態
になると、同時にリセットインバータ２１８の出力線２
１６もＬＯＷになる。この時、線２１６の信号はトライ
ステートの反転送信出力回路２４０を高インピーダンス
状態、すなわちＺステートにして、各入出力ピン２００
の論理状態を各反転受信入力回路２４２を通して入力で
きるようにし、さらに出力ラノチ２３０を初期化ずろ。 ダイオード２６０が接続されていない入出力ピン２００
については、各プルアップ抵抗器２６４がそれら入出力
ピンを論理ルベルに保つため、１が反転受信入力回路２
４２へ与えられる。各反転受信入力回路２４２はその入
力を反転させるため、各入力ピン２００の信号が論理０
の場合には論理１が各アドレスランチ２３２に入力され
、その入力ピンの信号が論理１の場合には論理Ｏが各ア
ドレスラッチ２３２に入力される。 ＲＥＳＥＴイ２号２１０が０になる時に、ＲＥＳＥ Ｔ
＊ 信号２１６の立ち上がりエツジが各アドレスラッ
チ２３２のクロック（Ｃ：Ｋ）入力に加わり、その結果
、これらアドレスラッチ２３２は、反転受信入力回路２
４２を介して入力されたアドレスビットをラッチする。 同時に、トライステート回路２１２が高インピーダンス
のＺステートになり、ｔｔ：ＪＡ２１６のＲＥＳＥＴ＊
信号＋ｃヨリ、トライステート反転送信出力回路２４０
はアクティブ状態にされ、そのＭ果、入出力ピン２００
は再び通常のデバイス出力ピンとして働くようになる。 選択アドレス設定のために用いられるダイオード２６０
は、その単方向特性により、アドレッソング用ダイオー
ド２６０が接続されｔこ入出力ピン２００の論理状態が
、アドレス共通＃１１２６２を介して相互に干渉し合う
ことを防止するための分課ないしステアリング機能も果
す。 このように、ピン２００をデータ出力とアドレス入力と
に時分側使用する乙とによる効果は、多重システム１０
の全遠隔多重コントローラ１４がそれらのアドレスを自
動的にプログラムし、格別の初期化を行う乙となく使用
可能になることである。さらに、装置設計の見地からは
、Ｎビットのアドレッシング奢伺う場合に、合計Ｎ−１
本のピンを節約できるという効果がある。例えば、２５
６種類のアドレス構成を想定した場合、各デバイスごと
に８ピントのアドレスビットが必要となろう。この場合
、普通には８本の専用パッケージピンが必要となる。ま
た極端な場合は、アドレス選択（デバイス製造時に決定
される）以外は同一の２５６種類のデバイスが必要とな
る。他方、前述の回路によれば、既存の８木の出力ピン
が初期電源投入時の自己アドレッシングにも用いられ、
ノでソケージに追加しなければならないのは、アドレス
共通ピン（２Ｃ１ｌ）１本だけであるから、デバイスの
ピンは？ （−Ｎ−１ｉ本節約されることになる。 遠隔多重コントローラ１４０回路説明を終わったので、
次にマイクロプロセッサ２２、マスター多重コントロー
ラ２４およびモニター多重コントロ〜う２４′の間の相
互のやりとり、およびそれらの装置と遠隔多重コントロ
ーラ１４との間の直列バス１５を介してのやりとりにつ
いて、更に説明する。システム１０は、その多重コンピ
ュータ内に冗長性を持たせて一対の選択可能な多重コン
トローラ２４．２４’ を設け、それを１つのマイクロ
プロセッサ２２によって制御させるようになっているた
め、保全性および操作性が向上してし）る。第１に、マ
イクロプロセνす２２０制御プログラムは、目的の遠隔
多重コントローラ１４との間の多重データ（ＭｔＪＸＤ
ＡＴＡ）およびＭｔＪＸＣＬＫの伝送が最も確実に行わ
れるように、多重コントローラ２４．２４’のマスター
およびモニターステータスを割り付けるように構築され
る。 この目的で、２台の多重コントローラの中の一方がマス
ターとして割り付けられ、他方がモニターとして割り付
けられる。しかしプログラムカ瓢システムの目的である
通信を行う上で必要と判断する場合には、各機能および
割り付けを逆にすることができる。換言すれば、ループ
バス１５の何処かで多重データ線１６またはＭ Ｕ Ｘ
ＣＬ Ｋ線１７が断線した場合、多重コンピュータ１
２はその状況を認識してマスターおよびモニター多重コ
ントローラ２４，２４’の機能的な役割を切り換えるこ
とができる。第１１図に、多重コントローラ２４および
２４′を、それぞれマスターおよびモニター、またはそ
の逆に割り付けるためのマイクロブロセνす２２の割り
付は過程が流れ図として示されている。また第１２図に
は、特定の多重コントローラをマスターとして使用した
伝送が°゛可゛′またはバネ可゛′の何れであるかを判
定するマイクロプロセッサ２２の判定制御過程が流れ図
の形式％式％ まず第１１図の流れ図において、°゛割り付け゛′ルー
ヂンに入るための初期条件は、全システムに最初に電源
を入れた時に起こる電源投入初期化ステップ３００、ま
たは第１２図の流れ図に示すステップ４００の結果とし
て与えられる割り付は要求である。いずれの場合におい
ても、ステップ３０２は、予め決められている遠隔多重
コントローラのアドレッシング順序に従って、最初にア
ドレッシングすへき遠隔多重コントローラのアドレスを
める。ステップ３０４において、予め選択されている一
方の多重コントローラすなわち２４をマスターとし、他
方の多重コントローラすなわち２４′をモニターとする
ように、多重コン１−ローラ２４，２４’の制御レジス
タが設定される。再割り付けの必要が生じなければ、す
なわち多重線の劣化が生じなければ、上記関係はそのま
ま持続する。つぎにステップ３０６で、選択されたマス
ター多重コントローラ２４を介してアドレス指定した遠
隔多重コントローラとの間でデータの送受信を行う。判
定ブロック３０８は、その通信処理の保全性および成否
をしらべるための１つまたは複数のテストをまとめて示
している。保全性が確立した場合には、マイクロプロセ
ッサのメモリ内のフラグ３１０がセットされる。このフ
ラグ３１０は、当該特定遠隔多重コントローラ宛ての通
信を、マスターとして割り付けられた多重コントローラ
２４を用いて引き続き実行することを示す。 他方、保全性判定ステップ３０８の判定結果が否定（Ｎ
ＯＩ となった場合は、ブロック３１２に示されるよう
に、指定した遠隔多重コントローラとの間で、始めに割
り付けられたマスター多重コントローラ２４により通信
を正しく完了させるための試みがなされる。そして判定
ブロック３１４にて、上記の繰り返し試行が成功したか
否かを監視する。もし試行が成功（ＹＥＳ）すれば、プ
ログラムルーチンはブロック３０８の確認出力のステッ
プに戻る。他方、Ｎ回の試行の後にも通（ｇの保全性が
確立しない場合、マイクロプロセッサの制御プログラム
は、ブロック３１６に示すように、マスター多重コント
ローラとモニター多重コントローラの役割を切り替え、
多重コントローラ２４をモニターにし、多重コントロー
ラ２４′をマスターにする。このような機能の切り替え
は、各多重コントローラの制御レジスタの関連する段に
送られろ関連ビットの論理状態を逆転させることによっ
て行われる。つぎにブロック３１８に示されるように、
マイクロプロセッサのプログラムは、以前のモニター、
すなわち現在のマスターである多重コントローラ２４′
を通じて、その遠隔多重コントローラ１４との通信を最
高Ｎ回試みる。判定ブロック３２０では、再割り付けし
た多重コントローラを用いて試みた通信の成否を判定す
る。 もし成功ならば、ブロック３２２により次のように判断
される。すなわち、断線などにより、多重コンピュータ
は元のマスター多重コントローラ２４を通Ｏての特定の
遠隔多重コントローラのアドレッシングに失敗しており
、新しいマスターである多重コントローラ２４′を用い
て、その遠隔多重コントローラをアドレッシングする必
要があると判断する。ブロック３２２ては、メモリ内の
複数のフラグをセットすることにより、断線を表示し、
マスターとして割り付けられた多重コントローラ２４を
通して上記特定遠隔多重コントローラと通イｚを行うよ
うに指示する。しがし万が−、ブロック３２０の判定結
果がＮＯとなった場合には、当該遠隔多重コントローラ
は、ブロック３２３に示されるように、可能なＲｅ ｍ
ｕ ｘアドレス系統から除外される。 プログラムの流れが流れ図の幹部力、すなわちブロック
３１０の出口およびブロック３２４の入口に戻れば、多
重コントローラ２４または２４′を通じて、この時点ま
でに指定された遠隔多重コントローラに達する有効な経
路が確立している。 そうでなければ、あるアドレスはシステムから除外され
ている。ブロック３２４では、すべての有効な遠隔多重
コントローラ（Ｒｅｍｕｘｌ アドレスが割り付は済み
であるか調べられる。そうでなければ、っぎの遠隔多重
コントローラ・アドレスを得るための命令がブロック３
２６により発行され、その後、ルーチンはブロック３０
４の入口点に戻る。すべての遠隔多重コントローラに対
し割り付けが完了すると、割り付−けルーチンは停止す
る。 つぎに第１２図を参照して説明する。この図には、多重
コンピュータ１２および各遠隔多重コントローラ１４と
の間の可”および゛′不可”通信に関係する判定ルーチ
ンが示されている。このルーチンの入口３５０において
は、マスター多重コントローラと１つの遠隔多重コント
ローラとの間で通信が行われており、マスターから送信
されたアドレスおよびコマンドと、マスターがある遠隔
多重コントローラから受信したアドレスおよび応答がメ
モリ２５に格納されている。ステップ３５０は、マスタ
ーおよびモニター多ｆｆｉ ：、 ：、 ！、 、−ラ
２４．２４’の両方のステータスレジスフを読み込むた
めのステップである。その読み込まれた情報に基づいて
、その模様々な判定が行われる。 まずブロック３５２で、マスターの１゛通信終了”フラ
グがセットされているか否かがチェックされる。もし通
信が終了してぃなようであれば、ルーチンはブロック３
５６．．３５８，３６０，３６２から成る枝へ分岐する
。ブロック３５６は判定論理″１通信時間待機“を要求
する。ブロック３５８は、″再送”回数をインクリメン
トする。ブロック３６０は、′再送°′回数が最大値に
達したか調べる。ブロック３６２は、゛再送１回数が最
大値でなければ、メツセージを再送する。もし、゛再送
゛°回数が最大値であれば、ルーチンは第１１図に示さ
れている割り付はルーチンの゛割り付け”入口点４００
ヘジヤンプする。 ブロック３５２において、通信が完了しているとする。 通常、そうである。この場合、ブロック３５４で遠隔多
重コントローラからマスターに送られたＣＲＣの妥当性
判定が行われる。そのＣＲＣが妥当でない場合、すなわ
ちＣＲＣが一致しなかった場合、ルーチンは判定チーエ
ーンに分岐する。 この判定チェーンにおいては、まずブロック３６４て、
マスターにより受信されてマイクロプロセッサ２２に送
られたアドレスが、１６進のＦＦすなわちオール１であ
るか調べられる。このような条件のアドレスは無効であ
り、通常、多重データ線１６がオーブンになって、論理
ルベルに引き上げられた場合にだけ生じる。そのアドレ
スがＦＦてなければ、ステップ３５８において゛再送１
回数がインクリメントされ、ステップ３６２により再送
回数が最大値になるまでメソセージが再送される。その
アドレスがＦＦの場合は、ステップ３６６において、前
半の（すなわちマスター側送信の）ＣＲＣについてのエ
ラー判定が行われる。 エラーでなければ、“メツセージ再送”ルーチン３５’
８−３６２および４００が実行される。エラーの場合は
、ブロック３６８において、モニターステータスビット
のチェックが行われ、後半〈すなわち遠隔多重コントロ
ーラの回答）のＣＲＣのエラー判定が行われる。エラー
でなければ、゛１メツセージ再送”ルーチン３５８−３
６２および４００が実行される。エラーの場合は、ブロ
ック３７０においてモニターステータスビットのチェッ
クが行われ、マスターおよび遠隔多重コントローラより
送信されｔこアドレスが不一致であるか判定される。こ
れらのアドレスが一致した場合は、“メソセージ再送”
ルーチン３５８−３６２および４００が実行される。一
致しない場合は、ブロック３７２において、゛再送”回
数がある値Ｘであるか判定するためのチェックが行われ
る。この゛再送１回数がＸならば、第１１図の割り付は
ルーチンの入口点４００ヘジヤンプする。 再び゛可−不可”処理ルーチンの幹のブロック３５４に
戻り、遠隔多重コントローラからマスターに送られたＣ
ＲＣが正常ならば、マスターの送信したアドレスと遠隔
多重コントローラからマスターが受信したアドレスとの
比較が行われる。この比較は、マイクロプロセッサ２２
のソフトウェアによって為されるものであり、ブロック
３７４および３７６で示されている。そのアドレスが一
致しない場合は、パメシセージ再送”ルーチン３５８−
３６２および４００が実行されるが、まずオプシフンの
゛°高速リすレソンユ゛°が行われる。 この′°高速リすレッシュ°′は、遠隔多重コントロー
ラの出力を回復させるため゛１リフレノシュルーヂン″
（図示せず）を促進させるように働くものである。アド
レスが一致した場合には、マスターで受信されマイクロ
プロセッサ２２へ送られた応答がブロック３８０にて調
べられ、それが１６進のＦＦであるか判定される。ＦＦ
ならば、“メツセージ再送°″ルーチン３５８−３６２
および４００が実行される。ＦＦでなければ判定ブロッ
ク８８２へ進み、゛ラインブレーク″フラグが゛割り付
け”ルーチンのブロック３２２においてセット済みであ
るかチェックされる。′°ラインブレーク”フラグがま
だセットされていない場合は、ブロック３８４に進み、
モニターの″′通信終了”ステータスビットがセット済
みであるか調べられる。 セット済みならば、ブロック３８６に示されるように、
次の通信ジ−タンスに進む乙とができる。 なお、モニターの゛通信終了”ステータスのチェックを
、判定チェーンのもっと前のほうで行っておいてもよい
。同様に、ブロック３２２における“ラインブレーク”
フラグがセット済みであり、マスターおよびモニターが
その状況を補うように割り付は済みであることを表示し
ている場合は、次の通信シーケンスに進むことができる
。モニターの“通信終了”フラグがセットされていない
場合は、ルーチンはブロック３８８の１１１通信時間待
機”に分岐し、次に“メツセージ再送″ルーチン３５８
−３６２および４００へ進む。 前述の゛可−不可通信″ルーチンは複数の保全性チェッ
クを統合したものであり、断線が存在してマスターおよ
びモニター多重コントローラの再割り付けが必要である
と推定する前に、通信の再送を何回か予め試みるための
ものである。 ここで、第１図、第２図、第３図Ａおよび第３図Ｂに詳
細に示されている本発明の１つの特徴について説明する
。これらの図には、多重システム１０を様々な期間に低
電力モードで動作させるための仕組みが示されており、
特にその１部が破線ブロック５００として第２図に示さ
れている。システムの電源は一般に自動車の１２ボルト
蓄電池であり、その容量が限られているから、多重シス
テム１０全体の消費電力をできるｔ！け減らし、電源の
寿命延ずように工夫されている。特に、マイクロプロセ
ッサ２２、システムクロノク源２８、Ｒ’０Ｍ２７、お
よびデコード制御部Ｆ］！３４、すなわち第３図Ａの全
回路からなる多重コンピュータ１２の部分（第２図の５
００）の消費電力の低減が図られている。 いわゆる゛睡眠”′モードによる多重システム１０の低
電力動作の機能的説明を行う前に、このモードに利用さ
れるマイクロプロセッサ２２の外部回路について説明す
る。特に第３図Ｂを参照すると、図示の回路はすべて自
動車のＭｆａ池などから引き出された＋５Ｖの電源電圧
に常時接続されている。乙の回路はマイクロプロセッサ
２２の制御に使用され、また低電力゛睡眠”モードを実
行し、その後にシステムを゛′再開１′させるために用
いろ様々なタイミング機能を生じさせるものである。 ５０ＫＨｚ発振藷３０は一般的なＲＣ発振器の構成であ
り、８段のカウンタ３２のクロック入力ＣＫ］に５０Ｋ
Ｈｚ信号を供給する。このカウンタの各段は、その１段
目のＱ。出力に２５ＫＨｚの方形波信号を発生ずるよう
に接続され、この方形波信号はマスターおよびモニター
多重コントローラ２４．２４’にＭＵＸＣＬＫとして与
えられる。 カウンタ３２の最終段Ｑイ出力はカウンタ３３のクロッ
ク入力ＣＫＩに接続され、リップルダウンカウントされ
る。しかし、ここで重要なことは、カウンタ３２の後半
用のリセット人力ＣＬ２、オヨびカウンタ３３の前半用
のリセット入力ＣＬＩは、これらカウンタ部分をリセッ
トするように働き、リセット信号が供給されたときに、
これらカウンタの計数サイクルを変更するということで
ある。 リセットパルスはマイクロプロでノサ２２によって制御
されるものであり、通常はＮＭＩ＊パルスに続いて発生
ずる。 カウンタ３３の第１段のＱ、出力は線５１０を介してＡ
ＮＤゲート５１２の一方の入力に与えられ、このＡＮＤ
ゲート５］２の出力は線５１４を介してカウンタ３３の
後半のリセット入力ＣＬに供給される。カラン々３３の
第２段出力Ｑｃは線５１５を介してＮＡＮＤゲート５１
６の一方の入力に印加され、乙のＮＡＮＤゲートの出力
はＤ−フリシブフロップ５１８のＤ入力に供給される。 カウンタ３３の第４段出力Ｑ、＋は綜５１９を介してＡ
ＮＤゲート５２０の一方の入力に与えられ、また、その
カウンタ３３の後半のクロック入力ＣＫ ’２に供給さ
れる。カウンタ３３の第８段出力Ｑ、ｌは＠５２２を介
してインバータ５２３の入力に接続され、またリセット
信号ＲＥＳＥＴを発生する。このＲＥＳＥＴ信号は、第
３図Ａのインバータ５２４を介してマイクロプロセッサ
２２に対するＲＥＳＥＴ＊入力となり、またマスターお
よびモニター多重コントローラ２４．２４’のＭＲ才大
入力供給される信号ＰＵＲ２となる。 線５２２に現れる信号は、破線３５で囲まれた電源制御
回路の一方の入力となる。この電源制御回路３５は、低
電力動作すなわち゛′唾睡眠モード動作の始動および停
止を行うものである。電源制御論理３５には、インバー
タ５２３の他に、Ｄ−フリップフロップラッチｓ２６、
ＡＮＤゲート５２８およびＭＯＳＦＥＴなどのゲート制
御型カスイッチ５３０が含まれている。 ＡＮＤゲート５１６、Ｄ−フリップフロップ５１８．５
３２およびＮＡＮＤゲート５３４は、カウンタ３２，３
３と協動して後述するように２０ｍ５［隔で割り込み信
号を発生し、また第２図のパルス発生回路３６に応動す
る論理を構成している。 通常動作中においては、Ｄ−フリップフロップ５１８は
、マイクロプロセッサ２２のプログラム動作を制御する
ためのマスク不可能割り込み信号ＮＭＴ＊を発生する。 このＮＭｌ＊信号は、システムに初めて電源が投入され
てリセットパルスＰＵＲＩが発生してから２０ｍ５後に
、最初に発生する。その後は、マイクロプロセッサが電
源を入れられ通常の動作を行っている期間に、ＮＭＩ＊
割り込み信号は２０ｍ５間隔て発生する。ＮＭＩ＊イＳ
号は、フリップフロップ５１８のＤ入力が２０ｍ５間隔
て論理１になった後、最初のメモリ要求信号ＭＲＥＱ＊
がフリップフロップ５］８のクロック入力ＧＫに与えら
れた時点に、同フリップフロップのＱ＊比出力生じる遷
移信号である。フリシブフロップ５１８ｔ７）Ｄ入力は
、カウンタ３３の出力綿５１５によって２０ｍ５間隔で
イネーブルされるが、そのようになるのは、システムが
パ刈ン”′ないし″゛目覚゛′モードにある時、すなわ
ち、線５５０に信号が現れてＡＮＤゲート５１６の他方
の入力に加わる時に限られる。このＭＲＥＱ＊Ｒ号は、
Ｄ−フリップフロップ５３２のＧＫ大入力も与えられる
。乙のＤ−フリップフロップ５３２のＤ入力は、フリッ
プフロップ５１８のＱ出力と接続されており、またＱ＊
比出力ＮＡＮＤゲート５３４の一方の入力となる。ＮＡ
ＮＤゲート５３４の他方の入力には、フリップフロップ
５１８のＱ出力が接続される。従って、ＮＡＮＤゲ−）
５３４の出力線５５２にＮＭｌ＊パルスと同時に２０ｍ
５間隔でリセット信号が発生し、次のＭＲＥＱ＊Ｒ号が
来るまで発生し続ける。線５５２に生しるリセット信号
はＤ−フリップフロップ５３６のＣＬ＊入力に加わり、
このＤ−フリップフロップ５３６はタイマリセント論理
（５３８゜５４０．５４２）を再びイネーブル状態にす
る。 フリップフロップ５３８，５４０は、電源の初期投入時
に、電源投入リセノ）ＰＵＩｔｌにより初めにクリアさ
れる。さらに、フリップフロップ５３６のＱ＊比出力、
各ＮＭＩ＊信号に続いて線５５２に生じる信号により論
理１にセットされる。 乙の動作によってフリップフロップ５３８，５４０はセ
ントされ、ＮＡＮＤゲート５４２の入力に接続されたそ
れらのＱ＊比出力、それらのクロック入力ＣＫに５０Ｋ
Ｈｚクロツクが印加された時に、それぞれ論理０および
論理ｌとなる。それ故に、その時にＡＮＤゲート５４２
の出力は０となって、タイマー３２，３３をリセットし
ないようになる。しかし、マイクロプロセッサ２２が通
常動作中の場合には、マイクロプロセッサ２２はＮＭＩ
＊パルスに応答後、タイマーリセット信号ＴＩＭＥＲ３
Ｔを発生ずる。このタイマーリセット信号はフリップフ
ロップ５３６のクロック入力ＣＫに加わって、まずその
フリップフロップを反転させ、つぎにその後に続くフリ
ップフロップ５３８．５４４を反転させる。その結果、
ＡＮＤゲート５４２の出力は論理１に変化する。このよ
うにＡＮＤゲ〜ト５４２の出力に論理１が出ると、カウ
ンタ３２の後半の４段およびカウンタ３３の前半の４段
がリセットされる。通常動作においては、リセット信号
ＴＩＭＥＲ３Ｔはほぼ２０ｍ５間隔て発生ずるため、カ
ウンタ３３は、第３段出力線５１５の２０ｍ５出力に続
き、次にカウントアツプする以前にリセットされる。 マイクロプロセッサ２２が正しく動作しなかったり、電
源が切断されていたり、若しくは゛死んだ″状態になっ
たりして、カウンタのリセント回路へのＴＩＭＥＲ３Ｔ
信号を発生しない場合、カウンタ３２，３３はもはやり
セットされないため、通常のリップルダウンカウントを
継続する。このような場合、カウンタ３３は、通常なら
ばリセットされるはずの２０ｍ５時間を越えてカウント
し続け、４０ｍｓ時間に達すると、線５１９に論理１が
発生し、これがＮＡＮＤゲート５２０に入力する。この
時に、正常に電源が投入されている動作期間と同様にＮ
ＡＮＤゲート５２０の他方の入力が論理１であると、そ
のＮＡＮＤゲートから論理１信号が出力され、これが線
５５６を介してラッチ５２６のＰＲ＊入力に加わるため
、このランチのＱ出力が論理１にセットされる。重要な
ことは、電力ＭＯ３ＦＥＴ５３０は、そのゲート入力が
論理０の時に゛オン”状態となって＋５Ｖｓｗを出力し
、ゲート入力が論理１の時にオフするということである
。フリップフロップ５２６のＱ出力は、線５５８を介し
てＦＥＴ５３０の制御ゲートに接続されているから、そ
のＱ出力が論理１になった時に、このＦＥＴはオフして
＋５Ｖ１．は回路５００から切り離される。＋ｓｖｆ＃
ｇｍがマイクロプロセッサ２２から切り離された時は、
システムはパ電源断”すなわち゛睡眠″モードに入る。 カウンタ３３は４０ｍｓ時間を越えてカウントダウンし
続けると、マイクロプロセッサを電源断すなわち” ＠
ＩＩ ”モードにするため、その結果として、ある時
間後にリイネーブル信号すなわち０覚醒″イε号を生じ
る。具体的に説明すれば、最後のＮＭＩ＊割り込みから
約６５４ｍ５を経過した時に、タイマー３３の最終段が
論理１になり、これが線５２２を介して前述のリセット
パルスＲＥＳＥＴとなり、まｔこ電源制御回路３５内の
インノく一タ５２３の覚醒信号となる。そうすると、イ
ンバータ５ｚ３はラッチ５２６のリセット入力ＣＬ＊に
０を与えて、そのＱ出力を論理０にリセットする。その
結果、ＦＥＴスイッチ５３０が″′イオンして、マイク
ロプロセッサ２２およびその他の回路ｓ ｏ ｏｒζ再
びＭ源を供給する。このように、この論理は゛監視”状
態の後に、マイクロプロセッサ２２を作動モードに復帰
させる試みを繰り返して行う。すなわち、マイクロプロ
セッサ２２の再スタートを繰り返し試みるが、毎回電源
を切断してから再投入し、その再投入の際にリセット信
号ＲＥＳＥＴをマイクロプロセッサに供給して初期化す
る。マイクロプロセッサ２２の再スタートが成功した場
合には、マイクロプロセッサ２２は再びＴＩＭＥＲ８Ｔ
パルスを発生し、タイマーカウンタ３２，３３をリセッ
トして、それ以降の゛１監視電源断″を抑止する。 ゛″覚醒″”時に電源制御ラッチ５２６のＱ＊出力が論
ｌｌ！！！１になると、この論理１が線５５０を介して
ＡＮＤゲート５１２の一方の入力に加わる。それから僅
かな時間すなわち５ｍｓ遅れて、カウンタ３３の第１段
からパルスが出て綜５１０を介しＡＮＤゲート５１２の
他方の入力に与えられるため、リセットパルスが線５１
４を介してカウンタ３３に送られ、その後半がリセット
される。 ここまでは、リセットパルスＴＩＭＥＲ３Ｔが発生しな
いことによる監視回路のタイムアウトに応答した電源断
の開始との関連で、電源制御回路（スイッチ） ３５に
ついて説明した。しかし、この電源制御ＩＩｒＭ路３５
は、マイクロプロセッサ２２ら出される制御信号に応答
してマイクロプロセッサ２２の電源を切断して、それを
゛睡眠”モードにさせるように使用することもできる。 具体的に説明すると、゛睡眠１′モードに入りたい場合
には、マイクロプロセッサ２２は″電源断″ストローブ
信号ＰＷＲ５ＴＢをタイマーデコード論理３４Ｃを介し
て送出することができる。このＰＷＲＳ ＴＢ信号は電
源制御ランチ５２６のクロック人力ＣＫに加わる。ラッ
チ５２６のＤ入力は論理１に保持されているから、ＰＷ
Ｒ８ＴＢ信号が加わるとそのＱ出力が論理１にセットさ
れ、電力ＦＥ７５３０をオフさせる。このようにして、
マイクロプロセッサ２ｚは、それ自体および他のブロッ
ク５００内の回路をＩｌ［！眠”モードにすることがで
きる。これにより、多重データ１ａ１６を用いたすべて
の通信が停止し、綜１７のＭＵＸＣＬＫ信号はオフする
。 “睡眠”モードを開始させるＰＷＲ３ＴＢは、ＴＩＭＥ
Ｒ３Ｔパルスが発生してからすぐに発生するように、す
なわちカウンタ （タイマー）３２１３３のリセットと
ほぼ同時に発生するように、予めタイミングが決められ
ている。しｔこがって、カウンタ３２，３３の開始時刻
は、ＰＷＲＳ Ｔ Ｂによって“睡眠″モードが開始さ
れる時刻とほぼ同時になる。６５４ｍ５の時間経過して
カウンタ３３３の出力線５２２が論理１になっｔこ時に
、電源制御レジスタ５２６の状態が反転してＦＥＴ電力
スイッチ５３０が再びオンし、マイクロプロセッサ２２
およびその他のブロック５００内の回路を“覚醒すなわ
ち電源投入”させる。 さらに電源制御スイッチ３５は、ＡＮＤゲート５２８お
よびインバータ５６６を介してチップセレクト信号Ｃ３
＊を送出し、これはマスターおよびモニター多重コント
ローラ２４．２４’のＣ８＊入力に供給される。マイク
ロプロセッサに電源が供給されている状態において、Ｃ
Ｓ＊信号がそのアクティブな状態であるＬＯＷになると
、このＣ３＊信号により多重コントローラはマイクロプ
ロセッサ２２からの制御信号を受け付は可能となる。他
方、＃電源断”の期間すなオ）ちモードにおいてＣ３ｌ
ｋ信号がＨＩＧＨになると、多重コントローラ２４．
ｚ４’はマイクロプロセッサｚ２からの信号を全く受け
付は得なくなり、締Ｉ７上のＭＵＸＣＬＫ（ｇ号ヲソノ
期間ＨＩＧＨレベルに保持する。 さらに、電源制御回路３５は、ＡＮＤゲート５２８およ
びＮＡＮＤゲート５６８を介して、ＲＡＭ２Ｇを抑止す
るように動作する。すなわち、システムが゛電源断′°
まｔ二は゛睡眠″モードである限り、ＮＡＮＤゲート５
６８の他方の入力に加わるＲＡＭイネーブル信号ＲＡＭ
ＥＮＢによってＲＡＭ−２６がイネーブル状態にされな
いようにする。 このような構成にする理由は、゛電源断１モード期間に
はＲＡＭ２６をイネーブルすべきでないことと、パ電源
断“モード期間内、若しくは、そのモードになった時点
に、ＲＡＭデコード回Ｒ１３４Ｂがｔこまたまイネーブ
ル信号ＲＡＭＥＮＢを１発生する可能性があるからであ
る。 つぎに第１３図の機能流れ図にしｔこがって、多重コン
ピュータ１２および遠隔多重コントローラ１４の動作を
説明する。この図はシステムを低電力の１″睡眠７モー
ドに移行させる場合、およびその後に“電源投入”ステ
ータスに復帰させる場合について示している。このルー
チンは基本的には、マイクロプロセッサ２２のプログラ
ムによって制御されるが、このようなプログラムは当業
者であれば以上の説明と流れ図から容易に具現できろは
ずである。前述しｔこように、また以下さらに説明する
ように、このルーチンの一部はハードウェアであるタイ
マーおよび電源制御回路３５に依存する。 前述した様々な“必須”の主要な電気的機能は、自動車
の点火スイッチの状態と関係なく作用しなければならな
い機能である。例えば、ランプ（外部灯、前照灯、警告
灯など）は何時でも動作可能でなければならず、したが
って“必須″機能である。他方、ワイパーは点火スイッ
チが“オン”して’ＲＵＮ″または”ＡＣＣＥＳＳＯＲ
Ｙ’”の位置にあるときに働けばよく、シたがって″非
必須”機能である。このような１゛必須″機能が存在す
るために、多重システム１０は、点火スイッチを経由さ
せることなく自動車のバッテリーから直接給電される。 しかし、°°睡眠”モードが用意されているのて、非動
作状態の期間、例えば自動車が駐車している期間におい
ては、多重システムによるバッテリーの電力消費は自動
的に減少する。°゛睡眠゛′モードおよび“必須”スイ
ッチ入力（１４６）は、たとえシステムが゛睡眠°°モ
ードになっていても、システムが必須入力に対しである
妥当な時間内に応答するように構成されている。 第１３図を参照して説明する。マイクロプロセッサ２２
はプロｙり６００に示されるように、点火スイッチを周
期的に監視する。点火スイッチが遠隔多重コントローラ
１４のＢ側チャタリング抑圧回路１４４Ｂ、に接続され
、また必須スイッチレジスタ１４６．に接続される。判
定ブロック６０２では、点火系統が“オフ”であるか否
かを調べ、“オフ”でなければ直ちにブロック６３０に
レヤンプする。このブロック６３０では、システムに″
″オンまたは１゛電源投入”状態を維持するように指示
し、またオペレータからの指令を処理する。 点火系統が゛オフ”している場合は、ルーチンはステッ
プ６０４に進み、゛睡眠”判定処理を開始する。 との″“睡眠”判定処理の最初の判定は、ブロック６０
６に示されるように、外部灯系統または警告灯系統（若
しくは他の゛必須″機能）が゛オン″であるか否かを調
べることである。倒れかの系統が゛オン″′であれば、
システムを゛′オン″状態に維持させるためにブロック
６３４へ進む。しかし、何れの系統も゛°イオンになっ
ていない場合は、ブロック６０８に示されるように１０
秒間の監視時間をおき、その間、電源を維持する。乙の
１０秒の監視時間はプログラムによって測定される。 この１０秒の監視期間に、ブロック６１０に示されるよ
うに、システムの入力が継続的に走査され、その監視期
間に“必須″機能または点火スイッチの何れかが操作さ
れたか判定ブロック６１２で判定される。操作されたな
らば、システムはブロック６３０に示されるように、各
スイッチの状態を読み込ノして運転者の指令を処理し、
その後、ブロック６００へ戻る。１０秒の監視Ｍ間内に
スイッチが全く操作されない場合は、ステップ６１６で
“睡眠″モードに入るように判定される。 ゛睡眠゛′モードシーケンスにおいては、まずブロック
６１８で、全遠隔多重コントローラ１４を低消費電力モ
ードににさせるための準備を行う。 すなわち、遠隔多重コントローラのランチ出力回路１４
０Ａ、１４０Ｂを、負荷が非駆動状態となるように設定
し、またＭＵＸＣＬＫを“オフ”させる。このように負
荷を非ｗＡ動状態にさせることにより、外部の電子的な
駆動部分の消費電力が最少となる。またＭＵＸ（：ＬＫ
を１１オフ”させると、多重コントローラおよび遠隔多
重コントローラの消費電力が最少となる。これは、ＣＭ
ＯＳデバイスの消費電力は、デバイス内のゲート遷移数
に直接関係するからである。つぎに、ブロック６２０に
示されろように、ソフトウェアによって電源断ストロー
ブパルスＰＷＲ８ＴＢが発生され、電力スイッチラッチ
５２６に与えられる。ブロック６２２では、ＰＷＲＳ
Ｔ Ｂパルスおよびラッチ５２Ｇに多重コンピュータ回
路（第２図の破腺枠５００）の＋５Ｖｓ−電源をオフさ
せるように指示する。 多重コンピュータ回路５００の電源は、６５４ｍ５間“
４７゛′されるように時間調整されている。 この時間ｔＪＵを示すブロック６２４に至る破線経路は
ハードウェア機能であり、乙の調整時間の最後に当該電
力は再投入される。 ブロック６２６に示されるように、６５４ｍ５時間経過
後にシステム全体に再び電源が供給されると、ＭＵＸＣ
ＬＫが再び遠隔多重コントローラに供給され、それらの
“必須“スイッチレジスタ回路１４６が照会される。つ
ぎに判定ブロック６２８において、直前の６５４ｍ５の
゛睡眠゛期間に、“必須”スイッチの何れかに変化が生
じたか判定される。そのような変化が生じなければ、ル
ーチンはブロック６２０に戻って再び゛睡眠”モ−ドに
入る。しかし、″゛必必須パヌスイッチ変化が生じた場
合は、ルーチンはプロ、り６３０に進み、ｍ杭的にスイ
ッチの状態を読み込み運転者からの指令を処理する。そ
の後、ブロック６００において、゛低電力″の判定を再
開する。ここまでの説明から理解されるように、゛必須
″スイソチレンスタ１４６、からの入力だけに基づいて
応答動作がなされるものではない。そうではなくて、シ
ステムは、その後の“電源投入°′期同に対応するＢ側
チャタリング抑圧スイッチにさらに確認をめる。 ″睡眠ゝ′モード期間において多重システム１０に必要
な電力は、′ｉ′ｒ＆源投入期間におけろ電力の１０パ
ーセント未満であるので、平均消費電力は゛°睡眠１期
間を長くするほど少なくなるが、むやみに長くしたので
は必須スイッチからの入力に対する応答が許容限度を越
えてしまう。従って、″゛唾睡眠°時間は２５０ないし
７５０ｍ５の範囲が現実的である。まｔこパ睡眠゛′期
間における自動車の１２Ｖバツテリーの定常電流は、１
０ミリアンペアが達成されている。 以上、実施例について本発明を説明したが、当業者であ
れば、特許請求の範囲に記載した本発明の精神および範
囲を逸脱する乙となく、種々の変形が可能であることは
明らかである。
２２、メモリ２５、発信蓋およびカウンタ／タイマーの
回路２８、マスター多重コントローラ２４およびモニタ
ー多重コントローラ２４′の相互接続は、第１図に示さ
れているデータバスおよびアドレスバスの他に、後に詳
細に説明する様々な制御Ｉ線によってなされる。 多重バス１５に接続され遠隔多重コントローラ１４は、
すべて同様の構成であり、０ＭＯ８論理素子を用いたＬ
ＳＩゲートアレイである。各遠隔多重コントローラ１４
は、多重コンピュータ１２との“知的な”相互通信のた
めの重要な論理能力を備えており、ことては自動車の様
々なスイッチから１６種類の入力を受けることができ、
また自動車の様々な負荷デバイスに対し１６種類の出力
を与えることができるようになっている。そのようなス
イッチ入力の代表的なものがヘッドライトをオンオフ制
御するためのものであり、また代表的な出力としてはヘ
ッドライトを付けたり消したりするための制御信号があ
る。なお、前記スイッチ入力は多数の様々な負荷や機能
を制御する必要上から生じるものであり、同様に前記出
力信号は多数の様々なタイプの負荷を制御するものであ
る。 各遠隔多重コントローラ１４の構成は次の通りである。 各遠隔多重コントローラ１４は２つの部分に分かれてお
り、各部分は８本の入力と８本の出力を有し、またそれ
ぞれ異なったアドレスを持つている。さらに詳しく説明
すれば、遠隔多重コントローラ１４の一方の側はＡ側と
呼ばれ、偶数のアドレスを与えられる。遠隔多重コント
ローラ１４のの他方の側はＢ側と呼ばれ、Ａ側アドレス
より１だけ大きな奇数のアドレスを付けられる。自動車
の様々な負荷に対する遠隔多重コントローラ１４の出力
は、一般に様々な制御素子すなわちバッファ回路３０に
低電圧制御信号を与える。このバッファ回路は、当該制
御（８号に応答して、自動車の１２Ｖ電源を制御すべき
負荷に接続したり、切り離したりする。 この多重通信システム１０においては、第５図の（１３
１に示すような通信プロ）・コルを、多重コンピュータ
１２と遠隔多重コントローラ】４との間のデータ通信に
使用する。このような通信プロトコルは、通信エラーお
よび／または異常を効率良く検出することにより、通信
システムの保全性を高めることを意図している。このデ
ータプロトコルの詳細については、ウィリアム・フロイ
ドによって１９８３年９月２４日に出願され、本件出願
人に譲渡された米国特許出願第４Ｅｉ９，５９１号“安
全な通信処理のためのプロ）・コル／フーマソトを有す
る自動車多重システム″に述べられている。簡単に説明
すると、多重バス１５の多重データ線１６上の各通信デ
ータは、７キヤラクタすなわち７バイト（１バイトはそ
れぞれ８ビツト）から成る。最初の１バイトは同期（Ｓ
ＹＮＣ）バイトである。次の３バイトはマスター多重コ
ントローラ２４からのコマンドメツセージを構成し、ア
ドレスバイト、コマンドバイトおよびＣＲＣエラー検出
バイトからなる。最後の３バイトは遠隔多重コントロー
ラ１４からの回答メノセーノであり、アドレスバイト、
応答バイトおよびＣＲＣエラー検出バイトからなる。本
実施例のシステム１０は、それぞれが２つの異なったア
ドレスを持つ遠隔多重コントローラ１４を最高２８台制
御できるように構成されているが、実際的には、遠隔多
重コントローラ１４の台数はこれよりはるかに少ないの
が普通であろう。例えば、第１図に示す実施例において
は、遠隔多重コントローラ１４は２台だけである。 第２図、第３図Ａおよび第３図Ｂを参照して説明する。 システムクロック （ＳＹＳＣＬＫＩは、多重コンピュ
ータ１２のマイクロプロセッサ２２およびその他の様々
な要素のタイミンーグを制御するもので、普通は２．５
ＭＨｚであり、これは一般的な構成のＲＣ発振Ｎ２８に
より与えられる。 さらに、同様のタイプのＲＣ発振器からなる５０ＫＨｚ
の発振器３０が設けられており、この発振器３０の出力
信号は多段２進カウンタ３２の１段目で１／２に分周さ
れ、２５ＫＨ７，のクロック信号がつくられ、これは多
重クロック（ＭＵＸＣＬＫ）として使われる。多重バス
１５上の直列多重データは２５Ｋ）ｔＺの速度でクロッ
キングされるから、１ピントの周期は０．０４ｍ５であ
り、８ビツトからなる１バイトの周期は０．３２ｍ５と
なる。マイクロプロセンサ２２、ＥＰＲＯＭ２７に記憶
されているマイクロプロセッサ２２のプログラム、ＲＡ
Ｍ６に記憶されているデータ、マスター多重コントロー
ラ２４およびモニター多重コントローラ２４′の相互間
の信号授受は、５ＹＳＣＬＫによって決まる速度で行わ
れる。マイクロプロセッサ２２とメモリ２６．２７との
間の相互通信は、一般的なデコード制御論理３４によっ
て制御される。このデコード制御論理３４には、第２図
に示すタイマー回路３１と電源制御スイッチ回路３５に
制御信号を与えるためのタイマーデコード論理も含まれ
ている。なお、タイマー回路３１と電源制御スイッチ回
＋＋８３５については後に詳述する。マイクロプロセッ
サ２２は、タイマー３１より約２０ｍ５間隔で与えられ
るマスク不可能の割り込み（ＮＭＩｋｌによって割り込
まれる。 ハードウェアのタイマー回路３１には、第３図Ｂにそれ
ぞれ示すような、８段のｌ／２５６分周カウンタ３２，
３３が含まれている。タイマー回路３１からは２０ｍ５
間隔てタイミング信号が発生するが、この信号は第２図
に示されているＮＭＩ＊信号発生用のパルス発生口ＩＪ
８３６に与えられる。 さらに、自動車のバッテリーケーブルに接続するなどに
よって多重システム１０に初期電源投入を行っｔコ時に
、一般的な電源投入リセット信号ＰＵＲ１がブロック３
７として示された通常の回路から発生する。このＰＵＲ
，信号はパルス発生回路３６にも入力する。 第２図、第３図Ａおよび第３図Ｂから明らかなように、
マイクロプロセッサは８本の双方向データ線Ｄ０−Ｄ、
を用いて、メモリ２６．２７、マスター多重コントロー
ラ２４およびモニター多重コントローラ２４′に対し、
データを並列に入出力するようになっている。またマイ
クロプロセッサ２２は、メモリ２６．２７、マスター多
重コントローラ２４、モニター多重コントローラ２４′
およびデコード制御論理２４にアドレス信号を与えるた
めの１６本のアドレス１ｉｔＡｏ Ａ＋ｓを有する。 マイクロプロセッサ２２と、マスターおよびモニター多
重コントローラ２４および２４′との間のデータバスは
符号４０で示されており、これら各部分の相互間のアド
レスバスは符号４２で示され、Ａｏ−Ａ、から成る。マ
イクロプロセッサ２２とマスターおよびモニター多重コ
ントローラ２４およヒ２４’Ｌｃ＋＋Ｌ、別に５木の信
号ｗＡＲＤ＊、ＷＲ＊、ｌ０ＲＱＩ、Ｍｌ、およびＩ
ＮＴ＊が設けられている。マイクロプロセッサ２２は、
メモリ２５または多重コントリーラ２４，２４’などの
入出力装置からデ〜りを読む必要が生しすこ時にＲＤ＊
信号を発行する。多重コントローラ２４．２４’のうち
、マイクロプロセッサ２２によってアドレス指定されｔ
こ側（よ、多重コントローラ２４．２４’からデータを
データバス４０にゲートきせるためにＲＤ＊信号を発行
する。マイクロプロセッサ２２によって与えられるＷＲ
＊信号は、アドレス指定されたメモリ２６．２７または
入出力装置である多重コントローラ２４．２４’に格納
すべき有効なデータが、データバス４０に保持されてい
ることを示す。Ｉ ＯＲＱ＊信号は、入出力のリードま
たはライト動作のための有効な入出力アドレスが、アド
レスバス４２に乗っている乙とを示す。 割り込みが受け付けられている時には、割り込み応答ベ
クトルをデータバス４０に粱せる乙とができることを示
すｔ二めに、ｌ０ＲＱＩ信号もＭ１＊信号と一緒に発生
する。Ｍ１＊信号は、マイクロプロセッサ１２の現在の
サイクルが命令実行のＯＰコード取り出しサイクルであ
る乙とを示す。また前述のように、Ｍ］＊信号は、割り
込み受け付はサイクルを表示する。］ ＮＴ＊信号は、
マスター多重コントローラ２４のように、マスターモー
ドで動作中の多重コントローラから発生する信号の一つ
であり、これは割り込み要求中にマイクロプロセンサ２
２に与えられる。マイクロプロセッサ２２は、実行中の
命令が終了しｔコ時に割り込み要求を受け付ける。 マイクロプロセッサ２２はさらに、ＭＲＥＱ＊４８号を
発行する。このＭＲＥＱ＊信号は、ＲＡＭとＥＰＲＯＭ
のデコード回路およびＮＭＩ＊パルス発生器に与えられ
るものであり、アドレスバスにメモリ読み出し動作また
はメモリ書き込み動作のための有効なアドレスが保持さ
れている時に、ＲＯＭまｔこはＲＡＭのいずれかを選択
し、またＮＭ■＊発生θｇよりＮＭＩ＊入力にパルスを
供給させる。 第３図Ｂから明らかなように、マスター多重コントロー
ラ２４およびモニター多重コントローラ２４′は、それ
ぞれのアドレスを設定するため、すなわち布線するため
のアドレス入力１ｆｆｉＡＤＤＣＭＰＩ−７を有する。 マスター多重コントローラ２４については、ＡＤＤＣＭ
ＰＩ−７のうちＡＤＤ Ｃ’Ｍ Ｐ ４は＋５ｖ（論理
１）に接続されているが、それ以外は接地（論理０）さ
れている。モニター多重コントローラ２４′の場合も同
様であるが、ＡＤＤＣＭＰ４ｔ［［ＪＯとさｆｉ、ＡＤ
ＤＣＭＰ５は論理１とされている。したがって、マスタ
ー多重コントローラ２４とモニター多重コントローラ２
４′は、マイクロプロセッサ２２との通信の際にそれぞ
れ識別可能である。 マスター多重コントローラ２４とモニター多重コントロ
ーラ２４′は、それぞれＰＵＲ２信号を受けるＭＲ大入
力有する。このＭＲ大入力、後述するようにして得られ
るＰＵＲ３信号を受け、各多重コントローラ２４．２４
’の内部の制御レジスタおよびタイミングのリセット初
期化を行うものである。 ここで、多重システム１０の動作プロトコル、特に多重
コンピュータ１０と遠隔多重コントローラ１４との間の
直列データ多重処理について説明する。ＲＯＭ２７に格
納されているプログラム命令のルーチンに従って、マイ
クロプロセッサ２２は各遠隔多重コントローラを走査し
て、いずれの入力スイッチが操作されているか（操作さ
れている場合）をＷ、認し、次に該当する負荷に対する
必要な出力制御操作を実行する。この制御を実行するた
めに、マイクロプロセッサ２２ （普通、アドレスおよ
びデータを並列に入出力する）は、マスター多重コント
ローラ２４を用いて、各遠隔多重コントローラ１４に対
して発行されたアドレスおよびコマンドを直列データ形
式に変換し、次に遠隔多重コントローラ１４により発行
された直列化アドレスおよび応答データを並列形式に再
変換して、並列データバス４０によりマイクロプロセッ
サ２２に送る。前述しｔこように、多重コンピュータ１
２と遠隔多重コントローラ１４との間の通常の通信の場
合、第５図の（Ｂ）に示すごとく、まず５ＹＮＣバイト
が発行され、それに続いてアドレスバイト、コマンドバ
イトおよびエラーチェック （ＣＲＣバイト）が、メツ
セージとしてマスター多重コントローラ２４から特定の
遠隔多重コントローラ１４へ送信される。その後、その
指定されｔこ遠隔多重コントローラ１４は、多重データ
線１６を通じてアドレスバイト、応答バイトおよびエラ
ーチェック（ＣＲＣ）バイトによって応答する。マスタ
ー多重コントローラ２４から送られたアドレスバイトに
は、その遠隔多重コントローラ１４内の選択された側半
分のアドレスが含まれている。コマンドバイトは、指定
された遠隔多重コントローラに対し外部スイッチの操作
によって与えられた様々な入力信号を返すように指示し
、および／または、その遠隔多重コントローラの選択さ
れた側半分に接続されている出力負荷装置に対する出力
制御信号を発生するように指示するものである。アドレ
スバイトおよびコマンドバイトを用いて巡回冗長エラー
チェックが行われ、エラーチェックバイトが生成される
。このエラーチェックバイトは、指定された遠隔多重コ
ントローラへ伝送される。応答する遠隔多重コントロー
ラ１４は、恐らくマスター多重コントローラ２４によっ
て指定されたものであり、その応答データは当該遠隔多
重コントローラのアドレスを示すアドレスバイトから始
まる。このアドレスバイトの後に、当該遠隔多重コント
ローラによる受信コマンドメツセージに対する応答を示
す応答バイトが続く。 通常、応答バイトは、様々な入力スイッチの状態および
出力負荷の駆動状態を示す。ことてスイッチ入力および
／または出力負荷の状態は普通、ラッチされたスイッチ
入力および負荷出力の駆動応答をサンプリングをするこ
とによって判定される。 通常、応答バイトには、当該遠隔多重コントローラがそ
れ自体のマスター多重コントローラ２４からの受信メツ
セージに関するエラーチェックを終了し、同メツセージ
のエラーチェックバイトと１゛一致１したか否かも表示
される。最後に、遠隔多重コントローラ１４から送られ
たエラーチェックバイトは、回答メツセージ内のアドレ
スバイトおよび応答バイトを用いてＣＲＣ技法により計
算される。マスター多重コントローラは、遠隔多重コン
トローラからの回答についてエラーチェックを行う。こ
のような各処理の後に、バス待ち時間の期間が存在する
ことがある。この待ち時間期間においてはオール゛１′
′を送出しながら、マイクロプロセッサ２２からの次の
命令を待つ。 ここで、第４図を参照して、マスター多重コント四−ラ
２４とモニター多重コントローラ２４′についてさらに
説明する。マスター多重コントローラ２４とモニター多
重コントローラ２４′は同一構成であるから、それぞれ
本発明に従って別々の動作を行うものであるが、第４図
では一方だけを示し説明する。そこで、まずマスター多
重コントローラ２４の見地から説明し、次にモニター多
重コントローラ２４′の見地から説明する。さらに第１
図においては、バス１５、およびそのＭＵＸＤＡＴＡ
（多重データ）綜１６とＭＵＸＣＬＫ（多重クロック）
線１７は、それぞれ両端に矢印が付けられているが、実
線の矢印が現在説明中の構成における信号の流れを示し
、破線の矢印がその逆の構成を示している。 多重コントローラ２４．２４’に対して電源が初期投入
されると、それらの初期状態はモニターの状態になる。 すなわち、多重コントローラ２４．２４′は両方とも受
（５モードになり、直列データ線１６に５ＹＮＣバイト
がないか調べる。多重コントローラ２４をマスター状態
に切り換えるには、その８ビツトの制御レジスタ４６を
プ四グラムしなければならない。このプログラミング１
ま、マイクロプロセッサ２２によって次のように行われ
る。 即ち、マイクロプロセッサ２２はアドレスバス４２を用
いて多重コントローラ２４をアドレス指定し、アドレス
比較論理４８において、そのアドレスと入力ＡＤＤＣＭ
ＰＩ−７に設定された装置アドレスとを比較する。マイ
クロプロセッサより送られたアドレスのＡ０ピットが１
ならば、ＣＮＴＬＣＯＭＰ信号が制御レジスタ４６に対
して発行され、その結果、マイクロプロセッサ２２がラ
イト動作（ＷＲＩを実行している時に、データバス４０
から制御データが制御レジスタ４６に入る。制御レジス
タ４６をマスター多重機能用にプログラミングするには
、制御レジスタのビット４を１にセットして、多重コン
トローラの内部論理をリセットする。これが完了すると
、このビット４は自動的にリセットする。制御レジスタ
４６のピント２が１にセットされ、データバス４０の次
のバイトがベクトルアドレスレジスタ５０に書き込まれ
る。これを完了すると、ビット２は自動的にリセットす
る。多重コントローラをマスターとして動作させるには
、制御レジスタのピント０．１および３を１にセントし
なければならない。特に、ビット０が１の場合、多重コ
ントローラはマスターとなるが、そうでない場合にはモ
ニターとなる。 ビット１が１の状態においては、多重り四ツクＭＵＸＣ
ＬＫがバス１５の線１７に送出される。ビット３が１の
場合には、割り込み論理５２が動作可能状態になる。ビ
ット５，６および７は使用されないので、任意の状態に
プログラムしてよい。 多重コントローラ２４をマスター多重コントローラとし
て動作させるように制御レジスタ４６をプログラミング
した後、多重コントローラ２４はマイクロプロセッサ２
２により再びアドレス指定され、該当するデータバイト
（アドレスバイト）を多重レジスタ５４に書き込む動
作により多重動作が始動される。八〇が論理０のときに
、多重レジスタ５４にデータを入力するためのアドレス
比較が論理４８において成立し、ライト（ＷＲＩ動作中
にデータが多重レジメ）５４に入力される。そして、ア
ドレスバイトが多重レジスタ５４に書き込まれると、マ
スター多重コントローラ２４は５ＹＮＣキヤラクタすな
わちバイト（０００１０１１０）を直列バス１６へ送出
し始める。この５ＹＮＣバイトは５ＹＮＣレジスタ５６
から送出される。マスター多重コントローラ２４から伝
送される５ＹＮＣバイトとそれに続くデータバイトとの
同期化は、一般的な同期回路５８によって行われる。こ
の同期回路５８は、カウンタ論理６０から同期制御信号
５ＹＮＣを与えられる。このカウンタ論理６０は、２５
ＫＨｚ＜１）ＭＵＸＣＬＫに応答して、５ＹＮＣ信号の
位相を調整する。データ綜１６への５ＹＮＣバイトの伝
送を終了すると、レジスタ５４に格納されているアドレ
スバイトがレジスタ６２によって並列直列変換されて、
同期回路５８を介し５ＹＮＣバイトに続けて直列バスに
自動的に送出されろ。その後、割り込み（ｇ号ＩＮＴ＊
が発生ずる。 この割り込み信号Ｉ ＮＴ＊は、マイクロプロセッサ２
２に対して現在の処理を中止し、多重コントローラ２４
のサービスを行うように要求する。 カウンタ論理６０からＴ Ｉ ＮＴＲＱ信号が出て割り
込み判定論理６４に印加され、さらに、そこから割り込
み要求信号として割り込みレジスタ論理５０に与えられ
、信号Ｉ ＮＴ＊としてマイクロプロセッサ２２へ伝達
される。マスター多重コントローラ２４によって割り込
みが要求された後の成る時点で、マイクロプロセッサ２
２は“割り込み応答” （Ｍｌ＊およびｌ０Ｒ（１）を
送出する。 この期間に、マスター多重コントローラ２４の割り込み
レジスタ論理５２は、割り込み要求中の優先順位が最高
の装置を決定する。ここで決定される装置とは簡単に言
えば、割り込みイネーブル入力ＩＥＩが論理１で、割り
込みイネーブル出力ｒＥＯが論理０となっている装置で
ある。第３図Ｂから明らかなように、マスター多重コン
トローラ２４のＩＥＩ入力は＋５ｖに接続され、またＩ
ＥＯ出力はモニター多重コントローラ２４′のＩＥＩ入
力と接続されている。割り込みレジスタ論理５２は、Ｉ
Ｅ＋入力が論理１の時には、他の優先順位の高い装置は
マイクロプロセッサ２２の割り込み処理ルーチンによる
サービス中ではないと判断するように構成されている。 また、割り込みレジスタ論理５２から出るＩＥＯ信号が
論理１になるは、多重コントローラのＩＥＩ入力が論理
１で、かつマイクロプロセッサ２２がその多重コントロ
ーラからの割り込みを処理していない場合だけである。 従って、マイクロプロセッサ２２がその多重コントロー
ラからの割り込みを処理している時には、その多重コン
トローラのＩＥＯ信号は論理０であるので、それにつな
がっている他の多重コントローラのＩＥ＋入力は論理０
にされ、かくして後者の多重コントローラの割り込み処
理の優先順位が下げられる。このような割り込み順位の
ディジーヂエーンを安定化させるために、Ｍ】＊がアク
ティブ（０）の時には、多重コントローラの割り込み要
求ステータスの変化が抑止される。最高順位の多重コン
トローラは、゛割り込み応答°゛ノ期間、割す込みベク
トルアドレスレジスタ５０の内容をデータバス４０に乗
せる。マスター多重コントローラは、その割り込みが受
け付けられると゛１サービス中゛′の状態になる。この
多重コーントローラのＩＥＯは、割り込みリターン命令
（ＲＥＴ Ｉ ＝ＥＤｈ４ Ｄｈ）が実行されるまでＬ
ＯＷ状態を保ち、一方この多重コントローラのＩＥＩは
論理１である。割り込み要求が受け付けられない場合、
多重コントローラ２４がＯＰコード″ＥＤ、′をデコー
ドしてから、Ｍ１＊の１ナイクル期間ＩＥＯはＨＩＧＨ
にされる。このような動作により、２バイトのＲＥＴＩ
命令が適当な多重コントローラによって確実にデコード
されるようになる。 マイクロプロセッサ２２は割り込みを受けた時に、１バ
イト時間（０，３２ｍ５）でコマンドバイトを多重レジ
スタ５４に書き込む。もし、多重レジスタ５４にデータ
が書き込まれる前にこの時間が経過してしまった場合は
、直列バス１６上のアドレスバイトに続くデータは無効
となる。アドレスバイトの場合と同様に、レジスタ５４
からコマンドバイトが並置／直並変換レジスタ６２を経
由し、データ多重化同期回路５８、ＣＲＣデータ多重ゲ
ート６６および送信回路６８を通って直列データ線１６
へ出力される。 レジスタ６２から直列のアドレスバイトおよびコマンド
データバイトが直列データ線１６に読み出されている間
に、それらのバイトは５ＤＡＴＡ＃２線を通じて排他的
論理和ゲート７０にも送られる。この排他的論理和ゲー
ト７０の出力は、ＣＲＣ計算レジスタ７２の１つの入力
段に接続されている。この排他的論理和ゲート７０は、
ＣＲＣ計算レジスタ７２の一灘択された１つの出力を他
方の入力に与えらｒ、前述の米国特許出願（出願番号第
４６９，５９１号）に述べられているところに従いＣＲ
Ｃ計算機能を遂行する。コマンドバイトの伝送直後に、
ＣＲＣ計算レジスタ７２にＣＲＣバイトがすでに生成さ
れており、このＣＰ−ＣバイトはＣＲＣデータ多重ゲー
ト６６を通じて直列に読み出される。この時には、ＣＲ
Ｃデータ多重ゲート６６は、カウンタ論理６０からのＣ
ＲＣワード選択信号ＣＷＳによってイネーブルされてい
る。 上記送信モードを完了すると、マスター多重コントロー
ラ２４は直ちに受信モードに自動的に切り替わる。この
受信モードにおいては、ＲｅｍｕＸ（遠隔多重コントロ
ーラ）アドレスバイトが最初のキャラクタとして受信さ
れ、その後に割り込みが起こって、そのバイトの読取時
刻である旨がマイクロプロセッサに通知される。そうす
るとマイクロプロセッサは、０．３２ｍ５の時間でその
アドレスバイトを読み込む。その後、゛このアドレスバ
イトは無効となる。マスター多重コントローラ２４によ
り１ａ１６から受信されたデータは、まず受信バッファ
回路７４に入り、次に論理ゲート回路７６を通して直列
並列レジスタ６２に送られる。論理ゲート回ｌ８７６に
入力される送信／受信制御信号Ｔ Ｌ ＲＥ ＣＮ 、
Ｔ Ｌは、受信データＲＤＡＴＡが並置／直並変換レジ
スタ６２に送られるようにし、またこのデータが排他的
論理和ゲート７０の１つの入力に送られ、受信モード期
間にＣＲＣバイト計算に使用されるように制御するもの
である。 受信モードにおいては、２番目のバイトはＲｅｍｕｘ（
遠隔多重コントローラ）応答バイトであり、これは遠隔
アドレスバイトと同一の手順で受信される。この場合も
割り込みが生じ、マイクロプロセッサ２２に有効なデー
タを読み取り得ることを知らせる。マスター多重コント
ローラ２４によって最後に受信されるバイトは、遠隔多
重コントローラのＣＲＣバイトである。このＣＲＣバイ
トは、受信モード期間の受信データストリームからＣＲ
Ｃ計算レジスタ７２によって生成されたバイトと比較さ
れる。この２つのＣＲＣバイトが−致する場合には、マ
スター多重コントローラのステータスレジスタ７８のビ
ット０は０となる。一方、２つのＣＲＣバイトが一致し
ない場合は、ステータスレンスタフ８のビットＯは１と
なる。また、割り込みが再び発生し、ステータスレジス
タの読み取りをマイクロプロセッサ２２に指示する。 ステータスレジスタ７８の読み込みがなされると、この
ステータスレンスタフ８はリセットされる。 ステータスレジスタ７８のビット０の状態は遠隔多重コ
ントローラからのＣＲＣが正しいか誤っているかを示す
が、さらにビット１の状態は送信モードと受信モードの
何れの動作であるかを示し、ビット２の状態は後述のよ
うにモニターモードで動作している場合におけるＣＲＣ
比較の成否を示す。ビット３の状態は、後述のモニター
モードで動作中に、マスター多重コントローラと遠隔多
重コントローラのアドレスが一致するか否かを示す。 ビット４の状態は、通信が終了しｔコか否かの識別に用
いられる。 ステータスレジスタ７８が読みとられてリセットされる
と、マスター多重コントローラ２４は再び送信モードに
切り替わり、１″のビット列を直列バス］６に送出しな
がら、次の通信を開始させるためのマイクロプロセッサ
２２からのイシ号ＷＲ＊を待つ。 第５図の（Ａ）から（Ｉ−）のタイミング図を参照し、
前述の動作のタイミングと、マスター多重コントローラ
２４によって実行される１回の通信の各部分とを関連に
ついて説明する。第５図の（Ｋ）かられかるように、送
信モード期間においては割り込みは１回しか発生しない
が、受信モードにおいては３回の割り込みが発生する。 また第５図の（［ｉ、）に示すように、並列データを並
直直並変換レジスタ６２にロードするための制御信号Ｄ
ＬＯＡＤは、送信モード期間においてはアドレスバイト
、コマンドバイトおよびＣＲＣバイトのそれぞれの始め
に発生するのに対し、受信モード期間においては直列デ
ータから並列データに変換するためにアドレスバイト、
応答バイトおよびＣＲＣバイトの終わりに発生する。マ
スター多重コントローラ２４によって受信されたＣＲＣ
バイトの正誤判定は、通信の最後のＣＲＣバイトの終わ
りで信号ＣＲＣＯＫ？ （第５図の（■））によってな
される。マスターアドレス／受信アドレスの比較信号Ｍ
／ＲＣＯＭＰ？は、受信モード期間に遠隔多重コントロ
ーラのアドレスを受信し終わっｔこ時点で発生する。し
かし、乙の機能は、後述するようにモニター多重コント
ローラ２４′しか遂行しない。 さて、モニターモードの多重コントローラの動作、すな
わちモニター多重コントローラ２４′の動作について説
明する。乙のモニターモードになるのは、電源投入によ
り初期化される時、まｔこは制御レジスタ４６のビット
０，３に０を書き込んだ場合の何れかである。モニター
モードおいては、多重コントローラは受信機としてｔ！
け働き、マイクロプロセッサ２２に対する割り込みは全
く発生しない。また、信号Ｉ ＮＴ＊はトライステート
になる。ある多重コントローラがモニター多重コントロ
ーラ２４′として確定した後、制御レジスタ４６のビッ
ト０の出力線（バス受信制御）ＢＵＳＬＣＮＴＬは、マ
スター／モニター選択回路８０を制御用即ちゲート用信
号ＭＯＮＬＹを発生させるように制御する。乙の信号Ｍ
ＯＮＬＹは、多重コントローラをマスター多重コントロ
ーラとして動作させるときには１となり、モニター多重
コントローラとして動作させろ時にはＯとなる。ＭＯＮ
ＬＹ信号は、多重コントローラがマスターとモニターの
何れに割り付けられるかによって動作モードが異なるマ
スター／モニター多重回路部分に与えられる。多重コン
トローラがモニター多重コントローラ２４′として荊り
付けられた時には、その多重コントローラは受信機とし
てｔ！け動作するので、゛５ＹＮＣサーチ′°状態とな
り、直列データ線１６のパ下流′″端で５ＹＮＣバイト
の受信を待機する。５ＹＮＣバイトが受信されると、そ
れは５ＹＮＣ検出論理６３によって認識され、モニター
多重コントローラは初期化され、直列バスより後続の３
バイトを受け付は可能になる。５ＹＮＣバイトの後で最
初に受信されるバイトは、マスター多重コントローラに
より退化されたＲａｍＵＸアドレスである。このアドレ
スバイトは、後に、応答する遠隔多重コントローラ１４
より送られるアドレスバイトと比較するため、データバ
ッファである多重データレレスタ５４に格煽される。 また、このアドレスバイトは、論理ゲート回路７６およ
び排他的論理和ゲート７０を介して、ＣＲＣ計算レジス
タ７２へ送られる。次に受信するバイトは、マスター多
重コントローラ２４からのコマンドバイトであり、これ
は論理ゲート回路７６および排他的論理和ゲート７０を
介し、モニター多重コントローラのＣＲＣバイトの値を
決定するためにＣＲＣＨ算しンスタ７２に入力される。 ３番目に受信されるバイトは、マスター側のＣＲＣバイ
トである。このＣＲＣバイトも、論理ゲート回路７６お
よび排他的論理和ゲート７０を介してＣＲＣ計算レジス
タ７２へ送られ、前記ＣＲＣバイトと一致するか否か判
定される。ＣＲＣバイトが一致する場合は、ステータス
レジスタ７８のビット２はＯにセットされ、一致しない
場合はステータスレジスタ７８のビット２に１がセット
される。このような動作を終わると、ＣＲＣ計算レジス
タ７２は自動的にクリアされる。 モニター多重コントローラ２４′によって４番目に受信
されるバイトは、応答中の遠隔多重コントローラ１４よ
り送られたアドレスバイトである。 このアドレスバイトは、マスター多重コントローラ２４
から前に送られて現在多重データレジスタ５４に格納さ
れているアドレスバイトと比較される。この２つのアド
レスバイトの比較はアドレス比較論理８４によって行わ
れるが、乙のアドレス比較論理８４は、多重コントロー
ラがモニター多重コントローラ２４′として動作してい
る場合に限り活動状態となるものである。この２つのア
ドレスバイトが一致する場合は、ステータスレジスタ７
８のビット３は０にセットされる。−散しない場合はス
テータスレレジスタ７８のビット３に１がセットされる
。モニター多重コントローラ２４′によって４番口に受
信されたバイトは、論理ゲート回路７６および排他的論
理和ゲート７０を通じてＣＲＣ計算計算メンスタフ２力
され、ＣＲＣバイトの決定に用いられる。モニター多重
コントローラ２４によって５番目に受信されるバイトは
、応答中の遠隔多重コントローラ１４により発行された
応答バイトである。乙の応答バイトは、ＣＲＣエターバ
イトの決定のために、論理ゲート回路７６および排他的
論理和ゲート７０を通じてＣＲＣ計算レジスタ７２に入
力される。 モニター多重コントローラ２４′が５番目に受信するバ
イトは、応答中の遠隔多重コントローラ１４より送られ
たＣＲＣバイトである。このＣＲＣバイトは論理ゲート
回路７６および排他的論理和ゲート７０を通過し、ＣＲ
Ｃ計算レジスタ７２に格納されているＣＲＣバイトと比
較される。遠隔多重コントローラから伝送されたＣＲＣ
バイトが、モニター多重コントローラ２４′の内部で計
算されたＣＲＣバイトと一致する場合は、０がステータ
スレジスタ７８のビット０にセットされるが、不一致の
場合は、ステータスレジスタのビット０に１がセットさ
れる。このような処理が完了すると、再びＳＹ’ＮＣサ
ーチモードとなり、新たな動作を開始可能となる。 モニター多重コントローラ２４′は、マイクロプロセッ
サ２２に対して割り込みを発生することはできないが、
その代わりマイクロプロセッサは各処理の後で、モニタ
ー多重コントローラ２４′に照会し、モニター多重コン
トローラによって行われたアドレスチェックおよびＣＲ
Ｃチェックの結果が、マスター多重コントローラ２４と
遠隔多重コントローラ１４との間の伝送が正しく行われ
たことを示しているか否かを確認する。これらのチェッ
クの一方または両方がエラーを示している場合は、マイ
クロプロセッサ２２は様々な修正処理を実行することが
できる。 多重コンピュータ１２による多重システム１０の集中制
御を詳しく説明する前に、１つの遠隔多重コントローラ
」４を代表として取り上げ、その回路について第１図お
よび第６図を参照し幾分詳しく説明する。まず第６図を
参照して説明する。 この図には、代表として選んｔ！１つの遠隔多重コント
ローラ１４が機能ブロック図として示されている。遠隔
多重コントローラは、ここで説明する必須機能を果すよ
うに構成したＬＳＩゲートアレイ論理である。各遠隔多
重コントローラ１４は、並列゛′Ｔ“接続を介して多重
バスループ１５０４本の線１６−１９のそれぞれと接続
される。→−５Ｖ線および接地線も当然設けられている
が、図示されていない。遠隔多重コントローラ１４を多
重データ線と接続する双方向データ線は符号１６′によ
って示されており、遠隔多重コントローラをＭＵＸＣＬ
Ｋ線】７と接続する綿は符号】７′で示されている。線
１７′に；よＭｔＪＸＣＬＫのバッファリング用回路１
２０が設けられている。同様に９１６’には、受信バッ
ファ回路１２１および送信バッファ回路１２２が互いに
逆向きに接続されている。綜】６′の入力データおよび
綜１７′のＭＵＸＣＬＫは、それぞれ８ビツトの直航／
並直変換シフトレジスタ１２５に入力される。このシフ
トレジスタ１２５は、制御信号ＣＲＴＬに応じて、デー
タを一方の形式から他方の形式に変換するためのもので
ある。第６図において用いられている制御信号ＣＲＴＬ
は、制御論理１２８によって与えられるものであり、様
々な制御機能を有する。以下、その各種制御機能につい
て説明する。 多重バス１５に接続された各遠隔多重コントローラ１４
は、マスター多重コントローラ２４からの５ＹＮＣバイ
トの受信を待つ。この５ＹＮＣバイトは、その後に特定
の遠隔多重コントローラ１４に宛てた、またはそうでな
い通信が続く事を示す合図として扱われる。５ＹＮＣバ
イトは多重データ線１６′により受信され、レジスタ１
２５に入ってバス１３０を介し並列に制御論理１２８に
入力する。この制御論理１２８は、５ＹＮＣバイトのパ
ターンを認識すると制御信号を発生する。その結果、各
遠隔多重コントローラ１４は同期がとられ、マスター多
重コントローラ２４からの通信データの次のバイトを受
信する。このバイトは、特定の遠隔多重コントローラ１
４のアドレスを含むアドレスバイトである。 各遠隔多重コントローラ１４は、予め割り当てられｔこ
別々のアドレスをアドレスラッチ回路１３２に格納して
いる。このアドレスラッチ回ｌｌ１１１３２と、そこに
アドレスを予めプ四グラムすることに関しては後に詳し
く説明する。直列データ＠１６′を通じて受信されｔこ
アドレスバイトは、制御論理１２８．により、予めアド
レスラッチ回＃５１３２に格納されているＲｅｍｕｘア
ドレスと比較される。このアドレスが一致するのは、遠
隔多重コントローラー４の中のただ１つについてだけで
あり、従って、それ以外の遠隔多重コントローラは当該
通信のこの時点以降に関しては実質的に関与しなくなる
。しかし、実際にアドレス指定された遠隔多重コントロ
ーラー４については、双方向データ伝送が継続する。 伽 マスター多重コントローラ２４からのアドレスバイトの
受信期間に、マスター多重コントローラ２４およびモニ
ター多重コントローラ２４′の場合に説明した手順によ
り、アドレスバイトはＣＲＣデータ多重回ｒＩ！１１３
４および排他的論理和ゲート１３６を介してＣＲＣ＠１
算検査回路１３８に入力される。ある遠隔多重コントロ
ーラ１４が指定中の特定の遠隔多重コントローラである
と判定されると、次の入カバイト即ちコマンドバイトも
、ＣＲＣデータ多重回路１３４および排他的論理和ゲー
ト１３６を通じてＣＲＣ計算検査回路１３８に入力され
る。直航／並直変換シフトレジスタ１２５は、コマンド
バイトの８ビツトをＡ側またはＢ ＠ ｆ） ５ ッチ
出力回ｆ＄１４０Ａまｒ二は１４０Ｂに入力し、付加的
なデコードの後にランチさせる。 またコマンドバイトは、一定の幾つかの制御動作、例え
ばＡ側またはＢ側スイッチの読み取り、必須スイッチの
読み取り、診断バイトの読み取りを行うために、バス１
３４を介して制御論理１２８に入力されろ。前に述べた
ように、各遠隔多重コントローラ１４は２つの部分、即
ちＡ側とＢ側に分けられている。特定の遠隔多重コント
ローラ１４は、それ以外の遠隔多重コントローラ１４に
対し固有な一つのアドレスを持っているが、特定の遠隔
多重コントローラのＡ側とＢ側の識別はアドレスの最下
位ビットが偶数であるか奇数であるかによって為される
。最下位ピントが偶数ならばある遠隔多重コントローラ
１４のＡ側を指定しており、最下位ビットが奇数ならば
その遠隔多重コントローラのＢ側を指定している。制御
論理１２８の内部論理で最下位ビットの奇偶判定を行う
ことができるので、アドレスランチ回路１３２はアドレ
スの最下位ピントを除く７ピノトを出力ずろだけでよい
。アドレスバイトとコマンドバイトが遠隔多垂コントロ
ーラ１４によって受信された時には、ＣＲＣ計算検査回
＋ｌ’７５１３８にＣＲＣのｔＪ算値がめられている。 次に受信されるバイトは、マスター多重コントローラ２
４より送信されたＧＲＣバイトであり、これはＣＲＣデ
ータ多重回！１８１３４および排他的論理和ゲート１３
６を介してＣＲＣ計算検査回路１３８に入力され、２つ
のＣＲＣバイトの一致判定が行われる。この２つのＣＲ
Ｃバイトが一致しない場合は、既に受信されているコマ
ンドバイトは実行されない。しかし、ＣＲＣが一致した
場合は、以下のコマンドの中の１つが実行される。 （ＩＩＡ（ＩＩＵのチャタリング抑圧後のすべてのスイ
ッチ入力を送信する。 （２）Ｂ側のチャタリング抑圧後のすべてのスイッチ入
力を送信する。 （３）偶数アドレス用の診断バイトを送信する。 （４）奇数アドレス用の診断バイトを送信する。 （５）Ｂ側のチャタリング抑圧がなされていないスイッ
チ入力を送信する。 （６）Ａ側またはＢ側の特定の出力線に１を出力する。 （７）Ａ側またはＢ側の特定の出力線に０を出力する。 （８）入側またはＢ側の８本の出力線すへての１に出力
する。 （９）Ａ側またはＢ側のすべての出力線に０を出力する
。 コレラのコマンドを実行するには、直列のコマンドバイ
トを並列データに変換してバス１３０を介し制御論理１
２８に入力することにより、Ａ側またはＢ側のラッチ出
力をある特定の状態に設定する必要がある。すなわち、
ゲート回ＩＩｊ１１４２が、Ａ側のチャタリング抑圧ス
イッチレジスタ回路１４４Ａ、Ｂ側のチャタリング抑圧
スイッチレジスタ回路１４４Ｂ、または必須スイッチレ
ジスタ回路１４６の何れかから与えられる入力スイッチ
状態を、並列バス１４８を介して並置／直並変換シフト
レジスタ１２５へ伝達できるような状態に、Ａ側または
Ｂ側のラッチ出力回路を設定する必要がある。さらに、
制御論理１２８の制御信号ＣＴＲＬは、シフトレジスタ
１２５を特定の診断バイトを送出するような状態に制御
することもある。 マスター多重コントローラ２４と遠隔多重コントローラ
１４との間のハンドシェイク処理の応答部分は、応答中
の特定の遠隔多重コントローラ１４、さらにそのＡ側ま
ｋはＢ側を識別するアドレスバイトから始まる。乙のア
ドレスはアドレスラッチ回路１３２および制御論理１２
８から得られ、これはシフトレジスタ１２５に並列にロ
ードされ、直列線１５０にシリアルにシフトアウトされ
、送信バッファ回路１２２を介して多重データ線６′へ
送出される。このように遠隔多重フントローラのアドレ
スを返送する期間に、このアドレスは前述のような手順
でＣＲＣデータ多重回路１３４および排他的論理和ゲー
ト１３６を介してＣＲＣε１算検査回路１３８にも入力
される。遠隔多重コントローラ１４により次に送信され
る応答バイトは、既に受信されたコマンドバイトに対し
て遠隔多重コントローラによりなされた応答を示すよう
に様々にコード化される。例えば、Ａ側またはＢ側のチ
ャタリング抑圧スイッチ入力（１４４Ａまたは１４４Ｂ
ｌ 、もしくは必須スイッチレジスタ回路１４６から与
えられる非チャタリング抑圧Ｂ側スイッチ入力の何れか
が要求された場合には、Ｂビットの応答バイトの各ビッ
トが８つの入力スイッチの対応する１つの入力状態を示
している。その他の前述の各コマンドに対する応答は、
それぞれ指令された出力動作がなされた旨の肯定応答を
示すように符号化された固有の８ビツトのバイトである
。後者に関しては、出力ラッチが監視されて、それらが
指令されｔこ状態に設定済みである乙とが判定され、そ
して了解を示すコードが作成されて送信される。アドレ
スバイトの場合と同様ように、応答バイトはシフトレン
スタ１２５で作られ、線１５０に直列にソフトアウトさ
れ、 ｉ５１ ］ ６に送り出される。同様に、応答バ
イトはＣＲＣ計算検査回路１３８に入力され、回答ＣＲ
Ｃバイ）・が決定される。このＣＲＣバイトが組立てら
れると、乙のＣＲＣバイトはバス１５２、ゲート回路］
２２およびバス１４８を介して並列にンフトレノスタ１
２５に入力され、線１５０を介して多重データ１ａ１６
’へ直列伝送される。遠隔多重コントローラ１４からの
ＣＲＣバイト伝送が終了すると、その通信は完了し、そ
の遠隔多重コントローラは、マスター多重コントローラ
２４からの次の５ＹＮＣバイト、および特に当該遠隔多
重コントローラのアドレスの受信を待つ状態に戻る。言
うまでもなく、遠隔多重コントローラには、電源投入の
度に内部回路をリセットするための電源投入リセント回
＃（図示せず）が設けられている。 遠隔多重コントローラ１４へのスイッチ入力信号の供給
に関して、本発明の一態様を第６図、第７図および第８
図において説明する。第６図かられかるように、線１７
′にて受イπされるＭＵＸＣＬＫは分周器１３７によっ
て１／１２８分周された後、内部線１７″を介して、Ａ
側のチャタリング抑圧スイッチレジスタ回路１４４Ａお
よびＢ側のチャタリング抑圧スイッチレジスタ回路１４
４Ｂへ与えられる。このレジスタ回１１１１１４４Ａ、
１４４Ｂはそれぞれ、同期クロッキングされるチャタリ
ング抑圧回路を８個有する。このチャタリング抑圧回路
は、単投スイッチから入力を受けて、遠隔多重コントロ
ーラの応答バイト期間における伝送に関係する他の回路
ヘチャタリング抑圧信号を供給するものである。また第
７図には、必須スイッチレジスタ回ｌＲ１１１４６に含
まれている必須スイッチ入力１４６Ｉの１つが示されて
いる。、ＪｌおよびＢ側のチャタリング抑圧スイッチレ
ジスタ回路１４４Ａ、１４４Ｂの各チャタリング抑圧回
路（よ、それぞれ符号１４４Ａ、、１４４Ｂ、て示され
ている。Ｂ側スイッチのそれぞれに関係するチャタリン
グ抑圧口９１４４ Ｂ、は、Ａ側スイッチのチャタリン
グ抑圧口Ｉ！８１４４Ａ、と同一であるので、Ａ側スイ
ッチ用のチャタリング抑圧回路１４４八、についてｔ！
け詳しく説明する。単投スイッチを用いてディレタル論
理系、特に同期クロッキングされる論理系に制御信号を
入力する場合、１回のスイッチ操作によってスイッチが
多数回開閉し、それにより指示が不正確にならないよう
にするｔこめに、スイッチ操作によって得られる信号に
゛チャタリング抑圧°′を施すと効果的である。図示の
実施例においては、入カスイソチ１６０の多くは単極単
投の瞬時接触型であるから、スイッチのヂャタリング問
題は重要である。したがって、このチャタリング抑圧回
路１４４Ａ、は、単極または複数極の単投スイッチの操
作を検出して、遠隔多重コノトローラ１４の内部回路ま
たはそのたの同様回路で使用するための、ノイズのない
チャタリング抑圧された同期化信号を供給する用途に特
に好適である。 単投スイッチ１６０の一方の端子１６１は接地され、他
方の端子は入カパッファ１６３を通じて排他的論理和ゲ
ート１６４の一方の入力に結合されている。＋５ｖが抵
抗器１６６を介して入力端子１６２に印加され、スイッ
チ１６０は常開状態中は、その入力側を論理１に保持さ
れる。たｔ！シ、チャタリング抑圧回路１４４Ａ、は、
常閉の単投スイッチに対しても同様に適する乙とは明ら
かである。排他的論理和ゲート１６４の他方の入力には
、Ｄ−フリップフロップなどのラッチ１７０のＱ出力が
線１６８を介して結合される。排他的論理和ゲート］６
４の出力は、線１７１を介してＮＡＮＤゲート１７２と
ＡＮＤゲート１７４のそれぞれの入力に結合される。遠
隔多重コントローラ１４の他の内部回路と同期をとるた
めに、線１７’ を通じて遠隔多重コントローラに印加
されるＭＵＸＣＬＫ信号は制御論理１２８によって処理
され、Ａ個入力の照会中に１８０”位相が異なるＡ Ｃ
ＬＫ信号とＡＣＬＫ＊信号が作られ、またＢ個入力の照
会中に互いに１８０’位相が異なるＢＣＬＫとＢＣＬＫ
＊の各信号がつくられる。ＢＣＬＫ信号は線１７５を介
してＮＡＮＤゲート１７２のもう一つの入力に印加され
る。ＮＡＮＤゲート１７２の３つ目の入力には、締１７
６を介してラッチ１７８のＱ出力が供給される。ＡＮＤ
ゲー□ト１７４の他方の入力は、Ｄ−フリップフロ・之
プなどのラッチ１７８のＱ＊比出力線１７９を介して供
給される。ＡＮＤゲート１７４の出力は、線１８０を介
してランチ１７８のＤ入力に結合される。ＡＣＬＫ＊信
号は線１８１を介してラッチ１７８のＣＬＫ入力に与え
られる。ＮＡＮＤゲ〜ト１７２の出力は線１８４を介し
てラッチ１７０のＣＬ Ｋ入力に与えられ、このラッチ
のＱ＊比出力＠１８５を介してそれ自体のＤ入力に結合
される。最後に、随時発生するプリセット信号が、線］
８６を介してランチ１７０，１７８の非同期クリア（Ａ
Ｃ）入力に印加し得ろようになっている。 次にチャタリング抑圧回路１４４Ａ、の動作を説明する
が、その際、回路内の幾つかの点における信号波形を示
した第８図のタイミング図を主として参照する。第８図
の各タイミング波形は、第７図における対応する信号線
などの符号によって示されている。端子１６２に現れる
スイッチ１６０からの入力は、スイッチが駆動されるま
で通常ＨＩＧＨとなるように表されており、スイッチ操
作と同時にこの入力はＬＯＷとなる。しかし、スイッチ
のチャタリング（跳ｍ）により、Ｔ、の間、何回か交互
にＨＩＧＨおよびＬＯＷの論理状態となる。この入力信
号１６２は排他的論理和ゲルト１６４に印加されるが、
それにより得られるチャタリング抑圧出力信号１６８も
排他的論理和ゲート１６４に入力される。これら２つの
信号が等しい間、すなわち両方が１または０の間は、排
他的論理和ゲート１６４の出力１７１は論理０となり、
ラッチ１７８，１７０は変化しない。排他的論理和ゲー
ト１６４に入力される２つの信号が相違すると、その出
力１７１は論理１となる。その場合、排他的論理和ゲー
ト】６４の入力信号が相違する期間が、回路の捕獲時間
窓Ｔ、＆＋Ｔ、を越えるならば、ラッチ１７ｆｆ １７
０の状態が変化する。ここで、Ｔ、＆ｌよりＣＬＫ信号
の立ち下がり間隔である。またＴ、は、スイッチ操作に
よりスイッチ入力信号１６２が最初に立ち下がった時点
からＡＣＬＫ信号が次に立ち下がる時点（またはＡＣＬ
）１信号が立ち上がる時点）までの時間である。ＡＣＬ
Ｋ信号は、前に言及したようにチャタリング抑圧回路用
のクロックであって、ＭＵＸＣＬＫから作られる。この
ＡＣＬＫ信号の立ち下がりｔよ、入力データの遷移が要
求されるＭＵＸＣＬＫのエンジと時間的に一致している
。スイッチ１６０を操作するとスイッチ入力信号１６２
変化するが、その変化はＡＣＬＫとは非同期に起こる。 乙の入力の非同期時間をＴｏで表す。これは０かまたは
それより大きいが、Ｔｏと等しいかまたは小さい。 排他的論理和ゲート１６４の出力に現れる信号１７１が
、スイッチ操作後の次のＡＣＬＫ周期の間、論理１状態
であると、ラッチ１７０のＱの出力１８９は、そのＣＬ
Ｋ入力に現れるクロック信号１８４により状態を反転す
る。その結果、ラッチ１７０のＱ出力１６８τよスイッ
チ入力（震号１６２と同じ論理状態であるので、排他的
論理和ゲート１６４の出力１７１は再び０になる。何れ
にしてもラッチ１７８は、スイッチ操作後の２つ目のＡ
ＣＬＫ＊パルスでクロッキングされる時に、Ｑ出力１７
６を０に反転し、ＡＮＤゲート１７４と関連してスイッ
チ入力信号１６２の次の変化を検出することになる。普
通、当該法の変化；よ、スイッチが開いて信号１６２が
論理１に戻ることである。しかし、その変化が起きるま
での間隔は一般に、スイッチの構造およびその操作時間
に依存する。例えば、図ではスイッチ入力の波形１６２
はＡ ＣＬ、にの２，３周期後にスイッチが開くように
描かれているが、そのスイッチが瞬時接触タイプで使用
者がスイッチを押し続けｔこ場合には、スイッチ入力信
号が１１帰するまでの間隔はさらに長くなる。また、さ
らに指でスイッチを押すのを辞めても、スイッチは操作
状態のままになる場合がある。この場合には、上記操作
間隔はスイッチを手動で開くまで続くことになろう。 以上の説明から明らかなように、捕獲時間Ｔ。 ＋Ｔ、を越えないスィッチ入力４Ｎ升１６２の状態変化
が、チャタリングなどによって生じても、ラッチ１７０
の出力の１６８は反転しない。したがって、遠隔多重コ
ントローラ】４の他の回路に、誤った入力信号が入力す
ることがなくなる。このようになるのは、状態変化を起
こすスイッチ操作の後の２つ目のＡ ＣＬ Ｋパルスが
生ずる前に、排他的論理和ゲート１６４の出力信号１７
１が論理０状態に復帰するからである。 このように、チャタリング抑圧回路１４４Ａ１の出力１
６８はノイズのないチャクリングが抑圧されｔこ入力信
号であり、ＡＮＤゲート１９０などの論理に与え、Ａ個
人カスイノチの照会中に供給されるゲート信号１９２に
よって、遠隔多重コントローラ１４の他の関連部分へＡ
ＮＤゲート１９０を通じ送ることができる。前に述べた
ように、Ｂ側の各スイッチ入力に対するチャタリング抑
圧回路１４４Ｂ＋も、以上説明した所と同様である。 以下に、本発明のもう１つの特徴を詳細に説明する。入
力スイッチの幾つかは、所謂゛′必須”機能に関係する
。このような必須機能の例としては前照灯および尾灯な
どの外部照明、警告灯、キーレス乗車システムなどがあ
る。多重システム１０の様々な部分が、後述する本発明
の実施態様にょる“ｌ睡眠”モードにされる場合がある
ので、チャタリング抑圧回路１４４Ａ、、 １４４Ｂ、
ｒ！けを用いるチャタリング抑圧動作と入力信号のラッ
チ動作のために必要なＡＣＬＫ、ＢＣＬＫなどのクロν
り信号を、供給することができない場合がありうる。従
って、゛必須“入力スイッチは、第６図に示す必須スイ
ッチレジスタ回路１４６にも入力できるようになってい
る。この必須スイッチレジスタ回路の１つが第７図に符
号１４６重として詳しく示されている。説明の便宜上、
本システムのすべての必須スイッチがＢ側大刀に関連し
ているとする。従って、第７図のあるＢ個人カスイッチ
からのスイッチ人カイｇ号１６２は、線１９４を介して
１つの必須スイッチレジスタ１４６Ｉに伝達される。す
なわち、一般的なラッチ回路を構成するように交差結合
された一対のＮＡＮＤゲート１９５．１９６の一方の入
力に与えられる。このレジスタ１４６１の他方の入力は
、リセット信号Ｒ８ＴＥＳＷ＊であり、これはこのレジ
スタを照会後にリセットするために綜１９７を介して与
えられる。必須スイッチレジスタ回路１４６．の出力信
号はリード線１９８に現れ、スイッチ操作に従って保持
され照会されるのを待つ。 本発明のもう１つの特徴は、集積ディジタル素子を自動
的に自己アドレッシングするｔこめの技術および回路を
備えていることである。さらに詳細には、この自己アド
レッシング回路は、入出力に利用可能なパッケージ・ピ
ンが重要な関心事となる大規模！Ｗ回路に特に好適であ
る。現在説明している多重方式１０の例においては、各
遠隔多重コントローラ１４を構成するＬＳＩゲートアレ
イについて、そのような状況が存在する。したがって本
発明にあっては、Ａ側うッチ出力１４０Ａの出力に用い
られるのと同じ入出力ボートを利用して、遠隔多重コン
トローラ１４の１ドレスラッチ回路１３２に（第６図）
にアドレスを設定するようにしている。図においては、
ラッチ１３２にアドレスは７ビツトしか入力されず、一
方、ラッチ出力口＠１４ＯＡの出力用にはビンが８本設
けられているが、このビンの全数すなわち８本を、この
出力回路およびアドレス入力回路で利用できること１よ
当然である。第９図に１よ、例えば遠隔多重コントロー
ラ１４としての集積回路素子に実際に設けられている信
号ピンにおいて、デジタル制御出力および様々のアドレ
ス入力を時分割するための回路が一般化されて示されて
いる。Ｎ本の入出力ピン２００が、データの時分割出力
およびアドレスの時分割入力に利用されると仮定する。 この場合、以下に述べるアドレス共通バスとして、もう
１本の入出力ピン２０１を用意する必要がある。 抵抗留２０２およびコンデンサ２０４から成る一般的な
外部電源投入リセット回路は、電源投入リセット信号Ｆ
ＯＲを発生する。この電源投入リセット＜ｇ号ｐｏＲは
、遠隔多重コントローラ１４に対する一般的な入力信号
であり、そのｔコめに一般に設けられているピン２０６
を介して入力され、インバータ２０８によって整形反転
された後、すセット信号２１０として遠隔多重コントロ
ーラ１４としての集積回路内の他の様々な部分へ送られ
る。また信号２１０はトライステート素子２１２のイネ
ーブルゲート入力に印加される。このトライステート素
子２１２の入力は接地点（論理０）に接続され、出力は
線２１４を介してアドレス共通入出力ピン２０１に接続
される。リセット信号２】０の反転信号は、インバータ
２１８の出力線２１６に得られる。 Ａ（［１ラッチ出力回路１４０Ａは８個のラッチ２２０
から成り、またアドレスランチ回路１３２は７個のアド
レスラッチ２２２から成る。従って、第９図においては
、入側出力用の各Ｄ−フリンプフロップ・ラッチ２３０
は、各Ｄ−ブリップフロップ・アドレスビット・ラッチ
２３２とグループにして、破線のブロック２２０，２２
２で囲んで示している。この各機能ブロック２２０，２
２２には、トライステートの反転送信出力回路２４０、
および一般的構成の非トライステート反転受信入力回路
２４２から成る送受信器が設けられている。 出力ラッチ２３０のＱ＊出力は反転送信出力回路２４０
に入力され、同回路２４０の出力は対応する１つの入出
力ピン２００に送られて対応するリードを通し対応する
外部の負荷回路（図示せず）＼送られる。同様に、反転
受信入力回路２４２の入力は同じ入出力ピン２００に接
続され、その反転出力はアドレスラッチ２３２のＤ入力
に接続される６線２１６に現れるＲＥＳＥＴ＊信号は、
各出力ラッチ２３０の電源投入リセット（ＰＲ５Ｔ）入
力に与えられ、また各アドレスビット・ラッチ２３２の
クロック（ＣＫ）入力に与えられる。線２１６上のＲＥ
ＳＥＴ才信号は、各トライステート素子２４０ （反転
送信出力回路）のイネーブルゲートにも入力される。各
出力ラッチ２３０のＤ入力には、遠隔多重コントローラ
１４の内部論理より、各リード２５０を介してゲート信
号が供給される。各ラッチ２３０のクロック入力ＣＫに
は、遠隔多重コントローラ１４の内部回路より、クロッ
ク綜２５２を介してクロック信号が供給される。 最後に、遠隔多重コントローラとしてのＩＡ積回路のラ
ッチ２３２に設定格納すべき特定のアドレスに従って、
予め選定された数のダイオード２６０が予め選定された
入出力ピン２００（ｊ：だし、必ずしも全部ではない）
に接続されている。さらに説明すれば、各ダイ４−ドは
アドレス割り付けを設定するために用いられるものであ
るが、そのアノードは対応する１つの入出力ピン２００
に接続され、またカソードは共通線２６２に接続される
。この共通線２６２は、アドレス共通ピン２０１から出
て、アドレス設定用の他の各ダイ項一ドのカソードにつ
ながる。独立した各抵抗器２６４の一端が対応する１つ
の出力ピン２００に接続され、他端が＋５ボルト（論理
１）に接続され、入出力ピン２００を通常、論理１の電
圧レベルに保持するようになっている。この論理１電圧
は、選択されたアドレス設定用ダイオード２６０の１ノ
ードにも印加される。 以上、同一の入出力ピン２００を用い、線２１０により
デジタル制御出力／可変アドレス入力の時分割を行うた
めの回路について説明したが、この回路の動作について
、第１０図のタイミング図も参照してさらに説明する。 電源が最初に印加された時に、コンデンサ２０４は抵抗
＠２０２を通じて充電され、ＲＥＳＥＴパルスおよびＲ
ＥＳＥＴ＊パルスを４９１２１０．２１６を介して回路
に供給する。トライステート回路２１２は普通の構成で
あり、通常、アドレス共通ピン２０１および線２６２側
からは高インピーダンス状態である。しかし、綜２１０
のＲＥＳＥＴ信号が１の時は、トライステート回路２１
２はアクティブ状態になり、アドレス共通入出力ピン２
０１および線２６２に論理１のレベルを供給する。その
結果、アドレスダイオード２６０が接続された入出力ピ
ン２００はすべて、論理θレベルにクランプされる。こ
のようにダイオード２６０が論理０レベルにクランプさ
れると、そのアノード、入出力ピン２００および抵抗器
２６４の下側端も同様に論理θレベルとなる。この抵抗
器は約２．７Ωであり、乙の状態においては１．６ｍａ
の電流が流れる。 アドレス共通＄２６２がアクティブＬＯＷ （０）状態
になると、同時にリセットインバータ２１８の出力線２
１６もＬＯＷになる。この時、線２１６の信号はトライ
ステートの反転送信出力回路２４０を高インピーダンス
状態、すなわちＺステートにして、各入出力ピン２００
の論理状態を各反転受信入力回路２４２を通して入力で
きるようにし、さらに出力ラノチ２３０を初期化ずろ。 ダイオード２６０が接続されていない入出力ピン２００
については、各プルアップ抵抗器２６４がそれら入出力
ピンを論理ルベルに保つため、１が反転受信入力回路２
４２へ与えられる。各反転受信入力回路２４２はその入
力を反転させるため、各入力ピン２００の信号が論理０
の場合には論理１が各アドレスランチ２３２に入力され
、その入力ピンの信号が論理１の場合には論理Ｏが各ア
ドレスラッチ２３２に入力される。 ＲＥＳＥＴイ２号２１０が０になる時に、ＲＥＳＥ Ｔ
＊ 信号２１６の立ち上がりエツジが各アドレスラッ
チ２３２のクロック（Ｃ：Ｋ）入力に加わり、その結果
、これらアドレスラッチ２３２は、反転受信入力回路２
４２を介して入力されたアドレスビットをラッチする。 同時に、トライステート回路２１２が高インピーダンス
のＺステートになり、ｔｔ：ＪＡ２１６のＲＥＳＥＴ＊
信号＋ｃヨリ、トライステート反転送信出力回路２４０
はアクティブ状態にされ、そのＭ果、入出力ピン２００
は再び通常のデバイス出力ピンとして働くようになる。 選択アドレス設定のために用いられるダイオード２６０
は、その単方向特性により、アドレッソング用ダイオー
ド２６０が接続されｔこ入出力ピン２００の論理状態が
、アドレス共通＃１１２６２を介して相互に干渉し合う
ことを防止するための分課ないしステアリング機能も果
す。 このように、ピン２００をデータ出力とアドレス入力と
に時分側使用する乙とによる効果は、多重システム１０
の全遠隔多重コントローラ１４がそれらのアドレスを自
動的にプログラムし、格別の初期化を行う乙となく使用
可能になることである。さらに、装置設計の見地からは
、Ｎビットのアドレッシング奢伺う場合に、合計Ｎ−１
本のピンを節約できるという効果がある。例えば、２５
６種類のアドレス構成を想定した場合、各デバイスごと
に８ピントのアドレスビットが必要となろう。この場合
、普通には８本の専用パッケージピンが必要となる。ま
た極端な場合は、アドレス選択（デバイス製造時に決定
される）以外は同一の２５６種類のデバイスが必要とな
る。他方、前述の回路によれば、既存の８木の出力ピン
が初期電源投入時の自己アドレッシングにも用いられ、
ノでソケージに追加しなければならないのは、アドレス
共通ピン（２Ｃ１ｌ）１本だけであるから、デバイスの
ピンは？ （−Ｎ−１ｉ本節約されることになる。 遠隔多重コントローラ１４０回路説明を終わったので、
次にマイクロプロセッサ２２、マスター多重コントロー
ラ２４およびモニター多重コントロ〜う２４′の間の相
互のやりとり、およびそれらの装置と遠隔多重コントロ
ーラ１４との間の直列バス１５を介してのやりとりにつ
いて、更に説明する。システム１０は、その多重コンピ
ュータ内に冗長性を持たせて一対の選択可能な多重コン
トローラ２４．２４’ を設け、それを１つのマイクロ
プロセッサ２２によって制御させるようになっているた
め、保全性および操作性が向上してし）る。第１に、マ
イクロプロセνす２２０制御プログラムは、目的の遠隔
多重コントローラ１４との間の多重データ（ＭｔＪＸＤ
ＡＴＡ）およびＭｔＪＸＣＬＫの伝送が最も確実に行わ
れるように、多重コントローラ２４．２４’のマスター
およびモニターステータスを割り付けるように構築され
る。 この目的で、２台の多重コントローラの中の一方がマス
ターとして割り付けられ、他方がモニターとして割り付
けられる。しかしプログラムカ瓢システムの目的である
通信を行う上で必要と判断する場合には、各機能および
割り付けを逆にすることができる。換言すれば、ループ
バス１５の何処かで多重データ線１６またはＭ Ｕ Ｘ
ＣＬ Ｋ線１７が断線した場合、多重コンピュータ１
２はその状況を認識してマスターおよびモニター多重コ
ントローラ２４，２４’の機能的な役割を切り換えるこ
とができる。第１１図に、多重コントローラ２４および
２４′を、それぞれマスターおよびモニター、またはそ
の逆に割り付けるためのマイクロブロセνす２２の割り
付は過程が流れ図として示されている。また第１２図に
は、特定の多重コントローラをマスターとして使用した
伝送が°゛可゛′またはバネ可゛′の何れであるかを判
定するマイクロプロセッサ２２の判定制御過程が流れ図
の形式％式％ まず第１１図の流れ図において、°゛割り付け゛′ルー
ヂンに入るための初期条件は、全システムに最初に電源
を入れた時に起こる電源投入初期化ステップ３００、ま
たは第１２図の流れ図に示すステップ４００の結果とし
て与えられる割り付は要求である。いずれの場合におい
ても、ステップ３０２は、予め決められている遠隔多重
コントローラのアドレッシング順序に従って、最初にア
ドレッシングすへき遠隔多重コントローラのアドレスを
める。ステップ３０４において、予め選択されている一
方の多重コントローラすなわち２４をマスターとし、他
方の多重コントローラすなわち２４′をモニターとする
ように、多重コン１−ローラ２４，２４’の制御レジス
タが設定される。再割り付けの必要が生じなければ、す
なわち多重線の劣化が生じなければ、上記関係はそのま
ま持続する。つぎにステップ３０６で、選択されたマス
ター多重コントローラ２４を介してアドレス指定した遠
隔多重コントローラとの間でデータの送受信を行う。判
定ブロック３０８は、その通信処理の保全性および成否
をしらべるための１つまたは複数のテストをまとめて示
している。保全性が確立した場合には、マイクロプロセ
ッサのメモリ内のフラグ３１０がセットされる。このフ
ラグ３１０は、当該特定遠隔多重コントローラ宛ての通
信を、マスターとして割り付けられた多重コントローラ
２４を用いて引き続き実行することを示す。 他方、保全性判定ステップ３０８の判定結果が否定（Ｎ
ＯＩ となった場合は、ブロック３１２に示されるよう
に、指定した遠隔多重コントローラとの間で、始めに割
り付けられたマスター多重コントローラ２４により通信
を正しく完了させるための試みがなされる。そして判定
ブロック３１４にて、上記の繰り返し試行が成功したか
否かを監視する。もし試行が成功（ＹＥＳ）すれば、プ
ログラムルーチンはブロック３０８の確認出力のステッ
プに戻る。他方、Ｎ回の試行の後にも通（ｇの保全性が
確立しない場合、マイクロプロセッサの制御プログラム
は、ブロック３１６に示すように、マスター多重コント
ローラとモニター多重コントローラの役割を切り替え、
多重コントローラ２４をモニターにし、多重コントロー
ラ２４′をマスターにする。このような機能の切り替え
は、各多重コントローラの制御レジスタの関連する段に
送られろ関連ビットの論理状態を逆転させることによっ
て行われる。つぎにブロック３１８に示されるように、
マイクロプロセッサのプログラムは、以前のモニター、
すなわち現在のマスターである多重コントローラ２４′
を通じて、その遠隔多重コントローラ１４との通信を最
高Ｎ回試みる。判定ブロック３２０では、再割り付けし
た多重コントローラを用いて試みた通信の成否を判定す
る。 もし成功ならば、ブロック３２２により次のように判断
される。すなわち、断線などにより、多重コンピュータ
は元のマスター多重コントローラ２４を通Ｏての特定の
遠隔多重コントローラのアドレッシングに失敗しており
、新しいマスターである多重コントローラ２４′を用い
て、その遠隔多重コントローラをアドレッシングする必
要があると判断する。ブロック３２２ては、メモリ内の
複数のフラグをセットすることにより、断線を表示し、
マスターとして割り付けられた多重コントローラ２４を
通して上記特定遠隔多重コントローラと通イｚを行うよ
うに指示する。しがし万が−、ブロック３２０の判定結
果がＮＯとなった場合には、当該遠隔多重コントローラ
は、ブロック３２３に示されるように、可能なＲｅ ｍ
ｕ ｘアドレス系統から除外される。 プログラムの流れが流れ図の幹部力、すなわちブロック
３１０の出口およびブロック３２４の入口に戻れば、多
重コントローラ２４または２４′を通じて、この時点ま
でに指定された遠隔多重コントローラに達する有効な経
路が確立している。 そうでなければ、あるアドレスはシステムから除外され
ている。ブロック３２４では、すべての有効な遠隔多重
コントローラ（Ｒｅｍｕｘｌ アドレスが割り付は済み
であるか調べられる。そうでなければ、っぎの遠隔多重
コントローラ・アドレスを得るための命令がブロック３
２６により発行され、その後、ルーチンはブロック３０
４の入口点に戻る。すべての遠隔多重コントローラに対
し割り付けが完了すると、割り付−けルーチンは停止す
る。 つぎに第１２図を参照して説明する。この図には、多重
コンピュータ１２および各遠隔多重コントローラ１４と
の間の可”および゛′不可”通信に関係する判定ルーチ
ンが示されている。このルーチンの入口３５０において
は、マスター多重コントローラと１つの遠隔多重コント
ローラとの間で通信が行われており、マスターから送信
されたアドレスおよびコマンドと、マスターがある遠隔
多重コントローラから受信したアドレスおよび応答がメ
モリ２５に格納されている。ステップ３５０は、マスタ
ーおよびモニター多ｆｆｉ ：、 ：、 ！、 、−ラ
２４．２４’の両方のステータスレジスフを読み込むた
めのステップである。その読み込まれた情報に基づいて
、その模様々な判定が行われる。 まずブロック３５２で、マスターの１゛通信終了”フラ
グがセットされているか否かがチェックされる。もし通
信が終了してぃなようであれば、ルーチンはブロック３
５６．．３５８，３６０，３６２から成る枝へ分岐する
。ブロック３５６は判定論理″１通信時間待機“を要求
する。ブロック３５８は、″再送”回数をインクリメン
トする。ブロック３６０は、′再送°′回数が最大値に
達したか調べる。ブロック３６２は、゛再送１回数が最
大値でなければ、メツセージを再送する。もし、゛再送
゛°回数が最大値であれば、ルーチンは第１１図に示さ
れている割り付はルーチンの゛割り付け”入口点４００
ヘジヤンプする。 ブロック３５２において、通信が完了しているとする。 通常、そうである。この場合、ブロック３５４で遠隔多
重コントローラからマスターに送られたＣＲＣの妥当性
判定が行われる。そのＣＲＣが妥当でない場合、すなわ
ちＣＲＣが一致しなかった場合、ルーチンは判定チーエ
ーンに分岐する。 この判定チェーンにおいては、まずブロック３６４て、
マスターにより受信されてマイクロプロセッサ２２に送
られたアドレスが、１６進のＦＦすなわちオール１であ
るか調べられる。このような条件のアドレスは無効であ
り、通常、多重データ線１６がオーブンになって、論理
ルベルに引き上げられた場合にだけ生じる。そのアドレ
スがＦＦてなければ、ステップ３５８において゛再送１
回数がインクリメントされ、ステップ３６２により再送
回数が最大値になるまでメソセージが再送される。その
アドレスがＦＦの場合は、ステップ３６６において、前
半の（すなわちマスター側送信の）ＣＲＣについてのエ
ラー判定が行われる。 エラーでなければ、“メツセージ再送”ルーチン３５’
８−３６２および４００が実行される。エラーの場合は
、ブロック３６８において、モニターステータスビット
のチェックが行われ、後半〈すなわち遠隔多重コントロ
ーラの回答）のＣＲＣのエラー判定が行われる。エラー
でなければ、゛１メツセージ再送”ルーチン３５８−３
６２および４００が実行される。エラーの場合は、ブロ
ック３７０においてモニターステータスビットのチェッ
クが行われ、マスターおよび遠隔多重コントローラより
送信されｔこアドレスが不一致であるか判定される。こ
れらのアドレスが一致した場合は、“メソセージ再送”
ルーチン３５８−３６２および４００が実行される。一
致しない場合は、ブロック３７２において、゛再送”回
数がある値Ｘであるか判定するためのチェックが行われ
る。この゛再送１回数がＸならば、第１１図の割り付は
ルーチンの入口点４００ヘジヤンプする。 再び゛可−不可”処理ルーチンの幹のブロック３５４に
戻り、遠隔多重コントローラからマスターに送られたＣ
ＲＣが正常ならば、マスターの送信したアドレスと遠隔
多重コントローラからマスターが受信したアドレスとの
比較が行われる。この比較は、マイクロプロセッサ２２
のソフトウェアによって為されるものであり、ブロック
３７４および３７６で示されている。そのアドレスが一
致しない場合は、パメシセージ再送”ルーチン３５８−
３６２および４００が実行されるが、まずオプシフンの
゛°高速リすレソンユ゛°が行われる。 この′°高速リすレッシュ°′は、遠隔多重コントロー
ラの出力を回復させるため゛１リフレノシュルーヂン″
（図示せず）を促進させるように働くものである。アド
レスが一致した場合には、マスターで受信されマイクロ
プロセッサ２２へ送られた応答がブロック３８０にて調
べられ、それが１６進のＦＦであるか判定される。ＦＦ
ならば、“メツセージ再送°″ルーチン３５８−３６２
および４００が実行される。ＦＦでなければ判定ブロッ
ク８８２へ進み、゛ラインブレーク″フラグが゛割り付
け”ルーチンのブロック３２２においてセット済みであ
るかチェックされる。′°ラインブレーク”フラグがま
だセットされていない場合は、ブロック３８４に進み、
モニターの″′通信終了”ステータスビットがセット済
みであるか調べられる。 セット済みならば、ブロック３８６に示されるように、
次の通信ジ−タンスに進む乙とができる。 なお、モニターの゛通信終了”ステータスのチェックを
、判定チェーンのもっと前のほうで行っておいてもよい
。同様に、ブロック３２２における“ラインブレーク”
フラグがセット済みであり、マスターおよびモニターが
その状況を補うように割り付は済みであることを表示し
ている場合は、次の通信シーケンスに進むことができる
。モニターの“通信終了”フラグがセットされていない
場合は、ルーチンはブロック３８８の１１１通信時間待
機”に分岐し、次に“メツセージ再送″ルーチン３５８
−３６２および４００へ進む。 前述の゛可−不可通信″ルーチンは複数の保全性チェッ
クを統合したものであり、断線が存在してマスターおよ
びモニター多重コントローラの再割り付けが必要である
と推定する前に、通信の再送を何回か予め試みるための
ものである。 ここで、第１図、第２図、第３図Ａおよび第３図Ｂに詳
細に示されている本発明の１つの特徴について説明する
。これらの図には、多重システム１０を様々な期間に低
電力モードで動作させるための仕組みが示されており、
特にその１部が破線ブロック５００として第２図に示さ
れている。システムの電源は一般に自動車の１２ボルト
蓄電池であり、その容量が限られているから、多重シス
テム１０全体の消費電力をできるｔ！け減らし、電源の
寿命延ずように工夫されている。特に、マイクロプロセ
ッサ２２、システムクロノク源２８、Ｒ’０Ｍ２７、お
よびデコード制御部Ｆ］！３４、すなわち第３図Ａの全
回路からなる多重コンピュータ１２の部分（第２図の５
００）の消費電力の低減が図られている。 いわゆる゛睡眠”′モードによる多重システム１０の低
電力動作の機能的説明を行う前に、このモードに利用さ
れるマイクロプロセッサ２２の外部回路について説明す
る。特に第３図Ｂを参照すると、図示の回路はすべて自
動車のＭｆａ池などから引き出された＋５Ｖの電源電圧
に常時接続されている。乙の回路はマイクロプロセッサ
２２の制御に使用され、また低電力゛睡眠”モードを実
行し、その後にシステムを゛′再開１′させるために用
いろ様々なタイミング機能を生じさせるものである。 ５０ＫＨｚ発振藷３０は一般的なＲＣ発振器の構成であ
り、８段のカウンタ３２のクロック入力ＣＫ］に５０Ｋ
Ｈｚ信号を供給する。このカウンタの各段は、その１段
目のＱ。出力に２５ＫＨｚの方形波信号を発生ずるよう
に接続され、この方形波信号はマスターおよびモニター
多重コントローラ２４．２４’にＭＵＸＣＬＫとして与
えられる。 カウンタ３２の最終段Ｑイ出力はカウンタ３３のクロッ
ク入力ＣＫＩに接続され、リップルダウンカウントされ
る。しかし、ここで重要なことは、カウンタ３２の後半
用のリセット人力ＣＬ２、オヨびカウンタ３３の前半用
のリセット入力ＣＬＩは、これらカウンタ部分をリセッ
トするように働き、リセット信号が供給されたときに、
これらカウンタの計数サイクルを変更するということで
ある。 リセットパルスはマイクロプロでノサ２２によって制御
されるものであり、通常はＮＭＩ＊パルスに続いて発生
ずる。 カウンタ３３の第１段のＱ、出力は線５１０を介してＡ
ＮＤゲート５１２の一方の入力に与えられ、このＡＮＤ
ゲート５］２の出力は線５１４を介してカウンタ３３の
後半のリセット入力ＣＬに供給される。カラン々３３の
第２段出力Ｑｃは線５１５を介してＮＡＮＤゲート５１
６の一方の入力に印加され、乙のＮＡＮＤゲートの出力
はＤ−フリシブフロップ５１８のＤ入力に供給される。 カウンタ３３の第４段出力Ｑ、＋は綜５１９を介してＡ
ＮＤゲート５２０の一方の入力に与えられ、また、その
カウンタ３３の後半のクロック入力ＣＫ ’２に供給さ
れる。カウンタ３３の第８段出力Ｑ、ｌは＠５２２を介
してインバータ５２３の入力に接続され、またリセット
信号ＲＥＳＥＴを発生する。このＲＥＳＥＴ信号は、第
３図Ａのインバータ５２４を介してマイクロプロセッサ
２２に対するＲＥＳＥＴ＊入力となり、またマスターお
よびモニター多重コントローラ２４．２４’のＭＲ才大
入力供給される信号ＰＵＲ２となる。 線５２２に現れる信号は、破線３５で囲まれた電源制御
回路の一方の入力となる。この電源制御回路３５は、低
電力動作すなわち゛′唾睡眠モード動作の始動および停
止を行うものである。電源制御論理３５には、インバー
タ５２３の他に、Ｄ−フリップフロップラッチｓ２６、
ＡＮＤゲート５２８およびＭＯＳＦＥＴなどのゲート制
御型カスイッチ５３０が含まれている。 ＡＮＤゲート５１６、Ｄ−フリップフロップ５１８．５
３２およびＮＡＮＤゲート５３４は、カウンタ３２，３
３と協動して後述するように２０ｍ５［隔で割り込み信
号を発生し、また第２図のパルス発生回路３６に応動す
る論理を構成している。 通常動作中においては、Ｄ−フリップフロップ５１８は
、マイクロプロセッサ２２のプログラム動作を制御する
ためのマスク不可能割り込み信号ＮＭＴ＊を発生する。 このＮＭｌ＊信号は、システムに初めて電源が投入され
てリセットパルスＰＵＲＩが発生してから２０ｍ５後に
、最初に発生する。その後は、マイクロプロセッサが電
源を入れられ通常の動作を行っている期間に、ＮＭＩ＊
割り込み信号は２０ｍ５間隔て発生する。ＮＭＩ＊イＳ
号は、フリップフロップ５１８のＤ入力が２０ｍ５間隔
て論理１になった後、最初のメモリ要求信号ＭＲＥＱ＊
がフリップフロップ５］８のクロック入力ＧＫに与えら
れた時点に、同フリップフロップのＱ＊比出力生じる遷
移信号である。フリシブフロップ５１８ｔ７）Ｄ入力は
、カウンタ３３の出力綿５１５によって２０ｍ５間隔で
イネーブルされるが、そのようになるのは、システムが
パ刈ン”′ないし″゛目覚゛′モードにある時、すなわ
ち、線５５０に信号が現れてＡＮＤゲート５１６の他方
の入力に加わる時に限られる。このＭＲＥＱ＊Ｒ号は、
Ｄ−フリップフロップ５３２のＧＫ大入力も与えられる
。乙のＤ−フリップフロップ５３２のＤ入力は、フリッ
プフロップ５１８のＱ出力と接続されており、またＱ＊
比出力ＮＡＮＤゲート５３４の一方の入力となる。ＮＡ
ＮＤゲート５３４の他方の入力には、フリップフロップ
５１８のＱ出力が接続される。従って、ＮＡＮＤゲ−）
５３４の出力線５５２にＮＭｌ＊パルスと同時に２０ｍ
５間隔でリセット信号が発生し、次のＭＲＥＱ＊Ｒ号が
来るまで発生し続ける。線５５２に生しるリセット信号
はＤ−フリップフロップ５３６のＣＬ＊入力に加わり、
このＤ−フリップフロップ５３６はタイマリセント論理
（５３８゜５４０．５４２）を再びイネーブル状態にす
る。 フリップフロップ５３８，５４０は、電源の初期投入時
に、電源投入リセノ）ＰＵＩｔｌにより初めにクリアさ
れる。さらに、フリップフロップ５３６のＱ＊比出力、
各ＮＭＩ＊信号に続いて線５５２に生じる信号により論
理１にセットされる。 乙の動作によってフリップフロップ５３８，５４０はセ
ントされ、ＮＡＮＤゲート５４２の入力に接続されたそ
れらのＱ＊比出力、それらのクロック入力ＣＫに５０Ｋ
Ｈｚクロツクが印加された時に、それぞれ論理０および
論理ｌとなる。それ故に、その時にＡＮＤゲート５４２
の出力は０となって、タイマー３２，３３をリセットし
ないようになる。しかし、マイクロプロセッサ２２が通
常動作中の場合には、マイクロプロセッサ２２はＮＭＩ
＊パルスに応答後、タイマーリセット信号ＴＩＭＥＲ３
Ｔを発生ずる。このタイマーリセット信号はフリップフ
ロップ５３６のクロック入力ＣＫに加わって、まずその
フリップフロップを反転させ、つぎにその後に続くフリ
ップフロップ５３８．５４４を反転させる。その結果、
ＡＮＤゲート５４２の出力は論理１に変化する。このよ
うにＡＮＤゲ〜ト５４２の出力に論理１が出ると、カウ
ンタ３２の後半の４段およびカウンタ３３の前半の４段
がリセットされる。通常動作においては、リセット信号
ＴＩＭＥＲ３Ｔはほぼ２０ｍ５間隔て発生ずるため、カ
ウンタ３３は、第３段出力線５１５の２０ｍ５出力に続
き、次にカウントアツプする以前にリセットされる。 マイクロプロセッサ２２が正しく動作しなかったり、電
源が切断されていたり、若しくは゛死んだ″状態になっ
たりして、カウンタのリセント回路へのＴＩＭＥＲ３Ｔ
信号を発生しない場合、カウンタ３２，３３はもはやり
セットされないため、通常のリップルダウンカウントを
継続する。このような場合、カウンタ３３は、通常なら
ばリセットされるはずの２０ｍ５時間を越えてカウント
し続け、４０ｍｓ時間に達すると、線５１９に論理１が
発生し、これがＮＡＮＤゲート５２０に入力する。この
時に、正常に電源が投入されている動作期間と同様にＮ
ＡＮＤゲート５２０の他方の入力が論理１であると、そ
のＮＡＮＤゲートから論理１信号が出力され、これが線
５５６を介してラッチ５２６のＰＲ＊入力に加わるため
、このランチのＱ出力が論理１にセットされる。重要な
ことは、電力ＭＯ３ＦＥＴ５３０は、そのゲート入力が
論理０の時に゛オン”状態となって＋５Ｖｓｗを出力し
、ゲート入力が論理１の時にオフするということである
。フリップフロップ５２６のＱ出力は、線５５８を介し
てＦＥＴ５３０の制御ゲートに接続されているから、そ
のＱ出力が論理１になった時に、このＦＥＴはオフして
＋５Ｖ１．は回路５００から切り離される。＋ｓｖｆ＃
ｇｍがマイクロプロセッサ２２から切り離された時は、
システムはパ電源断”すなわち゛睡眠″モードに入る。 カウンタ３３は４０ｍｓ時間を越えてカウントダウンし
続けると、マイクロプロセッサを電源断すなわち” ＠
ＩＩ ”モードにするため、その結果として、ある時
間後にリイネーブル信号すなわち０覚醒″イε号を生じ
る。具体的に説明すれば、最後のＮＭＩ＊割り込みから
約６５４ｍ５を経過した時に、タイマー３３の最終段が
論理１になり、これが線５２２を介して前述のリセット
パルスＲＥＳＥＴとなり、まｔこ電源制御回路３５内の
インノく一タ５２３の覚醒信号となる。そうすると、イ
ンバータ５ｚ３はラッチ５２６のリセット入力ＣＬ＊に
０を与えて、そのＱ出力を論理０にリセットする。その
結果、ＦＥＴスイッチ５３０が″′イオンして、マイク
ロプロセッサ２２およびその他の回路ｓ ｏ ｏｒζ再
びＭ源を供給する。このように、この論理は゛監視”状
態の後に、マイクロプロセッサ２２を作動モードに復帰
させる試みを繰り返して行う。すなわち、マイクロプロ
セッサ２２の再スタートを繰り返し試みるが、毎回電源
を切断してから再投入し、その再投入の際にリセット信
号ＲＥＳＥＴをマイクロプロセッサに供給して初期化す
る。マイクロプロセッサ２２の再スタートが成功した場
合には、マイクロプロセッサ２２は再びＴＩＭＥＲ８Ｔ
パルスを発生し、タイマーカウンタ３２，３３をリセッ
トして、それ以降の゛１監視電源断″を抑止する。 ゛″覚醒″”時に電源制御ラッチ５２６のＱ＊出力が論
ｌｌ！！！１になると、この論理１が線５５０を介して
ＡＮＤゲート５１２の一方の入力に加わる。それから僅
かな時間すなわち５ｍｓ遅れて、カウンタ３３の第１段
からパルスが出て綜５１０を介しＡＮＤゲート５１２の
他方の入力に与えられるため、リセットパルスが線５１
４を介してカウンタ３３に送られ、その後半がリセット
される。 ここまでは、リセットパルスＴＩＭＥＲ３Ｔが発生しな
いことによる監視回路のタイムアウトに応答した電源断
の開始との関連で、電源制御回路（スイッチ） ３５に
ついて説明した。しかし、この電源制御ＩＩｒＭ路３５
は、マイクロプロセッサ２２ら出される制御信号に応答
してマイクロプロセッサ２２の電源を切断して、それを
゛睡眠”モードにさせるように使用することもできる。 具体的に説明すると、゛睡眠１′モードに入りたい場合
には、マイクロプロセッサ２２は″電源断″ストローブ
信号ＰＷＲ５ＴＢをタイマーデコード論理３４Ｃを介し
て送出することができる。このＰＷＲＳ ＴＢ信号は電
源制御ランチ５２６のクロック人力ＣＫに加わる。ラッ
チ５２６のＤ入力は論理１に保持されているから、ＰＷ
Ｒ８ＴＢ信号が加わるとそのＱ出力が論理１にセットさ
れ、電力ＦＥ７５３０をオフさせる。このようにして、
マイクロプロセッサ２ｚは、それ自体および他のブロッ
ク５００内の回路をＩｌ［！眠”モードにすることがで
きる。これにより、多重データ１ａ１６を用いたすべて
の通信が停止し、綜１７のＭＵＸＣＬＫ信号はオフする
。 “睡眠”モードを開始させるＰＷＲ３ＴＢは、ＴＩＭＥ
Ｒ３Ｔパルスが発生してからすぐに発生するように、す
なわちカウンタ （タイマー）３２１３３のリセットと
ほぼ同時に発生するように、予めタイミングが決められ
ている。しｔこがって、カウンタ３２，３３の開始時刻
は、ＰＷＲＳ Ｔ Ｂによって“睡眠″モードが開始さ
れる時刻とほぼ同時になる。６５４ｍ５の時間経過して
カウンタ３３３の出力線５２２が論理１になっｔこ時に
、電源制御レジスタ５２６の状態が反転してＦＥＴ電力
スイッチ５３０が再びオンし、マイクロプロセッサ２２
およびその他のブロック５００内の回路を“覚醒すなわ
ち電源投入”させる。 さらに電源制御スイッチ３５は、ＡＮＤゲート５２８お
よびインバータ５６６を介してチップセレクト信号Ｃ３
＊を送出し、これはマスターおよびモニター多重コント
ローラ２４．２４’のＣ８＊入力に供給される。マイク
ロプロセッサに電源が供給されている状態において、Ｃ
Ｓ＊信号がそのアクティブな状態であるＬＯＷになると
、このＣ３＊信号により多重コントローラはマイクロプ
ロセッサ２２からの制御信号を受け付は可能となる。他
方、＃電源断”の期間すなオ）ちモードにおいてＣ３ｌ
ｋ信号がＨＩＧＨになると、多重コントローラ２４．
ｚ４’はマイクロプロセッサｚ２からの信号を全く受け
付は得なくなり、締Ｉ７上のＭＵＸＣＬＫ（ｇ号ヲソノ
期間ＨＩＧＨレベルに保持する。 さらに、電源制御回路３５は、ＡＮＤゲート５２８およ
びＮＡＮＤゲート５６８を介して、ＲＡＭ２Ｇを抑止す
るように動作する。すなわち、システムが゛電源断′°
まｔ二は゛睡眠″モードである限り、ＮＡＮＤゲート５
６８の他方の入力に加わるＲＡＭイネーブル信号ＲＡＭ
ＥＮＢによってＲＡＭ−２６がイネーブル状態にされな
いようにする。 このような構成にする理由は、゛電源断１モード期間に
はＲＡＭ２６をイネーブルすべきでないことと、パ電源
断“モード期間内、若しくは、そのモードになった時点
に、ＲＡＭデコード回Ｒ１３４Ｂがｔこまたまイネーブ
ル信号ＲＡＭＥＮＢを１発生する可能性があるからであ
る。 つぎに第１３図の機能流れ図にしｔこがって、多重コン
ピュータ１２および遠隔多重コントローラ１４の動作を
説明する。この図はシステムを低電力の１″睡眠７モー
ドに移行させる場合、およびその後に“電源投入”ステ
ータスに復帰させる場合について示している。このルー
チンは基本的には、マイクロプロセッサ２２のプログラ
ムによって制御されるが、このようなプログラムは当業
者であれば以上の説明と流れ図から容易に具現できろは
ずである。前述しｔこように、また以下さらに説明する
ように、このルーチンの一部はハードウェアであるタイ
マーおよび電源制御回路３５に依存する。 前述した様々な“必須”の主要な電気的機能は、自動車
の点火スイッチの状態と関係なく作用しなければならな
い機能である。例えば、ランプ（外部灯、前照灯、警告
灯など）は何時でも動作可能でなければならず、したが
って“必須″機能である。他方、ワイパーは点火スイッ
チが“オン”して’ＲＵＮ″または”ＡＣＣＥＳＳＯＲ
Ｙ’”の位置にあるときに働けばよく、シたがって″非
必須”機能である。このような１゛必須″機能が存在す
るために、多重システム１０は、点火スイッチを経由さ
せることなく自動車のバッテリーから直接給電される。 しかし、°°睡眠”モードが用意されているのて、非動
作状態の期間、例えば自動車が駐車している期間におい
ては、多重システムによるバッテリーの電力消費は自動
的に減少する。°゛睡眠゛′モードおよび“必須”スイ
ッチ入力（１４６）は、たとえシステムが゛睡眠°°モ
ードになっていても、システムが必須入力に対しである
妥当な時間内に応答するように構成されている。 第１３図を参照して説明する。マイクロプロセッサ２２
はプロｙり６００に示されるように、点火スイッチを周
期的に監視する。点火スイッチが遠隔多重コントローラ
１４のＢ側チャタリング抑圧回路１４４Ｂ、に接続され
、また必須スイッチレジスタ１４６．に接続される。判
定ブロック６０２では、点火系統が“オフ”であるか否
かを調べ、“オフ”でなければ直ちにブロック６３０に
レヤンプする。このブロック６３０では、システムに″
″オンまたは１゛電源投入”状態を維持するように指示
し、またオペレータからの指令を処理する。 点火系統が゛オフ”している場合は、ルーチンはステッ
プ６０４に進み、゛睡眠”判定処理を開始する。 との″“睡眠”判定処理の最初の判定は、ブロック６０
６に示されるように、外部灯系統または警告灯系統（若
しくは他の゛必須″機能）が゛オン″であるか否かを調
べることである。倒れかの系統が゛オン″′であれば、
システムを゛′オン″状態に維持させるためにブロック
６３４へ進む。しかし、何れの系統も゛°イオンになっ
ていない場合は、ブロック６０８に示されるように１０
秒間の監視時間をおき、その間、電源を維持する。乙の
１０秒の監視時間はプログラムによって測定される。 この１０秒の監視期間に、ブロック６１０に示されるよ
うに、システムの入力が継続的に走査され、その監視期
間に“必須″機能または点火スイッチの何れかが操作さ
れたか判定ブロック６１２で判定される。操作されたな
らば、システムはブロック６３０に示されるように、各
スイッチの状態を読み込ノして運転者の指令を処理し、
その後、ブロック６００へ戻る。１０秒の監視Ｍ間内に
スイッチが全く操作されない場合は、ステップ６１６で
“睡眠″モードに入るように判定される。 ゛睡眠゛′モードシーケンスにおいては、まずブロック
６１８で、全遠隔多重コントローラ１４を低消費電力モ
ードににさせるための準備を行う。 すなわち、遠隔多重コントローラのランチ出力回路１４
０Ａ、１４０Ｂを、負荷が非駆動状態となるように設定
し、またＭＵＸＣＬＫを“オフ”させる。このように負
荷を非ｗＡ動状態にさせることにより、外部の電子的な
駆動部分の消費電力が最少となる。またＭＵＸ（：ＬＫ
を１１オフ”させると、多重コントローラおよび遠隔多
重コントローラの消費電力が最少となる。これは、ＣＭ
ＯＳデバイスの消費電力は、デバイス内のゲート遷移数
に直接関係するからである。つぎに、ブロック６２０に
示されろように、ソフトウェアによって電源断ストロー
ブパルスＰＷＲ８ＴＢが発生され、電力スイッチラッチ
５２６に与えられる。ブロック６２２では、ＰＷＲＳ
Ｔ Ｂパルスおよびラッチ５２Ｇに多重コンピュータ回
路（第２図の破腺枠５００）の＋５Ｖｓ−電源をオフさ
せるように指示する。 多重コンピュータ回路５００の電源は、６５４ｍ５間“
４７゛′されるように時間調整されている。 この時間ｔＪＵを示すブロック６２４に至る破線経路は
ハードウェア機能であり、乙の調整時間の最後に当該電
力は再投入される。 ブロック６２６に示されるように、６５４ｍ５時間経過
後にシステム全体に再び電源が供給されると、ＭＵＸＣ
ＬＫが再び遠隔多重コントローラに供給され、それらの
“必須“スイッチレジスタ回路１４６が照会される。つ
ぎに判定ブロック６２８において、直前の６５４ｍ５の
゛睡眠゛期間に、“必須”スイッチの何れかに変化が生
じたか判定される。そのような変化が生じなければ、ル
ーチンはブロック６２０に戻って再び゛睡眠”モ−ドに
入る。しかし、″゛必必須パヌスイッチ変化が生じた場
合は、ルーチンはプロ、り６３０に進み、ｍ杭的にスイ
ッチの状態を読み込み運転者からの指令を処理する。そ
の後、ブロック６００において、゛低電力″の判定を再
開する。ここまでの説明から理解されるように、゛必須
″スイソチレンスタ１４６、からの入力だけに基づいて
応答動作がなされるものではない。そうではなくて、シ
ステムは、その後の“電源投入°′期同に対応するＢ側
チャタリング抑圧スイッチにさらに確認をめる。 ″睡眠ゝ′モード期間において多重システム１０に必要
な電力は、′ｉ′ｒ＆源投入期間におけろ電力の１０パ
ーセント未満であるので、平均消費電力は゛°睡眠１期
間を長くするほど少なくなるが、むやみに長くしたので
は必須スイッチからの入力に対する応答が許容限度を越
えてしまう。従って、″゛唾睡眠°時間は２５０ないし
７５０ｍ５の範囲が現実的である。まｔこパ睡眠゛′期
間における自動車の１２Ｖバツテリーの定常電流は、１
０ミリアンペアが達成されている。 以上、実施例について本発明を説明したが、当業者であ
れば、特許請求の範囲に記載した本発明の精神および範
囲を逸脱する乙となく、種々の変形が可能であることは
明らかである。
第１図は本発明による通信システムの構成ブロック図で
ある。第２図は第１図に示した通信システムの一部を構
成する多重コンピュータの一般化した概略ブロック図で
ある。第３図Ａおよび第３図Ｂは第２図の多重コンピュ
ータをより詳細に示す概略ブロック図であり、第３図Ａ
の回路全体はスイッチ制御により電源を供給され、第３
図Ｂの回路全体は常時給電される。第４図は前記多重コ
ンピュータに用いられているマスター／モニター多重（
ＭＵＸＩ コントローラの概略ブロック図である。第５
図は第４図に示しｔこコントローラに関連する信号の波
形図である。第６図は第１図に示した通信システムに用
いられている遠隔多重コントローラの概略ブロック図で
ある。第７図は前記遠隔コントローラに関連するチャタ
リング抑圧回路およびラッチ回路の概略図である。第８
図は第７図の回路の説明用波形図である。第９図は第７
図の回路に用いられている集積回路装置と一緒に用いら
れるアドレス入力および信号出力回路の概略図である。 第１０図は第９図の回路の説明用波形図である。第１１
図１ま前記通信システムの通信保全性が得られるよう１
こ前記多重コントローラをマスタ〜およびモニターとし
て割り付けるための判定制御ルーチンの流れ図である。 第１２図は直列通信の保全性の評価に関連する判定制御
ルーチンの流れ図である。第１３図１よ前記通信システ
ムの動作の゛睡眠°“モードに関連する判定制御ルーチ
ンの流れ図である。 ］０・・・通信システム、１２・・・多重コンピュータ
、１４・・・遠隔多重コントローラ、１５・・・通信バ
ス、２２・・・マイクロコンピュータ、２４・・・多重
コントローラ （マスター）、２４′ ・・・多重コン
トローラ（モニター）、２５・・・メモリ、４０・・・
データバス、４２・・・アドレスバス〇 図面の浄書（内容に変更なし） ヤ（ 飄 ヤ畝 δ 図く 憾 第１３０ 手続補正書く方式） ％式％： １、事件の表示 昭和５９年特許願第２０９０５２号 ２、発明の名称 制御システム ３、補正をする者 事件との関係 特許出願人 住 所 アメリカ合衆国インディアナ用 ４６８０４、
フＡ−ト・ウニイン、ウオール・ストリート １６０１
名 称 エセックス・グループ・インコーホレイテラ１
〜代表者 ロパート・シー・つＡ−カー ４、代理人〒１０１ ６、補正により増加する発明の数 な し７、補正の対
象
ある。第２図は第１図に示した通信システムの一部を構
成する多重コンピュータの一般化した概略ブロック図で
ある。第３図Ａおよび第３図Ｂは第２図の多重コンピュ
ータをより詳細に示す概略ブロック図であり、第３図Ａ
の回路全体はスイッチ制御により電源を供給され、第３
図Ｂの回路全体は常時給電される。第４図は前記多重コ
ンピュータに用いられているマスター／モニター多重（
ＭＵＸＩ コントローラの概略ブロック図である。第５
図は第４図に示しｔこコントローラに関連する信号の波
形図である。第６図は第１図に示した通信システムに用
いられている遠隔多重コントローラの概略ブロック図で
ある。第７図は前記遠隔コントローラに関連するチャタ
リング抑圧回路およびラッチ回路の概略図である。第８
図は第７図の回路の説明用波形図である。第９図は第７
図の回路に用いられている集積回路装置と一緒に用いら
れるアドレス入力および信号出力回路の概略図である。 第１０図は第９図の回路の説明用波形図である。第１１
図１ま前記通信システムの通信保全性が得られるよう１
こ前記多重コントローラをマスタ〜およびモニターとし
て割り付けるための判定制御ルーチンの流れ図である。 第１２図は直列通信の保全性の評価に関連する判定制御
ルーチンの流れ図である。第１３図１よ前記通信システ
ムの動作の゛睡眠°“モードに関連する判定制御ルーチ
ンの流れ図である。 ］０・・・通信システム、１２・・・多重コンピュータ
、１４・・・遠隔多重コントローラ、１５・・・通信バ
ス、２２・・・マイクロコンピュータ、２４・・・多重
コントローラ （マスター）、２４′ ・・・多重コン
トローラ（モニター）、２５・・・メモリ、４０・・・
データバス、４２・・・アドレスバス〇 図面の浄書（内容に変更なし） ヤ（ 飄 ヤ畝 δ 図く 憾 第１３０ 手続補正書く方式） ％式％： １、事件の表示 昭和５９年特許願第２０９０５２号 ２、発明の名称 制御システム ３、補正をする者 事件との関係 特許出願人 住 所 アメリカ合衆国インディアナ用 ４６８０４、
フＡ−ト・ウニイン、ウオール・ストリート １６０１
名 称 エセックス・グループ・インコーホレイテラ１
〜代表者 ロパート・シー・つＡ−カー ４、代理人〒１０１ ６、補正により増加する発明の数 な し７、補正の対
象
Claims (18)
- （１）中央制御局と、それに接続されｔこ１つまたは複
数の遠隔コント四−ラとの間でデータ通信を行う制御シ
ステムであって、前記中央制御局カイ前記遠隔コントロ
ーラとのデータ通信を制御するための電子的信号処理手
段を有し、また限られｔコ容量の電源によって給電され
る制御システムにおし）て、 前記電源および当該制御システムの一部分と接続され、
各制御信号に応答して前記電源を前記制御システム部分
に接抗したり切り離したりする電源スイツチ手段と、 所定のシステム非動作条件に応答して自動的ζこ電源断
制御信号を発生する手段と、 前記制御システム部分から電源が切り離されている時間
を計時し、所定時間を経過した時に電源断制御信号を発
生するタイミング手段と、前記電源スイツチ手段に接続
され、前記電源断制御信号に応答して前記電源を前記制
御システム部分から切りｍすための前記制御信号を発生
し、また前記電源投入制御信号に応答して前記電源を前
記制御システム部分に接続するための前記制御信号を発
生する制御回路手段とを具備することを特徴とする制御
システム。 - （２）少なくとも】つの前記遠隔コントローラは前記制
御システム部分に給電する必要があるか否かを示すよう
に予め決められた入力データを受信し、前記電源断制御
信号は前記入力データが前記制御システム部分へ給電の
必要がない事を示している場合に前記中央制御局の信号
処理手段によって供給されることを特徴とする特許請求
の範囲第１項記載の制御システム。 - （３）当該制御システムは乗物の主要な電気的機能を制
御し、また前記制御システム部分に給電する必要がある
か否かを示す前記入力データは点火スイッチのステータ
スおよび他の特定の必須スイッチのステータスを含むこ
とを特徴とする特許請求の範囲第２項記載の制御システ
ム。 - （４）前記信号処理手段は集積化プロセッサと該プロセ
ッサ用のプログラムを記憶する手段から成り、前記プロ
セッサおよびプログラム記憶手段は電源を切す離し可能
な前記制御システム部分に含まれており、また前記プロ
センサは前記電源断制御信号を発生することを特徴とす
る特許請求の範囲第１項記載の制御システム。 - （５）前記タイミング手段および前記制御回路手段は常
に前記電源に接続され、前記タイミング手段は常時クロ
ッキングされるリセット可能なタイマーであり、前記プ
ロセッサは周期的にリセット信号を発生し、該リセット
信号は前記タイマーにそのリセットのために与えられ、
前記プロセッサにより前記リセット信号が発行されて前
記タイマーがある既知の基準値からスタートした時から
短い所定時間後にだけ前記電源断制御信号が前記プロセ
ッサにより発行されることを特徴とする特許請求の範囲
第４項記載の制御システム。 - （６）前記電源投入制御信号は前記電源断制御信号の後
のある時間範囲内に前記タイマーにより発行され、前記
時間範囲はその間に前記遠隔コントローラに与えられる
入力データに対する応答を問題となるほど遅らせること
なく平均消費電力を十分に減らし得るような長さである
ことを特徴とする特許請求の範囲第５項記載の制御シス
テム。 - （７）Ｍ挽断制御信号とその後の電源投入制御信号との
間の時間間隔は約６５０ｍ５としたことを特徴とする特
許請求の範囲第６項記載の制御システム。 - （８）前記制御回路手段はりセント可能な２安定ラツチ
要素から成り、該ラッチ要素は前記電源断制御パルスに
応答して前記電源を前記制御システム部分から切り離す
ための前記制御信号を前記スイッチ手段に供給するよう
に予め条件付けられ、前記ラッチ要素は前記電源投入制
御信号によってリセットされることにより前記電源を前
記制御システム部分に接続するための前記制御信号を前
記スイッチ手段に供給ことを特徴とする特許請求の範囲
第５項記載の制御システム。 - （９）前記プロセッサは割り込み駆動され、前記タイマ
ーは多段リップルダウンカウンタであり、さらに、前記
カウンタの選択された１つまたは複数の段に接続され、
かつ前記プロセッサからの要求信号に関係付けられ、前
記選択されたカウンタの段によって決まる時間間隔で割
り込み信号を周期的に発生するための常時給電される論
理回路手段を備え、前記割り込み信号は前記プロセッサ
にそのプログラムを実行させるために与えられることを
特徴とする特許請求の範囲第５項記載の制御システム。 - （１０）前記の割り込み信号を発生ずる論理回路手段は
さらに前記プロセッサから電源を切り離すための前記制
御信号に応答して前記割り込み信号の発生を抑止するこ
とを特徴とする特許請求の範囲第９項記載の制御システ
ム。 - （１１）前記プロセッサはＮＭＯ６回路を使用しｔこ大
規模ＩＡ積素子であることを特徴とする特許請求の範囲
第５項記載の制御システム。 - （１２）前記プロセッサは割り込み駆動され、前記タイ
マーは多段リップリダウンカウンタであり、さらに、前
記カウンタの１つまたは複数の選択された段に接続され
、かつ前記プロセッサからの要求信号と関連付けられ、
前記選択されたカウンタの段によって決まる間隔で割り
込み信号を周期的に発生するための常時給電される論理
回路手段を備え、前記割り込み手段は前記プロセッサに
対しそのプログラムを実行させるために与えられ、前記
プロセッサにより与えられる前記周期的なリセット信号
は前記プロセッサが給電され正常に機能している時に発
生し、 またさらに、前記プロセッサからの前記リセット信号に
応答して前記リセット信号を前記タイマーをリセットす
るために利用する常時給電されたリセット論理手段を備
え、当該リセット論理手段は前記リセット信号を用いて
前記タイマーをリセットするように前記割り込み４８号
により繰り返し条件付けられ、前記電源が前記プロセッ
サから切り離されている時に前記割り込み信号が存在せ
ず、したがって前記リセット論理手段の前記条件付けを
禁止して前記タイマーがリセットされないようにしたこ
とを特徴とする特許請求の範囲第８項記載の制御システ
ム。 - （１３）前記プロセッサに電源が接続されている時に前
記プロセッサにより供給される前記リセット信号は前記
プロセッサが誤動作した場合には発生し得ず、前記タイ
マーは前記プロセッサより発行されるリセット信号の通
常の間隔よりも長い所定時間後に監視制御信号を発行し
、前記ランチ要素はプリセットすることもでき、前記監
視制御信号は前記制御システム部分から電源を切り離す
ための前記制御信号を前記スイッチ手段に与えるように
前記ラッチ要素をプリセットすることを特徴とする特許
請求の範囲第８項記載の制御システム。 - （１４）前記電源投入制御信号の間隔は前記監視制御信
号よりも長く、したがって監視制御系による電源切り離
し後の前記制御信号部分に遅れて電源が回復することを
特徴とする特許請求の範囲第１３項記載の制御システム
。 - （１５）前記信号処理手段は集積化プロセッサおよびそ
のプログラムの記憶手段を有して成り、前記プロセッサ
およびプログラム記憶手段は電源切す１ｉ１し可能な前
記制御システム部分に含まれ、前記プロセッサは前記電
源断制御信号を発生し、前記プロセッサはプログラムに
より計時される所定長さの時間の間、前記電源断制御信
号の発行を遅らせて前記電源制御信号の発行を否定する
ような変化がないか前記入力データを監視することを特
徴とする特許請求の範囲第３項記載の制御システム０ - （１６）前記電源断制御信号の遅延時間の長さは約１０
秒であることを特徴とする特許請求の範囲第１５項記載
の制御システム。 - （１７）前記中央制御局は１つまたは複数の多重コント
ローラを有し、前記遠隔コントローラは直列バスにより
前記多重コントローラに接続され、前記直列バスは前記
多重コントローラからの多重データ信号および多重クロ
ック４９号を前記遠隔コント四−ラヘ伝達する働きをし
、前記多重コントローラおよび前記遠隔コントローラは
多ＩＩＩＷｋ作する大規模集積回路であり、前記制御シ
ステム部分からの前記電源切り離しは前記多重コントロ
ーラにおいて前記遠隔コントローラに対する前記多重デ
ータおよび多重クロック信号を終了させてそれらの消費
電力を減少させるように作用する乙とを特徴とする特許
請求の範囲第３項記載の制御システム。 - （１８）必須とみなされたスイッチからの前記遠隔コン
トローラへのデータ入力は前記電源が切り離されている
期間でさえも前記遠隔コントローラに設けられたそれぞ
れのラッチに保存され、当該システムへ電源を再投入す
るたびに給電し続けるか再び電源を切断するかを判定す
るために前記ラッチが参照されることを特徴とする特許
請求の範囲第１６項記載の制御システム。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/540,582 US4698748A (en) | 1983-10-07 | 1983-10-07 | Power-conserving control system for turning-off the power and the clocking for data transactions upon certain system inactivity |
| US540582 | 1983-10-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60143050A true JPS60143050A (ja) | 1985-07-29 |
| JPH0469465B2 JPH0469465B2 (ja) | 1992-11-06 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59209052A Granted JPS60143050A (ja) | 1983-10-07 | 1984-10-06 | 制御システム |
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| Country | Link |
|---|---|
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| JP (1) | JPS60143050A (ja) |
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| DE (1) | DE3486192T2 (ja) |
| ES (1) | ES8507710A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04290029A (ja) * | 1991-03-19 | 1992-10-14 | Hitachi Ltd | 通信機能を備えた制御装置 |
| JP4933260B2 (ja) * | 2004-09-09 | 2012-05-16 | テイ・エス テック株式会社 | 表装材にダブルステッチを施してなる車両用内装材及びその製造方法 |
Families Citing this family (287)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8401557A (nl) * | 1984-05-15 | 1985-12-02 | Philips Nv | Rekenmachinesysteem met verwijderd opgestelde werkstations en een reservebatterijvoeding. |
| JPS61262827A (ja) * | 1985-05-15 | 1986-11-20 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US5245314A (en) * | 1985-09-18 | 1993-09-14 | Kah Jr Carl L C | Location monitoring system |
| CA1242809A (en) * | 1985-12-20 | 1988-10-04 | Mitel Corporation | Data storage system |
| US4851987A (en) * | 1986-01-17 | 1989-07-25 | International Business Machines Corporation | System for reducing processor power consumption by stopping processor clock supply if a desired event does not occur |
| JPS63163912A (ja) * | 1986-12-26 | 1988-07-07 | Toshiba Corp | マイクロコンピユ−タシステム |
| GB8701496D0 (en) * | 1987-01-23 | 1987-02-25 | Salplex Ltd | Information handling & control systems |
| JPH0695656B2 (ja) * | 1987-03-12 | 1994-11-24 | 株式会社東芝 | 無線チヤネルサ−チ方式 |
| JPS63248227A (ja) * | 1987-04-03 | 1988-10-14 | Aisin Seiki Co Ltd | 電話装置 |
| JP2516983B2 (ja) * | 1987-06-19 | 1996-07-24 | 松下通信工業株式会社 | 無線電話装置 |
| JP2760787B2 (ja) * | 1987-08-28 | 1998-06-04 | 株式会社日立製作所 | 電子計算機システムの運転制御装置 |
| DE3828745A1 (de) * | 1987-09-29 | 1989-04-13 | Pioneer Electronic Corp | Navigationsvorrichtung fuer ein kraftfahrzeug |
| US4812677A (en) * | 1987-10-15 | 1989-03-14 | Motorola | Power supply control with false shut down protection |
| WO1989006012A1 (en) * | 1987-12-17 | 1989-06-29 | Rakoczy G Istvan | Procedure and equipment for automatic shutdown of data processing equipment |
| US5051936A (en) * | 1987-12-21 | 1991-09-24 | Johnson Service Company | Microprocessor-based controller with synchronous reset |
| FR2626998B1 (fr) * | 1988-02-05 | 1990-08-03 | Bendix Electronics Sa | Systeme de mise en etat operationnel et en etat de veille de boitiers electroniques connectes a un canal de communication |
| US5524083A (en) * | 1988-03-31 | 1996-06-04 | Square D Company | Decentralized, modular tripping arrangement |
| JPH0759109B2 (ja) * | 1988-04-20 | 1995-06-21 | 日本電気株式会社 | 終話処理機能付自動車電話端末機 |
| US4965738A (en) * | 1988-05-03 | 1990-10-23 | Anton/Bauer, Inc. | Intelligent battery system |
| DK174975B1 (da) * | 1988-05-06 | 2004-04-05 | Toppan Printing Co Ltd | Integreret kredsløbskort |
| US5016196A (en) * | 1988-05-24 | 1991-05-14 | Battelle Memorial Institute | Rain sampling device |
| US5115513A (en) * | 1988-08-18 | 1992-05-19 | Delco Electronics Corporation | Microprogrammed timer processor |
| US4980836A (en) * | 1988-10-14 | 1990-12-25 | Compaq Computer Corporation | Apparatus for reducing computer system power consumption |
| JPH02148210A (ja) * | 1988-11-30 | 1990-06-07 | Toshiba Corp | フラットパネルディスプレイの着脱制御回路 |
| US5590343A (en) * | 1988-12-09 | 1996-12-31 | Dallas Semiconductor Corporation | Touch-sensitive switching circuitry for power-up |
| US5203000A (en) * | 1988-12-09 | 1993-04-13 | Dallas Semiconductor Corp. | Power-up reset conditioned on direction of voltage change |
| US5175845A (en) * | 1988-12-09 | 1992-12-29 | Dallas Semiconductor Corp. | Integrated circuit with watchdog timer and sleep control logic which places IC and watchdog timer into sleep mode |
| WO1990006555A1 (en) * | 1988-12-09 | 1990-06-14 | Dallas Semiconductor Corporation | Auxiliary integrated circuit for microprocessor management |
| US5249298A (en) * | 1988-12-09 | 1993-09-28 | Dallas Semiconductor Corporation | Battery-initiated touch-sensitive power-up |
| US5754462A (en) * | 1988-12-09 | 1998-05-19 | Dallas Semiconductor Corporation | Microprocessor auxiliary with ability to be queried re power history |
| US5073943A (en) * | 1988-12-27 | 1991-12-17 | Ford Motor Company | Automotive audio system having active controls in reduced power state |
| US5247164A (en) * | 1989-01-26 | 1993-09-21 | Hitachi Maxell, Ltd. | IC card and portable terminal |
| JPH02201516A (ja) * | 1989-01-31 | 1990-08-09 | Toshiba Corp | パワーセーブ方式 |
| US5018148A (en) * | 1989-03-01 | 1991-05-21 | Ncr Corporation | Method and apparatus for power failure protection |
| US5142278A (en) * | 1989-04-18 | 1992-08-25 | Qualcomm Incorporated | Current carrier tractor-trailer data link |
| US5155809A (en) * | 1989-05-17 | 1992-10-13 | International Business Machines Corp. | Uncoupling a central processing unit from its associated hardware for interaction with data handling apparatus alien to the operating system controlling said unit and hardware |
| US4952817A (en) * | 1989-05-31 | 1990-08-28 | Dallas Semiconductor Corporation | Self-starting test station |
| US5041964A (en) * | 1989-06-12 | 1991-08-20 | Grid Systems Corporation | Low-power, standby mode computer |
| US5241680A (en) * | 1989-06-12 | 1993-08-31 | Grid Systems Corporation | Low-power, standby mode computer |
| US5163153A (en) * | 1989-06-12 | 1992-11-10 | Grid Systems Corporation | Low-power, standby mode computer |
| DE479887T1 (de) * | 1989-06-30 | 1992-12-17 | Poqet Computer Corp., Santa Clara, Calif. | Stromversorgungsmanagementsystem fuer rechner. |
| US5222239A (en) * | 1989-07-28 | 1993-06-22 | Prof. Michael H. Davis | Process and apparatus for reducing power usage microprocessor devices operating from stored energy sources |
| US5167024A (en) * | 1989-09-08 | 1992-11-24 | Apple Computer, Inc. | Power management for a laptop computer with slow and sleep modes |
| AU629019B2 (en) * | 1989-09-08 | 1992-09-24 | Apple Computer, Inc. | Power management for a laptop computer |
| US5151855A (en) * | 1989-10-19 | 1992-09-29 | Saturn Corporation | Multiple microprocessor single power supply system shutdown |
| US6158012A (en) * | 1989-10-30 | 2000-12-05 | Texas Instruments Incorporated | Real-time power conservation and thermal management for computers |
| US5218704A (en) * | 1989-10-30 | 1993-06-08 | Texas Instruments | Real-time power conservation for portable computers |
| US5247655A (en) * | 1989-11-07 | 1993-09-21 | Chips And Technologies, Inc. | Sleep mode refresh apparatus |
| US5201059A (en) * | 1989-11-13 | 1993-04-06 | Chips And Technologies, Inc. | Method for reducing power consumption includes comparing variance in number of time microprocessor tried to react input in predefined period to predefined variance |
| US5287525A (en) * | 1989-11-29 | 1994-02-15 | Linear Technology Corporation | Software controlled power shutdown in an integrated circuit |
| US5196728A (en) * | 1989-12-19 | 1993-03-23 | Jaeger | Method of controlling a network of electronic stations including a sleep mode when no active function is activated |
| FR2656122B1 (fr) * | 1989-12-19 | 1992-04-17 | Jaeger | Procede de controle d'un reseau de stations electroniques et reseau obtenu, notamment pour vehicules automobiles. |
| FR2656121B1 (fr) * | 1989-12-19 | 1992-04-17 | Jaeger | Perfectionnements aux procedes de controle d'un reseau comprenant des stations electroniques et reseau obtenu. |
| US5276824A (en) * | 1990-01-08 | 1994-01-04 | Motorola, Inc. | Data processor having a multi-stage instruction pipe and selection logic responsive to an instruction decoder for selecting one stage of the instruction pipe |
| US5081586A (en) * | 1990-02-20 | 1992-01-14 | Eaton Corporation | Multiplexing of accessories in a vehicle |
| US5355501A (en) * | 1990-03-09 | 1994-10-11 | Novell, Inc. | Idle detection system |
| JP2762670B2 (ja) * | 1990-03-30 | 1998-06-04 | 松下電器産業株式会社 | データ処理装置 |
| FR2660769B1 (fr) * | 1990-04-06 | 1994-09-23 | Neiman Sa | Circuit de reveil d'alimentation de microprocesseur, notamment pour une carte d'identification d'un ensemble de telecommande d'automobile. |
| US5396635A (en) * | 1990-06-01 | 1995-03-07 | Vadem Corporation | Power conservation apparatus having multiple power reduction levels dependent upon the activity of the computer system |
| US5303390A (en) * | 1990-06-28 | 1994-04-12 | Dallas Semiconductor Corporation | Microprocessor auxiliary with combined pin for reset output and pushbutton input |
| US5060138A (en) * | 1990-08-31 | 1991-10-22 | Advanced Micro Devices, Inc. | Apparatus for use with a computing device for generating a substitute acknowledgement to an input when the computing device is in an operational hiatus |
| US5175853A (en) * | 1990-10-09 | 1992-12-29 | Intel Corporation | Transparent system interrupt |
| WO1992007317A1 (en) * | 1990-10-12 | 1992-04-30 | Intel Corporation | Slow memory refresh in a computer with a limited supply of power |
| US5351041A (en) * | 1990-10-25 | 1994-09-27 | Pioneer Electronic Corporation | Method of data communication in communication network on automobile |
| US5280283A (en) * | 1990-11-09 | 1994-01-18 | Ast Research, Inc. | Memory mapped keyboard controller |
| US5237692A (en) * | 1990-11-09 | 1993-08-17 | Ast Research Inc. | Internal interrupt controller for a peripheral controller |
| US5560017A (en) * | 1990-11-09 | 1996-09-24 | Wang Laboratories, Inc. | System with clock frequency controller responsive to interrupt independent of software routine and software loop repeatedly executing instruction to slow down system clock |
| JP3034362B2 (ja) * | 1990-11-22 | 2000-04-17 | 株式会社日立製作所 | 周辺制御装置およびｓｃｓｉバス制御装置 |
| US5414860A (en) * | 1991-01-29 | 1995-05-09 | International Business Machines Incorporated | Power management initialization for a computer operable under a plurality of operating systems |
| US5239652A (en) * | 1991-02-04 | 1993-08-24 | Apple Computer, Inc. | Arrangement for reducing computer power consumption by turning off the microprocessor when inactive |
| US5566340A (en) * | 1991-02-14 | 1996-10-15 | Dell Usa L.P. | Portable computer system with adaptive power control parameters |
| US5410711A (en) * | 1991-02-14 | 1995-04-25 | Dell Usa, L.P. | Portable computer with BIOS-independent power management |
| US5432946A (en) * | 1991-04-11 | 1995-07-11 | International Business Machines Corp. | LAN server personal computer with unattended activation capability |
| US5390350A (en) * | 1991-04-22 | 1995-02-14 | Western Digital Corporation | Integrated circuit chip core logic system controller with power saving features for a microcomputer system |
| US5303171A (en) * | 1992-04-03 | 1994-04-12 | Zenith Data Systems Corporation | System suspend on lid close and system resume on lid open |
| US5652890A (en) * | 1991-05-17 | 1997-07-29 | Vantus Technologies, Inc. | Interrupt for a protected mode microprocessor which facilitates transparent entry to and exit from suspend mode |
| US5446904A (en) | 1991-05-17 | 1995-08-29 | Zenith Data Systems Corporation | Suspend/resume capability for a protected mode microprocessor |
| US5394527A (en) * | 1991-05-17 | 1995-02-28 | Zenith Data Systems Corporation | Method and apparatus facilitating use of a hard disk drive in a computer system having suspend/resume capability |
| US5166661A (en) * | 1991-06-07 | 1992-11-24 | Advance Security Inc. | Automobile alarm system with noise reduction function |
| US5630163A (en) * | 1991-08-09 | 1997-05-13 | Vadem Corporation | Computer having a single bus supporting multiple bus architectures operating with different bus parameters |
| US5414861A (en) * | 1991-09-11 | 1995-05-09 | Fujitsu Limited | Data protection system using different levels of reserve power to maintain data in volatile memories for any period of time |
| US5842029A (en) * | 1991-10-17 | 1998-11-24 | Intel Corporation | Method and apparatus for powering down an integrated circuit transparently and its phase locked loop |
| US5935253A (en) * | 1991-10-17 | 1999-08-10 | Intel Corporation | Method and apparatus for powering down an integrated circuit having a core that operates at a speed greater than the bus frequency |
| GB2260631B (en) * | 1991-10-17 | 1995-06-28 | Intel Corp | Microprocessor 2X core design |
| US5396636A (en) * | 1991-10-21 | 1995-03-07 | International Business Machines Corporation | Remote power control via data link |
| WO1993012480A1 (en) | 1991-12-17 | 1993-06-24 | Compaq Computer Corporation | Apparatus for reducing computer system power consumption |
| US5297275A (en) * | 1991-12-20 | 1994-03-22 | International Business Machines Corporation | Personal computer system variable resolution timers |
| EP0549165A2 (en) * | 1991-12-23 | 1993-06-30 | National Semiconductor Corporation | Power conserving integrated circuit |
| US5369771A (en) * | 1991-12-23 | 1994-11-29 | Dell U.S.A., L.P. | Computer with transparent power-saving manipulation of CPU clock |
| US5481730A (en) * | 1992-01-24 | 1996-01-02 | Compaq Computer Corp. | Monitoring and control of power supply functions using a microcontroller |
| FR2687809A3 (en) * | 1992-02-21 | 1993-08-27 | Bernard Roux | Device for optimising the operating autonomy of a microprocessor |
| GB2264794B (en) * | 1992-03-06 | 1995-09-20 | Intel Corp | Method and apparatus for automatic power management in a high integration floppy disk controller |
| US5283906A (en) * | 1992-03-16 | 1994-02-01 | Silitek Corporation | Notebook computer CMOS firmware processing method and the related hardware |
| US6343363B1 (en) | 1994-09-22 | 2002-01-29 | National Semiconductor Corporation | Method of invoking a low power mode in a computer system using a halt instruction |
| US5452401A (en) * | 1992-03-31 | 1995-09-19 | Seiko Epson Corporation | Selective power-down for high performance CPU/system |
| JP3090767B2 (ja) * | 1992-04-02 | 2000-09-25 | ダイヤセミコンシステムズ株式会社 | コンピュータシステムの節電制御装置 |
| US6193422B1 (en) | 1992-04-03 | 2001-02-27 | Nec Corporation | Implementation of idle mode in a suspend/resume microprocessor system |
| US5423045A (en) * | 1992-04-15 | 1995-06-06 | International Business Machines Corporation | System for distributed power management in portable computers |
| US5404544A (en) * | 1992-06-05 | 1995-04-04 | Advanced Micro Devices | System for periodically transmitting signal to/from sleeping node identifying its existence to a network and awakening the sleeping node responding to received instruction |
| US5408573A (en) * | 1992-06-17 | 1995-04-18 | Johnson Service Company | Integrated motor controller |
| US5485625A (en) * | 1992-06-29 | 1996-01-16 | Ford Motor Company | Method and apparatus for monitoring external events during a microprocessor's sleep mode |
| US5404459A (en) * | 1992-07-21 | 1995-04-04 | Advanced Micro Devices | Serial interface module and method in which the clock is only activated to send a predetermined number of data bits |
| DE4226704A1 (de) * | 1992-08-12 | 1994-02-17 | Becker Autoradio | Verfahren zum Betreiben einer Anlage mit mehreren an ein Bus-System angeschlossenen Komponenten und Schnittstellen-Schaltungsanordnung zur Durchführung des Verfahrens |
| US5613135A (en) * | 1992-09-17 | 1997-03-18 | Kabushiki Kaisha Toshiba | Portable computer having dedicated register group and peripheral controller bus between system bus and peripheral controller |
| US5416726A (en) * | 1992-10-06 | 1995-05-16 | Microsoft Corporation | Method and system for placing a computer in a reduced power state |
| US5473767A (en) * | 1992-11-03 | 1995-12-05 | Intel Corporation | Method and apparatus for asynchronously stopping the clock in a processor |
| US5392437A (en) * | 1992-11-06 | 1995-02-21 | Intel Corporation | Method and apparatus for independently stopping and restarting functional units |
| US5339445A (en) * | 1992-11-16 | 1994-08-16 | Harris Corporation | Method of autonomously reducing power consumption in a computer sytem by compiling a history of power consumption |
| US5630144A (en) * | 1993-02-19 | 1997-05-13 | Phoenix Technologies Ltd. | Desktop computer monitor power control using keyboard controller |
| US5485623A (en) * | 1993-03-10 | 1996-01-16 | Hitachi, Ltd. | Information processor having high speed and safety resume system |
| US5586332A (en) * | 1993-03-24 | 1996-12-17 | Intel Corporation | Power management for low power processors through the use of auto clock-throttling |
| US5638083A (en) * | 1993-07-07 | 1997-06-10 | Chips And Technologies, Inc. | System for allowing synchronous sleep mode operation within a computer |
| US5511202A (en) * | 1993-07-26 | 1996-04-23 | International Business Machines Corporation | Desktop computer system having zero-volt system suspend and control unit for ascertaining interrupt controller base address |
| US5408668A (en) * | 1993-07-28 | 1995-04-18 | Tornai; Richard | Method and apparatus for controlling the provision of power to computer peripherals |
| US5465366A (en) * | 1993-09-03 | 1995-11-07 | Energy Concepts, Inc. | Power control module for computer monitors |
| US6865684B2 (en) * | 1993-12-13 | 2005-03-08 | Hewlett-Packard Development Company, L.P. | Utilization-based power management of a clocked device |
| US5708417A (en) * | 1993-12-16 | 1998-01-13 | Phone Alert Corp. | Monitoring system for remote units |
| US5504909A (en) * | 1994-01-21 | 1996-04-02 | Electronics Products Company | Power management apparatus collocated on the same integrated circuit as the functional unit that it manages |
| US5511203A (en) * | 1994-02-02 | 1996-04-23 | Advanced Micro Devices | Power management system distinguishing between primary and secondary system activity |
| EP0666525B1 (en) * | 1994-02-04 | 2001-09-12 | Intel Corporation | Method and apparatus for control of power consumption in a computer system |
| US5493684A (en) * | 1994-04-06 | 1996-02-20 | Advanced Micro Devices | Power management architecture including a power management messaging bus for conveying an encoded activity signal for optimal flexibility |
| US5461558A (en) * | 1994-04-18 | 1995-10-24 | Motorola, Inc. | Method and apparatus having time dependent sleep modes |
| US5715465A (en) * | 1994-04-29 | 1998-02-03 | Dell Usa, L.P. | Power supply control apparatus using last power state memory |
| US7167993B1 (en) | 1994-06-20 | 2007-01-23 | Thomas C Douglass | Thermal and power management for computer systems |
| US5752011A (en) | 1994-06-20 | 1998-05-12 | Thomas; C. Douglas | Method and system for controlling a processor's clock frequency in accordance with the processor's temperature |
| US5513361A (en) * | 1994-07-25 | 1996-04-30 | Intel Corporation | Method and apparatus for reducing power consumption of a fan in a computer system |
| US5620236A (en) * | 1994-09-27 | 1997-04-15 | Hayes Wheels International, Inc. | Electronic trailer brake controller |
| US5553236A (en) * | 1995-03-03 | 1996-09-03 | Motorola, Inc. | Method and apparatus for testing a clock stopping/starting function of a low power mode in a data processor |
| US5621250A (en) * | 1995-07-31 | 1997-04-15 | Ford Motor Company | Wake-up interface and method for awakening an automotive electronics module |
| US5794055A (en) * | 1995-07-31 | 1998-08-11 | Ford Motor Company | Automotive electrical system and method for coupling power to such systems |
| US5802132A (en) * | 1995-12-29 | 1998-09-01 | Intel Corporation | Apparatus for generating bus clock signals with a 1/N characteristic in a 2/N mode clocking scheme |
| US5834956A (en) | 1995-12-29 | 1998-11-10 | Intel Corporation | Core clock correction in a 2/N mode clocking scheme |
| US5821784A (en) * | 1995-12-29 | 1998-10-13 | Intel Corporation | Method and apparatus for generating 2/N mode bus clock signals |
| US5831593A (en) * | 1996-01-16 | 1998-11-03 | International Business Machines Corporation | Low-power standby mode for a remote sensing device |
| TW302583B (en) * | 1996-03-05 | 1997-04-11 | Microchip Tech Inc | Integrated voltage regulating circuit useful in high voltage electronic encoders |
| US5862394A (en) * | 1996-03-21 | 1999-01-19 | Texas Instruments Incorporated | Electronic apparatus having a software controlled power switch |
| US5862373A (en) * | 1996-09-06 | 1999-01-19 | Intel Corporation | Pad cells for a 2/N mode clocking scheme |
| US5826067A (en) * | 1996-09-06 | 1998-10-20 | Intel Corporation | Method and apparatus for preventing logic glitches in a 2/n clocking scheme |
| US5864663A (en) * | 1996-09-12 | 1999-01-26 | United Technologies Corporation | Selectively enabled watchdog timer circuit |
| US6079022A (en) * | 1996-10-11 | 2000-06-20 | Intel Corporation | Method and apparatus for dynamically adjusting the clock speed of a bus depending on bus activity |
| US5870573A (en) * | 1996-10-18 | 1999-02-09 | Hewlett-Packard Company | Transistor switch used to isolate bus devices and/or translate bus voltage levels |
| US5790609A (en) * | 1996-11-04 | 1998-08-04 | Texas Instruments Incorporated | Apparatus for cleanly switching between various clock sources in a data processing system |
| WO1998020609A1 (en) * | 1996-11-04 | 1998-05-14 | Advanced Micro Devices, Inc. | Low power wake-up system and method |
| US5903746A (en) * | 1996-11-04 | 1999-05-11 | Texas Instruments Incorporated | Apparatus and method for automatically sequencing clocks in a data processing system when entering or leaving a low power state |
| JP3234787B2 (ja) * | 1996-12-02 | 2001-12-04 | 株式会社東海理化電機製作所 | コンピュータ監視装置 |
| US5867038A (en) * | 1996-12-20 | 1999-02-02 | International Business Machines Corporation | Self-timed low power ratio-logic system having an input sensing circuit |
| US6212175B1 (en) * | 1997-04-22 | 2001-04-03 | Telxon Corporation | Method to sustain TCP connection |
| US5987614A (en) * | 1997-06-17 | 1999-11-16 | Vadem | Distributed power management system and method for computer |
| US6115823A (en) | 1997-06-17 | 2000-09-05 | Amphus, Inc. | System and method for task performance based dynamic distributed power management in a computer system and design method therefor |
| JP4637977B2 (ja) | 1997-08-01 | 2011-02-23 | パナソニック株式会社 | リモコン受信制御装置 |
| US5918059A (en) * | 1997-08-15 | 1999-06-29 | Compaq Computer Corporation | Method and apparatus for responding to actuation of a power supply switch for a computing system |
| ATE242891T1 (de) * | 1997-09-12 | 2003-06-15 | Em Microelectronic Marin Sa | Mittel zum aufwecken eines systems, das in schlafmodus arbeitet |
| US5987617A (en) * | 1997-09-30 | 1999-11-16 | Intel Corporation | Low ICC enumeration scheme for bus powered USB device |
| DE19803663B4 (de) * | 1998-01-30 | 2004-09-16 | Siemens Ag | Verfahren zum energiesparenden Betreiben eines Steuergeräts |
| US6182231B1 (en) * | 1998-03-31 | 2001-01-30 | International Business Machines Corporation | Dynamic program suspension |
| US6198995B1 (en) * | 1998-03-31 | 2001-03-06 | Lear Automotive Dearborn, Inc. | Sleep mode for vehicle monitoring system |
| US5999876A (en) * | 1998-04-01 | 1999-12-07 | Cummins Engine Company, Inc. | Method and system for communication with an engine control module in sleep mode |
| JP3293779B2 (ja) * | 1998-08-25 | 2002-06-17 | キヤノン株式会社 | 信号処理装置およびその制御方法 |
| US7206849B1 (en) * | 1998-10-05 | 2007-04-17 | Symbol Technologies, Inc. | Communication in a wireless communications network when a mobile computer terminal may be unreachable |
| US6324651B2 (en) | 1998-11-12 | 2001-11-27 | International Business Machines Corporation | Method and apparatus for saving device state while a computer system is in sleep mode |
| US6374145B1 (en) | 1998-12-14 | 2002-04-16 | Mark Lignoul | Proximity sensor for screen saver and password delay |
| US6367022B1 (en) | 1999-07-14 | 2002-04-02 | Visteon Global Technologies, Inc. | Power management fault strategy for automotive multimedia system |
| US6393573B1 (en) | 1999-07-14 | 2002-05-21 | Visteon Global Technologies, Inc. | Power management for automotive multimedia system |
| US6944779B2 (en) * | 1999-07-14 | 2005-09-13 | Visteon Global Technologies, Inc. | Power management fault strategy for automotive multimedia system |
| US7100061B2 (en) | 2000-01-18 | 2006-08-29 | Transmeta Corporation | Adaptive power control |
| US6665802B1 (en) | 2000-02-29 | 2003-12-16 | Infineon Technologies North America Corp. | Power management and control for a microcontroller |
| DE10061263B4 (de) * | 2000-08-07 | 2016-08-11 | Volkswagen Ag | Verfahren zum Betreiben eines Bus-Systems und Bus-System in einem Kraftfahrzeug |
| US7032119B2 (en) | 2000-09-27 | 2006-04-18 | Amphus, Inc. | Dynamic power and workload management for multi-server system |
| US7822967B2 (en) * | 2000-09-27 | 2010-10-26 | Huron Ip Llc | Apparatus, architecture, and method for integrated modular server system providing dynamically power-managed and work-load managed network devices |
| USRE40866E1 (en) | 2000-09-27 | 2009-08-04 | Huron Ip Llc | System, method, and architecture for dynamic server power management and dynamic workload management for multiserver environment |
| US7228441B2 (en) | 2000-09-27 | 2007-06-05 | Huron Ip Llc | Multi-server and multi-CPU power management system and method |
| US20070245165A1 (en) * | 2000-09-27 | 2007-10-18 | Amphus, Inc. | System and method for activity or event based dynamic energy conserving server reconfiguration |
| US7596139B2 (en) | 2000-11-17 | 2009-09-29 | Foundry Networks, Inc. | Backplane interface adapter with error control and redundant fabric |
| US7236490B2 (en) | 2000-11-17 | 2007-06-26 | Foundry Networks, Inc. | Backplane interface adapter |
| US6789187B2 (en) * | 2000-12-15 | 2004-09-07 | Intel Corporation | Processor reset and instruction fetches |
| AU2002258369A1 (en) * | 2000-12-19 | 2002-09-19 | Smal Camera Technologies, Inc. | Compact digital camera system |
| US20030196126A1 (en) | 2002-04-11 | 2003-10-16 | Fung Henry T. | System, method, and architecture for dynamic server power management and dynamic workload management for multi-server environment |
| CN1221106C (zh) * | 2001-04-27 | 2005-09-28 | 三菱自动车工业株式会社 | 车辆用多工通信装置 |
| US20060248360A1 (en) * | 2001-05-18 | 2006-11-02 | Fung Henry T | Multi-server and multi-CPU power management system and method |
| US20050261816A1 (en) * | 2004-05-21 | 2005-11-24 | Audiovox Corporation | Remote programmer for a vehicle control system |
| US6580219B1 (en) | 2001-08-31 | 2003-06-17 | Yazaki North America | Electrical control circuit for a switched load |
| US6661410B2 (en) * | 2001-09-07 | 2003-12-09 | Microsoft Corporation | Capacitive sensing and data input device power management |
| US6748465B2 (en) * | 2001-09-28 | 2004-06-08 | Intel Corporation | Local bus polling support buffer |
| DE10248456A1 (de) * | 2001-10-19 | 2003-06-18 | Denso Corp | Fahrzeugkommunikationssystem |
| GB2382270B (en) * | 2001-11-16 | 2006-06-14 | Nec Technologies | Improved location systems in cellular communications networks |
| US6703599B1 (en) * | 2002-01-30 | 2004-03-09 | Microsoft Corporation | Proximity sensor with adaptive threshold |
| JP2003248598A (ja) * | 2002-02-22 | 2003-09-05 | Oki Electric Ind Co Ltd | マイクロコントローラ及びマイクロコントローラの故障検出方法 |
| US7187687B1 (en) | 2002-05-06 | 2007-03-06 | Foundry Networks, Inc. | Pipeline method and system for switching packets |
| US20120155466A1 (en) | 2002-05-06 | 2012-06-21 | Ian Edward Davis | Method and apparatus for efficiently processing data packets in a computer network |
| US7468975B1 (en) | 2002-05-06 | 2008-12-23 | Foundry Networks, Inc. | Flexible method for processing data packets in a network routing system for enhanced efficiency and monitoring capability |
| US7917738B2 (en) * | 2002-06-11 | 2011-03-29 | Nxp B.V. | Method and base chip for monitoring the operation of a microcontroller unit |
| US6947732B2 (en) * | 2002-06-18 | 2005-09-20 | General Motors Corporation | Method and system for communicating with a vehicle in a mixed communication service environment |
| JP2004096714A (ja) * | 2002-07-10 | 2004-03-25 | Matsushita Electric Ind Co Ltd | 電池駆動型電子機器 |
| US6954867B2 (en) | 2002-07-26 | 2005-10-11 | Microsoft Corporation | Capacitive sensing employing a repeatable offset charge |
| JP2004274099A (ja) * | 2003-03-05 | 2004-09-30 | Nec Corp | パケット処理回路 |
| US20040188182A1 (en) * | 2003-03-24 | 2004-09-30 | Walters Steve J. | NRG magic |
| US6901072B1 (en) | 2003-05-15 | 2005-05-31 | Foundry Networks, Inc. | System and method for high speed packet transmission implementing dual transmit and receive pipelines |
| FI116424B (fi) * | 2003-07-01 | 2005-11-15 | Vaisala Oyj | Menetelmä hydrometeoreja havaitsevan mittalaitteen yhteydessä sekä tähän liittyvä laitteisto |
| US7831282B2 (en) * | 2003-10-15 | 2010-11-09 | Eaton Corporation | Wireless node providing improved battery power consumption and system employing the same |
| JP4398281B2 (ja) * | 2004-02-27 | 2010-01-13 | 富士重工業株式会社 | データ記録装置およびデータ記録装置のシャットダウン方法 |
| US7817659B2 (en) | 2004-03-26 | 2010-10-19 | Foundry Networks, Llc | Method and apparatus for aggregating input data streams |
| US8730961B1 (en) | 2004-04-26 | 2014-05-20 | Foundry Networks, Llc | System and method for optimizing router lookup |
| US7388248B2 (en) * | 2004-09-01 | 2008-06-17 | Micron Technology, Inc. | Dielectric relaxation memory |
| US7657703B1 (en) | 2004-10-29 | 2010-02-02 | Foundry Networks, Inc. | Double density content addressable memory (CAM) lookup scheme |
| US7590796B2 (en) * | 2006-07-31 | 2009-09-15 | Metaram, Inc. | System and method for power management in memory systems |
| KR101377305B1 (ko) | 2005-06-24 | 2014-03-25 | 구글 인코포레이티드 | 집적 메모리 코어 및 메모리 인터페이스 회로 |
| US8090897B2 (en) | 2006-07-31 | 2012-01-03 | Google Inc. | System and method for simulating an aspect of a memory circuit |
| US7386656B2 (en) | 2006-07-31 | 2008-06-10 | Metaram, Inc. | Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit |
| US7580312B2 (en) | 2006-07-31 | 2009-08-25 | Metaram, Inc. | Power saving system and method for use with a plurality of memory circuits |
| US8359187B2 (en) | 2005-06-24 | 2013-01-22 | Google Inc. | Simulating a different number of memory circuit devices |
| US8244971B2 (en) | 2006-07-31 | 2012-08-14 | Google Inc. | Memory circuit system and method |
| US8041881B2 (en) | 2006-07-31 | 2011-10-18 | Google Inc. | Memory device with emulated characteristics |
| US8060774B2 (en) | 2005-06-24 | 2011-11-15 | Google Inc. | Memory systems and memory modules |
| US10013371B2 (en) | 2005-06-24 | 2018-07-03 | Google Llc | Configurable memory circuit system and method |
| US8386722B1 (en) | 2008-06-23 | 2013-02-26 | Google Inc. | Stacked DIMM memory interface |
| US8327104B2 (en) | 2006-07-31 | 2012-12-04 | Google Inc. | Adjusting the timing of signals associated with a memory system |
| US8335894B1 (en) | 2008-07-25 | 2012-12-18 | Google Inc. | Configurable memory system with interface circuit |
| US8796830B1 (en) | 2006-09-01 | 2014-08-05 | Google Inc. | Stackable low-profile lead frame package |
| US8081474B1 (en) | 2007-12-18 | 2011-12-20 | Google Inc. | Embossed heat spreader |
| US7472220B2 (en) | 2006-07-31 | 2008-12-30 | Metaram, Inc. | Interface circuit system and method for performing power management operations utilizing power management signals |
| US8169233B2 (en) | 2009-06-09 | 2012-05-01 | Google Inc. | Programming of DIMM termination resistance values |
| US8089795B2 (en) | 2006-02-09 | 2012-01-03 | Google Inc. | Memory module with memory stack and interface with enhanced capabilities |
| US20080082763A1 (en) | 2006-10-02 | 2008-04-03 | Metaram, Inc. | Apparatus and method for power management of memory circuits by a system or component thereof |
| US8438328B2 (en) | 2008-02-21 | 2013-05-07 | Google Inc. | Emulation of abstracted DIMMs using abstracted DRAMs |
| US8111566B1 (en) | 2007-11-16 | 2012-02-07 | Google, Inc. | Optimal channel design for memory devices for providing a high-speed memory interface |
| US8077535B2 (en) | 2006-07-31 | 2011-12-13 | Google Inc. | Memory refresh apparatus and method |
| US7609567B2 (en) | 2005-06-24 | 2009-10-27 | Metaram, Inc. | System and method for simulating an aspect of a memory circuit |
| US7392338B2 (en) | 2006-07-31 | 2008-06-24 | Metaram, Inc. | Interface circuit system and method for autonomously performing power management operations in conjunction with a plurality of memory circuits |
| US8130560B1 (en) | 2006-11-13 | 2012-03-06 | Google Inc. | Multi-rank partial width memory modules |
| US20080028136A1 (en) | 2006-07-31 | 2008-01-31 | Schakel Keith R | Method and apparatus for refresh management of memory modules |
| US8397013B1 (en) | 2006-10-05 | 2013-03-12 | Google Inc. | Hybrid memory module |
| US9542352B2 (en) | 2006-02-09 | 2017-01-10 | Google Inc. | System and method for reducing command scheduling constraints of memory circuits |
| US9507739B2 (en) | 2005-06-24 | 2016-11-29 | Google Inc. | Configurable memory circuit system and method |
| US9171585B2 (en) | 2005-06-24 | 2015-10-27 | Google Inc. | Configurable memory circuit system and method |
| US8055833B2 (en) | 2006-10-05 | 2011-11-08 | Google Inc. | System and method for increasing capacity, performance, and flexibility of flash storage |
| GB2444663B (en) | 2005-09-02 | 2011-12-07 | Metaram Inc | Methods and apparatus of stacking drams |
| JP2007082283A (ja) * | 2005-09-12 | 2007-03-29 | Denso Corp | 車両用交流発電機 |
| US8448162B2 (en) | 2005-12-28 | 2013-05-21 | Foundry Networks, Llc | Hitless software upgrades |
| JP4415947B2 (ja) | 2006-01-13 | 2010-02-17 | アイシン・エィ・ダブリュ株式会社 | 車載機の電源管理システム及び車載機 |
| US9632929B2 (en) | 2006-02-09 | 2017-04-25 | Google Inc. | Translating an address associated with a command communicated between a system and memory circuits |
| US7882380B2 (en) * | 2006-04-20 | 2011-02-01 | Nvidia Corporation | Work based clock management for display sub-system |
| US7741737B2 (en) * | 2006-05-09 | 2010-06-22 | Hamilton Sundstrand Corporation | Solid state power control and method for reducing control power |
| US7937606B1 (en) | 2006-05-18 | 2011-05-03 | Nvidia Corporation | Shadow unit for shadowing circuit status |
| US7724589B2 (en) | 2006-07-31 | 2010-05-25 | Google Inc. | System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits |
| US7903654B2 (en) | 2006-08-22 | 2011-03-08 | Foundry Networks, Llc | System and method for ECMP load sharing |
| US8238255B2 (en) | 2006-11-22 | 2012-08-07 | Foundry Networks, Llc | Recovering from failures without impact on data traffic in a shared bus architecture |
| US7978614B2 (en) | 2007-01-11 | 2011-07-12 | Foundry Network, LLC | Techniques for detecting non-receipt of fault detection protocol packets |
| US8209479B2 (en) | 2007-07-18 | 2012-06-26 | Google Inc. | Memory circuit system and method |
| US8037399B2 (en) | 2007-07-18 | 2011-10-11 | Foundry Networks, Llc | Techniques for segmented CRC design in high speed networks |
| US8271859B2 (en) * | 2007-07-18 | 2012-09-18 | Foundry Networks Llc | Segmented CRC design in high speed networks |
| US8080874B1 (en) | 2007-09-14 | 2011-12-20 | Google Inc. | Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween |
| US8509236B2 (en) | 2007-09-26 | 2013-08-13 | Foundry Networks, Llc | Techniques for selecting paths and/or trunk ports for forwarding traffic flows |
| TWI360045B (en) * | 2007-11-23 | 2012-03-11 | Asustek Comp Inc | Method for switching automatically power state |
| US8185767B2 (en) * | 2008-06-27 | 2012-05-22 | Microsoft Corporation | Automatic management of a power state of a device with network connections |
| WO2010056118A1 (en) * | 2008-11-12 | 2010-05-20 | Anagear B.V. | Power supply management controller integrated circuit, power management circuit for electrically powered systems, and method of managing power to such systems |
| US7977813B2 (en) * | 2008-12-11 | 2011-07-12 | Caterpillar Inc. | System and method for reducing quiescent power draw and machine using same |
| US8090901B2 (en) | 2009-05-14 | 2012-01-03 | Brocade Communications Systems, Inc. | TCAM management approach that minimize movements |
| JP5363379B2 (ja) | 2009-05-20 | 2013-12-11 | ルネサスエレクトロニクス株式会社 | 通信システム |
| GB0914583D0 (en) * | 2009-08-20 | 2009-09-30 | Johnson Matthey Plc | Level measurement apparatus |
| US8599850B2 (en) | 2009-09-21 | 2013-12-03 | Brocade Communications Systems, Inc. | Provisioning single or multistage networks using ethernet service instances (ESIs) |
| US8749091B2 (en) * | 2009-11-30 | 2014-06-10 | Forward Thinking Products, Llc | Battery emulator and methods of use |
| AU2011218216A1 (en) * | 2010-02-16 | 2012-08-30 | Dynamics Inc. | Systems and methods for drive circuits for dynamic magnetic stripe communications devices |
| DE102010030160B4 (de) * | 2010-06-16 | 2023-10-12 | Bayerische Motoren Werke Aktiengesellschaft | Verfahren und Steuergerät zur Verarbeitung von Daten in einem Netzwerk eines Fahrzeugs |
| US8750319B2 (en) * | 2010-11-03 | 2014-06-10 | Broadcom Corporation | Data bridge |
| JP5704904B2 (ja) * | 2010-11-29 | 2015-04-22 | キヤノン株式会社 | データ処理装置、データ処理装置の制御方法及びプログラム |
| US8756442B2 (en) | 2010-12-16 | 2014-06-17 | Advanced Micro Devices, Inc. | System for processor power limit management |
| US8662257B2 (en) * | 2011-01-18 | 2014-03-04 | Calvin Michael CHASTEEN | Elevator cab accessory control device |
| US8694994B1 (en) | 2011-09-07 | 2014-04-08 | Amazon Technologies, Inc. | Optimization of packet processing by delaying a processor from entering an idle state |
| US9275690B2 (en) | 2012-05-30 | 2016-03-01 | Tahoe Rf Semiconductor, Inc. | Power management in an electronic system through reducing energy usage of a battery and/or controlling an output power of an amplifier thereof |
| US9509351B2 (en) | 2012-07-27 | 2016-11-29 | Tahoe Rf Semiconductor, Inc. | Simultaneous accommodation of a low power signal and an interfering signal in a radio frequency (RF) receiver |
| US9360918B2 (en) | 2012-12-21 | 2016-06-07 | Advanced Micro Devices, Inc. | Power control for multi-core data processor |
| US9223383B2 (en) | 2012-12-21 | 2015-12-29 | Advanced Micro Devices, Inc. | Guardband reduction for multi-core data processor |
| US9666942B2 (en) | 2013-03-15 | 2017-05-30 | Gigpeak, Inc. | Adaptive transmit array for beam-steering |
| US9780449B2 (en) | 2013-03-15 | 2017-10-03 | Integrated Device Technology, Inc. | Phase shift based improved reference input frequency signal injection into a coupled voltage controlled oscillator (VCO) array during local oscillator (LO) signal generation to reduce a phase-steering requirement during beamforming |
| US9184498B2 (en) | 2013-03-15 | 2015-11-10 | Gigoptix, Inc. | Extending beamforming capability of a coupled voltage controlled oscillator (VCO) array during local oscillator (LO) signal generation through fine control of a tunable frequency of a tank circuit of a VCO thereof |
| US9531070B2 (en) | 2013-03-15 | 2016-12-27 | Christopher T. Schiller | Extending beamforming capability of a coupled voltage controlled oscillator (VCO) array during local oscillator (LO) signal generation through accommodating differential coupling between VCOs thereof |
| US9722310B2 (en) | 2013-03-15 | 2017-08-01 | Gigpeak, Inc. | Extending beamforming capability of a coupled voltage controlled oscillator (VCO) array during local oscillator (LO) signal generation through frequency multiplication |
| US9716315B2 (en) | 2013-03-15 | 2017-07-25 | Gigpeak, Inc. | Automatic high-resolution adaptive beam-steering |
| US9837714B2 (en) | 2013-03-15 | 2017-12-05 | Integrated Device Technology, Inc. | Extending beamforming capability of a coupled voltage controlled oscillator (VCO) array during local oscillator (LO) signal generation through a circular configuration thereof |
| US20150296348A1 (en) * | 2014-04-14 | 2015-10-15 | Lear Corporation | Polling between wireless device and vehicle transceivers |
| US9254798B1 (en) * | 2014-09-24 | 2016-02-09 | General Motors Llc | Vehicle telematics unit power management |
| US10139891B2 (en) * | 2015-06-23 | 2018-11-27 | Honeywell International Inc. | Systems and methods of power-safe control panel installation |
| US10087754B2 (en) | 2016-03-24 | 2018-10-02 | Joy Global Underground Mining Llc | Longwall system face alignment detection and steering |
| US10082567B2 (en) | 2016-03-24 | 2018-09-25 | Joy Global Underground Mining Llc | Longwall system creep detection |
| US10249178B1 (en) * | 2017-11-16 | 2019-04-02 | Aktiebolaget Skf | Condition monitoring sensor system and method for monitoring the condition of a system |
| CN114356065A (zh) * | 2021-12-29 | 2022-04-15 | 浙江华锐捷技术有限公司 | 控制主控模块上电的系统及方法 |
| CN114698072B (zh) * | 2022-03-21 | 2024-04-26 | 沈阳中科奥维科技股份有限公司 | Wia-pa无线振动变送器的低功耗电路及控制方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4203153A (en) * | 1978-04-12 | 1980-05-13 | Diebold, Incorporated | Circuit for reducing power consumption in battery operated microprocessor based systems |
| JPS57125423A (en) * | 1981-01-28 | 1982-08-04 | Jeco Co Ltd | Power supply device for battery driven microcomputer |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4072852A (en) * | 1976-08-23 | 1978-02-07 | Honeywell Inc. | Digital computer monitoring and restart circuit |
| US4171539A (en) * | 1977-12-19 | 1979-10-16 | The Bendix Corporation | Power strobed digital computer system |
| US4279020A (en) * | 1978-08-18 | 1981-07-14 | Bell Telephone Laboratories, Incorporated | Power supply circuit for a data processor |
| FR2443718A1 (fr) * | 1978-12-06 | 1980-07-04 | Sit Intel | Dispositif de mise a l'heure automatique d'un systeme de saisie portable et systeme comportant un tel dispositif |
| US4381552A (en) * | 1978-12-08 | 1983-04-26 | Motorola Inc. | Stanby mode controller utilizing microprocessor |
| DE2911998C2 (de) * | 1979-03-27 | 1985-11-07 | Robert Bosch Gmbh, 7000 Stuttgart | Stromversorgung für einen Mikroprozessor, der elektrische Einrichtungen, insbesondere eines Kraftfahrzeuges steuert |
| JPS5654529A (en) * | 1979-10-08 | 1981-05-14 | Nec Corp | Data processor |
| US4463440A (en) * | 1980-04-15 | 1984-07-31 | Sharp Kabushiki Kaisha | System clock generator in integrated circuit |
| US4531237A (en) * | 1980-05-14 | 1985-07-23 | Bar On Yair | Energy conservation circuit for standby operation |
| US4486624A (en) * | 1980-09-15 | 1984-12-04 | Motorola, Inc. | Microprocessor controlled radiotelephone transceiver |
| FR2492262B1 (fr) * | 1980-10-16 | 1987-02-20 | Ela Medical Sa | Procede et dispositif de commande d'un appareil ou instrument notamment un stimulateur cardiaque implantable |
| US4423484A (en) * | 1981-03-30 | 1983-12-27 | Hamilton William H | Irrigation control system |
| US4462022A (en) * | 1981-11-12 | 1984-07-24 | A. R. F. Products, Inc. | Security system with radio frequency coupled remote sensors |
| US4398192A (en) * | 1981-12-04 | 1983-08-09 | Motorola Inc. | Battery-saving arrangement for pagers |
| US4545030A (en) * | 1982-09-28 | 1985-10-01 | The John Hopkins University | Synchronous clock stopper for microprocessor |
| DE3242952A1 (de) * | 1982-11-20 | 1984-05-24 | SWF-Spezialfabrik für Autozubehör Gustav Rau GmbH, 7120 Bietigheim-Bissingen | Rechner, insbesondere bordrechner fuer kraftfahrzeuge |
| US4534025A (en) * | 1983-02-24 | 1985-08-06 | United Technologies Automotive, Inc. | Vehicle multiplex system having protocol/format for secure communication transactions |
| US4551719A (en) * | 1983-03-07 | 1985-11-05 | Cypher Systems | Oil field lease management and security system and method therefor |
-
1983
- 1983-10-07 US US06/540,582 patent/US4698748A/en not_active Expired - Fee Related
-
1984
- 1984-09-24 CA CA000463855A patent/CA1229875A/en not_active Expired
- 1984-10-05 DE DE84630152T patent/DE3486192T2/de not_active Expired - Fee Related
- 1984-10-05 EP EP84630152A patent/EP0140814B1/en not_active Expired - Lifetime
- 1984-10-05 ES ES536542A patent/ES8507710A1/es not_active Expired
- 1984-10-06 JP JP59209052A patent/JPS60143050A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4203153A (en) * | 1978-04-12 | 1980-05-13 | Diebold, Incorporated | Circuit for reducing power consumption in battery operated microprocessor based systems |
| JPS57125423A (en) * | 1981-01-28 | 1982-08-04 | Jeco Co Ltd | Power supply device for battery driven microcomputer |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04290029A (ja) * | 1991-03-19 | 1992-10-14 | Hitachi Ltd | 通信機能を備えた制御装置 |
| JP4933260B2 (ja) * | 2004-09-09 | 2012-05-16 | テイ・エス テック株式会社 | 表装材にダブルステッチを施してなる車両用内装材及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0469465B2 (ja) | 1992-11-06 |
| EP0140814A2 (en) | 1985-05-08 |
| EP0140814B1 (en) | 1993-08-04 |
| CA1229875A (en) | 1987-12-01 |
| EP0140814A3 (en) | 1988-05-04 |
| DE3486192D1 (de) | 1993-09-09 |
| ES536542A0 (es) | 1985-10-01 |
| DE3486192T2 (de) | 1993-11-18 |
| ES8507710A1 (es) | 1985-10-01 |
| US4698748A (en) | 1987-10-06 |
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