DE3486192T2

DE3486192T2 - Kontrollanlage zum Konservieren von Energie.

Info

Publication number: DE3486192T2
Application number: DE84630152T
Authority: DE
Inventors: William Michael Floyd; David Leonard Juzswik; Nathaniel Webb
Original assignee: Lear Corp EEDS and Interiors
Current assignee: Lear Corp EEDS and Interiors
Priority date: 1983-10-07
Filing date: 1984-10-05
Publication date: 1993-11-18
Anticipated expiration: 2004-10-06
Also published as: JPH0469465B2; JPS60143050A; EP0140814A2; EP0140814B1; CA1229875A; EP0140814A3; DE3486192D1; ES536542A0; ES8507710A1; US4698748A

Description

Technisches Gebiet

Die Erfindung bezieht sich auf Steuersysteme und insbesondere auf das Sparen von Strom, den solche Steuersysteme benötigen. Weiter bezieht sich die Erfindung insbesondere auf das Regeln des Stroms, der durch ein elektronisches Steuersystem verbraucht wird, das aus einer elektrischen Stromquelle begrenzter Kapazität mit Strom versorgt wird.

Stand der Technik

Es gibt verschiedene Fälle, in welchen ein elektrisches Steuersystem seinen Strom aus einer elektrischen Quelle begrenzter Kapazität entnimmt, z. B. aus einer Batterie. Ein Beispiel eines solchen Systems findet sich in verschiedenen Steuersystemen, die in Fahrzeugen benutzt werden. Ein besonderes Beispiel einer solchen Situation findet sich in einem multiplexierten System, das in einem Kraftfahrzeug zum Steuern von verschiedenen elektrischen Funktionen innerhalb des Fahrzeugaufbaus vorgesehen ist. Jüngere Entwicklungen auf diesem Gebiet haben zur Verwendung eines zentralisierten Signalverarbeitungssystems geführt, bei dem üblicherweise ein Mikroprozessor benutzt wird, um verschiedene entfernte Stationen zu steuern, die auf multiplexierte Befehle ansprechen können, welche von dem zentralen Steuergerät aus über einen seriellen Bus übertragen werden.
Die US-A-4 381 552 beschreibt eine Logikschaltungsanordnung in einem tragbaren elektronischen Gerät, die mit dem Mikroprozessor verknüpft ist, um den Stromverbrauch in dem Mikroprozessor und seinen zugeordneten Speichern während inaktiver Perioden des Gerätes zu reduzieren, wobei Eingangssignale aus Peripheriegeräten oder empfangene Daten periodisch abgefragt werden, welche einen aktiven Betrieb des Gerätes erfordern würden.
Die GB-A-2 010 551 beschreibt ein Digitalcomputersystem, welches eine Verarbeitungseinheit benutzt, deren rechnerische Fähigkeit größer als erforderlich ist, und eine Einrichtung zum Abschalten der Stromversorgung von Systemkomponenten, die nicht benötigt werden, um Rechenvariablen zu speichern, wenn die Verarbeitungseinheit ihre vorgeschriebenen Aufgaben erfüllt hat. Ein Flipflop wird durch einen Taktgeber am Anfang jedes Rechenzyklus gesetzt und durch die Verarbeitungseinheit am Ende jedes Rechenzyklus rückgesetzt.
Offenbar ist es bei der Verwendung von batteriegespeisten Steuersystemen erwünscht, die Lebensdauer der Stromquelle zu verlängern, ohne die Funktionsfähigkeit des Steuersystems zu gefährden. Grundsätzlich wäre es zwar möglich, nach Bedarf die Stromversorgung des Steuersystems manuell einzuschalten und abzuschalten, diese Technik ist jedoch besonders unzweckmäßig und kann häufig von der Bedienungsperson außer Acht gelassen oder übersehen werden. Außerdem kann es erforderlich sein, verschiedene Steuersysteme zu allen Zeiten in Betriebsbereitschaft zu halten, so daß diese manuelle Steuerung unpraktisch oder effektiv unmöglich wird.
In dem Beispiel eines Multiplexsteuersystems für ein Kraftfahrzeug ist es besonders wichtig, daß das System in der Lage ist, auf verschiedene kritische oder wesentliche Eingaben, die durch die Bedienungsperson gemacht werden, prompt anzusprechen. Darüber hinaus ist es wichtig, daß das Steuersystem, um wirtschaftlich und funktional betriebsfähig zu sein, eine minimale Stromentnahme aus der Batterie des Fahrzeuges benötigt. Eine Steuerung, die durch Mikroprozessoren auf der Basis der NMOS-Technologie erfolgt, ist wegen der Kosten, der Fähigkeiten und der Verfügbarkeit von solchen Prozessoren zwar attraktiv, ihr Strombedarf ist jedoch beträchtlich, denn er liegt in dem Bereich von 1 Watt.

Darstellung der Erfindung

Ein Ziel der Erfindung ist die Schaffung eines durch eine elektrische Stromquelle begrenzter Kapazität gespeisten Steuersystems, welches die Größe des Stromverbrauches minimiert und dadurch die Lebensdauer der Stromquelle verlängert. Dieses Ziel beinhaltet die Vorkehrung, daß dieses System ausreichend funktionsfähig bleibt, so daß es in der Lage ist, die Anforderungen, die an es gestellt werden, zu erfüllen. Es ist noch ein weiteres Ziel der vorliegenden Erfindung, eine Anordnung zu schaffen zum Reduzieren des Stromverbrauches eines Multiplexsteuersystems in einem Kraftfahrzeug während derjenigen Perioden, die wenig oder keine Aktivität unter Einschluß des Steuersystems erfordern. Es ist noch ein weiteres Ziel der Erfindung, die vorgenannten Fähigkeiten des Strommanagements auf wirtschaftliche und effiziente Weise zu schaffen.
Diese Ziele werden gemäß der Erfindung durch ein Steuersystem erreicht, wie es im Anspruch 1 beschrieben ist. Ausführungsformen der Erfindung sind in den abhängigen Ansprüchen beschrieben.
Gemäß der vorliegenden Erfindung ist ein Steuersystem, das durch eine elektrische Stromquelle begrenzter Kapazität gespeist wird, so aufgebaut und wird derart gesteuert, daß der Verbrauch an elektrischem Strom minimiert wird. Das Steuersystem ist zum Leiten von Datentransaktionen zwischen einer zentralen Steuerstation und einem oder mehreren entfernten Steuergeräten, die mit dieser verbunden sind, ausgelegt, und die zentrale Steuerstation hat Mittel zur elektronischen Signalverarbeitung, z. B. durch einen Mikroprozessor, zur Steuerung der Datentransaktionen mit den entfernten Steuergeräten. Eine Leistungsschaltvorrichtung, z. B. ein Leistungs-FET, ist mit der Stromquelle und mit einem Teil des Steuersystems operativ verbunden, um die Stromversorgung mit diesem Steuersystemteil wahlweise zu verbinden oder von demselben zu trennen. Das System benutzt einen Mikroprozessor auf der Basis der NMOS- oder anderer Technologie. Demgemäß wird der Teil des Steuersystems, von dem die Stromversorgung abgeschaltet werden kann, üblicherweise den Prozessor enthalten. Der Grad der Systemaktivität wird überwacht, und ein Stromabsenkungssteuersignal wird automatisch geliefert, wenn ein vorbestimmter Zustand an Inaktivität auftritt. Dieses Stromabsenkungssteuersignal wird an eine gewisse Steuerschaltungsanordnung operativ angelegt, die ihrerseits den Leistungsschalter veranlaßt, die Stromversorgung abzuschalten, wenn es zur Stromabsenkungssteuerung kommt. Entsprechend dient ein Zeitgeber, der vorzugsweise ständig mit Strom versorgt wird, zum Zeitsteuern eines Intervalls, während welchem die Stromversorgung von dem relevanten Steuersystemteil abgeschaltet ist, und zum Erzeugen eines Stromversorgungseinschaltsteuersignals am Ende einer gewissen vorbestimmten Zeit. Die Steuerschaltungsanordnung spricht auf dieses Stromversorgungseinschaltsteuersignal an, indem sie den Leistungsschalter veranlaßt, die Stromzufuhr zu den zuvor abgeschalteten Teilen des Steuersystems wieder einzuschalten.
Bei der Verwendung in einem System zum Steuern der elektrischen Anforderungen eines Kraftfahrzeuges innerhalb des Fahrzeugaufbaus bewirkt das System, daß verschiedene wesentliche Schalterzustände überwacht werden, um den Grad der Aktivität und somit des Erfordernisses, daß die Stromversorgung des Systems eingeschaltet bleibt, zu ermitteln. Wenn dieser Grad unter einen gewissen Schwellenwert absinkt, bewirkt der Prozessor, daß das Stromabsenkungssteuersignal abgegeben wird, um das Abschalten der Stromversorgung zu bewirken. Ebenso hat das System die Fähigkeit, gewisse Forderungen zu erkennen, die an es gestellt werden, während es in einer Stromabsenkungskonfiguration ist, und sich an diese Forderungen eine kurze Zeit später zu erinnern, wenn seine Stromversorgung wieder eingeschaltet wird. In der Tat wird das Intervall, während welchem die Stromversorgung des Prozessors abgesenkt ist, als ein "Schlafen"-Intervall bezeichnet und wird üblicherweise so lang wie möglich sein, um den Stromverbrauch zu minimieren, aber nicht so lang, daß das Ansprechen des Systems auf durch die Bedienungsperson eingegebene Forderungen nachteilig beeinflußt wird.
In einer bevorzugten Ausführungsform wird der Zeitgeber kontinuierlich getaktet und ist rücksetzbar, und der Prozessor liefert, während seine Stromversorgung eingeschaltet ist, ein periodisches Rücksetzsignal zum Rücksetzen des Zeitgebers. Tatsächlich ist dieses periodische Rücksetzen des Zeitgebers durch den Prozessor eine bekannte Technik zum Verhindern des Zeitablaufs eines Intervalls, welches an seinem Ende zur Erzeugung eines sogenannten "Überwachung"- Signals führt. Das Überwachungssignal wird üblicherweise benutzt, um den Prozessor entweder abzuschalten oder rückzusetzen, weil der Prozessor nicht in der Lage ist, korrekt zu arbeiten und das erforderliche Rücksetzsignal an den Zeitgeber abzugeben. Die Erfindung benutzt weiter diese Schaltungsanordnung, um das Erwachensignal aus der "Schlafen"-Betriebsart zu liefern. Die Stromsteuerschaltungsanordnung, welche auf das Stromabsenkungssignal anspricht, das durch den Prozessor geliefert wird, um den Strom abzuschalten, bewirkt weiter auf das "Wecken"-Signal hin, daß die Stromversorgung wieder eingeschaltet wird. Der Prozessor wird üblicherweise die Zeitgeberrücksetzimpulse während des "Schlafen"-Intervalls nicht erzeugen, so daß dem Zeitgeber gestattet wird, die Zeitsperre zu erreichen und das "Wecken" -Signal abzugeben. Der Prozessor wird durch ein Unterbrechungssignal, das ebenfalls durch den Zeitgeber geliefert wird, unterbrechungsgesteuert. Zusätzliche Logik wird durch den Stromsteuerzwischenspeicher angesteuert, um zu gewährleisten, daß gewisse Signale während der "Schlafen"-Betriebsart verhindert werden.
Der Prozessor arbeitet gemäß einem gespeicherten Programm und erfaßt zuerst die Zustände von Inaktivität, welche den Eintritt in die Schlafbetriebsart rechtfertigen würden, und verzögert dann die Abgabe des Stromabsenkungssteuersignals für ein gewisses Intervall, vielleicht 10 Sekunden, während er sich selbst weiterhin überzeugt, daß eine Entscheidung zum Eintritt in die Schlafbetriebsart geeignet ist. Falls eine neue Aktivität von wichtigen Schaltern während dieses Intervalls auftritt, wird das Stromabsenkungssteuersignal dann nicht abgegeben. Wenn angenommen wird, daß das System in die Betriebsart "Schlafen" eintritt, wird es etwa 600 oder 700 Millisekunden (ms) später kurz aufwachen, wird die Stromversorgung des Steuersystems ausreichend wieder einschalten, um die wichtigen Eingänge wieder zu überprüfen, und in eine weitere Schlafbetriebsart zurückkehren, wenn keine Aktivität aufgetreten ist. Andererseits, wenn eine wichtige Schalteraktivität aufgetreten ist, nimmt das System seinen normalen Betrieb mit eingeschalteter Stromversorgung wieder auf, bei dem die verschiedenen Schalter abgefragt und die Befehle der Bedienungsperson über die multiplexierte Übertragung von Daten ausgeführt werden. Wenn angenommen wird, daß eine wichtige Schalteraktivität während des Betriebs mit eingeschalteter Stromversorgung bestätigt worden ist, gibt der Prozessor nicht länger Stromabsenkungssteuerimpulse ab.
In dem bevorzugten System benutzen das zentrale Steuergerät und die entfernten Steuergeräte großintegrierte CMOS-Gate- Arrays, die als Multiplexer arbeiten, und der Betrieb des Steuersystems in der Schlafbetriebsart dient zum Unterbrechen des Multiplextaktes und der Datenübertragung dazwischen, um den Stromverbrauch weiter zu minimieren. Entfernte Stationen bleiben eingeschaltet, aber in einer Schwachstromentnahmekonfiguration aufgrund der Abwesenheit des Multiplextaktes. Infolgedessen wird eine wichtige Schalteraktivität ständig überwacht und zwischengespeichert, unabhängig von der "Schlafen"-Entscheidung der zentralen Station.

Kurze Beschreibung der Zeichnungen

Fig. 1 ist ein architektonisches Blockschaltbild eines Kommunikationssystems gemäß der vorliegenden Erfindung;
Fig. 2 ist ein generalisiertes Blockschaltbild des Multiplexcomputers, der Teil der Ausführungsform nach Fig. 1 ist;
die Fig. 3A und 3B zeigen gemeinsam ein ausführlicheres Blockschaltbild des Multiplexcomputers nach Fig. 2, wobei die gesamte Schaltungsanordnung nach Fig. 3A auf eine schaltergesteuerte Weise mit Strom versorgt wird und wobei die gesamte Schaltungsanordnung nach Fig. 3B kontinuierlich mit Strom versorgt wird;
Fig. 4 ist ein Blockschaltbild eines Master/Monitor-Muxsteuergerätes, das in dem Multiplexcomputer benutzt wird;
Fig. 5 ist eine Serie von Wellenformdarstellungen A-L von besonderen Signalen, die dem in Fig. 4 dargestellten Steuergerät zugeordnet sind;
Fig. 6 ist ein Blockschaltbild eines entfernten Muxsteuergerätes, das in dem System benutzt wird, welches in Fig. 1 dargestellt ist;
Fig. 7 ist ein Schaltbild einer Entprellschaltungsanordnung und einer Zwischenspeicherschaltungsanordnung, die dem entfernten Steuergerät zugeordnet sind;
Fig. 8 ist eine Serie von Wellenformdarstellungen, die bei der Beschreibung der Ausführungsform nach Fig. 7 benutzt werden;
Fig. 9 ist ein Schaltbild einer Adreßeingangs- und Signalausgangsschaltungsanordnung, die mit integrierten Schaltungsvorrichtungen benutzt wird, welche in der Ausführungsform nach Fig. 7 verwendet werden;
Fig. 10 ist eine Serie von Wellenformdarstellungen, die in der Beschreibung der Ausführungsform nach Fig. 9 benutzt werden;
Fig. 11 ist ein Flußdiagramm der Entscheidungs- und Steuerroutine, die der Konfiguration der Multiplexsteuergeräte als Master und Monitor für die Kommunikationsintegrität für das System zugeordnet ist;
Fig. 12 ist ein Flußdiagramm der Entscheidungs- und Steuerroutine, die einer Auswertung der Integrität der seriellen Kommunikationen zugeordnet ist; Fig. 13 ist ein Flußdiagramm der Entscheidungs- und Steuerroutine, die der "Schlafen"-Betriebsart des Systembetriebes zugeordnet ist.

Bester Weg zur Ausführung der Erfindung

Fig. 1 ist ein architektonisches Blockschaltbild des Multiplexkommunikationssystems 10 für die elektrischen Funktionen innerhalb des Aufbaus eines Fahrzeuges und unter Einschluß der vorliegenden Erfindung. Im Interesse der Kürze werden im folgenden mehrere Abkürzungen oder Kurzausdrücke anstelle des vollen beschreibenden Namens oder der vollen beschreibenden Funktion eines Elements benutzt, wobei z. B. das Wort "multiplex" häufig als "Mux" ausgedrückt und ein entfernter Multiplexer (remote multiplexer) als ein "Remux" bezeichnet wird. Weiter werden die Bezeichnungen für verschiedene Signale, die auf verschiedenen Leitern oder an verschiedenen Anschlüssen in dem System erscheinen, durch beschreibende Abkürzungen dargestellt. Ferner benutzt die Logik, die in der dargestellten Ausführungsform benutzt wird, in vielen Fällen den "aktiven L"- Zustand eines Signals zum Bewirken eines Ergebnisses. Obgleich dieser "aktive L"-Zustand in den Zeichnungen durch eine Linie oder einen "Balken" über dem Signalausdruck dargestellt wird, wird derselbe "aktive L"-Zustand in dem Text durch einen * neben der Signaldarstellung dargestellt, und zwar wegen Druckbeschränkungen. Das Multiplexkommunikationssystem 10 benutzt einen Muxcomputer 12, der in einer zentralen Station innerhalb eines Kraftfahrzeuges angeordnet ist, zur Steuerung von und zur Wechselwirkung mit einem oder mehreren entfernten Multiplex (Remux)-Steuergeräten 14, die an verschiedenen entfernten Stellen auf dem Fahrzeug angeordnet sind. Die Kommunikation zwischen dem Muxcomputer 12 und den Remuxen 14 erfolgt über einen Vier- Draht-Bus 15, der einen ersten Draht 16 zum Übertragen von bidirektionalen, seriellen, zeitmultiplexierten Daten, einen zweiten Draht 17 zum Übertragen des seriellen Multiplextaktes (MUXCLK), einen dritten Draht 18 zum Anlegen einer Gleichspannung von +5 Volt an den Muxcomputer 12 und die Remuxe 14 und einen vierten Draht 19 aufweist, der als eine Signalmasse (GND) für das Multiplexsystem 10 dient. Die Fünf-Volt-Versorgungsspannung und die Masse können durch die herkömmliche 12-Volt-Batterie (nicht dargestellt) eines Kraftfahrzeuges über einen 5-Volt-Regler 20 geliefert und auf dieselbe bezogen werden.
Der Multiplexkommunikationsbus 15 zwischen dem Muxcomputer 12 und den verschiedenen Remuxsteuergeräten 14 könnte zwar in einigen Fällen an den Enden offen sein, wobei sich der Muxcomputer 12 an einem Ende befände und die verschiedenen Remuxsteuergeräte 14 in paralleler "T"-Schaltung an die Leiter 16-19 über der Länge des Busses angeschlossen wären, gemäß einem Aspekt der vorliegenden Erfindung ist jedoch der Bus 15 als eine Schleife ausgebildet, die an ihren entgegengesetzten Enden oder Anschlüssen durch unterschiedliche Teile des Muxcomputers 12 abgeschlossen wird, um dem Multiplexkommunikationssystem 10 erhöhte Integrität und Sicherheit zu geben, wie es im folgenden noch näher beschrieben ist. Das Vorsehen eines Kommunikationsbusses 15, der als eine Schleife ausgebildet ist, die an jedem Ende durch den Muxcomputer 12 gesteuert wird, gestattet das Erkennen von verschiedenen Anomalien, die bei der Übertragung von Information auftreten können, wobei dieses Erkennen derart erfolgt, daß eine oder mehrere Unterbrechungen in dem Bus 15 erkannt werden und daß weiter für das Aufrechterhalten der Übertragungsintegrität im Falle einer solchen Leitungsunterbrechung gesorgt wird.
Der Muxcomputer 12, der in der zentralen Station angeordnet ist, enthält einen Standardmikroprozessor 22, der mit einem Master-Muxsteuergerät 24 und einem Monitor-Muxsteuergerät 24' operativ verbunden ist. Das Master-Muxsteuergerät 24 (Master-Mux) und das Monitor-Muxsteuergerät 24' (Monitor- Mux) werden jeweils durch eine kundenspezifische großintegrierte CMOS-Gate-Array-Schaltungsanordnung gebildet und sind im Aufbau identisch, unterscheiden sich aber etwas im Betrieb in Abhängigkeit von der Zeit und der Steuerbetriebsart. Ein Ende der Schleife des Multiplexbusses 15 ist mit dem Master-Mux 24 verbunden, und das andere Ende ist mit dem Monitor-Mux 24' verbunden. Der Mikroprozessor 22 ist in der bevorzugten Ausführungsform vom Typ 4 MHz Z80, wie z. B. der Mostek 3880, bei dem eine NMOS-Schaltungsanordnung benutzt wird, es ist aber klar, daß andere Mikroprozessoren ebenso verwendbar sind. Ein Speicher 25 ist außerdem in Verbindung mit dem Mikroprozessor 22 in dem Muxcomputer 12 vorgesehen, und üblicherweise umfaßt er einen 1K CMOS-Speicher mit wahlfreiem Zugriff (RAM) 26 und einen programmierbaren 4K CMOS-Festwertspeicher (EPROM) 27, die in Fig. 2 gezeigt sind. Der Muxcomputer 12 enthält außerdem eine Oszillator- und Zähler/Zeitgeber-Schaltungsanordnung, die insgesamt durch den Funktionsblock 28 dargestellt ist, zum Erzeugen der Systemzeitsteuersignale und zum Schaffen einer "Schlafen"-Betriebsart, die im folgenden ausführlicher beschrieben ist. Die gegenseitige operative Verbindung zwischen dem Mikroprozessor 22, dem Speicher 25, dem Oszillator und Zähler/Zeitgeber 28 und den Master- und Monitor-Muxen 24, 24' erfolgt über verschiedene Steuerleitungen, die später ausführlicher gezeigt werden, sowie über einen Datenbus und einen Adreßbus, die in der funktionalen Darstellung des Muxcomputers 12 so bezeichnet sind.
Sämtliche Remuxe 14, die mit dem Multiplexbus 15 verbunden sind, haben den gleichen Aufbau, wobei es sich jeweils um ein LSI-Gate-Array handelt, bei dem CMOS-Logikelemente benutzt werden. Jedes Remuxsteuergerät 14 ist mit beträchtlicher Logikkapazität zur "intellektuellen" Interaktion mit dem Muxcomputer 12 versehen und hat üblicherweise Vorkehrungen für 16 Eingangssignale aus verschiedenen Fahrzeugschaltern und 16 Ausgangssignale zu verschiedenen Fahrzeugbelastungen, wobei ein typisches Schaltereingangssignal das der Ein-Aus-Steuerung der Scheinwerfer und ein typisches Ausgangssignal ein Steuersignal zum Ein- oder Ausschalten der Scheinwerfer ist. Es ist klar, daß die Schaltereingangssignale der Notwendigkeit entstammen können, zahlreiche verschiedene Belastungen und Funktionen zu steuern, und ebenso, daß die Ausgangssignale dazu dienen werden, zahlreiche verschiedene Arten von Belastungen zu steuern. Die Architektur jedes Remux 14 ist so, daß es in Hälften unterteilt ist, wobei jede Hälfte acht Eingänge und acht Ausgänge und eine separate Adresse hat. Insbesondere, eine Seite eines Remuxsteuergerätes 14 wird als die A-Seite bezeichnet und ist mit einer geradzahligen Adresse versehen, und die andere Seite wird als B-Seite bezeichnet und hat eine ungeradzahlige Adresse, die numerisch um 1 größer als die Adresse der A-Seite ist. Die Ausgänge der Remuxe 14 zu den verschiedenen Fahrzeugbelastungen geben üblicherweise Niederspannungssteuersignale an verschiedene Steuerelemente oder Puffer 30 ab, welche ihrerseits ansprechen, indem sie die 12-Volt-Versorgung des Fahrzeuges mit der gesteuerten Belastung verbinden oder von derselben trennen.
Das Multiplexkommunikationssystem 10 benutzt ein Kommunikationsprotokoll, das in Fig. 5B dargestellt ist, zur Verwendung bei den Datenübertragungen zwischen dem Muxcomputer 12 und den Remuxen 14. Dieses Datenprotokoll dient dazu, die Integrität des Kommunikationssystems durch ein effizientes Erkennen von Kommunikationsfehlern und/oder -anomalien zu steigern. Eine ausführliche Beschreibung dieses Datenprotokolls findet sich in der US-Anmeldung Serial No. 469 591 für ein Fahrzeugmultiplexsystem mit Protokoll/Format für sichere Übertragungstransaktionen, eingereicht am 24. Februar 1983 von William Floyd und übertragen auf dieselbe Anmelderin wie im Falle der vorliegenden Anmeldung, die durch Bezugnahme hierin aufgenommen wird. Kurz gesagt, jede Übertragungstransaktion auf der Muxdatenleitung 16 des Multiplexbusses 15 enthält sieben Zeichen oder Bytes von jeweils acht Bits, wobei das erste Byte ein Synchronisierbyte ist, die folgenden drei Bytes eine Befehlsnachricht aus dem Mastersteuergerät 24 enthalten, bestehend aus einem Adreßbyte, einem Befehlsbyte und einem CRC-Fehlererkennungsbyte, und die letzten drei Bytes eine Antwortnachricht aus einem Remux 14 umfassen, bestehend aus einem Adreßbyte, einem Antwortbyte und einem CRC-Fehlererkennungsbyte. Das System 10, wie es gegenwärtig aufgebaut ist, hat zwar die Möglichkeit, bis zu 128 Remuxe 14 zu steuern, von denen jedes zwei separate Adressen hat, es versteht sich jedoch, daß gewöhnlich weit weniger Remuxe 14 tatsächlich erforderlich sind, von denen in der Ausführungsform nach Fig. 1 nur zwei dargestellt sind.
Gemäß den Fig. 2, 3A und 3B, auf die kurz Bezug genommen wird, beträgt der Systemtakt (SYSCLK) zum Steuern der Zeitsteuerung des Mikroprozessors 22 und von verschiedenen anderen Elementen des Muxcomputers 12 üblicherweise 2,5 MHz und wird durch einen RC-Oszillator 28 herkömmlichen Aufbaus geliefert. Weiter, ein ähnlicher Typ von RC-Oszillator bildet eine 50-kHz-Quelle 30, die in der Anfangsstufe eines mehrstufigen binären Zählers 32 durch zwei geteilt wird, um ein 25-kHz-Taktsignal zu liefern, das als der Multiplextakt (MUXCLK) benutzt wird. Da die seriellen Muxdaten, die auf dem Multiplexbus 15 erscheinen, mit einer Frequenz von 25 kHz getaktet werden, wird die Periode jedes Bits üblicherweise 0,04 ms betragen, und die Periode eines Acht-Bit-Bytes beträgt 0,32 ms. Interaktionen zwischen dem Mikroprozessor 22, seinem in dem EPROM oder PROM 27 gespeicherten Programm, den in dem RAM 26 gespeicherten Daten und den Master- und Monitor-Muxen 24, 24' erfolgen mit einer Frequenz, die durch SYSCLK bestimmt wird. Die Interaktion zwischen dem Mikroprozessor 22 und den Speicherelementen 26 und 27 wird durch eine herkömmliche Decodiersteuerlogik 34 bestimmt, die zusätzlich eine Zeitgeberdecodierlogik zum Abgeben von gewissen Steuersignalen an die Zeitgeberschaltungsanordnung und die Stromsteuerungsschalterschaltungsanordnung enthält, welche insgesamt durch die mit 31 bzw. 35 in Fig. 2 bezeichneten Blöcke dargestellt sind, die im folgenden noch ausführlicher beschrieben werden. Der Prozessor 22 wird unterbrechungsgesteuert, wobei eine nichtmaskierbare Unterbrechung (NMI)* durch den Zeitgeber 31 in Intervallen von ungefähr 20 ms geliefert wird. Der Hardwarezeitgeber 31 enthält zwei achtstufige, durch 256 dividierende Zähler 32 bzw. 33 gemäß Fig. 3B. Ein Zeitsteuersignal, das in Intervallen von 20 ms auftritt, aus dem Zeitgeber 31 wird an eine Impulserzeugungsschaltungsanordnung angelegt, die in Fig. 2 insgesamt mit 36 bezeichnet ist, um das Signal NMI* zu liefern. Darüber hinaus wird beim ersten Einschalten der Stromversorgung des Multiplexsystems 10, beispielsweise durch Anschließen des Kabels der Fahrzeugbatterie, ein herkömmliches Stromversorgungseinschaltungsrücksetzsignal PUR&sub1; durch eine herkömmliche Schaltungsanordnung erzeugt, die durch einen Block 37 dargestellt ist. Dieses Signal PUR&sub1; kann außerdem an die Impulserzeugungsschaltungsanordnung 36 angelegt werden.
Aus den Fig. 2, 3A und 3B ergibt sich, daß der Prozessor 22 acht bidirektionale Datenleitungen D&sub0;-D&sub7; für die parallele Ausgabe und Eingabe von Daten an den Speicherelementen 26, 27 und den Master- und Monitor-Muxen 24, 24' benutzt. Der Prozessor hat außerdem 16 Adreßleitungen A&sub0;-A&sub1;&sub5; zum Abgeben von Adressiersignalen an die Speicher 26, 27 und die Master- und Monitor-Muxe 24, 24' sowie an die Decodiersteuerlogik 24. Der Datenbus zwischen dem Prozessor 22 und den Master- und Monitormultiplexern 24, 24' ist mit 40 bezeichnet, und der entsprechende Adreßbus zwischen diesen Elementen ist mit 42 bezeichnet und besteht aus A&sub0;-A&sub9;. Fünf weitere Signalleitungen sind an dem Prozessor 22 und an den Master- und Monitor-Multiplexern 24, 24' vorgesehen und mit RD*, WR*, IORQ*, M1* und INT* bezeichnet. Das Signal RD* wird durch den Prozessor 22 abgegeben, wenn er wünscht, Daten aus dem Speicher 25 oder einer E/A-Vorrichtung wie den Multiplexern 24, 24' zu lesen. Je nachdem, welcher durch den Prozessor 22 adressiert wird, wird an den einen oder anderen der Multiplexer 24, 24' das Signal RD* abgegeben, um Daten aus den Multiplexern 24, 24' an den Datenbus 40 abzugeben. Das Signal WR*, das durch den Prozessor 22 geliefert wird, gibt an, daß der Datenbus 40 gültige Daten führt, die in dem adressierten Speicher 26, 27 oder einer E/A-Vorrichtung in Form der Multiplexer 24, 24' zu speichern sind. Das Signal IORQ* gibt an, daß der Adreßbus 42 eine gültige E/A-Adresse für eine E/A-Lese-oder -Schreiboperation enthält. Dieses Signal wird außerdem mit einem Signal M1* erzeugt, wenn eine Unterbrechung bestätigt wird, um anzuzeigen, daß ein Unterbrechungsantwortvektor auf dem Datenbus 40 plaziert werden kann. Das Signal M1* gibt an, daß der laufende Prozessorzyklus der OP-Code-Holzyklus einer Befehlsausführung ist, und es tritt ebenfalls mit IORQ* auf, wie erwähnt, um einen Unterbrechungsbestätigungszyklus anzuzeigen. Das Signal INT* ist ein Signal, das durch einen Multiplexer erzeugt wird, der in seiner Masterbetriebsart als Master-Multiplexer 24 arbeitet, und wird zum dem Prozessor 22 geleitet, wenn eine Unterbrechung verlangt wird. Dieses Verlangen wird durch den Prozessor 22 an dem Ende des laufenden Befehls, der durch den Prozessor ausgeführt wird, honoriert.
Der Prozessor 22 gibt ein weiteres, mit MREQ* bezeichnetes Steuersignal ab, welches an die RAM- und EPROM-Decodierschaltungsanordnung und an den NMI*-Impulsgenerator angelegt wird, um entweder den ROM oder den RAM auszuwählen, wenn die Adresse eine gültige Adresse für eine Speicherlese- oder Speicherschreiboperation enthält, und zum Freigeben des NMI*-Generators zum Erzeugen eines Impulses für den NMI*-Eingang.
In Fig. 3B, auf die Bezug genommen wird, ist zu erkennen, daß die Master- und Monitor-Multiplexer 24 und 24' jeweils Adreßeingangsleitungen ADDCMP 1-7 zum Fixieren oder Festverdrahten ihrer Adressen haben. Bezüglich des Master-Multiplexers 24 ist zu erkennen, daß alle Eingänge ADDCMP 1-7 mit Masse "GND" (logisch 0) verbunden sind, mit Ausnahme von ADDACP 4, der auf +5 Volt (logisch 1) ist. Eine ähnliche Situation existiert bei dem Monitor-Multiplexer 24', mit der Ausnahme, daß das Eingangssignal ADDCMP 4 eine logische 0 und das Eingangssignal ADDCMP 5 eine logische 1 ist. Demgemäß werden die Master- und Monitor-Muxe 24, 24' bei ihren Kommunikationen mit dem Prozessor 22 separat identifiziert und sind separat identifizierbar.
Jede der Master- und Monitor-Muxbaugruppen 24, 24' hat außerdem einen mit MR bezeichneten Eingang, der ein mit PUR&sub2; bezeichnetes Signal empfängt, das auf eine Weise erzielt wird, die im folgenden beschrieben ist, und das eine rücksetzende Initialisierung der internen Steuerregister und der Zeitsteuerung der Muxe 24, 24' bewirkt.
An dieser Stelle ist es zweckmäßig, weiter das Betriebsprotokoll des Multiplexsystems 10 zu betrachten, insbesondere hinsichtlich der seriellen Datenmultiplextransaktionen zwischen dem Muxcomputer 12 und den Remuxen 14. Gemäß der Routine der programmierten Befehle, die in dem ROM 27 enthalten ist, tastet der Prozessor 22 die verschiedenen Remuxe ab, erstens, um festzustellen, welche oder ob Eingangsschalter betätigt worden sind, und zweitens, um den erforderlichen Ausgangssteuervorgang an den geeigneten Belastungen zu bewirken. Zum Bewirken dieser Steuerung benutzt der Prozessor 22, der üblicherweise Betriebsadressen und -daten auf eine parallele Weise liefert und empfängt, den Master-Multiplexer 24, um die Adresse und den Befehl, die an die betreffenden Remuxe 14 abgegeben werden, in ein serielles Datenformat umzuwandeln und die seriellen Adreß- und Antwortdaten, die durch die Remuxe 14 abgegeben werden, wieder in ein paralleles Format zur Übertragung auf dem Paralleldatenbus 40 zu dem Prozessor 22 umzuwandeln. Eine typische Transaktion zwischen dem Muxcomputer 12 und einem Remux 14 beinhaltet, wie weiter oben erwähnt und wie in dem Diagramm in Fig. 5B gezeigt, das Abgeben eines Synchronisierbytes gefolgt von einem Adreßbyte, einem Befehlsbyte und einem Fehlerprüf(CRC)-Byte in der Nachricht, die von dem Master-Mux 24 zu einem besonderen Remux 14 gesendet wird. Anschließend wird oder sollte der adressierte Remux 14 auf der Muxdatenleitung 16 mit einem Adreßbyte, einem Antwortbyte und einem Fehlerprüf(CRC)-Byte antworten. Das Adreßbyte, das durch den Master-Mux 24 gesendet wird, enthält die Adresse einer ausgewählten Hälfte von einem der Remuxe 14. Das Befehlsbyte instruiert den adressierten Remux, mit verschiedenen Eingangssignalen zu antworten, die er durch die Betätigung von äußeren Schaltern empfangen haben kann, und/oder Ausgangssteuersignale an die Ausgangsbelastungsvorrichtungen abzugeben, die mit dieser besonderen Hälfte des Remux verbunden sind. Eine zyklische Redundanzfehlerprüftechnik benutzt die Adreß- und Befehlsbytes zum Erzeugen eines Fehlerprüfbytes, das zu dem adressierten Remux übertragen wird. Der Remux 14, der antwortet, ist vermutlich derjenige, der durch den Master-Mux 24 adressiert wurde, und die Antwort wird mit einem Adreßbyte eingeleitet, welches die Adresse des besonderen antwortenden Remux angibt. An dieses Byte schließt sich ein Antwortbyte an, welches die Antwort angibt, welche durch den besonderen Remux auf die empfangene Befehlsnachricht gegeben wird; üblicherweise Aufdecken des Status von verschiedenen Eingangsschaltern und Betätigung von Ausgangsbelastungen. Diesbezüglich wird der Status von Schaltereingängen und/oder Ausgangsbelastungen üblicherweise durch Abtasten von zwischengespeicherten Schaltereingangssignalen und Betätigungsantworten von Belastungsausgängen bestimmt. Das Antwortbyte wird üblicherweise auch eine Angabe darüber enthalten, ob oder ob nicht der besondere Remux, der seine eigene Fehlerprüfung der ankommenden Nachricht aus dem Master-Mux 24 vorgenommen hat, mit seinem Fehlerprüfbyte "übereinstimmt". Schließlich wird das Fehlerprüfbyte, das durch den Remux 14 gesendet wird, unter Verwendung einer CRC-Technik berechnet worden sein, bei der seine Adresse und Antwort in der Antwortnachricht benutzt werden. Der Multiplexer nimmt seine eigene Fehlerprüfung an der Remux- Antwort vor. Anschließend an jede derartige Transaktion kann es eine Periode von Buslatenz geben oder nicht geben, in welcher alle "Einsen" geschrieben werden, während eine weiterer Befehl aus dem Prozessor 22 erwartet wird.
Anhand von Fig. 4, auf die nun Bezug genommen wird, werden die Master- und Monitormuxe 24, 24' ausführlicher betrachtet. Weil beide die identische Architektur haben, werden sie als einer erläutert und sind sie in Fig. 4 als einer dargestellt, obgleich sie in der Lage sind, gemäß der Erfindung voneinander abweichend zu arbeiten. Demgemäß beginnt die Erläuterung zuerst von dem Standpunkt des Master- Mux 24 und anschließend von dem des Monitor-Mux 24' aus. Weiter, in Fig. 1 sind der Bus 15 und seine MUXDATEN-Leitung 16 und MUXCLK-Leitung 17 jeweils mit Pfeilen an beiden Enden gezeigt, wobei die fett dargestellten Pfeilspitzen den allgemeinen Fluß in der hier erläuterten und dargestellten Konfiguration angeben und wobei die gestrichelten Pfeilspitzen die umgekehrte Konfiguration darstellen.
Wenn am Anfang die Stromversorgung der Muxe 24 und 24' eingeschaltet wird, werden ihre Anfangszustände die eines Monitors sein. Das bedeutet, daß sie beide in der Empfänger- oder Hörer-Betriebsart sind und nach dem SYNC-Byte auf der seriellen Muxdatenleitung 16 suchen. Zum Verwandeln des Mux 24 in den Master-Status muß sein Acht-Byte-Steuerregister 46 programmiert werden. Das erfolgt durch den Prozessor 22, der den Mux 24 adressiert, indem er den Adreßbus 42 benutzt und die Adresse in der Adreßvergleichslogik 48 mit der Adresse der Vorrichtung vergleicht, die an den Eingängen ADDCMP 1-7 angegeben wird. Unter der weiteren Annahme, daß das Byte A&sub0; der Adresse, die gesendet wird, eine 1 ist, wird ein Signal CNTLCOMP an das Steuerregister 46 abgegeben, so daß, wenn der Prozessor 22 eine Schreiboperation, WR, ausführt, Steuerdaten von dem Datenbus 40 in das Register 46 gelangen. Das Programmieren des Steuerregisters 46 für die Master-Multiplexfunktion beinhaltet, das Bit Nr. 4 auf eine 1 zu setzen, um die interne Logik in der Mux-Baugruppe rückzusetzen. Nachdem das beendet ist, setzt sich das Bit Nr. 4 automatisch selbst zurück. Das Bit Nr. 2 des Registers 46 wird auf eine 1 gesetzt, um zu ermöglichen, daß das nächste Byte auf dem Datenbus 40 in das Vektoradreßregister 50 eingeschrieben wird. Nachdem das beendet ist, setzt sich das Bit Nr. 2 automatisch selbst zurück. Die Bits Nr. 0, 1 und 3 müssen auf 1 gesetzt werden, damit der Mux als ein Master arbeitet. Insbesondere, wenn das Bit Nr. 0 eine 1 ist, ist die Vorrichtung ein Master, andernfalls ist sie ein Monitor. Wenn das Bit Nr. 1 eine 1 ist, wird der Muxtakt, MUXCLK, auf der Leitung 17 des Busses 15 übertragen. Wenn das Bit Nr. 3 eine 1 ist, wird die Unterbrechungslogik 52 freigegeben. Die Bits Nr. 5, 6 und 7 können auf irgendeinen Zustand programmiert werden, da sie nicht benutzt werden.
Anschließend an das Programmieren des Steuerregisters 46 derart, daß die Vorrichtung 24 als ein Master-Mux arbeitet, wird es wieder durch den Prozessor 22 adressiert, und der Multiplexierbetrieb wird eingeleitet, indem das passende Datenbyte (Adreßbyte) in das Multiplexregister 54 eingeschrieben wird. Der Adreßvergleich in der Logik 48 für eintretende Daten in dem Multiplexregister 54 ist erreicht, wenn gilt A&sub0; = eine logische 0, und Daten werden in das Register während einer Schreiboperation, WR, eingegeben. Dann, wenn das Adreßbyte in das Multiplexregister 54 eingeschrieben worden ist, wird der Master-Mux 24 beginnen, das SYNC-Zeichen oder -Byte (00010110) auf dem seriellen Bus 16 zu übertragen. Das SYNC-Byte wird einem SYNC-Register 56 entnommen. Die Synchronisation des SYNC-Bytes und der anschließenden Datenbytes, die durch den Master-Mux 24 übertragen werden, erfolgt durch eine herkömmliche Synchronisationsschaltung 58, die ein Synchronisationssteuersignal SYNC aus einer Zählerlogik 60 empfängt, welche auf das 25- kHz-MUXCLK anspricht, um dem SYNC-Signal die geeignete Phasierung zu geben. Nachdem das SYNC-Byte beendet ist, das auf der Datenleitung 16 übertragen wird, wird das Adreßbyte, das in dem Register 54 gespeichert ist, durch das Register 62 von parallel in seriell umgewandelt und dann automatisch an das SYNC-Byte auf dem seriellen Bus über die Synchronisierschaltungsanordnung 58 angehängt. Dann wird eine Unterbrechung, INT*, erzeugt.
Das Unterbrechungssignal INT* verlangt, daß der Prozessor 22 seine vorhandene Tätigkeit stoppt und den Mux 24 bedient. Ein Signal TINTRQ aus der Zählerlogik 60 wird an eine Unterbrechungsentscheidungslogik 64 angelegt und von dieser aus als ein Unterbrechungsanforderungssignal an die Unterbrechungsregister- und -Logik 52 zur Weiterleitung als Signal INT an den Prozessor 22 angelegt. Eine gewisse Zeit, nachdem eine Unterbrechung durch den Master-Mux 24 verlangt worden ist, wird der Prozessor 22 ein "Unterbrechung bestätigen" aussenden (MI* und IORQ*). Während dieser Zeit wird die Unterbrechungslogik 52 des Master-Mux 24 die Vorrichtung höchster Priorität bestimmen, welche eine Unterbrechung verlangt. Das ist einfach die Vorrichtung, deren Unterbrechungsfreigabeeingang, IEI, auf einer logischen 1 und deren Unterbrechungsfreigabeausgang, IEO, auf einer logischen 0 ist. In Fig. 3B ist zu erkennen, daß der Eingang IEI des Master-Mux 24 mit +5 Volt verbunden ist und daß sein Ausgang IEO mit dem Eingang IEI des Monitor-Mux 24' verbunden ist. Die Unterbrechungslogik 52 ist so, daß, wenn IEI auf einer logischen 1 ist, keine anderen Vorrichtungen von höherer Priorität durch eine Unterbrechungsbedienungsroutine aus dem Prozessor 22 bedient werden. Außerdem, das Signal IEO aus der Unterbrechungslogik 52 wird eine logische 1 nur dann sein, wenn das Eingangssignal IEI an diesem Mux eine logische 1 ist und der Prozessor 22 nicht eine Unterbrechung aus diesem Multiplexer bedient. Daher, wenn der Prozessor 22 eine Unterbrechung aus diesem Multiplexer bedient, ist sein Signal IEO eine logische 0 und wird dazu dienen, die Eingänge IEI von anderen Multiplexern, mit dem er verbunden ist, auf eine logische 0 zu bringen, wodurch sie in der Priorität der Unterbrechungsbedienung untergeordnet werden. Um zu gewährleisten, daß die Kettenprioritierung der Unterbrechungspriorität stabilisiert ist, werden die Multiplexvorrichtungen daran gehindert, ihren Unterbrechungsanforderungsstatus zu ändern, wenn M1* aktiv (0) ist. Die Vorrichtung höchster Priorität plaziert den Inhalt seines Unterbrechungsvektoradreßregisters 50 auf dem Datenbus 40 während "Unterbrechung bestätigen". Nachdem eine Unterbrechung durch den Master-Multiplexer bestätigt worden ist, ist dieser Multiplexer "unter Bedienung". Das Eingangssignal IEO dieser Vorrichtung wird auf L bleiben, bis eine Rückkehr aus einem Unterbrechungsbefehl (RETI = EDH4DH) ausgeführt wird, während das Eingangssignal IEI der Vorrichtung eine logische 1 ist. Wenn eine Unterbrechungsanforderung nicht bestätigt wird, wird IEO für einen M1*- Zyklus zwangsweise in den Zustand H gebracht, nachdem der Multiplexer 24 den Op-Code "EDH" decodiert hat. Dieser Vorgang garantiert, daß der Zwei-Byte-Befehl RET1 durch die richtige Mux-Vorrichtung decodiert wird.
Wenn der Prozessor 22 die Unterbrechung empfängt, hat er ein Byte Zeit (0,32 ms), in welcher er das Befehlsbyte in das Multiplexregister 54 zu schreiben hat. Wenn diese Zeit verstrichen ist, bevor Daten in das Register 54 geschrieben worden sind, werden die Daten auf dem seriellen Bus 16, die dem Adreßbyte folgen, ungültig sein. Wie in dem Falle des Adreßbytes wird das Befehlsbyte aus dem Register 54 über ein Parallel/Seriell-Wandlerregister 62 übertragen zur Abgabe an die serielle Datenleitung 16 über die Datenmultiplexiersynchronisierschaltung 58, das CRC-Daten-Mux-Gatter 66 und die Senderschaltungsanordnung 68.
Wenn die seriellen Adreß- und Befehlsdatenbytes aus dem Register 62 auf die serielle Datenleitung 16 gelesen werden, werden sie auch auf der mit "SDATA 2" bezeichneten Leitung an einen Eingang einer EXKLUSIV-ODER-Schaltung 70 abgegeben, deren Ausgang mit einer Eingangsstufe eines CRC-Rechner-Registers 72 verbunden ist. Das andere Eingangssignal der EXKLUSIV-ODER-Schaltung 70 wird durch eine ausgewählte der Ausgangsstufen des CRC-Registers 72 geliefert, um die CRC-Berechnungsfunktion gemäß der Beschreibung auszuführen, die sich in der oben erwähnten Anmeldung Serial No. 469 591 findet. Unmittelbar anschließend an die Übertragung des Befehlsbytes wird das CRC-Byte in dem Register 72 erzeugt worden sein und wird aus diesem und über die CRC-Daten-Muxschaltung 66 seriell ausgelesen, die durch ein CRC-Wortauswählsignal CWS aus der Zählerlogik 60 freigegeben worden ist.
Nach Beendigung der Sendebetriebsart schaltet der Master- Mux 24 automatisch in die Empfängerbetriebsart um. In der Empfängerbetriebsart wird das Remux-Adreßbyte das erste Zeichen sein, das empfangen wird, woran anschließend eine Unterbrechung erzeugt wird, um dem Prozessor 22 zu signalisieren, daß es Zeit ist, dieses Byte zu lesen. Wiederum hat der Prozessor 0,32 ms Zeit, in welcher er das Byte zu lesen hat, woran anschließend das Byte nicht länger gültig ist. Die Daten, die durch den Master-Mux 24 von der Leitung 16 empfangen werden, treten zuerst über eine Empfangspufferschaltungsanordnung 74 ein und werden über eine Logikschaltungsanordnung 76 in das Seriell/Parallel-Register 62 geleitet. Ein Senden/Empfangen-Steuersignal TN- RECNTL, das an die Logikschaltung 76 angelegt wird, sorgt dafür, daß die empfangenen Daten, R DATA, zu dem Seriell/Parallel-Register 62 geleitet werden, und sorgt außerdem dafür, daß diese Daten zu einem Eingang der EXKLUSIV- ODER-Schaltung 70 geleitet werden, um bei der Berechnung eines CRC-Bytes während der Empfangsbetriebsart benutzt zu werden.
In der Empfangsbetriebsart wird das zweite Byte das Remux- Antwortbyte ein, und es wird auf dieselbe Weise wie das Fernadreßbyte empfangen werden. Es wird ebenfalls dem Prozessor 22 mit einer Unterbrechung signalisieren, welche angibt, daß gültige Daten dann gelesen werden können. Das letzte Byte, welches durch den Master-Mux 24 empfangen wird, wird das CRC-Byte des Remux sein. Dieses Byte wird mit dem Byte verglichen, das durch den CRC-Rechner 72 aus dem ankommenden Datenstrom während der Empfangsbetriebsart erzeugt wird. Wenn die beiden Bytes gleich sind, wird das Byte Nr. 0 in dem Master-Mux-Statusregister 78 eine 0 sein, wohingegen, wenn die beiden CRC-Bytes nicht gleich sind, das Bit Nr. 0 in dem Register 78 eine 1 sein wird. Außerdem, es wird wieder eine Unterbrechung erzeugt, um dem Prozessor 22 zu signalisieren, daß das Statusregister gelesen werden sollte. Das Lesen des Statusregisters 78 dient zum Rücksetzen dieses Registers. Zusätzlich zu dem Zustand des Bits Nr. 0 in dem Statusregister 78, der dazu dient, die Korrektheit oder Unkorrektheit des CRC aus dem Remux anzugeben, wird der Zustand des Bits Nr. 1 den Betrieb in der Sende- oder in der Empfangsbetriebsart angeben, und der Zustand des Bits Nr. 2 wird die Korrektheit oder Unkorrektheit des CRC-Vergleichs angeben, wenn die Vorrichtung in der. Monitor-Betriebsart arbeitet, was im folgenden erläutert wird. Der Zustand des Bits Nr. 3 gibt an, ob die Master-Mux- und Remux-Adressen gleich sind, wenn die Vorrichtung in der Monitor-Betriebsart arbeitet, was im folgenden erläutert wird, und der Zustand des Bits Nr. 4 wird benutzt, um anzugeben, wann eine Transaktion beendet worden ist.
Wenn das Statusregister 78 gelesen und rückgesetzt worden ist, wird der Master-Mux 24 zurück in die Sendebetriebsart schalten und wird auf dem seriellen Bus 16 Einsen senden; er wartet somit auf ein Schreibsignal, WR*, aus dem Prozessor 22 zum Einleiten einer weiteren Transaktion.
Eine kurze Bezugnahme auf das Zeitsteuerdiagramm, das in den Fig. 5A-L angegeben ist, korreliert die Zeitsteuerung der oben beschriebenen Funktionen mit den verschiedenen Teilen einer vollständigen Transaktion, die durch den Master-Mux 24 ausgeführt wird, weiter. Es ist in 5K zu erkennen, daß eine einzelne Unterbrechung (INTERRUPT) während der Sendebetriebsart erzeugt wird, wogegen drei separate Unterbrechungen während der Empfangsbetriebsart erzeugt werden. Es ist außerdem zu erkennen, daß das Steuersignal DLOAD in 5E zum Laden von parallelen Daten in das Parallel/Seriell-Register 62 am Beginn der Adreß-, Befehls- bzw. CRC-Bytes während der Sendebetriebsart auftritt, wogegen diese Funktion zum Umwandeln von Seriell in Parallel an dem Ende der Adreß-, Antwort- und CRC-Bytes während der Empfangsbetriebsart auftritt. Die Bestimmung, ob das durch den Master-Mux 24 empfangene CRC-Byte korrekt war oder nicht, wird durch das Signal CRC OK? bestimmt, das in 5I an dem Ende des CRC-Bytes erscheint, welches an dem Ende der Transaktion erscheint. Ein Master-Adresse/Empfangsadresse- Vergleichssignal M/RCOMP? erscheint an dem Ende des Empfangs der Remux-Adresse während der Empfangsbetriebsart der Transaktion; diese Funktion wird jedoch nur durch den Monitor-Mux 24' ausgeführt, was im folgenden erläutert wird.
Es wird nun auf den Betrieb eines Multiplexsteuergeräts in seiner Monitor- oder Überwachungsbetriebsart Bezug genommen, wie durch den Monitor-Mux 24' dargestellt, wobei die Monitor-Betriebsart erreicht werden kann entweder bei der Stromversorgungseinschaltinitialisierung oder durch Schreiben einer 0 in die Bits Nr. 0 und 3 des Steuerregisters 46. In dieser Betriebsart arbeitet der Multiplexer nur als ein Empfänger oder Hörer, und Unterbrechungen an dem Prozessor 22 werden niemals erzeugt. In dieser Monitorbetriebsart ist INT* ein Dreizustandssignal. Nach dem Festlegen eines besonderen Mux als einen Monitor 24' dient eine Ausgangsleitung, die mit Bushörsteuerung BUSLCNTL aus der Bitposition Nr. 0 des Steuerregisters 46 bezeichnet ist, zum Steuern der Master/Monitor-Auswählschaltungsanordnung 80 zum Erzeugen eines Steuer- oder Ansteuersignals MONLY, welches eine 1 ist, wenn die Vorrichtung als ein Master-Mux arbeiten soll, und eine 0 ist, wenn sie als ein Monitor arbeiten soll. Das Steuersignal MONLY wird an diejenigen Teile der Master/Monitor-Mux- Schaltungsanordnung angelegt, die unterschiedliche Betriebsarten haben sollen, je nachdem, ob der Chip als ein Master oder als ein Monitor konfiguriert ist. Wenn er als ein Monitor-Mux 24' konfiguriert ist, arbeitet die Vorrichtung nur als ein Empfänger und ist deshalb in dem "Sync suchen"-Zustand, indem sie den Empfang eines Synchronisierbytes an dem "stromabwärtigen" Ende oder Anschluß der seriellen Datenleitung 16 erwartet. Wenn das Synchronisierbyte empfangen wird, wird es durch die Synchronisiererkennungslogik 63 erkannt, und der Monitor-Mux wird initialisiert, um zu ermöglichen, daß die folgenden drei Bytes auf dem seriellen Bus bestätigt werden. Das erste Byte, das nach dem Sync-Byte empfangen wird, ist die Remux-Adresse, die durch den Master-Mux gesendet wird. Dieses Byte wird in dem Datenpuffer, dem MUX-Datenregister 54, zum späteren Vergleich mit dem Adreßbyte, welches durch den entsprechenden Remux 14 gesendet wird, gespeichert. Weiter, das erste Byte wird über den CRC-Daten-Mux 76 und die EX- KLUSIV-ODER-Schaltung 70 zu dem CRC-Rechner 72 übertragen. Das nächste empfangene Byte ist der Befehl aus dem Master- Mux 24, und es wird ebenso über den CRC-Daten-Mux 76 und die EXKLUSIV-ODER-Schaltung 70 in dem CRC-Rechner 72 zum Bestimmen eines CRC-Byte-Wertes in dem Monitor übertragen. Das dritte Byte, das durch den Monitor 24' empfangen wird, wird das CRC-Byte des Masters sein. Dieses CRC-Byte wird ebenso über den CRC-Daten-Mux 76 und die EXKLUSIV-ODER- Schaltung 70 zu dem CRC-Prüfer 72 übertragen, um festzustellen, ob die CRC-Bytes gleich sind oder nicht. Wenn die Ergebnisse dieselben sind, wird das Bit Nr. 2 in dem Statusregister 78 auf eine 0 gesetzt, und wenn nicht, wird in dem Bit Nr. 2 dieses Registers eine 1 plaziert. Nach dieser Operation wird der CRC-Rechner 72 automatisch gelöscht.
Das vierte Byte, das durch den Monitor-Mux 24' empfangen wird, ist das Adreßbyte, das durch einen antwortenden Remux 14 gesendet wird. Dieses Byte wird mit dem Adreßbyte verglichen, das zuvor durch den Master-Mux 24 gesendet worden und gegenwärtig in dem Mux-Daten-Register 54 gespeichert ist. Der Vergleich der beiden Adreßbytes erfolgt in der Adreßvergleichslogik 84, die nur aktiv ist, wenn der Mux- Chip als ein Monitor 24' arbeitet. Wenn die beiden Adreßbytes gleich sind, wird das Bit Nr. 3 des Statusregisters 78 auf 0 gesetzt, und wenn nicht, wird eine 1 in dem Bit Nr. 3 dieses Registers plaziert. Das Byte 4, das durch den Monitor-Mux 24' empfangen wird, wird ebenfalls über den CRC-Daten-Mux 76 und die EXKLUSIV-ODER-Schaltung 70 in den CRC- Rechner 72 zur Verwendung beim Bestimmen eines CRC-Bytes übertragen. Das fünfte Byte, das durch den Monitor-Mux 24' empfangen wird, ist das Antwortbyte, das durch den antwortenden Remux 14 abgegeben wird. Dieses Antwortbyte wird über die CRC-Daten-Mux-Schaltung 76 und die EXKLUSIV-ODER- Schaltung 70 in den CRC-Rechner zur Bestimmung des CRC- Fehlerbytes geleitet.
Das sechste Byte, das durch den Monitor-Mux 24' empfangen wird, ist das CRC-Byte, das durch den antwortenden Remux 14 gesendet wird. Dieses Byte wird ebenfalls über den CRC-Daten-Mux 76 und die EXKLUSIV-ODER-Schaltung 70 zur komparativen Verknüpfung mit dem CRC-Byte geleitet und dann in dem Register 72 gespeichert. Falls das CRC-Byte, das durch den Remux übertragen wird, mit dem übereinstimmt, das in dem Monitor-Mux 14 berechnet wird, wird eine 0 in der Bitposition Nr. 0 des Statusregisters 78 gesetzt, aber, wenn die Bytes nicht gleich sind, wird eine 1 in der Bitposition Nr. 0 des Statusregisters plaziert. Bei Beendigung dieser Transaktion wird die Sync-Suchbetriebsart wiederhergestellt; auf diese Weise wird der Beginn einer neuen Operation freigegeben.
Der Monitor-Mux 24' ist zwar nicht in der Lage, an dem Prozessor 22 eine Unterbrechung zu erzeugen, der Prozessor wird jedoch statt dessen den Monitor-Mux 24' im Anschluß an jede Transaktion befragen, um festzustellen, ob die Adreß- und CRC-Prüfungen, die durch den Monitor ausgeführt wurden, Genauigkeit, Integrität und Beständigkeit in den Übertragungen zwischen dem Master-Mux 24 und dem Remux 14 anzeigen oder nicht. Falls durch eine oder mehrere dieser Prüfungen Fehler angezeigt werden, ist der Prozessor 22 in der Lage, auf verschiedenerlei Weise korrigierend einzugreifen.
Vor einer weiteren Beschreibung der zentralisierten Steuerung des Multiplexiersystems 10 durch den Muxcomputer 12 wird die Schaltungsanordnung eines repräsentativen Remux 14 unter Bezugnahme auf die Fig. 1 und 6 etwas ausführlicher beschrieben. In Fig. 6, auf die zuerst Bezug genommen wird, ist ein repräsentativer Remux 14 in Form eines funktionalen Blockschaltbildes dargestellt. Die Remuxe 14 sind in LSI- Gate-Array-Logik aufgebaut, die so konfiguriert ist, daß sie die erforderlichen Funktionen erfüllt, die hier erläutert werden. Jeder Remux 14 ist mit der Muxbusschleife 15 über parallele "T"-Verbindungen mit den betreffenden vier Drähten 16-19 dieses Busses verbunden. Das Vorhandensein von +5 Volt und Masse ist nicht gezeigt, aber vorgesehen. Die bidirektionale Datenleitung, die den Remux 14 mit der Muxdatenleitung verbindet, ist mit 16' bezeichnet, und die Leitung, die den Remux mit der MUXCLK-Leitung 17 verbindet, ist mit 17' bezeichnet. Eine geeignete Schaltungsanordnung 120 ist in der Leitung 17' zum Puffern des empfangenen Signals MUXCLK angeordnet. Ebenso sind in der Leitung 16' eine Empfangspufferschaltung 121 und eine Sendepufferschaltung 122 vorgesehen, die in komplementärer Beziehung geschaltet sind. Die ankommenden Daten auf der Leitung 16' und das Signal MUXCLK auf der Leitung 17' werden als Eingangssignale einem Acht-Bit-Seriell/Parallel- und -Parallel/Seriell-Schieberegister 125 zugeführt, das dafür verantwortlich ist, daß die geeigneten Umwandlungen von Daten aus einer Form in die andere aufgrund eines geeigneten Steuersignals CRTL vorgenommen werden. Gemäß der Verwendung bei der Beschreibung von Fig. 6 werden die Steuersignale CRTL durch eine Steuerlogik 128 geliefert und können eine Vielfalt von Steuerfunktionen bewirken. Die folgende Beschreibung ist darauf abgestellt, die Eigenschaften dieser verschiedenen Steuerfunktionen zu zeigen. Jeder der Remuxe 14 auf dem Muxbus 15 erwartet den Empfang eines Sync-Bytes aus dem Master-Mux 24 als eine Anzeige einer folgenden Transaktion, die an einen besonderen Remux 14 adressiert sein kann oder nicht. Das Sync-Byte wird auf der Muxdatenleitung 16' empfangen und in das Register 125 eingegeben, wo es über den Bus 130 parallel mit der Steuerlogik 128 verbunden wird, die in der Lage ist, das Sync-Byte-Muster zu erkennen und ein resultierendes Steuersignal zu liefern. Demgemäß wird dann jeder Remux 14 synchronisiert, um das nächste Byte in der Transaktion aus dem Master-Mux 24 zu empfangen, das ein Adreßbyte ist, welches die Adresse eines besonderen der Remuxe 14 enthält.
Jeder der Remuxe 14 wird eine andere vorher zugeordnete Adresse haben, die in einem Adreßzwischenspeicher 132 gespeichert ist. Der Adreßzwischenspeicher 132 und das Vorprogrammieren einer Adresse in demselben werden später ausführlicher beschrieben. Das Adreßbyte, das auf der seriellen Datenleitung 16' empfangen wird, wird durch die Steuerlogik 128 mit der Remux-Adresse verglichen, die zuvor in dem Adreßzwischenspeicher 132 gespeichert worden ist. Die Adresse für nur einen der Remuxe 14 sollte gleich sein, und demgemäß werden die anderen Remuxe für den übrigen Teil dieser besonderen Transaktion effektiv in Ruhe sein. Für den Remux 14, der tatsächlich adressiert wird, wird jedoch die bidirektionale Übertragung von Daten weitergehen.
Während des Empfangs des Adreßbytes aus dem Master-Mux 24 wird dieses Byte über die CRC-Daten-Mux-Schaltungsanordnung 134 und eine EXKLUSIV-ODER-Schaltung 136 in eine CRC-Berechnungs- und -Prüfschaltungsanordnung 138 geleitet, und zwar auf die oben für die Master- und Monitor-Muxe 24, 24' beschriebene Weise. Bei der Feststellung, daß ein Remux 14 der besondere Remux ist, der adressiert wird, wird das nächste ankommende Byte, das Befehlsbyte, ebenfalls über die Schaltung 134 und die EXKLUSIV-ODER-Schaltung 136 in die CRC-Schaltungsanordnung 138 geleitet. Die Seriell/Parallel-Schaltungsanordnung 125 legt die acht Bits in dem Befehlsbyte an die A-seitigen oder die B-seitigen Zwischenspeicherausgänge zur zusätzlichen Decodierung vor dem Zwischenspeichern der Ausgangssignale 140A bzw. 140B an. Die Befehlsbytedaten können außerdem an die Steuerlogik 128 über den Bus 134 angelegt werden, um darin Steuervorgänge zu bewirken, wie z. B. Lesen von Seite-A- oder Seite-B- Schaltern; Lesen von wichtigen Schaltern; und Diagnosebyte. Oben wurde bereits erwähnt, daß jeder Remux 14 in zwei Hälften geteilt ist, von denen eine Hälfte als A-Seite und die andere Hälfte als B-Seite bezeichnet wird. Ein besonderer Remux 14 hat zwar eine singulare, unterschiedliche Adresse relativ zu allen anderen Remuxen 14, der Unterschied zwischen der Seite A und der Seite B innerhalb eines besonderen Remux wird jedoch dadurch bestimmt, ob das niederwertigste Bit oder LSB in der Adresse gerade oder ungerade ist. Ein gerades LSB bezeichnet die Seite A eines Remux 14, und ein ungerades LSB bezeichnet die Seite B des Remux. Interne Logik, die der Steuerlogik 128 zugeordnet ist, ist in der Lage festzustellen, ob das LSB gerade oder ungerade ist, und daher ist der Adreßzwischenspeicher 132 nur erforderlich, um sieben höherwertige Bits der Adresse zu liefern. Wenn sowohl das Adreßbyte als auch das Befehlsbyte durch den Remux 14 empfangen worden sind, dann ist ein resultierender CRC-Wert in dem Rechner 138 bestimmt worden. Das nächste zu empfangende Byte ist ein CRC-Byte, das durch den Master-Mux 24 übertragen wird, und es wird in die Prüfschaltungsanordnung 138 über den CRC-Daten-Mux 134 und die EXKLUSIV-ODER-Schaltung 136 eingegeben, um festzustellen, ob die beiden CRC-Bytes gleich sind. Sofern sie nicht gleich sind, wird das Befehlsbyte, das zuvor empfangen worden ist, nicht ausgeführt. Wenn jedoch angenommen wird, daß die CRC-Bytes gleich sind, wird einer der folgenden Befehle ausgeführt: 1) Sende alle A-seitigen, entprellten Schaltereingangssignale; 2) Sende alle B-seitigen, entprellten Schaltereingangssignale; 3) Sende ein Diagnosebyte für gerade Adresse; 4) Sende ein Diagnosebyte für ungerade Adresse; 5) Sende unentprellte B-seitige Schaltereingangssignale; 6) Schreibe eine 1 auf eine besondere Ausgangsleitung für die Seite A oder für die Seite B; 7) Schreibe eine 0 auf eine besondere Ausgangsleitung für die Seite A oder für die Seite B; 8) Schreibe eine 1 auf alle acht Ausgangsleitungen für die Seite A oder für die Seite B; 9) Schreibe eine 0 auf alle Ausgangsleitungen für die Seite A und für die Seite B. Die Ausführung dieser Befehle erfordert das Umwandeln des seriellen Befehlsbytes in parallele Daten, die über den Bus 130 der Steuerlogik 128 zugeführt werden, so daß gewisse A- oder B-seitige zwischengespeicherte die gewisse Gatterschaltung 142 so eingestellt wird, daß sie Eingangsschalterzustände entweder aus dem A-seitigen entprellten Schalterregister 144A, dem B-seitigen entprellten Schalterregister 144B oder dem wichtigen Schalterregister 146 zu dem Parallel/Seriell-Register 125 über den Parallelbus 148 übertragen kann. Weiter, ein Steuersignal CTRL aus der Steuerlogik 128 kann das Register 125 veranlassen, ein besonderes Diagnosebyte zu senden.
Die Antworthälfte der Quittiertransaktion zwischen dem Master-Mux 24 und dem Remux 14 beginnt mit dem Adreßbyte, das den besonderen Remux 14 und weiter die Seite A oder B desselben, die antwortet, angibt. Diese Adresse wird dem Adreßzwischenspeicher 132 und der Steuerlogik 128 entnommen und parallel in das Register 125 geladen zum seriellen Hinausschieben über eine serielle Leitung 150, die sich über den Sendepuffer 122 zu der Mux-Daten-Leitung 16' erstreckt. Während dieser Antwortübertragung der Remuxadresse wird sie außerdem in den CRC-Rechner 138 über den CRC-Daten-Mux 134 und die EXKLUSIV-ODER-Schaltung 136 auf oben beschriebene Weise eingegeben. Das Antwortbyte, das danach durch den Remux 14 gesendet wird, kann auf verschiedenerlei Weise codiert werden, um die Antwort anzuzeigen, die durch den Remux auf das zuvor empfangene Befehlsbyte gegeben wird. Zum Beispiel, wenn entweder die A-seitigen oder die B-seitigen entprellten Schaltereingangssignale 144A, 144B oder die entprellten B-seitigen Schaltereingangssignale aus dem Register 146 verlangt wurden, wird jedes Bit des Acht-Bit- Antwortbytes einen Eingangszustand eines der acht Eingangsschalter angeben. Jede der Antworten auf jeden der übrigen Befehle, die oben erläutert worden sind, ist ein eindeutig codiertes Acht-Bit-Byte, das eine positive Bestätigung anzeigt, daß eine befohlene Ausgangsaktion bewirkt worden ist. In letztgenannter Hinsicht werden die Ausgangssignalzwischenspeicher überwacht, um festzustellen, daß sie auf den befohlenen Zustand gesetzt wurden, und es wird dann ein codiertes Antwortbyte, das die Erfüllung anzeigt, formuliert und gesendet. Wie bei dem Adreßbyte wird das Antwortbyte in dem Schieberegister 125 gebildet und seriell hinaus auf die Leitung 150 zur Übertragung auf der Leitung 16' geschoben. Ebenso wird das Antwortbyte in den CRC-Rechner 138 zur Bestimmung eines Antwort-CRC-Bytes eingegeben. Nach der Formulierung dieses CRC-Bytes wird es parallel über den Bus 152, die Ansteuerlogik 142 und den Bus 148 in das Schieberegister 125 übertragen zur seriellen Übertragung über die Leitung 150 zu der Mux-Daten-Leitung 16'. Bei Beendigung der Übertragung des CRC-Bytes aus dem Remux 14 ist die Transaktion beendet, und der Remux kehrt in einen Zustand zurück, in welchem er ein weiteres Sync-Byte und insbesondere seine Adresse aus dem Master-Mux 24 erwartet. Der Remux 14 ist selbstverständlich mit einer Schaltungsanordnung (nicht dargestellt) zum Nullsetzen beim Einschalten der Stromversorgung versehen, um die Schaltungsanordnung jedesmal dann zu initialisieren, wenn die Stromversorgung eingeschaltet wird.
Eine Facette der Erfindung ist in den Fig. 6, 7 und 8 dargestellt und betrifft das Abgeben der Schaltereingangssignale an einen Remux 14. In Fig. 6 ist zu erkennen, daß das Signal MUXCLK, das auf der Leitung 17' empfangen wird, nach Frequenzteilung durch 128 durch eine Teilerschaltung 137 über eine interne Leitung 17" zu dem A-seitigen entprellten Schalterregister 144A und dem B-seitigen entprellten Schalterregister 144B übertragen wird. Jedes der Register 144A und 144B enthält acht synchron getaktete Entprellschaltungen, die dafür vorgesehen sind, Eingangssignale aus einpoligen Schaltern zu empfangen und entprellte Signale an die übrige Schaltungsanordnung des Remux zur Übertragung während eines Antwortbytes abzugeben. Fig. 7 veranschaulicht weiter einen der wichtigen Schaltereingänge 1461, die in dem wichtigen Schalterregister 146 enthalten sind. Die einzelnen Entprellschaltungen für die A- und B- seitigen Register 144A und 144B sind mit 144A&sub1; bzw. 144B&sub1; bezeichnet. Weil die Entprellschaltungsanordnung 144B&sub1;, die jedem der B-seitigen Schalter zugeordnet ist, mit der identisch ist, die der A-seitigen Schalterentprellschaltungsanordnung 144A&sub1; zugeordnet ist, wird nur letztere ausführlich beschrieben. In denjenigen Situationen, in denen ein einpoliger Schalter zum Eingeben eines Steuersignals in ein digitales Logiksystem und insbesondere in ein Logiksystem benutzt wird, das synchron getaktet wird, ist es oft vorteilhaft, das resultierende Signal zu "entprellen", um eine ungenaue Anzeige von mehrfachem Schalteröffnen und -schließen bei einer einzelnen Schalterbetätigung zu verhindern. In der dargestellten Ausführungsform sind viele der Eingangsschalter 160 einpolige Ausschalter mit vorübergehender Kontaktgabe, und das potentielle Problem der Schalterentprellung kann bedeutsam sein. Demgemäß ist die entprellte Schaltungsanordnung A&sub1; besonders geeignet zum Erkennen der Betätigung eines ein- oder mehrpoligen einzelnen Ausschalters und zum Liefern eines sauberen, entprellten synchronisierten Signals zur Verwendung durch die interne Schaltungsanordnung des Remux 14 oder von anderen ähnlichen Schaltungen.
Eine Klemme 161 eines einpoligen Schalters 160 ist mit Masse (logisch 0) verbunden, und die andere Klemme 162 ist über einen Eingangspuffer 163 mit einem Eingangsanschluß einer EXKLUSIV-ODER-Schaltung 164 verbunden. Eine positive Spannung von 5 Volt wird an die Eingangsklemme 162 über einen Widerstand 166 angelegt, um die Eingangsseite des Schalters 160 während seiner normalerweise offenen Konfiguration auf einer logischen 1 zu halten. Es ist jedoch klar, daß die Entprellschaltungsanordnung 144A&sub1; bei einem einpoligen Schalter mit normalerweise geschlossener Konfiguration gleichermaßen geeignet ist. Das andere Eingangssignal der EXKLUSIV-ODER-Schaltung 164 wird über eine Leitung 168 von dem Q-Ausgang eines Zwischenspeichers in Form eines D- Flipflops 170 geliefert. Das Ausgangssignal der EXKLUSIV- ODER-Schaltung 164 wird über eine Leitung 171 an Eingänge einer NAND-Schaltung 172 und einer UND-Schaltung 174 angelegt. Zur Synchronisation mit der übrigen internen Schaltungsanordnung des Remux 14 wird das Signal MUXCLK, das dem Remux auf der Leitung 17' geliefert wird, über die Steuerlogik 128 verarbeitet, um ein Signal ACLK und ein Signal ACLK*, die in 180º-Phasenbeziehung operativ sind, während der Abfrage der A-seitigen Eingangssignale zu liefern, und Signale BCLK und BCLK*, die in 180º-Phasenbeziehung operativ sind, während der Abfrage der B-seitigen Eingangssignale zu liefern. Das Signal ACLK wird über eine Leitung 175 an einen weiteren Eingang der NAND-Schaltung 172 angelegt. Ein drittes Eingangssignal an der NAND-Schaltung 172 wird über eine Leitung 176 von dem Q-Ausgang des Zwischenspeichers 178 geliefert. Das andere Eingangssignal an der UND-Schaltung 174 wird von dem Q* -Ausgang eines Zwischenspeichers in Form eines D-Flipflops 178 über eine Leitung 179 geliefert. Das Ausgangssignal der UND-Schaltung 174 wird über eine Leitung 180 an den D-Eingang des Zwischenspeichers 178 angelegt. Das Signal ACLK* wird über eine Leitung 181 an den CLK-Eingang des Zwischenspeichers 178 angelegt. Das Ausgangssignal der NAND-Schaltung 172 wird über eine Leitung 184 an den Eingang CLK des Zwischenspeichers 170 angelegt, wogegen der Ausgang Q* dieses Zwischenspeichers über eine Leitung 185 mit seinem D-Eingang verbunden ist. Schließlich kann ein fakultatives Voreinstellsignal über eine Leitung 186 an die Asynchronlöscheingänge (AC) der Zwischenspeicher 170 und 178 angelegt werden.
Es wird nun auf die Arbeitsweise einer Entprellschaltung 144A&sub1; unter besonderer Bezugnahme auf das Zeitsteuerdiagramm nach Fig. 8 eingegangen, welches die Signalwellenformen an verschiedenen Stellen in der Schaltung veranschaulicht. Die Zeitsteuerwellenformen in Fig. 8 sind gemäß der Numerierung der Signalleitung oder -komponente in Fig. 7 bezeichnet, auf der oder bei der sie erscheinen. Das Eingangssignal aus dem Schalter 160, das an der Klemme 162 erscheint, ist als normalerweise im H-Zustand bis zur Schalterbetätigung dargestellt, woraufhin es in den L-Zustand geht; aufgrund von Prellen gibt es jedoch mehrere Wechsel zwischen den logischen H- und L-Zuständen für ein mit TB bezeichnetes Intervall. Das Eingangssignal 162 wird an die EXKLUSIV-ODER-Schaltung 164 angelegt, ebenso wie das resultierende entprellte Ausgangssignal 168. Solange diese Signale gleich sind, d. h. beide 1'en oder beide 0'en sind, ist das Ausgangssignal 171 aus der EXKLUSIV-ODER-Schaltung 164 die logische 0, und es erfolgen keine Änderungen in den Zwischenspeichern 178 und 170. Wenn die beiden Eingangssignale an der EXKLUSIV-ODER-Schaltung 164 unterschiedlich sind, ist das Ausgangssignal 171 aus der EXKLUSIV-ODER- Schaltung 164 eine logische 1. Wenn das Signal auf der Leitung 171 eine logische 1 ist, können die Zwischenspeicher 178 und 170 ihren Zustand ändern, wenn die Dauer der unterschiedlichen Signale an dem Eingang der EXKLUSIV-ODER- Schaltung 164 ein Einfangzeitfenster übersteigt, das gleich TDB plus TA für die Schaltung ist. Der Ausdruck TDB für das Einfangzeitfenster repräsentiert das Intervall oder die Zeitspanne zwischen aufeinanderfolgenden Abwärtsstufen in dem Signal ACLK. Der Ausdruck TA für das Einfangzeitfenster repräsentiert dasjenige variable Intervall zwischen der anfänglichen Abwärtsstufe in dem Schaltereingangssignal 162, das bei der ersten Schalterbetätigung auftritt, und der nächsten Abwärtsstufe in dem Signal ACLK (oder der Aufwärtsstufe in dem Signal ACLK*). Das Signal ACLK ist ein Entprellschaltungstaktsignal, das wie dargelegt aus dem übertragenen Signal MUXCLK so gewonnen wird, daß seine abfallende Flanke oder Abwärtstufe zeitsynchron mit der MUXCLK-Flanke des Systems ist, an der Eingangsdaten einen Übergang erfahren sollen. Wenn das Schaltereingangssignal 162 sich infolge der Betätigung des Schalters 160 ändert, erfolgt das in bezug auf das Signal ACLK asynchron, wobei das Intervall dieses Asynchronismus mit TA bezeichnet wird und gleich oder größer als 0, aber gleich dem oder kleiner als das Intervall TDB ist.
Wenn das Signal 171, das an dem Ausgang der EXKLUSIV-ODER- Schaltung 164 erscheint, eine logische 1 für eine zweite ACLK-Periode im Anschluß an die Schalterbetätigung bleibt, wird der Q-Ausgang 168 des Zwischenspeichers 170 aufgrund eines Taktsignals 184 wechseln, das dann an seinem Eingang CLK erscheint. Das wird dazu führen, daß der Ausgang 171 der EXKLUSIV-ODER-Schaltung 164 auf 0 zurückkehrt, da der Q-Ausgang 168 des Zwischenspeichers 170 dann denselben logischen Zustand wie das Schaltereingangssignal 162 hat. In jedem Fall wird der Q-Ausgang 176 des Zwischenspeichers 178 auf eine 0 umschalten, wenn er durch den zweiten ACLK* -Impuls im Anschluß an die Schalterbetätigung getaktet wird, und wird in Verbindung mit der UND-Schaltung 174 eingerichtet werden, um die nächste Änderung im dem Schaltereingangssignal 162 zu erkennen. Üblicherweise wird diese nächste Änderung ein öffnen des Schalters 160 sein, um das Signal 162 auf eine logische 1 zurückzubringen; das Intervall bis zu diesem Ereignis wird jedoch üblicherweise durch den Aufbau des Schalters und die Dauer seiner Betätigung bestimmt. Zum Beispiel, obgleich die Kurve 162 des Schaltereingangssignals das Öffnen des Schalters nach nur mehreren ACLK-Perioden veranschaulicht, ist klar, daß es länger sein kann, wenn der Schalter von der Bauart mit momentanem Kontakt ist und der Benutzer fortfährt, den Schalter niederzudrücken. Außerdem, der Schalter kann betätigt bleiben, wenn der Benutzer aufhört, ihn mit dem Finger niederzudrücken, in welchem Fall das Intervall der Betätigung andauern wird, bis der Schalter manuell geöffnet wird.
Es ist somit zu erkennen, daß Änderungen im Zustand des Schaltereingangssignals 162, welche die Einfangzeit (TDB plus TA) nicht übersteigen, z. B. aufgrund von Prellen, nicht dazu führen werden, daß das Ausgangssignal 168 des Zwischenspeichers 170 umgeschaltet wird. Demgemäß wird kein falsches Eingangssignal der übrigen Schaltungsanordnung des Remux 14 als ein Eingangssignal zugeführt. Das ist darauf zurückzuführen, daß das Ausgangssignal 171 der EXKLUSIV- ODER-Schaltung 164 zu dem Zustand logisch 0 zurückkehrt, bevor ein zweiter ACLK-Impuls im Anschluß an irgendeine besondere Schalterbetätigung auftritt, die eine Zustandsänderung bewirkt.
Es ist somit zu erkennen, daß das Ausgangssignal 168 der Entprellschaltung 144A&sub1; ein sauberes, entprelltes Eingangssignal ist, das dann an eine Logik wie die UND-Schaltung 190 angelegt werden kann, so daß es zu den übrigen relevanten Teilen des Remux 14 durch ein Ansteuersignal 192 weitergeleitet wird, welches geliefert wird, wenn ein A- seitiger Eingangsschalter abgefragt wird. Die Entprellschaltungsanordnung 144B&sub1; ist, wie erwähnt, für jeden der B-seitigen Schaltereingänge mit der soeben beschriebenen identisch.
Gemäß einer weiteren Facette der Erfindung, die im folgenden ausführlicher beschrieben wird, sind einige der Eingangsschalter sogenannten "wichtigen" Funktionen zugeordnet. Beispiele von solchen wichtigen Funktionen beinhalten die Außenbeleuchtung wie Scheinwerfer und Heckleuchten, Warnblinker, schlüsselloses Eingangssystem und verschiedene andere. Weil verschiedene Teile des Muxsystems 10 in eine "Schlafen"-Betriebsart gemäß einem weiter unten beschriebenen Aspekt der Erfindung versetzt werden können, kann es sein, daß es nicht möglich ist, Taktsignale wie ACLK, BCLK, usw. zu liefern, welche für den richtigen Entprellbetrieb und das Zwischenspeichern von Eingangssignalen erforderlich sind, indem nur die Entprellschaltungsanordnung 144A&sub1;, 144B&sub1; benutzt wird. Deshalb werden diejenigen Eingangsschalter, die als "wichtig" bezeichnet sind, auch in der Lage sein, ihr Eingangssignal über das wichtige Schalterregister zu liefern, das in Fig. 6 insgesamt mit 146 bezeichnet ist, wobei ein einzelnes derartiges wichtiges Schalterregister ausführlicher in Fig. 7 dargestellt und mit 1461 bezeichnet ist. Der Einfachheit halber sind alle wichtigen Schalter in dem vorliegenden System dem B- seitigen Eingang zugeordnet worden. Es ist somit zu erkennen, daß das Schaltereingangssignal 162, das von einem B- seitigen Eingangsschalter in Fig. 7 abgegeben wird, über eine Leitung 194 an ein wichtiges Schalterregister 1461 und insbesondere an einen Eingang von einem Paar NAND-Schaltungen 195, 196 angelegt wird, die auf herkömmliche Weise über Kreuz geschaltet sind, um eine herkömmliche Zwischenspeicherschaltung zu bilden. Das andere Eingangssignal dieses Zwischenspeicherregisters 146&sub1; ist ein Rücksetzsignal, RSTESW*, das über eine Leitung 197 geliefert wird, zum Rücksetzen des Zwischenspeichers anschließend an seine Befragung. Das Ausgangssignal des wichtigen Schalterzwischenspeichers 146&sub1; erscheint auf einer Anschlußleitung 198, wo es im Anschluß an die Schalterbetätigung und in Erwartung einer Abfrage gehalten wird.
Ein weiterer Aspekt ist die Schaffung einer Technik und einer Schaltungsanordnung für die automatische Selbstadressierung von integrierten digitalen Vorrichtungen. Insbesondere, die Selbstadressierschaltungsanordnung ist besonders bei großintegrierten Schaltungen anwendbar, wo die Gehäusestifte, die für E/A verfügbar sind, hoch im Kurs stehen. In der betrachteten Ausführungsform des Multiplexsystems 10 existiert eine solche Situation in Verbindung mit den großintegrierten Gate-Array-Schaltungen, aus denen jeder der Remuxe 14 aufgebaut ist. Demgemäß werden Vorkehrungen getroffen zum Festlegen der Adresse in dem Adreßzwischenspeicher 132 des Remux 14, der in Fig. 6 dargestellt ist, unter Verwendung derselben E/A-Anschlüsse wie diejenigen, die für die Ausgangssignale aus den A-seitigen zwischengespeicherten Ausgangssignalen 140A benutzt werden. In dieser Darstellung werden zwar nur sieben Adreßeingaben in dem Zwischenspeicher 132 gemacht, und acht Stifte sind für das Abgeben von Signalen an den Ausgängen 140A vorgesehen, es ist jedoch klar, daß die Gesamtzahl der Stifte, d. h. acht, für die Ausgangsschaltungsanordnung und für die Adreßeingangsschaltungsanordnung verfügbar ist. In Fig. 9, auf die Bezug genommen wird, ist in verallgemeinerter Form eine Schaltungsanordnung dargestellt zum Realisieren eines Zeitmultiplexverfahrens von digitalen Steuerausgangssignalen und variablen Adreßeingangssignalen an denselben tatsächlichen Signalstiften einer integrierten Schaltungsvorrichtung, wie z. B. dem Remux 14. Wenn angenommen wird, daß irgendeine Zahl, N, von E/A-Stiften 200 für die Zeitmultiplexabgabe von Daten und die Eingabe von Adressen vorgesehen ist, ist es außerdem notwendig, einen zusätzlichen E/A-Stift 201 vorzusehen, der als ein gemeinsamer Adreßbus dient, wie es im folgenden beschrieben ist. Eine herkömmliche externe Schaltungsanordnung zum Nullsetzen beim Einschalten der Stromversorgung, die aus einem Widerstand 202 und einem Kondensator 204 besteht, erzeugt ein Signal POR zum Nullsetzen beim Einschalten der Stromversorgung, das ein normales Eingangssignal an dem Remux 14 ist, welches über einen normalen vorhandenen Stift 206 geliefert wird, um im Anschluß an Quadrieren und Inversion durch einen Inverter 208 als ein Rücksetzsignal 210 benutzt zu werden, das an verschiedene andere Teile der integrierten Schaltungsanordnung des Remux 14 angelegt wird. Darüber hinaus wird das Signal 210 an den Freigabesteuereingang einer Dreizustandsvorrichtung 212 angelegt, deren Eingang mit Masse (logisch 0) verbunden ist und deren Ausgang über eine Leitung 214 mit dem gemeinsamen Adreß-E/A-Stift 201 verbunden ist. Der invertierte Zustand des Rücksetzsignals 210 wird auf einer Leitung 216 an dem Ausgang des Inverters 218 erzielt.
Die Gruppe von A-seitigen zwischengespeicherten Ausgangssignalen 140A hat jeweils acht Zwischenspeicher, die einzeln mit 220 bezeichnet sind, und die Adreßzwischenspeichergruppe 132 enthält sieben Adreßzwischenspeicher, die einzeln mit 222 bezeichnet sind. Demgemäß ist in Fig. 9 jeder D-Flipflop-Zwischenspeicher 230 für die A-seitigen Ausgänge zusammengefaßt mit einem zugeordneten D-Flipflop- Adreßbitzwischenspeicher 232 innerhalb eines mit 220, 222 bezeichneten gestrichelten Blocks dargestellt. Jeder Funktionsblock 220, 222 enthält außerdem einen Sender-Empfänger, der aus einer invertierenden Drei-Zustands-Senderausgangsschaltung (T) 240 und aus einer invertierenden Nicht- Drei-Zustands-Empfängereingangsschaltung (R) 242 herkömmlichen Aufbaus besteht. Der Ausgang Q* des Ausgangszwischenspeichers 230 ist als Eingang an die Senderschaltung 240 angeschlossen, deren Ausgang mit einem der E/A-Stifte 200 verbunden und somit über eine Anschlußleitung an eine externe Lastschaltungsanordnung (nicht gezeigt) angeschlossen ist. Ebenso ist der Eingang der Empfängerschaltung 242 mit demselben E/A-Stift 200 verbunden, und ihr invertierter Ausgang ist mit dem D-Eingang des Adreßzwischenspeichers 232 verbunden. Das RESET* -Signal, das auf der Leitung 216 erscheint, wird an den Eingang zum Nullsetzen beim Einschalten der Stromversorgung, PRST, von jedem der Ausgangszwischenspeicher 230 und an den Takteingang, CK, von jedem der Adreßbitzwischenspeicher 232 angelegt. Das Signal RESET* auf der Leitung 216 wird außerdem an das Freigabegatter von jeder Drei-Zustands-Vorrichtung 240 angelegt. Das D-Eingangssignal jedes Ausgangszwischenspeichers 230 wird mittels eines Ansteuersignals über eine Anschlußleitung 250 aus der inneren Logik des Remux 14 angelegt. Ein Taktsignal wird an den Takteingang, CK, von jedem Ausgangszwischenspeicher 230 über Taktleitungen 252 aus der inneren Schaltungsanordnung des Remux 14 angelegt.
Schließlich, eine vorgewählte Anzahl von Dioden 260 ist mit vorgewählten der E/A-Stifte 200, aber nicht notwendigerweise mit allen, gemäß der besonderen Adresse, die festzulegen ist, verbunden und wird in die Zwischenspeicher 232 der integrierten Schaltungsanordnung des Remux 14 eingegeben. Insbesondere, jede Diode, die beim Festlegen der Adreßkonfiguration benutzt werden soll, wird mit ihrer Anode an einen der E/A-Stifte 200 und mit ihrer Katode an eine gemeinsame Leitung 262 angeschlossen, welche sich von dem gemeinsamen Adreßausgangsstift 201 zu den Katoden jeder der anderen Dioden 260 erstreckt, die bei der Adreßkonfiguration zu benutzen sind. Ein separater Widerstand 264 ist an einem Ende mit einem der Ausgangsstifte 200 und an dem anderen Ende mit +5 Volt (logisch 1) verbunden, um den E/A- Stift 200 normalerweise auf einem Logisch-1-Spannungspegel zu halten. Ebenso wird diese Logisch-1-Spannung an die Anoden derjenigen Dioden 260 angelegt, die in der ausgewählten Adreßkonfiguration benutzt werden.
Nachdem somit die Schaltungsanordnung für das sich auf die Leitung 210 beziehende Zeitmultiplexverfahren des digitalen Steuerausgangs/variablen Adreßeingangs an denselben E/A- Stiften 200 beschrieben worden ist, ist es zweckmäßig, die Arbeitsweise dieser Schaltungsanordnung unter zusätzlicher Bezugnahme auf die Zeitsteuerdiagramme nach Fig. 10 zu erläutern. Wenn der Strom zum ersten Mal zugeführt wird, wird der Kondensator 204 über einen Widerstand 202 aufgeladen und gibt einen RESET- und einen RESET*-Impuls über Leitungen 210 bzw. 216 an die Schaltungsanordnung ab. Die Drei- Zustands-Schaltung 212 hat einen bekannten Aufbau und stellt normalerweise eine hohe Impedanz an dem gemeinsamen Adreßstift 201 und der Leitung 262 dar; wenn jedoch das RE- SET-Signal auf der Leitung 210 eine 1 ist, ist die Drei-Zustands-Vorrichtung 212 ebenfalls aktiv und legt einen Logisch-0-Pegel an den gemeinsamen Adreß-E/A-Stift 201 und die Leitung 262 an. Dadurch wird jeder der E/A-Stifte 200, die den Adreßdioden 260 zugeordnet sind, auf den Logisch-0- Pegel geklemmt. Wenn die Dioden 260 auf den Logisch-0-Pegel geklemmt sind, werden in der Tat ihre Anoden, die E/A- Stifte 200 und das untere Ende der Widerstände 264 ebenso auf einem Logisch-0-Pegel sein, wobei die Widerstände üblicherweise etwa 2,7 Ohm betragen und in diesem Fall einen Strom von 1,6 mA aufnehmen.
Zur selben Zeit, zu der die gemeinsame Adreßleitung 262 im aktiven L- oder (0)-Zustand ist, ist der Rücksetzinverter 218 auf seiner Ausgangsleitung 216 ebenfalls im L-Zustand. Das Signal auf der Leitung 216 bewirkt dann, daß die Drei- Zustands-Vorrichtungen 240 in den Zustand hoher Impedanz oder Z-Zustand versetzt werden, was gestattet, die logischen Zustände, die an den E/A-Stiften 200 erscheinen, über die Empfängervorrichtungen 242 einzugeben, und darüber hinaus initialisiert es den Ausgangszwischenspeicher 230. Für diejenigen E/A-Stifte 200, mit denen keine Dioden 260 verbunden sind, werden die Pull-up-Widerstände 264 den Stift auf einem Logisch-1-Pegel halten, so daß eine 1 an die Empfängerschaltung 242 angelegt wird. Die Empfängerschaltungen 242 invertierten ihre Eingangssignale, so daß der D-Eingang eines Adreßzwischenspeichers 232 eine logische 1 empfangen wird, wenn eine logische 0 an dem Eingangsstift 200 erscheint, und eine logische 0 empfangen wird, wenn eine logische 1 an diesem Stift erscheint.
Wenn das RESET-Signal 210 eine 0 ist, wird das RESET* -Signal 216 eine ansteigende Flanke an die Takteingänge CK jedes Adreßzwischenspeichers 232 anlegen und bewirken, daß in diesen Zuständen die Adreßbits, die über die Empfängerschaltungen 242 empfangen werden, zwischengespeichert werden. Zu der selben Zeit geht die Drei-Zustands-Schaltung 212 in den Z-Zustand hoher Impedanz, und das RESET*-Signal auf der Leitung 216 bringt die Drei-Zustands-Sendervorrichtungen 240 in den aktiven Zustand, wodurch die E/A-Stifte 200 in ihre normale Rolle als Vorrichtungsausgangsstifte zurückgebracht werden. Die unidirektionale Charakteristik der Signaldioden 260, die in der ausgewählten Adreßkonfiguration benutzt werden, dient als eine Isolation oder Lenkfunktion, welche verhindert, daß die logischen Zustände an irgendeinem der E/A-Stifte 200, welche die Dioden 260 gerade adressieren, welche daran angeschlossen sind, einander über die gemeinsame Adreßleitung 262 beeinflussen.
Der Effekt dieser zeitmultiplexierten Verwendung der Stifte 200 zur Datenabgabe und zur Adreßeingabe ist, daß alle Remuxe 14 in dem Multiplexsystem 10 automatisch ihre Adresse programmieren und keinerlei Initialisierung erfordern, bevor sie benutzt werden können. Darüber hinaus wird unter dem Gesichtspunkt des Vorrichtungsentwurfes eine Gesamtzahl von N - 1 Stiften für ein N-Bit-Adreßerfordernis eingespart. Zum Beispiel, wenn eine 256-Adreßarchitektur angenommen wird, wären acht Adreßbits für jede Vorrichtung erforderlich. Das würde normalerweise erfordern, daß acht zugeordnete Gehäusestifte pro Vorrichtung realisiert werden, oder, in der extremen Alternative, 256 unterschiedliche Vorrichtungstypen, die identisch sind, mit Ausnahme ihrer Adreßoption, die während der Herstellung der integrierten Schaltung fixiert wird. Andererseits würden bei der oben beschriebenen Schaltungsanordnung acht vorhandene Ausgangsstifte auch zur Selbstadressierung während des anfänglichen Einschaltens der Stromversorgung benutzt werden, und ein gemeinsamer Adreßstift (201) müßte dem Gehäuse hinzugefügt werden, was eine Gesamteinsparung an Vorrichtungsstiften von N - 1 = 7 Stiften ergeben würde.
Nachdem eine Betrachtung der Schaltungsanordnung des Remux 14 abgeschlossen worden ist, ist es zweckmäßig, die Interaktion des Prozessors 22, des Master-Mux 24, des Monitor-Mux 24' und, über den seriellen Bus 15, der Remuxe 14 weiter zu betrachten. Weil das System 10 ein Paar wählbarer, redundanter Multiplexsteuergeräte 24, 24' unter der Leitung eines Prozessors 22 in seinem Muxcomputer aufweist, ist das System mit verbesserter Integrität und Operabilität versehen. Erstens, das Steuerprogramm des Prozessors 22 wird so festgelegt, daß es den Master- und Monitorstatus der Muxe 24, 24' so konfiguriert, daß die Übertragung von MUXDATA und MUXCLK zu und aus dem vorgesehen Remux 14 am besten gewährleistet ist. Zu diesem Zweck wird eines der redundanten Mux-Steuergeräte als ein Master und das andere als ein Monitor bezeichnet; diese relativen Funktionen und Bezeichnungen können jedoch vertauscht werden, falls es das Konfigurieren des Programms erwünscht erscheinen läßt, um die Kommunikationsziele des Systems zu erfüllen. Anders ausgedrückt, falls ein Leitungsbruch in der MUX Datenleitung 16 oder der MUXCLK-Leitung 17 irgendwo in dem externen Ring- oder Schleifenbus 15 auftritt, ist der Muxcomputer 12 in der Lage, diese Situation zu erkennen und die funktionalen Rollen der Master- und Monitormuxe 24, 24' umzukonfigurieren oder umzukehren. In Fig. 11, auf die Bezug genommen wird, ist der Entscheidungsprozeß des Prozessors 22 beim Konfigurieren der Muxe 24 und 24' als Master und Monitor bzw. als Monitor und Master in Flußdiagrammform dargestellt. In Fig. 12, auf die Bezug genommen wird, ist der Entscheidungs- und Steuerprozeß des Prozessors 22 beim Bestimmen, ob eine Übertragung, bei der ein besonderer Mux als Master benutzt wird, "gut" oder "schlecht" ist, in Flußdiagrammform dargestellt.
In dem Flußdiagramm in Fig. 11, auf das zuerst Bezug genommen wird, beinhalten die Anfangsbedingungen zum Eingeben der "Konfigurierungs"-Routine entweder den Initialisierungsschritt 300 beim Einschalten der Stromversorgung, welcher ausgeführt wird, wenn dem gesamten System zum ersten Mal Strom zugeführt wird, oder eine Anforderung zur Konfiguration, die sich als Ergebnis des Schrittes 400 in dem Flußdiagramm in Fig. 12 ergibt. In jedem Fall wird in dem Schritt 302 die Adresse des Remux gewonnen, der in einer vorbestimmten Sequenz der Remux-Adressierung als erster zu adressieren ist. In dem Schritt 304 werden die Steuerregister der Muxe 24, 24' gesetzt, so daß ein vorgewählter, d. h. der Mux 24, ein Master und der andere, d. h. 24' der Monitor ist. Bei nicht vorhandener Notwendigkeit zum Umkonfigurieren, d. h. aufgrund einer Multiplexleitungsverschlechterung, wird diese Beziehung weiterhin aufrechterhalten bleiben. Ein Schritt 306 bewirkt dann die Übertragung von Daten zu und aus dem adressierten Remux über den ausgewählten Master-Mux 24. Ein Entscheidungsblock 308 repräsentiert insgesamt einen oder mehrere Tests zum Bestimmen der Integrität und des Erfolges der Kommunikationstransaktion. Wenn angenommen wird, daß die Integrität gewährleistet ist, wird ein Flag 310 in dem Speicher des Prozessors gesetzt, welches angibt, daß die Übertragungen, die an diesen besonderen Remux adressiert werden, weiterhin den Multiplexer 24 benutzen sollten, der als ein Master konfiguriert ist, um diese Transaktionen zu bewirken. Andererseits, wenn der Schritt 308 der Integritätsbestimmung zu einer negativen Entscheidung führt, wird das Bemühen, die Transaktion an dem adressierten Remux über den anfänglich ausgewählten Master-Mux 24 genau zu vervollständigen, einige Male, N, wiederholt, wie es durch einen Block 312 dargestellt ist, und ein Entscheidungsblock 314 überwacht, ob die wiederholten Versuche erfolgreich sind oder nicht. Wenn ein Versuch erfolgreich ist (Ja), kehrt die Programmroutine zu dem Ja-Ausgang des Blocks 308 zurück. Andererseits, wenn nach N Versuchen (d. h. acht) die Transaktionsintegrität nicht gewährleistet ist, wird das Steuerprogramm des Prozessors die relativen Rollen des Master- und des Monitormultiplexers umkehren, so daß der Multiplexer 24 zum Monitor und der Multiplexer 24' zum Master wird, wie es durch einen Block 316 dargestellt ist. Diese Umkehr der Funktionen wird bewirkt, indem die logischen Zustände des relevanten Bits, das zu der relevanten Stufe der Steuerregister der Muxe gesendet wird, umgekehrt werden. Dann wird, wie durch einen Block 318 dargestellt, das Prozessorprogramm bis zu N-mal versuchen, Kommunikationen zu und aus den Remuxen 14 über den früheren Monitor, nun den Master, Mux 24' zu leiten. Ein Entscheidungsblock 320 stellt fest, ob dieses Bemühen durch die umkonfigurierte Anordnung der Muxe erfolgreich ist oder nicht und, wenn angenommen wird, daß sie es ist, ist die Schlußfolgerung eines Blockes 322, daß ein Leitungsbruch od. dgl. den Muxcomputer am Adressieren des besonderen Remux über den ursprünglichen Master 24 gehindert hat und daß er nun diesen Remux unter Verwendung des Mux 24' als dem neuen Master adressieren muß. Der Block 322 wird Flags im Speicher setzen, um so einen Leitungsbruch anzuzeigen, und anschließend Kommunikationen mit diesem besonderen Remux über den als Master konfigurierten Mux 24' leiten. Wenn jedoch die Entscheidung des Blockes 320 negativ war, wird dieser besondere Remux anschließend aus dem System von möglichen Remuxadressen ausgeschlossen, was durch einen Block 323 dargestellt ist.
Es wird nun wieder auf den Hauptstamm des Flußdiagramms und insbesondere auf den Ausgang des Blockes 310 und den Eingang des Blockes 324 Bezug genommen. Ein effektiver Pfad über entweder den Mux 24 oder den Mux 24' zu den Remuxen, die bis zu diesem Punkt adressiert werden, wird hergestellt worden sein oder es wird eine andere besondere Adresse aus dem System konfiguriert worden sein. Der Block 324 fragt, ob alle gültigen Remuxadressen konfiguiert worden sind, und, wenn nicht, wird ein Befehl durch einen Block 326 abgegeben, um die nächste Remuxadresse zu bekommen, und die Routine kehrt dann zu dem Eintrittspunkt an dem Block 304 zurück. Wenn alle Remuxe konfiguriert worden sind, wird die Konfigurierungsroutine gestoppt.
Das Flußdiagramm in Fig. 12, auf das Bezug genommen wird, zeigt die Entscheidungsroutine, die "guten" und "schlechten" Kommunikationstransaktionen zwischen dem Muxcomputer 12 und den verschiedenen Remuxen 14 zugeordnet ist. An dem Eintritt 350 in diese Routine ist eine Transaktion zwischen dem Master-Mux und einem Remux erfolgt, und die Adresse und der Befehl, die durch den Master gesendet worden sind, und die Adresse und die Antwort, die durch den Master aus einem Remux empfangen worden sind, sind im Speicher 25. Der Schritt 350 sorgt für das Lesen der Statusregister sowohl in dem Master-Mux 24 als auch in dem Monitor- Mux 24'. Auf der Basis dieser Information können zahlreiche Entscheidungen getroffen werden.
Zuerst wird in einem Block 352 geprüft, um festzustellen, ob das "Transaktion ausgeführt"-Flag für den Master gesetzt worden ist. Wenn es scheint, daß die Transaktion nicht ausgeführt worden ist, verzweigt die Routine zu einem Arm, der einen Block 356 hat, welcher verlangt, daß die Entscheidungslogik "eine Transaktionsperiode wartet", einen Block 358, der eine "Wiedersenden"-Zählung inkrementiert, einen Block 360 zum Feststellen, ob die "Wiedersenden"-Zählung noch ein Maximum ist, und einen Block 362 zum Wiedersenden der Nachricht oder Transaktion, wenn die "Wiedersenden"- Zählung nicht ein Maximum ist. Wenn die "Wiedersenden"-Zählung ein Maximum ist, springt die Routine zu dem "Konfigurieren"-Eintrittspunkt 400 in die Konfigurierungsroutine, die in Fig. 11 dargestellt ist.
Wenn in dem Block 352 angenommen wird, daß die Transaktion abgeschlossen worden ist, wie es normalerweise der Fall ist, bestimmt der Block 354, ob das CRC-Signal an dem Master aus dem Remux gültig ist. Wenn dieses CRC-Signal nicht gut ist, z. B. weil CRC-Signale nicht gleich sind, verzweigt die Routine zu einer Entscheidungskette, welche in einem Block 364 zuerst feststellt, ob die durch den Master empfangene und zu dem Prozessor 22 gelieferte Adresse hexadezimal FF ist, d. h. nur aus 1'en besteht. Ein solcher Zustand ist eine ungültige Adresse und ist gewöhnlich nur vorhanden, wenn die MUXDATA-Leitung 16 offen und somit auf einen konstanten Logisch-1-Pegel gezogen ist. Wenn die Adresse nicht FF ist, wird die "Wiedersenden"-Zählung bei 358 inkrementiert, und die Nachricht wird bei 362 wiedergesendet, sofern nicht die Wiedersenden-Zählung ein Maximum ist . . Wenn die Adresse FF ist, wird ein Monitor-Statusbit bei 366 geprüft, um festzustellen, ob die erste Hälfte (d. h. Master senden) CRC schlecht ist. Wenn es nicht schlecht ist, wird die "Nachricht wiedersenden"-Routine 358-362 und 400 ausgeführt; andernfalls wird ein Monitor- Statusbit in einem Block 368 geprüft, um festzustellen, ob die zweite Hälfte, (d. h. Remux-Antwort) CRC schlecht ist. Wenn das nicht der Fall ist, wird die "Nachricht wiedersenden"-Routine 358-362 und 400 ausgeführt; andernfalls wird ein Monitor-Statusbit in einem Block 370 geprüft, um festzustellen, ob die Adressen, die durch den Master und durch den Remux gesendet werden, nicht gleich sind. Wenn diese Adressen gleich sind, wird die "Nachricht wiedersenden"-Routine 358-362 und 400 ausgeführt; andernfalls wird in einem Block 372 eine Prüfung vorgenommen, um festzustellen, ob die "Wiedersenden"-Zählung ein gewisser Wert X ist. Wenn diese "Wiedersenden"-Zählung gleich X ist, springt die Routine zu dem Eintrittspunkt 400 der Konfigurierungsroutine nach Fig. 11.
Es wird nun zu dem Block 354 in dem Hauptstamm der "Gut- Schlecht"-Transaktionsroutine zurückgekehrt. Wenn das CRC aus dem Remux an dem Master gut ist, wird ein Vergleich der durch den Master gesendeten Adresse und der durch den Master aus einem Remux empfangenen Adresse ausgeführt. Dieser Vergleich wird in der Software ausgeführt, die dem Prozessor 22 zugeordnet und durch Blöcke 374 und 376 dargestellt ist. Wenn die Adressen nicht gleich sind, wird die "Nachricht wiedersenden"-Routine 358-362 und 400 ausgeführt. Es kann jedoch ein fakultatives "schnelles Auffrischen" zuerst erfolgen. Das "schnelle Auffrischen" dient zum Beschleunigen einer "Auffrischroutine" (nicht dargestellt) zum Wiederherstellen der Remux-Ausgangssignale. Wenn angenommen wird, daß die Adressen übereinstimmen, wird die Antwort, die an dem Master empfangen und zu dem Prozessor 22 geleitet wird, in einem Block 380 inspiziert, um festzustellen, ob sie gleich hexadezimal FF ist. Wenn sie FF ist, wird die "Nachricht wiedersenden"-Routine 358-362 und 400 ausgeführt; andernfalls geht die Routine zu einem Entscheidungsblock 382, um zu prüfen, ob das "Leitungsbruch"-Flag in dem Block 322 der "Konfigurierungs"-Routine gesetzt worden ist. Wenn das "Leitungsbruch"-Flag nicht gesetzt worden ist, geht die Routine zu einem Block 384, um festzustellen, ob das "Transaktion ausgeführt"-Statusbit des Monitors gesetzt worden ist. Wenn es gesetzt worden ist, kann die nächste Transaktionssequenz vonstatten gehen, wie es durch einen Block 386 dargestellt ist. Es ist klar, daß die Prüfung des "Transaktion ausgeführt " -Status des Monitors in der Entscheidungskette früher hätte erfolgen können. Ebenso, wenn das "Leitungsbruch"-Flag von 322 gesetzt worden ist, was anzeigt, daß der Master und der Monitor konfiguriert worden sind, um diese Situation zu kompensieren, kann die nächste Transaktionssequenz vonstatten gehen. Wenn das "Transaktion ausgeführt"-Flag des Monitors nicht gesetzt worden ist, verzweigt die Routine über eine "l Transaktionsperiode warten" in einem Block 388 und dann zu der "Nachricht wiedersenden"-Routine 358-362 und 400.
Die vorstehend beschriebene "Gut-Schlecht-Transaktion"-Routine dient zum Einbauen einer Anzahl von Integritätsprüfungen und sorgt für mehrere Versuche zum Wiedersenden einer Transaktion, bevor postuliert wird, daß ein Leitungsbruch existiert und daß eine Rekonfiguration der Master- und Monitor-Muxe erforderlich sein kann.
Es wird nun auf einen Aspekt der Erfindung Bezug genommen, der ausführlichst in den Fig. 1, 2, 3A und 3B dargestellt ist und gemäß welchem Vorkehrungen getroffen sind zum Betreiben des Multiplexsystems 10 und insbesondere eines Teils desselben, welcher durch den gestrichelten Block 500 in Fig. 2 dargestellt ist, in einer Schwachstrombetriebsart für verschiedene Intervalle. Aufgrund der begrenzten Kapazität der Stromquelle des Systems, bei welcher es sich üblicherweise um die 12-Volt-Batterie eines Kraftfahrzeuges handelt, sind Vorkehrungen getroffen zum Verlängern der Lebensdauer dieser Stromquelle durch Minimieren des Stroms, der durch das Multiplexsystem 10 insgesamt und insbesondere durch denjenigen Teil des Multiplexcomputers 12 verbraucht wird, der in Fig. 2 mit 500 bezeichnet ist und den Mikroprozessor 22, die Systemtaktquelle 28, den ROM 27 und die Decodiersteuerung 34 und somit die gesamte Schaltungsanordnung in Fig. 3A enthält.
Vor dem Betrachten einer funktionalen Beschreibung des Schwachstrombetriebes des Muxsystems 10 über eine sogenannte "Schlafen"-Betriebsart wird diejenige Schaltungsanordnung, die sich außerhalb des Mikroprozessors 22 befindet und bei diesem Prozeß benutzt wird, erläutert. In Fig. 3B, auf die speziell Bezug genommen wird, liegt die gesamte dargestellte Schaltungsanordnung ständig an einer Versorgungsspannung von +5 Volt, die einer Kraftfahrzeugbatterie od. dgl. entnommen wird. Diese Schaltungsanordnung wird bei der Steuerung des Mikroprozessors 22 und beim Ausführen von verschiedenen Zeitsteuerfunktionen benutzt, welche angewandt werden, um die "Schlafen"-Betriebsart niedrigen Stroms zu realisieren und um anschließend das System "wiederaufzuwecken".
Der 50-kHz-Oszillator 30 hat den herkömmlichen RC-Aufbau und gibt ein Signal von 50 kHz an den Takteingang CKI eines achtstufigen Zählers 32 ab. Die Stufen des Zählers sind so angeschlossen, daß er an seinem ersten Ausgang QA das 25- kHz-Rechtecksignal liefert, welches als das Signal MUXCLK an die Master- und Monitor-Muxe 24, 24' angelegt wird. Der letzte Ausgang QD des Zählers 32 ist mit dem Takteingang CK1 des Zählers 33 verbunden, um die Ripple-down-Zählung fortzusetzen, die durch den Zähler 32 erfolgt. Es ist jedoch wichtig anzumerken, daß das Rücksetzeingangssignal CL2 für die zweite Hälfte des Zählers 32 und das Rücksetzeingangssignal CL1 an der ersten Hälfte des Zählers 33 dazu dienen, diese Teile der Zähler 32 und 33 rückzusetzen und dadurch ihre Zählzyklen zu ändern, wenn Rücksetzimpulse geliefert werden. Die Rücksetzimpulse stehen unter der Steuerung des Prozessors 22 und folgen gewöhnlich NMI*-Impulsen.
Das Ausgangssignal QA der ersten Stufe des Zählers 33 wird über eine Leitung 510 an einen Eingang einer UND-Schaltung 512 angelegt, deren Ausgangssignal über eine Leitung 514 an den Rücksetzeingang CL2 an der zweiten Hälfte des Zählers 33 angelegt wird. Das Ausgangssignal QC der dritten Stufe des Zählers 33 wird über eine Leitung 515 an einen der Eingänge der NAND-Schaltung 516 angelegt, deren Ausgangssignal an den D-Eingang eines D-Flipflops 518 angelegt wird. Das Ausgangssignal QD der vierten Stufe des Zählers 33 wird über eine Leitung 519 an einen Eingang einer UND-Schaltung 520 und an den Takteingang CK2 der zweiten Hälfte dieses Zählers angelegt. Das Ausgangssignal QD der achten Stufe des Zählers 33 wird über eine Leitung 522 an den Eingang eines Inverters 523 angelegt und bildet außerdem das Rücksetzsignal RESET. Das Signal RESET wird über einen Inverter 524 in Fig. 3A geleitet, um das Eingangssignal RESET* an dem Mikroprozessor 22 und außerdem das Signal PUR&sub2; zu bilden, das an die Eingänge MR* der Master- und Monitor-Muxe 24, 24' angelegt wird.
Das Signal, das auf der Leitung 522 erscheint, bildet eines der Eingangssignale an der Stromsteuerschaltungsanordnung, die insgesamt in dem gestrichelten Kasten 35 enthalten ist. Die Stromsteuerschaltungsanordnung 35 leitet ein und beendet die Schwachstrom- oder "Schlafen"-Betriebsart. Zusätzlich zu dem Inverter 523 enthält die Leistungssteuerlogik 35 einen D-Flipflop-Zwischenspeicher 526, eine UND-Schaltung 528 und schließlich einen torgesteuerten Leistungsschalter in Form eines MOSFET 530.
Die UND-Schaltung 516, das D-Flipflop 518, das D-Flipflop 532 und die NAND-Schaltung 534 bilden eine Logik, die in Verbindung mit den Zählern 32 und 33 Unterbrechungssignale in Intervallen von 20 ms liefert, wie es im folgenden beschrieben ist, und allgemein dem Impulsgenerator 36 in Fig. 2 entspricht. Weiter dient die Schaltungsanordnung, die aus den D-Flipflops 536, 538 und 540 sowie aus der UND-Schaltung 542 besteht, zum Rücksetzen der Zähler 32, 33.
Bei normalem Betrieb wird das D-Flipflop 518 ein nichtmaskierbares Unterbrechungssignal NMI* zum Steuern des Betriebes des Programms für den Prozessor 22 liefern. Das Signal NMI* wird 20 ms, nachdem das System zum ersten Mal mit Strom versorgt worden und ein Stromversorgungseinschaltrücksetzimpuls PUR1 aufgetreten ist, zum ersten Mal geliefert. Anschließend werden die Unterbrechungssignale NMI* in Intervallen von 20 ms während des normalen Betriebes mit Stromversorgung des Mikroprozessors 22 erzeugt. Das Signal NMI* ist derjenige Übergang, der an dem Ausgang Q* des Flipflops 518 auftritt, wenn das erste Speicheranforderungssignal MREQ* an den Takteingang CK des Flipflops angelegt wird, nachdem dessen D-Eingang in Intervallen von 20 ms auf eine logische 1 gegangen ist. Dieses Freigeben des D-Eingangs des Flipflops 518 in Intervallen von 20 ins wird durch die an den Zähler 33 angeschlossene Leitung 515 bestimmt und hängt davon ab, ob das System in seiner "Ein"- oder "Wachen"-Betriebsart ist, was durch das Signal dargestellt wird, das auf der Leitung 550 erscheint und an den anderen Eingang der UND-Schaltung 516 angelegt wird. Das Signal MREQ* wird außerdem an den Eingang CK des D-Flipflops 532 angelegt, dessen D-Eingang mit dem Ausgang Q des Flipflops 518 verbunden ist. Das Ausgangssignal Q* des Flipflops 532 wird als ein Eingangssignal an eine NAND-Schaltung 534 angelegt, deren anderes Eingangssignal durch den Ausgang Q des Flipflops 518 geliefert wird. Demgemäß wird ein Rücksetzsignal, das mit dem Impuls NMI* zusammenfällt, auf der Leitung 552 an dem Ausgang der NAND-Schaltung 534 in Intervallen von 20 ms geliefert und bleibt bis zu dem nächsten Signal MREQ* erhalten. Das Rücksetzsignal, das auf der Leitung 552 erscheint, wird an den Eingang CL* des D-Flipflops 536 angelegt, das die Zeitgeberrücksetzlogik 538, 540 und 542 wieder freigibt.
Die Flipflops 538 und 540 werden am Anfang durch ein Stromversorgungseinschaltrücksetzsignal PUR1 bei dem ersten Einschalten der Stromversorgung gelöscht. Weiter, der Ausgang Q* des Flipflops 536 wird durch das Signal auf eine logische 1 gesetzt, das auf der Leitung 552 anschließend an jedes Signal NMI* erscheint. Durch diesen Vorgang werden die Flipflops 538 und 540 gesetzt, so daß ihre Ausgänge Q*, die mit dem Eingang der NAND-Schaltung 542 verbunden sind, beide auf 0 bzw. 1 gesetzt werden, wenn ein Taktsignal von 50 kHz an ihre Takteingänge CK angelegt wird. Demgemäß würde das Ausgangssignal der UND-Schaltung 542 dann 0 sein und würde nicht ein Rücksetzen der Zeitgeber 32 und 33 bewirken. Wenn jedoch der Mikroprozessor 22 normal arbeitet, wird er nach dem Ansprechen auf einen Impuls NMI* ein Zeitgeberrücksetzsignal, TIMERST, erzeugen, das an den Takteingang CK des Flipflops 536 angelegt wird, um zuerst dieses Flipflop und dann die beiden anschließenden Flipflops 538 und 540 umzuschalten, so daß der Ausgang der UND-Schaltung 542 auf eine logische 1 geht. Eine solche logische 1 an dem Ausgang der UND-Schaltung 542 bewirkt dann ein Rücksetzen der letzten vier Stufen des Zählers 32 und der ersten vier Stufen des Zählers 33. Bei normalem Betrieb wird das Rücksetzsignal TIMERST in Intervallen von etwa 20 ms geliefert, und demgemäß wird der Zähler 33 rückgesetzt, bevor er zu der nächsten Zählung anschließend an sein Ausgangssignal in 20 ms aus der dritten Stufe auf der Leitung 515 geht.
Falls der Mikroprozessor 22 nicht korrekt arbeitet, nicht mit Strom versorgt ist oder "ausfällt" und nicht in der Lage ist, das Signal TIMERST an der Zählerrücksetzschaltungsanordnung zu erzeugen, werden die Zähler 32 und 33 nicht länger rückgesetzt und werden ihre normale Rippledown-Zählung fortsetzen. Unter diesen Umständen wird der Zähler 33 weiterhin über das Intervall von 20 ms hinaus zählen, in welchem er normalerweise rückgesetzt würde, und wird eine Zeit von 40 ms erreichen, was sich durch eine logische 1 ausdrückt, die auf der Leitung 519 erscheint und an den Eingang der NAND-Schaltung 520 angelegt wird. Wenn zu dieser Zeit das andere Eingangssignal der NAND-Schaltung 520 eine logische 1 ist, wie es während des normalen Betriebes mit Stromversorgung der Fall sein wird, wird die NAND-Schaltung ein Logisch-1-Signal abgeben, das über eine Leitung 556 an den Eingang PR* des Zwischenspeichers 526 angelegt wird, so daß dessen Ausgang Q auf eine logische 1 gesetzt wird. Wichtig ist, daß der Leistungs-MOSFET 530 "Ein" ist und +5 VSW liefert, wenn sein Gateeingangssignal eine logische 0 ist, und "Aus" ist, wenn sein Gateeingangssignal eine logische 1 ist. Das Q-Ausgangssignal des Flipflops 526 wird über eine Leitung 558 an den Gate-Anschluß des FET 530 angelegt, so daß, wenn er auf eine logische 1 geht, der FET abgeschaltet und +5 VSW von der Schaltungsanordnung 500 getrennt wird. Wenn die Versorgung mit +5 VSW von dem Mikroprozessor 22 getrennt wird, tritt das System in eine "Stromabsenkungs"- oder "Schlafen"-Betriebsart ein.
Weil der Zähler 33 weiterhin rückwärts zählt, über die Zeit von 40 ms hinaus, zu der er den Mikroprozessor in die Stromabsenkungs- oder "Schlafen"-Betriebsart gebracht hat, kann er dann ein Wiederfreigabe- oder "Wecken "-Signal eine gewisse Zeit später liefern. Speziell, wenn das Intervall seit der letzten Unterbrechung NMI* etwa 654 ms erreicht, wird die letzte Stufe des Zeitgebers 33 auf eine logische 1 gehen, die über eine Leitung 522 abgegeben wird, um den vorgenannten Rücksetzimpuls RESET zu bilden und ein Wecksignal an den Eingang des Inverters 523 in der Stromsteuerschaltung 35 anzulegen. Der Inverter 523 wird dann eine 0 an dem Rücksetzeingang CL* an dem Zwischenspeicher 526 liefern, wodurch dessen Ausgang Q auf eine logische 0 rückgesetzt wird, der den FET-Schalter 530 einschaltet und dem Mikroprozessor 22 und der anderen Schaltungsanordnung 500 wieder Strom zuführt. Auf diese Weise versucht die Logik wiederholt, den Mikroprozessor 22 zurück in Betrieb zu bringen, nach einem "Überwachung"-Ereignis durch zuerst Abschalten der Stromversorgung und anschließendes Wiedereinschalten derselben und, zur Zeit des Wiedereinschaltens, durch Anlegen eines Rücksetzsignals RESET an den Prozessor zum Initialisieren desselben bei jedem versuchten Wiederstarten. Wenn und falls der Prozessor 22 effektiv wiedergestartet wird, wird er wieder beginnen, Impulse TIMERST zu erzeugen, um das Rücksetzen der Zeitgeberzähler 32, 33 zu bewirken und eine anschließende "Überwachungsstromversorgungsabschaltung" zu verhindern.
Wenn der Ausgang Q* des Stromsteuerzwischenspeichers 526 zu der Zeit des "Weckens" auf eine logische 1 geht, wird diese 1 über eine Leitung 550 an einen Eingang der UND-Schaltung 512 angelegt. Nach einer kurzen Verzögerung, d. h. nach 5 ms wird die erste Stufe des Zählers 33 einen Impuls über die Leitung 510 an den anderen Eingang der UND-Schaltung 512 abgeben, was zur Folge hat, daß ein Rücksetzimpuls über die Leitung 514 geliefert wird, um die zweite Hälfte des Zählers 33 rückzusetzen.
Der Stromsteuerschalter 35 ist in Verbindung mit dem Einleiten der Stromabsenkung aufgrund der Tatsache, daß die Überwachungsschaltungsanordnung die Zeitsperre erreicht hat, weil kein Rücksetzimpuls TIMERST aufgetreten ist, erläutert worden. Dieser Leistungsschalter 35 kann jedoch auch benutzt werden, um die Stromversorgung des Mikroprozessors 22 abzusenken und ihn in eine "Schlafen"-Betriebsart zu versetzen, und zwar aufgrund eines Steuersignals, das durch den Prozessor geliefert wird. Speziell, wenn es erwünscht ist, in eine "Schlafen"-Betriebsart einzutreten, kann der Prozessor 22 ein "Stromabsenkungs"- oder "Strom-Aus"-Markiersignal, PWRSTB, liefern, das über die Zeitgeberdecodierlogik 34C gewonnen wird. Das Signal PWRSTB wird an den Takteingang CK des Stromsteuerzwischenspeichers 526 angelegt. Weil der D-Eingang des Zwischenspeichers 526 auf einer logischen 1 gehalten wird, wird das Anlegen des Signals PWRSTB dazu führen, daß der Ausgang Q dieses Registers auf eine logische 1 gesetzt wird, wodurch der Leistungs-FET 530 abgeschaltet wird. Auf diese Weise kann sich der Prozessor 22 selbst und die andere Schaltungsanordnung innerhalb des Blockes 500 in die "Schlafen"-Betriebsart versetzen, so daß alle Kommunikationen auf der Muxdatenleitung 16 gestoppt werden und das Signal MUXCLK auf der Leitung 17 abgeschaltet wird.
Die Zeitsteuerung des Signals PWRSTB, welches die "Schlafen"-Betriebsart einleitet, wird vorher so festgelegt, daß es auftritt, kurz nachdem der Impuls TIMERST geliefert worden ist, so daß wenig oder keine Zeit verstrichen ist, seitdem die Zeitgeber 32 und 33 rückgesetzt wurden. Demgemäß werden diese Zeitgeber 32, 33 ihre Zeitsteuerung im wesentlichen zu der selben Zeit beginnen, zu der die "Schlafen"-Betriebsart durch PWRSTB eingeleitet wird. Wenn 654 ms verstrichen sind und die Leitung 522, die an den Zeitgeber 33 angeschlossen ist, auf eine logische l geht, wird das Stromsteuerregister 526 seine Zustände umkehren, und der FET-Leistungsschalter 530 wird wieder eingeschaltet, um den Prozessor 22 und die andere Schaltungsanordnung innerhalb des Blockes 500 "zu wecken" oder "deren Stromversorgung einzuschalten".
Der Stromsteuerschalter 35 liefert darüber hinaus über den Ausgang der UND-Schaltung 528 und den Inverter 566 ein Chipwählsignal CS*, das an die CS*-Eingänge der Master- und Monitor-Muxe 24, 24' angelegt wird. Wenn das Signal CS* dann in seinem aktiven L-Zustand ist, während dem Mikroprozessor Strom zugeführt wird, gibt es die Mux-Vorrichtungen frei, so daß diese Steuersignale aus dem Prozessor 22 akzeptieren. Andererseits, wenn das Signal CS* während eines "Stromabsenkungs"-Intervalls oder -Betriebes in den H-Zustand geht, werden die Muxe 24, 24' daran gehindert, irgendwelche Signale aus dem Prozessor 22 zu akzeptieren, und werden das Signal MUXCLK auf der Leitung 17 für dessen Dauer auf einen konstanten H-Pegel bringen.
Weiter, die Leistungsschalterschaltungsanordnung 35 wird über das Ausgangssignal aus der UND-Schaltung 528 und der NAND-Schaltung 568 dazu dienen, das Freigeben des RAM 26 durch RAM-Freigabesignale RAMENB zu verhindern, die an den anderen Eingang der NAND-Schaltung 568 angelegt werden, solange das System in der "Stromabsenkungs"- oder "Schlafen"- Betriebsart ist. Diese Maßnahme ist erwünscht, da der RAM 26 während der "Stromabsenkungs"-Betriebsart nicht freigegeben werden soll und eine Chance besteht, daß die RAM-Decodierschaltungsanordnung 34B unabsichtlich ein Freigabesignal RAMENB bei oder während der "Stromabsenkungs"-Betriebsart liefern könnte.
Der Betrieb des Muxcomputers 22 und der Remuxe 14 wird nun anhand des funktionalen Flußdiagramms in Fig. 13 betrachtet, welches das Versetzen des Systems in die Schwachstrom- oder "Schlafen"-Betriebsart und das anschließende Zurückkehren zu einem Status mit eingeschalteter Stromversorgung veranschaulicht. Diese Routine wird hauptsächlich durch das Programmieren des Prozessors 22 gesteuert, wobei dieses Programm anhand der Beschreibung und der Flußdiagramme durch einen Fachmann leicht realisiert werden kann. Ein Teil der Routine basiert auf der Hardware des Zeitgebers 16 und des Leistungssteuerschalters 35, wie es erläutert worden ist und im folgenden erläutert wird.
Die verschiedenen "wichtigen" elektrischen Funktionen des Fahrzeuges, die oben erwähnt worden sind, sind diejenigen, die unabhängig von der Zündschalterposition des Fahrzeuges funktionieren müssen. Zum Beispiel, die Lampen (Begrenzungsleuchten, Scheinwerfer, Warnblinker, usw.) müssen zu allen Zeiten betriebsfähig sein und sind daher eine "wichtige" Funktion. Andererseits, die Scheibenwischer arbeiten nur, wenn der Zündschalter auf "Ein" in der "BETRIEB"- oder "ZUBEHÖR"-Position ist, und sind daher eine "unwichtige" Funktion. Wegen dieser wichtigen Funktionen wird das Multiplexsystem 10 direkt aus der Fahrzeugbatterie statt über den Zündschalter mit Strom versorgt. Die hier vorgesehene "Schlafen"-Betriebsart dient jedoch zum automatischen Reduzieren der Stromentnahme aus der Batterie durch das Multiplexsystem während Perioden der Inaktivität, z. B. wenn das Fahrzeug geparkt ist. Die "Schlafen"-Betriebsart und die "wichtigen" Schaltereingänge 146 sind so konfiguriert worden, daß das Multiplexsystem auf wichtige Eingangssignale innerhalb einer vernünftigen Zeit anspricht, auch wenn das System in eine "Schlafen"-Betriebart versetzt worden ist.
Gemäß Fig. 13, auf die Bezug genommen wird, schaut der programmierte Prozessor 22 periodisch nach dem Zündschalter, was durch den Flußdiagrammblock 600 dargestellt ist. Der Zündschalter (oder die Schalter, wenn mehr als einzelne "Ein" und "Aus" vorhanden sind) ist mit einem B-seitigen entprellten Eingang 144B&sub1; eines Remux 14 verbunden und ist somit auch mit einem wichtigen Schalterregister 146&sub1; verbunden. Ein Entscheidungsblock 602 stellt fest, ob das Zündsystem "Aus" ist oder nicht, und, wenn dem nicht so ist, geht die Routine sofort zu einem Block 630, der dem System sagt, daß es "Ein" oder bei eingeschalteter Stromversorgung bleiben und die Befehle der Bedienungsperson ausführen soll. Wenn das Zündsystem "Aus" ist, geht die Routine zu einem Schritt 604, der den "Schlafen"-Entscheidungsprozeß beginnt.
Die erste Bestimmung des "Schlafen"-Entscheidungsprozesses ist, wie durch einen Block 606 dargestellt, ob das Außenbeleuchtungssystem oder das Warnblinksystem (oder eine andere "wichtige" Funktion) "Ein" ist. Wenn eines "Ein" ist, geht die Routine zu einem Block 634, um "Ein" zu bleiben, aber, wenn keines "Ein" ist, wird eine Überwachungszeitspanne von 10 Sekunden zur Verfügung gestellt, während welcher die Stromversorgung aufrecht erhalten wird, wie es durch einen Block 608 dargestellt ist. Die Überwachungszeitspanne von 10 Sekunden wird durch die Programmsoftware gemessen. Während der Überwachungszeitspanne von 10 Sekunden werden die Systemeingangssignale weiterhin abgetastet, wie es in einem Block 610 dargestellt ist, und ein Entscheidungsblock 612 stellt fest, ob irgendeine "wichtige" Funktion oder der Zündschalter während des Überwachungsintervalls von 10 Sekunden aktiviert worden ist oder nicht. Wenn dem so ist, fährt das System fort, die Schalter abzufragen und Befehle des Fahrers auszuführen, wie es durch einen Block 630 dargestellt ist, und die Schleife kehrt zu dem Block 600 zurück. Wenn kein Schalter während der 10 Sekunden aktiviert worden ist, wird die Entscheidung getroffen, in die "Schlafen"-Betriebsart in einem Schritt 616 einzutreten.
Die "Schlafen"-Betriebsartsequenz sorgt zuerst dafür, daß in einem Block 618 alle Remuxe 14 in ihre Betriebsart niedrigen Stromverbrauches versetzt werden, indem ihre Ausgangszwischenspeicher 140A und 140B gesetzt werden, um so die Belastungen zu inaktivieren, und indem das Signal MUXCLK auf "Aus" geschaltet wird. Das Inaktivieren der Belastungen bringt die externen elektronischen Fahrer in die Konfiguration niedrigsten Stromverbrauches. Das Schalten des Signals MUXCLK auf "Aus" bringt die Muxe und Remuxe in die Konfiguration niedrigsten Stromverbrauches, und zwar aufgrund der Tatsache, daß der CMOS-Stromverbrauch in direkter Beziehung zu der Anzahl der Gateübergänge in der Vorrichtung steht. Danach wird, wie durch einen Block 620 dargestellt, ein Strom-Aus-Markierimpuls PWRSTB durch die Software zum Anlegen an den Leistungsschalterzwischenspeicher 526 erzeugt. Ein Block 622 zeigt an, daß der Impuls PWRSTB und der Zwischenspeicher 526 bewirken, daß die Versorgung mit +5 VSW für die Muxcomputerschaltungsanordnung in dem gestrichelten Kasten 500 in Fig. 2 auf "Aus" geschaltet wird. Die Stromversorgung für die Schaltungsanordnung in dem Kasten 500 ist so zeitgesteuert, daß sie für 654 ms auf "Aus" bleibt, wobei der mit gestrichelter Linie dargestellte Weg zu dem Block 624 zeigt, daß diese Zeitsteuerung eine Hardwarefunktion ist und daß die Stromversorgung an dem Ende des Zeitsteuerintervalls wieder eingeschaltet wird.
Wenn die Stromversorgung des gesamten Systems an dem Ende des Zeitsteuerintervalls von 654 ins wieder eingeschaltet wird, wie es durch einen Block 626 dargestellt ist, wird das Signal MUXCLK an den Remux-Vorrichtungen wieder hergestellt, und ihre "wichtigen" Schalterregister 146 werden abgefragt. Danach bestimmt die Routine in einem Entscheidungsblock 628, ob irgendeine "wichtige" Schalteraktivität während des unmittelbar vorangehenden "Schlafen"-Intervalls von 654 ms aufgetreten ist oder nicht. Wenn keine derartige Aktivität aufgetreten ist, kehrt die Routine zu dem Block 620 zurück, um wieder in die "Schlafen"-Betriebsart einzutreten. Wenn jedoch eine "wichtige" Schalteraktivität aufgetreten ist, geht die Routine zu einem Block 630, wo sie fortfährt, die Schalter abzufragen und Fahrerbefehle auszuführen. Die Routine startet dann wieder die Entscheidung "niedriger Strom" in dem Block 600. Es sei angemerkt, daß keine Antwortaktion lediglich auf der Basis eines Eingangssignals aus einem "wichtigen" Register 1461 erfolgt. Vielmehr sucht das System nach einer weiteren Bestätigung aus dem entsprechenden B-seitigen entprellten Schalter während des nächsten Einschaltens der Stromversorgung. Der Strom, den das Multiplexsystem 10 während der "Schlafen"-Betriebsart benötigt, ist weniger als 10% desjenigen, der bei eingeschalteter Stromversorgung aufgenommen wird, und der mittlere Stromverbrauch wird eine Funktion der Dauer der "Schlafen"-Intervalle sein. Längere "Schlafen"-Intervalle werden den Stromverbrauch senken, dürfen aber nicht so lang sein, daß eine Antwort auf ein Eingangssignal aus einem wichtigen Schalter unakzeptabel verzögert wird. "Schlafen"-Intervalle in dem Bereich von 250-750 ms sind realistisch, und eine stationäre Stromaufnahme von weniger als 10 Milliampere aus der 12-Volt-Batterie des Fahrzeuges ist während der "Schlafen"-Betriebsart erreicht worden.

Claims

1. Steuersystem zum Leiten von getakteten Datentransaktionen zwischen einer zentralen Steuerstation (12) und einem oder mehreren entfernten Steuergeräten (14), die mit dieser verbunden sind, mit einer Einrichtung zum Takten der zentralen Steuerstation und der entfernten Steuergeräte für die Datentransaktionen, wobei die zentrale Steuerstation eine elektronische Signalverarbeitungseinrichtung (22) aufweist zum Steuern der Datentransaktionen mit den entfernten Steuergeräten und zum Steuern des Taktens der Transaktionen, wobei das Steuersystem durch eine elektrische Stromquelle begrenzter Kapazität mit Strom versorgt wird und wobei das Takten für die Datentransaktionen Strom in der zentralen Steuerstation und in den entfernten Steuergeräten verbraucht, gekennzeichnet durch:

eine Leistungsschaltereinrichtung (35), die mit der Stromquelle und mit einem Teil des Steuersystems verbunden ist, zum wahlweisen Verbinden oder Trennen der Stromquelle und des Steuersystemteils aufgrund von Stromversorgungseinschalt- bzw. Stromversorgungsabschaltsteuersignalen;

eine Einrichtung (34) zum automatischen Liefern eines Stromabsenkungssteuersignals (PWRSTB) aufgrund eines vorbestimmten Inaktivitätszustands des Systems;

eine Zeitsteuereinrichtung (31), die als ein kontinuierlich getakteter, rücksetzbarer Zeitgeber arbeitet, wobei die Verarbeitungseinrichtung (22) ein periodisches Rücksetzsignal (TIMERST) liefert, wobei das Rücksetzsignal mit dem Zeitgeber operativ verbunden wird, um den Zeitgeber rückzusetzen, und wobei das Stromabsenkungssteuersignal (PWRSTB) durch den Prozessor nur ein kurzes vorbestimmtes Intervall nach der Abgabe des Rücksetzsignals durch den Prozessor geliefert wird, so daß der Zeitgeber ab einem bekannten Referenzwert startet, wobei der Zeitgeber (31) ein vorbestimmtes Intervall festlegt, während welchem die Stromversorgung von dem Steuersystemteil abgeschaltet ist und ein Stromversorgungseinschaltsteuersignal (STROMVERSOR- GUNGSEINSCHALTUNG - SCHLAFEN - ZEITGEBER) am Ende des vorbestimmten Intervalls an der Schalteinrichtung (35) erzeugt;

wobei das Rücksetzsignal normalerweise durch die Verarbeitungseinrichtung (22) geliefert wird, während die Stromversorgung derselben eingeschaltet ist, aber ausfallen kann, wenn der Prozessor nicht korrekt arbeitet, und wobei der Zeitgeber (31) ein Überwachungssteuersignal (STROMABSENKUNG

- ÜBERWACHUNG) nach einem vorbestimmten Intervall, das länger als das normale Intervall zwischen vom Prozessor gelieferten Rücksetzsignalen ist, an die Schalteinrichtung (35) abgibt, um die Stromversorgung von dem Steuersystemteil zu trennen, wobei das Intervall für das Stromversorgungseinschaltsteuersignal länger als das für das Überwachungssteuersignal ist, so daß die Stromversorgung anschließend wieder an den Steuersignalteil im Anschluß an das Abschalten der Stromversorgung durch ein Überwachungssteuersignal angeschlossen wird;

eine Steuerschaltungseinrichtung (526), die mit der Leistungsschalteinrichtung (35) operativ verbunden ist und auf das Stromabsenkungssteuersignal und das Überwachungssteuersignal anspricht, um das Stromversorgungsabschaltsteuersignal zum Trennen der Stromquelle von dem Steuersystemteil zu liefern, und auf das Stromversorgungseinschaltsteuersignal anspricht, um das Stromversorgungseinschaltsteuersignal zum Anschließen der Stromquelle an den Steuersystemteil zu liefern,

wobei wenigstens eines der entfernten Steuergeräte (14) mit der Dateneingangseinrichtung verbunden ist, um gewisse Eingangsdaten (Schaltereingangssignale) zu empfangen; und

wobei die Signalverarbeitungseinrichtung (22) die Eingangsdaten an dem wenigstens einen der entfernten Steuergeräte über die Dateneingangseinrichtung überwacht und aufgrund der Eingangsdaten, die den vorbestimmten Inaktivitätszustand repräsentieren, in eine Stromabsenkungssteuerbetriebsart eintritt, um ein Taktsteuersignal zum Beendigen des Taktens an der zentralen Steuerstation und das Stromversorgungseinschaltsteuersignal zu beendigen.

2. Steuersystem nach Anspruch 1, wobei wenigstens eines der entfernten Steuergeräte Eingangsdaten empfängt, die so vorbestimmt sind, daß sie angeben, ob der Steuersystemteil eine Versorgung mit Strom benötigt oder nicht, wobei das Stromabsenkungssteuersignal durch die zentrale Signalverarbeitungseinrichtung aufgrund von Eingangsdaten geliefert wird, die das Nichtvorhandensein der Notwendigkeit der Stromversorgung des Systemteils angeben.

3. Steuersystem nach Anspruch 2, wobei das Steuersystem elektrische Funktionen an der Karosserie eines Fahrzeuges steuert und wobei die Eingangsdaten, die angeben, ob der Steuersystemteil Stromversorgung benötigt oder nicht, den Zündschalterstatus und den Status von besonderen anderen wichtigen Schaltern beinhalten.

4. Steuersystem nach Anspruch 1, wobei die Signalverarbeitungseinrichtung einen integrierten Prozessor aufweist und eine Einrichtung zum Speichern eines Programms für den Prozessor, wobei sowohl der Prozessor als auch die Programmspeichereinrichtung in dem Steuersystemteil enthalten sind, von dem die Stromversorgung abschaltbar ist, und wobei der Prozessor das Stromabsenkungssteuersignal liefert.

5. Steuersystem nach Anspruch 4, wobei die Zeitsteuereinrichtung und die Steuerschaltungseinrichtung kontinuierlich mit der Stromquelle verbunden sind.

6. Steuersystem nach Anspruch 5, wobei das Stromversorgungseinschaltsteuersignal durch den Zeitgeber in einem Zeitbereich nach der Stromabsenkung durch das Überwachungssteuersignal abgegeben wird, wobei der Zeitbereich eine derartige Länge hat, daß der mittlere Stromverbrauch beträchtlich reduziert wird, ohne daß das Ansprechen auf Eingangsdaten, die dem entfernten Steuergerät in der Zwischenzeit zugeführt werden, beträchtlich verzögert wird.

7. Steuersystem nach Anspruch 6, wobei das Intervall zwischen einer Stromabsenkung durch ein Überwachungssteuersignal und dem nächsten anschließenden Stromversorgungseinschaltsteuersignal etwa 650 ms beträgt.

8. Steuersystem nach Anspruch 5, wobei die Steuerschaltungseinrichtung ein rücksetzbares bistabiles Zwischenspeicherelement aufweist, das so voreingestellt ist, daß es auf den Stromabsenkungsüberwachungssteuerimpuls anspricht, um das Steuersignal an die Schalteinrichtung zum Trennen der Stromversorgung von dem Steuersystemteil abzugeben, wobei das bistabile Element durch das Stromversorgungseinschaltsteuersignal rückgesetzt wird, um dadurch das Steuersignal an die Schalteinrichtung zum Verbinden der Stromversorgung mit dem Steuersystemteil abzugeben.

9. Steuersystem nach Anspruch 5, wobei der Prozessor unterbrechungsgesteuert ist, wobei der Zeitgeber ein mehrstufiger Ripple-down-Zähler ist, und weiter mit einer ständig mit Strom versorgten Logikschaltungseinrichtung, die mit einer oder mehreren ausgewählten Stufen des Zählers und mit einem Anforderungssignal aus dem Prozessor verbunden ist, um periodische Unterbrechungssignale im wesentlichen in den Intervallen zu liefern, die durch die ausgewählte Zählerstufe bestimmt werden, wobei das Unterbrechungssignal an den Prozessor angelegt wird, um die Ausführung des Programms des Prozessors zu bewirken.

10. Steuersystem nach Anspruch 9, wobei die Unterbrechungssignallogikschaltungseinrichtung weiter auf das Steuersignal anspricht, um die Stromversorgung von dem Prozessor zu trennen, um die Erzeugung des Unterbrechungssignals zu verhindern.

11. Steuersystem nach Anspruch 5, wobei der Prozessor eine großintegrierte Vorrichtung ist, in der eine NMOS-Schaltungsanordnung benutzt wird.

12. Steuersystem nach Anspruch 8, wobei der Prozessor unterbrechungsgesteuert ist, wobei der Zähler ein mehrstufiger Ripple-down-Zähler ist und eine kontinuierlich mit Strom versorgte Logikschaltungseinrichtung aufweist, die mit einer oder mehreren ausgewählten Stufen des Zählers und mit einem Anforderungssignal aus dem Prozessor verbunden ist, um periodische Unterbrechungssignale im wesentlichen in den Intervallen zu liefern, die durch die ausgewählte Zählerstufe bestimmt werden, wobei das Unterbrechungssignal an den Prozessor angelegt wird, um die Ausführung des Programms des Prozessors zu bewirken, wobei das periodische Rücksetzsignal, das durch den Prozessor geliefert wird, auftritt, wenn der Prozessor mit Strom versorgt ist und korrekt arbeitet, und weiter mit einer kontinuierlich mit Strom versorgten Rücksetzlogikeinrichtung, die auf das Rücksetzsignal aus dem Prozessor anspricht, um das Rücksetzsignal zum Rücksetzen des Zeitgebers zu verwenden, wobei die Rücksetzlogikeinrichtung durch die Unterbrechungssignale wiederholt so voreingestellt wird, daß das Rücksetzsignal zum Rücksetzen des Zeitgebers benutzt wird, wobei das Nichtvorhandensein der Unterbrechungssignale, wenn die Stromversorgung von dem Prozessor getrennt ist, dadurch das Voreinstellen der Rücksetzlogikeinrichtung verhindert, um zu gewährleisten, daß der Zeitgeber nicht rückgesetzt wird.

13. Verbessertes Steuersystem nach Anspruch 8, wobei das Zwischenspeicherelement außerdem voreinstellbar ist und das Überwachungssteuersignal bewirkt, daß das Zwischenspeicherelement voreingestellt wird.

14. Verbessertes Steuersystem nach Anspruch 3, wobei die Signalverarbeitungseinrichtung einen integrierten Prozessor und eine Einrichtung zum Speichern eines Programms für den Prozessor enthält, wobei sowohl der Prozessor als auch die Programmspeichereinrichtung in dem Steuersystemteil enthalten sind, von dem die Stromversorgung trennbar ist, wobei der Prozessor das Stromabsenkungssteuersignal liefert und wobei der Prozessor das Abgeben des Stromabsenkungssteuersignals für ein programmzeitgesteuertes Intervall von vorbestimmter Dauer verzögert und fortfährt, die Eingangsdaten auf irgendeine Änderung hin zu überwachen, die das Abgeben des Stromversorgungssteuersignals negieren würde.

15. Verbessertes Steuersystem nach Anspruch 14, wobei die Dauer der Verzögerung bei dem Abgeben des Stromabsenkungssteuersignals ungefähr 10 Sekunden beträgt.

16. Verbessertes Steuersystem nach Anspruch 3, wobei die zentrale Steuerung einen oder mehrere Multiplexsteuergeräte enthält, wobei die entfernten Steuergeräte mit den Multiplexsteuergeräten durch einen seriellen Bus verbunden sind, wobei der serielle Bus dazu dient, Multiplexdaten und Multiplextaktsignale aus den Multiplexsteuergeräten den entfernten Steuergeräten zuzuführen, wobei die Multiplexsteuergeräte und die entfernten Steuergeräte großintegrierte Schaltungsanordnungen für Multiplexbetrieb sind und wobei das Trennen der Stromversorgung von dem Steuersystemteil bewirkt, daß die Multiplexdaten und Multiplextaktsignale an den Multiplexsteuergeräten und an den entfernten Steuergeräten beendet werden, wodurch deren Stromverbrauch verringert wird.

17. Verbessertes Steuersystem nach Anspruch 15, wobei die Dateneingabe in die entfernten Steuergeräte aus gewissen Schaltern, die als wichtig angesehen werden, in Zwischenspeichern in den entfernten Steuergeräten gespeichert wird, selbst wenn die Stromversorgung abgetrennt ist, und wobei die Zwischenspeicher bei jedem Wiederanschließen der Stromversorgung an das System abgefragt werden, um festzustellen, ob die Stromversorgung eingeschaltet bleiben soll oder ob die Stromversorgung wieder abgetrennt werden soll.