JPS59105740A - 非同期２進デ−タ通信システム - Google Patents
非同期２進デ−タ通信システムInfo
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- JPS59105740A JPS59105740A JP58218822A JP21882283A JPS59105740A JP S59105740 A JPS59105740 A JP S59105740A JP 58218822 A JP58218822 A JP 58218822A JP 21882283 A JP21882283 A JP 21882283A JP S59105740 A JPS59105740 A JP S59105740A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03828—Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties
- H04L25/03834—Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties using pulse shaping
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L5/00—Arrangements affording multiple use of the transmission path
- H04L5/14—Two-way operation using the same type of signal, i.e. duplex
- H04L5/16—Half-duplex systems; Simplex/duplex switching; Transmission of break signals non-automatically inverting the direction of transmission
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
スタート・ビット系列を１吏用することなしに非同期２
進データ伝送金行う方法２よび回路に関する。
進データ伝送金行う方法２よび回路に関する。
データの１云送施設ケ介しての伝送は、非同期的または
同期的に行われる。非同期的な伝送方法にあっては、デ
ータの１ブロツク（キャラクタ、フレーム等）内のデー
タ・ビットは厳密な時間系列ケ成して伝送ざｎるが、デ
ータのブロックは厳密な時間系列金成しては伝送されな
い。データのブロックは厳密な時間系列を成しては伝送
されないので、受信端末が到来するデータの個々のブロ
ックに対し自分自身を再同期ｆヒさせるためにスタート
およびストップ・ビットが要求される。このように、非
同期データ伝送を使用することの不利益な点はデータの
ブロックと共にスタートおよびストップ・ビット’ｒ
（Ｋ送しなければならナイので伝送効率が悪化すること
Ｋある。
同期的に行われる。非同期的な伝送方法にあっては、デ
ータの１ブロツク（キャラクタ、フレーム等）内のデー
タ・ビットは厳密な時間系列ケ成して伝送ざｎるが、デ
ータのブロックは厳密な時間系列金成しては伝送されな
い。データのブロックは厳密な時間系列を成しては伝送
されないので、受信端末が到来するデータの個々のブロ
ックに対し自分自身を再同期ｆヒさせるためにスタート
およびストップ・ビットが要求される。このように、非
同期データ伝送を使用することの不利益な点はデータの
ブロックと共にスタートおよびストップ・ビット’ｒ
（Ｋ送しなければならナイので伝送効率が悪化すること
Ｋある。
本発明は、伝送線路対上の２進デ一タ信号を表わす２つ
の電圧レベルの中間の電圧である静止差分電圧から２進
データ伝送の第１のビットの差分電圧への変位よシ成る
スタート系列を使用する伝送線路対？介しての２進デー
タの非同期的回送の方法および装（＆ ｆｃ与えている
。この差分電圧変位をデータ伝送のスタート系列として
使用することにより送信側か受は側に貴重な伝送容量ケ
利用することなしにデータ伝送のスタートを知らせふこ
とが出来る。受信側ではこの静止状態電圧から論理の０
またＩ′ｉｌなる２進電圧への差分電圧変位は受１言器
を到来するデータ伝送に再開Ｊυノ化させるのに使用さ
れる。各々のデータ伝送は予め定められたブロック長を
有しているので、１つのデータ伝送の終了は受信ざｔ”
ｔたデータ・ヒツトの数を計数することによシ決定され
る。
の電圧レベルの中間の電圧である静止差分電圧から２進
データ伝送の第１のビットの差分電圧への変位よシ成る
スタート系列を使用する伝送線路対？介しての２進デー
タの非同期的回送の方法および装（＆ ｆｃ与えている
。この差分電圧変位をデータ伝送のスタート系列として
使用することにより送信側か受は側に貴重な伝送容量ケ
利用することなしにデータ伝送のスタートを知らせふこ
とが出来る。受信側ではこの静止状態電圧から論理の０
またＩ′ｉｌなる２進電圧への差分電圧変位は受１言器
を到来するデータ伝送に再開Ｊυノ化させるのに使用さ
れる。各々のデータ伝送は予め定められたブロック長を
有しているので、１つのデータ伝送の終了は受信ざｔ”
ｔたデータ・ヒツトの数を計数することによシ決定され
る。
本発明の、好ましき実施例として２線式のデータ線路対
ｒ弁して半二重モードで２進デ一タケ非同期的に伝送す
る方法および装置が示されている。好ましき実施例にあ
っては、静止状態１υＪ間中に線路対上に存在する差分
電圧は受ｊｉ １ｌｌ！Ｉに位置する抵抗をバイアスす
ることによシ発生される。差分電圧の変位期間中、線路
対上の電圧は該線路対ゲ駆動する送信器の電流源から取
り出される。変位の後、線路対上に存在する差分電圧は
送信器側に位置する電圧源から月又シ出される。差分電
圧変位の期間中線路対ｔ，駆動するのに電流源ケ使用す
るのは線路対を流れる電流を制限し、短絡した場合の保
護？行うと共に他の線路対への漏話を減少させることに
ある。送信器および受信器の両者に′Ｅ？ける線路対の
低い終端インピーダンスは静止および変位状態期間中に
２ける雑音に対する耐性を高める。安定なデータ伝送状
態勘間中纒路対金駆勧するのに電圧源全使用すると良好
な耐雑音性が得られる。
ｒ弁して半二重モードで２進デ一タケ非同期的に伝送す
る方法および装置が示されている。好ましき実施例にあ
っては、静止状態１υＪ間中に線路対上に存在する差分
電圧は受ｊｉ １ｌｌ！Ｉに位置する抵抗をバイアスす
ることによシ発生される。差分電圧の変位期間中、線路
対上の電圧は該線路対ゲ駆動する送信器の電流源から取
り出される。変位の後、線路対上に存在する差分電圧は
送信器側に位置する電圧源から月又シ出される。差分電
圧変位の期間中線路対ｔ，駆動するのに電流源ケ使用す
るのは線路対を流れる電流を制限し、短絡した場合の保
護？行うと共に他の線路対への漏話を減少させることに
ある。送信器および受信器の両者に′Ｅ？ける線路対の
低い終端インピーダンスは静止および変位状態期間中に
２ける雑音に対する耐性を高める。安定なデータ伝送状
態勘間中纒路対金駆勧するのに電圧源全使用すると良好
な耐雑音性が得られる。
第１図には本発明の好ましき実施例が、２線式のデータ
線路対１０１を介して共通制御装置１００に接続する加
入者端末１０２の１部として示されている。加入者端末
１０２との適合性のある半二重非同期データ通信ｋ ｉ
ｊＪ’能とするため同様な回路が共通制御装置１００に
も設けられている。以下第１、４および５図全参照して
共通制御装置１（１０と加入者ｙＩＭ末１０２０間のデ
ータ通信系列の一般的記述を行う。
線路対１０１を介して共通制御装置１００に接続する加
入者端末１０２の１部として示されている。加入者端末
１０２との適合性のある半二重非同期データ通信ｋ ｉ
ｊＪ’能とするため同様な回路が共通制御装置１００に
も設けられている。以下第１、４および５図全参照して
共通制御装置１（１０と加入者ｙＩＭ末１０２０間のデ
ータ通信系列の一般的記述を行う。
共通制商１装置１００は制御データ・フレーム＋０２を
周期的に伝送し、端末１０２からの状態データ・フレー
ム４０２よシ成る即時応答全待受ける。その後共通制商
１装置１（）０が再び端末１０２′ｆ！：インタロゲー
トするまで通信は行われない。このようにして共通制−
１ｉ１１１装置１００と加入者端末１０２の，４Ｊの通
１言はデータ線路対１０１を介して半二重モードで実行
さ扛る。
周期的に伝送し、端末１０２からの状態データ・フレー
ム４０２よシ成る即時応答全待受ける。その後共通制商
１装置１（）０が再び端末１０２′ｆ！：インタロゲー
トするまで通信は行われない。このようにして共通制−
１ｉ１１１装置１００と加入者端末１０２の，４Ｊの通
１言はデータ線路対１０１を介して半二重モードで実行
さ扛る。
第４図の波形ＶＴ −ＶＲはデータ線路対１０１のチッ
プＴおよびリングＲ４線間の差分電圧全表わしている。
プＴおよびリングＲ４線間の差分電圧全表わしている。
データ線路対１００上でデータ通信が灯わ扛てｂない静
止状態Ｑ４０１を当面仮定すると、電圧ｖ’ｒ−ｖＲは
約ＯＶであり、データ線路×１１０１には電流は流れな
い。静止状！ＩｊＡ４０１期間中、加入者端末１０２は
ＨＵＮＴモード５０１にあｐｌそれによって端末は常時
データ線路対１０１上の次に到来する制御フレーム・デ
ータをチェックしている。共通制御装置１υ０が、デー
タ、例えば制御フレーム４０２を送信すると、電圧ＶＴ
−ＶＲは２進データと関連する電圧に切換ゎる。
止状態Ｑ４０１を当面仮定すると、電圧ｖ’ｒ−ｖＲは
約ＯＶであり、データ線路×１１０１には電流は流れな
い。静止状！ＩｊＡ４０１期間中、加入者端末１０２は
ＨＵＮＴモード５０１にあｐｌそれによって端末は常時
データ線路対１０１上の次に到来する制御フレーム・デ
ータをチェックしている。共通制御装置１υ０が、デー
タ、例えば制御フレーム４０２を送信すると、電圧ＶＴ
−ＶＲは２進データと関連する電圧に切換ゎる。
端末１０２は電圧ＶＴ −ＶＲの初期変位を検出し、受
信ＲＣＶモードに入る。制御フレーム４０２の伝送が、
終了すると、電圧ＶＴ −ＶＲは静止状態４０３期間中
０に戻シ、端末１０２はターン・アラウンド・モードＴ
Ａに入る。
信ＲＣＶモードに入る。制御フレーム４０２の伝送が、
終了すると、電圧ＶＴ −ＶＲは静止状態４０３期間中
０に戻シ、端末１０２はターン・アラウンド・モードＴ
Ａに入る。
予め定められた時間の後、端末１０２は送信モードＴＲ
Ｎ５に入シ、状態フレームキリ４全伝送し、該状態フレ
ームは共通制御装置１００により受信される。状態フレ
ーム４０４の伝送後、端末１０２はＷＡＩＴモード４０
５に入る。ＷＡ Ｉ Ｔモードは雑音の影響ヲ最小化す
るため受信器１０３がディスエイプルされている時間期
間でアシ、従ってこのときはデータの受信は行われない
。ＷＡ Ｉ Ｔモードの予め定められた時間期間が経過
した後、端末１０２は再びＨＵＮＴモードに入る。
Ｎ５に入シ、状態フレームキリ４全伝送し、該状態フレ
ームは共通制御装置１００により受信される。状態フレ
ーム４０４の伝送後、端末１０２はＷＡＩＴモード４０
５に入る。ＷＡ Ｉ Ｔモードは雑音の影響ヲ最小化す
るため受信器１０３がディスエイプルされている時間期
間でアシ、従ってこのときはデータの受信は行われない
。ＷＡ Ｉ Ｔモードの予め定められた時間期間が経過
した後、端末１０２は再びＨＵＮＴモードに入る。
以下で加入者端末１０２の動作の詳細を第１．４および
５図金参照して説明する。データ線路対１０１上でデー
タが伝送されていないものと仮定すると（即ちシステム
が静止状態にあるものと仮定すると）電圧ＶＴ−ＶＲは
ほぼ０Ｖ４０１であり、加入者端末１０２はＨＵＮＴモ
ードにある。共通制御装置１００の開側ｊ装置１２６は
導線１２４上に予め定めらｎた数の制御データ・ビット
より成る制御フレーム全発生し、該データはデータ線路
対１０１を介して送信器１２１によって伝送される。共
ＩＪムｊｌｔｌＪ御装置１００がデータの伝送？開始す
る吉、差分電圧ＶＴ −ＶＲは制御フレーム４０２の射
Ｊのビットとして、匈埋の１を表わす正のレベル午υ８
１／こ向うか、または論理のＯｔ表イ′）す負のレベル
＋０９に向う。第１のデータ・ビットがルベル４０８で
ろると仮定すると、約ＱＶから一＋−１，２Ｖよシも大
なる’ｒｔ圧へのＶＴ−ＶＲの変化は受益器１０３によ
り検出される。このようにして、第１のテ。
５図金参照して説明する。データ線路対１０１上でデー
タが伝送されていないものと仮定すると（即ちシステム
が静止状態にあるものと仮定すると）電圧ＶＴ−ＶＲは
ほぼ０Ｖ４０１であり、加入者端末１０２はＨＵＮＴモ
ードにある。共通制御装置１００の開側ｊ装置１２６は
導線１２４上に予め定めらｎた数の制御データ・ビット
より成る制御フレーム全発生し、該データはデータ線路
対１０１を介して送信器１２１によって伝送される。共
ＩＪムｊｌｔｌＪ御装置１００がデータの伝送？開始す
る吉、差分電圧ＶＴ −ＶＲは制御フレーム４０２の射
Ｊのビットとして、匈埋の１を表わす正のレベル午υ８
１／こ向うか、または論理のＯｔ表イ′）す負のレベル
＋０９に向う。第１のデータ・ビットがルベル４０８で
ろると仮定すると、約ＱＶから一＋−１，２Ｖよシも大
なる’ｒｔ圧へのＶＴ−ＶＲの変化は受益器１０３によ
り検出される。このようにして、第１のテ。
−タ・ビットはまた制御フレーム４０２のスタート・ビ
ットとしても作用する。第１のデータ・ヒツトの受信Ｊ
υ」間中に有効データ・ピット１ｄ号ＶＤＢが発生さ扛
、該信号ＶＤＢＶ９ｆ、５図の状態図に示すよう加入者
端末１０２をＨＵ Ｎ Ｔモード５０１からＲＣＶモー
ド５０２に切換える。第１図に示すように、信号ＶＤＢ
は、正の受信パルスＰＲＰ、即ち論理の１データ・ビッ
トまたは負の受１６１９は（ＮＲＰ）即ち論理のＯデー
タ・ビットが受信器１０３によりデータ線路対１０１０
両端に検出さ扛たときゲート１０５によシ発生される。
ットとしても作用する。第１のデータ・ヒツトの受信Ｊ
υ」間中に有効データ・ピット１ｄ号ＶＤＢが発生さ扛
、該信号ＶＤＢＶ９ｆ、５図の状態図に示すよう加入者
端末１０２をＨＵ Ｎ Ｔモード５０１からＲＣＶモー
ド５０２に切換える。第１図に示すように、信号ＶＤＢ
は、正の受信パルスＰＲＰ、即ち論理の１データ・ビッ
トまたは負の受１６１９は（ＮＲＰ）即ち論理のＯデー
タ・ビットが受信器１０３によりデータ線路対１０１０
両端に検出さ扛たときゲート１０５によシ発生される。
受ＩＨされるデータは論理のＯかまたは論理の１のいず
れかであるから、信号ＶＤＢは制御フレーム４０２の伝
送期間中定常的に１信号状態に留まる。
れかであるから、信号ＶＤＢは制御フレーム４０２の伝
送期間中定常的に１信号状態に留まる。
雑音とデータ金区別するため、信号ＶＤＢは４０ＲｂＳ
なるデータ速度の６培の速度でサンプルされる。３つの
相続くサンプルがデータは未だ存在すること全指示する
と、遅延回路１０６がトリガされ、１／２ピット時間後
、クロック・エネイブル信号ＣＥＮを４０ ｋ Ｒ２の
クロック１０８および状態制御装置１０７に加える。状
態制御装置１０７をＩ（ＵＮ Ｔモード５０１からＲＣ
Ｖモード５０２に切換えるのはこのクロック・エネイブ
ル信号ＣＥＮである。
なるデータ速度の６培の速度でサンプルされる。３つの
相続くサンプルがデータは未だ存在すること全指示する
と、遅延回路１０６がトリガされ、１／２ピット時間後
、クロック・エネイブル信号ＣＥＮを４０ ｋ Ｒ２の
クロック１０８および状態制御装置１０７に加える。状
態制御装置１０７をＩ（ＵＮ Ｔモード５０１からＲＣ
Ｖモード５０２に切換えるのはこのクロック・エネイブ
ル信号ＣＥＮである。
４０ｋＨｚのクロック１０８の出力１２３は、ＣＲＣＣ
回路１１０、データ・レジスター０９および状態制御１
装置１１（１７にクロック信号全提供する。
回路１１０、データ・レジスター０９および状態制御１
装置１１（１７にクロック信号全提供する。
状態制御装置１０７は基本的には連続する制御フレーム
４０２および斗υ７を受信する間に５４の離散的伏頷を
発生するカウンタおよびデコータ回路である。５４の離
散的状態は受信（ＲＣＶ）、ターン・アラウンド（ＴＡ
）、送信（ＴＲＮＳ）、ＷＡＩＴ＄−よひＨＵＮＴより
成る端末１０２の動作モードに分割さｎる。受信ＲＣＶ
モード５０２期間中、状態Ｃｌ−０２４はビット・クロ
ック速度（４０ｋＨｚ）で制御フレーム４０２の受信さ
れたデータ・ビットＢ１−８２４と同時に生起する。タ
ーン・アラウンドＴＡモード期間中、状態Ｃ２５−Ｃ２
７はまたビット・クロック速度（４０ｋＨｚ）で生起す
る。このターン・アラウンド・モード５０３期間中はデ
ータ線路対１０１上にはデータは存在しない。端末の送
信ＴＲＮ５モ一ド５０４期間中、状態Ｃ２８−Ｃ５１は
状態フレーム４０４のビットＢ１−Ｂ２４と同時に生起
する。ＷＡＩＴ状態５０５は状態Ｃ５２−Ｃ５３？ｉ含
んでいるが、これはクロック１２７から１５！シ出され
た２ ００ Ｈｚのおそいクロック速度で制御装置１０
７により計数される。
４０２および斗υ７を受信する間に５４の離散的伏頷を
発生するカウンタおよびデコータ回路である。５４の離
散的状態は受信（ＲＣＶ）、ターン・アラウンド（ＴＡ
）、送信（ＴＲＮＳ）、ＷＡＩＴ＄−よひＨＵＮＴより
成る端末１０２の動作モードに分割さｎる。受信ＲＣＶ
モード５０２期間中、状態Ｃｌ−０２４はビット・クロ
ック速度（４０ｋＨｚ）で制御フレーム４０２の受信さ
れたデータ・ビットＢ１−８２４と同時に生起する。タ
ーン・アラウンドＴＡモード期間中、状態Ｃ２５−Ｃ２
７はまたビット・クロック速度（４０ｋＨｚ）で生起す
る。このターン・アラウンド・モード５０３期間中はデ
ータ線路対１０１上にはデータは存在しない。端末の送
信ＴＲＮ５モ一ド５０４期間中、状態Ｃ２８−Ｃ５１は
状態フレーム４０４のビットＢ１−Ｂ２４と同時に生起
する。ＷＡＩＴ状態５０５は状態Ｃ５２−Ｃ５３？ｉ含
んでいるが、これはクロック１２７から１５！シ出され
た２ ００ Ｈｚのおそいクロック速度で制御装置１０
７により計数される。
このとき受信器１０３は信号ＲＥＮによってエネイブル
され、データ線路対１０１上で受ｆｔされるデータ？再
び探索する。状態制御装置１０７は標準的な集積回路チ
ップを使用して周知の仕方で実現できる。
され、データ線路対１０１上で受ｆｔされるデータ？再
び探索する。状態制御装置１０７は標準的な集積回路チ
ップを使用して周知の仕方で実現できる。
先に指摘した如く、信号ＶＤＢは制御ｔｉ１１１フレー
ム４０２のビットＢ１−Ｂ２４ｉ受信している期間中論
理の１である。状Ｍ １ｌｉｉｌ 脚装置ｒｆｔ１０７
はデータ・ビットＢ１４およびＢ１６のＪＩＪＪ ｉｊ
Ｊ中２つの周期的チェックを実行し、？ｆｊＵｉ卸フレ
ーム期１司中データが尚受信されているかどうかｔ確認
する。こわらのチェックは信号■］（インバータ１１１
により反転された信号ＶＤＢ）と状態制御装置１０７の
状態ＣＩ ４− （Ｂ １４ ）およびＣ１６（Ｂ１０
）期間中に論理のＩとなる信号Ｃ１４／Ｃ１６のＡＮＤ
’ｉとるゲート１１２によシ実行される。状態ＣＩ４
またはＣ１６のｂずれかの期間中に線路対１０１上に最
早データが存在しなくなると、信号ＶＤＢは論理のＯと
なシ、而は論理の１となｐ、ＡＮＤゲート１１２は論理
の１信号ＦＦ全ＯＲゲート１１３に加え、該ＯＲゲート
１１３は状態側側１装置１υ７にＲＥＳＥＴ信号を出力
する。
ム４０２のビットＢ１−Ｂ２４ｉ受信している期間中論
理の１である。状Ｍ １ｌｉｉｌ 脚装置ｒｆｔ１０７
はデータ・ビットＢ１４およびＢ１６のＪＩＪＪ ｉｊ
Ｊ中２つの周期的チェックを実行し、？ｆｊＵｉ卸フレ
ーム期１司中データが尚受信されているかどうかｔ確認
する。こわらのチェックは信号■］（インバータ１１１
により反転された信号ＶＤＢ）と状態制御装置１０７の
状態ＣＩ ４− （Ｂ １４ ）およびＣ１６（Ｂ１０
）期間中に論理のＩとなる信号Ｃ１４／Ｃ１６のＡＮＤ
’ｉとるゲート１１２によシ実行される。状態ＣＩ４
またはＣ１６のｂずれかの期間中に線路対１０１上に最
早データが存在しなくなると、信号ＶＤＢは論理のＯと
なシ、而は論理の１となｐ、ＡＮＤゲート１１２は論理
の１信号ＦＦ全ＯＲゲート１１３に加え、該ＯＲゲート
１１３は状態側側１装置１υ７にＲＥＳＥＴ信号を出力
する。
第５図に示すように、状態制御装置１０７が論」」の］
；’ｚるＲＥＳＥＴ信号を受信すると、状態１１ｊｌＪ
御装置１０７ｉＲＣ’ＶモードからＨＵＮＴモードに戻
シ、受信データが制御フレームのデータでないこと全指
示する。
；’ｚるＲＥＳＥＴ信号を受信すると、状態１１ｊｌＪ
御装置１０７ｉＲＣ’ＶモードからＨＵＮＴモードに戻
シ、受信データが制御フレームのデータでないこと全指
示する。
ゲート１１２は線路対１０１上に存在するかどうかはチ
ェックするがデータが誤っているかどうかはチェックし
ないことに注意されたい。制御フレーム４０２のデータ
が誤っているかどうかのチェックは共通制御装置１００
によって送信される制御部フレーム４０２の最後のビッ
ト・グループであるケイクリック・リタンダンシイ・チ
ェック・キャラクタ（ＣＲＣＣ） ｉ用いて通常の仕方
で実行はれる。
ェックするがデータが誤っているかどうかはチェックし
ないことに注意されたい。制御フレーム４０２のデータ
が誤っているかどうかのチェックは共通制御装置１００
によって送信される制御部フレーム４０２の最後のビッ
ト・グループであるケイクリック・リタンダンシイ・チ
ェック・キャラクタ（ＣＲＣＣ） ｉ用いて通常の仕方
で実行はれる。
加入者端末１０２にあっては、ＣＲＣＣ回路１１０は送
信ざ汎たＣＲＣＣコード金受信し、該コードと受信され
たデータから発生きれたＣＲＣＣコードを比較し、デー
タにｉ倶りが存在するかどうか調べる。制御１１１フレ
ーム４０２が誤って受信されると、有効データＶＤ導線
は論理の０となり、ゲート１１４が有効データを受信し
たこと全示すＶＤＲ信号をゲート１１４が出力すること
を禁止する。インバータ１１５はデータ・エラーがＣＲ
ＣＣ回路により検出されたとき端子ＣＬＲを介してデー
タ・レジスタ１０９からのデータ全クリアする信号口を
発生する。加入者端末１０２は状態フレーム４０４全使
用して共通側＠ｊ装置１υ０に制御フレーム４０２で誤
りが起ったことケ昶らせ、その結果制御フレーム４０２
は共通制御装置１００により再送される。
信ざ汎たＣＲＣＣコード金受信し、該コードと受信され
たデータから発生きれたＣＲＣＣコードを比較し、デー
タにｉ倶りが存在するかどうか調べる。制御１１１フレ
ーム４０２が誤って受信されると、有効データＶＤ導線
は論理の０となり、ゲート１１４が有効データを受信し
たこと全示すＶＤＲ信号をゲート１１４が出力すること
を禁止する。インバータ１１５はデータ・エラーがＣＲ
ＣＣ回路により検出されたとき端子ＣＬＲを介してデー
タ・レジスタ１０９からのデータ全クリアする信号口を
発生する。加入者端末１０２は状態フレーム４０４全使
用して共通側＠ｊ装置１υ０に制御フレーム４０２で誤
りが起ったことケ昶らせ、その結果制御フレーム４０２
は共通制御装置１００により再送される。
データが受信されているとき、状態制御装置１０１は匍
り卸フレーム４０２のビットｒば十数し、データ・レジ
スタ１０９は受信器１０３の導線ＮＲＰから受信された
データの各ピント全ロードする。４０ ｋＨ２のクロッ
ク１０８はデータ・レジスタ１ｔ１９および状態制御装
置１０７の両者ケ、財動するので、受信さｎだデータ・
ビット（Ｂｌ−８２４）と状態制御装置面１０７の計数
状態（Ｃ１−Ｃ２４）の間には同期が存在する。状態制
御装置１０７は制御フレーム４０２の１６のデータ・ビ
ットと一致した】６のパルスよシ成る直列クロック信号
５ＥＲＣＬＫ ｉ出力する。加入者端末１０２中の論理
回路（図示せず）は信号５ＥＲＣＬＫ ’ｉ便用してＤ
ＡＴＡ ０ＩｒＴ導線からのデータ・ビット全種々の記
憶装置ｆ寂よび制御回路に加える。
り卸フレーム４０２のビットｒば十数し、データ・レジ
スタ１０９は受信器１０３の導線ＮＲＰから受信された
データの各ピント全ロードする。４０ ｋＨ２のクロッ
ク１０８はデータ・レジスタ１ｔ１９および状態制御装
置１０７の両者ケ、財動するので、受信さｎだデータ・
ビット（Ｂｌ−８２４）と状態制御装置面１０７の計数
状態（Ｃ１−Ｃ２４）の間には同期が存在する。状態制
御装置１０７は制御フレーム４０２の１６のデータ・ビ
ットと一致した】６のパルスよシ成る直列クロック信号
５ＥＲＣＬＫ ｉ出力する。加入者端末１０２中の論理
回路（図示せず）は信号５ＥＲＣＬＫ ’ｉ便用してＤ
ＡＴＡ ０ＩｒＴ導線からのデータ・ビット全種々の記
憶装置ｆ寂よび制御回路に加える。
これらの回路は計数値が２４のときに制御フレーム４０
２のテ゛−夕が誤シなく受信されたこと金示す有効デー
タ・レディＶＤＲ信号をゲート１１４が出力するまでこ
れらデータ・ビットに対しては作用しない。
２のテ゛−夕が誤シなく受信されたこと金示す有効デー
タ・レディＶＤＲ信号をゲート１１４が出力するまでこ
れらデータ・ビットに対しては作用しない。
カウンタの状態Ｃ２５に２いて制御フレーム４０２の受
信が完了すると、状態制御装置１０７は約３ビツト時間
に等しい時間期間の間ターン・アラウンド（ＴＡ ）モ
ードに入る。
信が完了すると、状態制御装置１０７は約３ビツト時間
に等しい時間期間の間ターン・アラウンド（ＴＡ ）モ
ードに入る。
カウンタの状態Ｃ２７において、データ線路対１０１の
静止状態がゲート１１６によりチェックされる。ゲート
ＩＩＧはまた状態制御装置１０７に先に受信されたデー
タが本当に制御フレーム４０２であったがどうが？決矩
する他のヂエツク？実行させる。データ線路対１０１が
現在静止状態４０３であるとすると（制御フレーム４０
２の受信後は静止状態とならなければならない）。信号
■■はインバータ１１１によシ論理の１となり、イア効
フレーム信号ＶＦがゲート１１６から出力される。有効
フレーム信号ＶＦは正しい長さの制御フレーム４０２が
加入者端末１０２により受信されたこと？指示する。
静止状態がゲート１１６によりチェックされる。ゲート
ＩＩＧはまた状態制御装置１０７に先に受信されたデー
タが本当に制御フレーム４０２であったがどうが？決矩
する他のヂエツク？実行させる。データ線路対１０１が
現在静止状態４０３であるとすると（制御フレーム４０
２の受信後は静止状態とならなければならない）。信号
■■はインバータ１１１によシ論理の１となり、イア効
フレーム信号ＶＦがゲート１１６から出力される。有効
フレーム信号ＶＦは正しい長さの制御フレーム４０２が
加入者端末１０２により受信されたこと？指示する。
カウンタの状態Ｃ２７においてデータが尚データ線路対
１０１上に存在する場合には受信されたデータは有効な
制御フレーム４４１２ではないことに注意されたい。従
って■■は論理の０でるり、ゲート１１６は論理の０な
る１汀号ＶＦｒ発生し、インバータ１１７は論理の１全
出力し、それによってＯＲゲート１１３からＲＥＳＥＴ
信号が発生される。第５図に示すように、論理００レベ
ルの信号ＶＦは状態制御１Ｉ１１装置ｉ＃ １０７勿Ｈ
ＵＮＴモードにリセット５０６する。
１０１上に存在する場合には受信されたデータは有効な
制御フレーム４４１２ではないことに注意されたい。従
って■■は論理の０でるり、ゲート１１６は論理の０な
る１汀号ＶＦｒ発生し、インバータ１１７は論理の１全
出力し、それによってＯＲゲート１１３からＲＥＳＥＴ
信号が発生される。第５図に示すように、論理００レベ
ルの信号ＶＦは状態制御１Ｉ１１装置ｉ＃ １０７勿Ｈ
ＵＮＴモードにリセット５０６する。
有効な制御フレーム４０２が受信きれているものと仮定
すると、ＶＦは論理の１でろシ、加入者端末１０２はカ
ウンタの状態がＣ２８に達すると送信ＴＲＮ５モード５
０４に入る。
すると、ＶＦは論理の１でろシ、加入者端末１０２はカ
ウンタの状態がＣ２８に達すると送信ＴＲＮ５モード５
０４に入る。
ＴＲＮ５モ一ド期間中、加入者端末１０２は状態フレー
ム４０４フオーマツトで共通制御装置１００にデータ盆
送信する。第４図に示す如＜ 、状態フレーム４０４は
制御フレーム４０２と同様２４ビツトのフレームでるる
。
ム４０４フオーマツトで共通制御装置１００にデータ盆
送信する。第４図に示す如＜ 、状態フレーム４０４は
制御フレーム４０２と同様２４ビツトのフレームでるる
。
ＴＲＮ５モードにあっては、状態制御装置１０７は論理
の１なる送信エネイブル信号全出力する。信号ＴＥＮけ
状態フレーム全加入者端末１０２から送信することを許
容する。
の１なる送信エネイブル信号全出力する。信号ＴＥＮけ
状態フレーム全加入者端末１０２から送信することを許
容する。
後で詳述するように、送信器１０４ｉｄデータ線路対１
０１上に２進状態の電圧信号勿出力する。第１図に示す
如く、状態フレーム４０４で伝送されるデータは加入者
端末１０２の他の部分から４ＨＪ ＤＡＴＡ ＩＮによ
って受信される。導線ＤＡＴＡ ＩＮ上の論理の１信号
は第４図の４１０によって示すような正のＶＴ−ＶＲ倍
信号発止し、論理の０は負のＶＴ−ＶＲ倍信号１１全発
生する。
０１上に２進状態の電圧信号勿出力する。第１図に示す
如く、状態フレーム４０４で伝送されるデータは加入者
端末１０２の他の部分から４ＨＪ ＤＡＴＡ ＩＮによ
って受信される。導線ＤＡＴＡ ＩＮ上の論理の１信号
は第４図の４１０によって示すような正のＶＴ−ＶＲ倍
信号発止し、論理の０は負のＶＴ−ＶＲ倍信号１１全発
生する。
共通制御装置１００の受信器１２２はデータ線路対１０
１を介してデータを受信し、導線１２５にデータを出力
して匍Ｊ＠ｌ装置１２６に加える。受１Ｓ器１２２の動
作は以下で詳細に述べる受信器１０・３の動作と同一で
ある。
１を介してデータを受信し、導線１２５にデータを出力
して匍Ｊ＠ｌ装置１２６に加える。受１Ｓ器１２２の動
作は以下で詳細に述べる受信器１０・３の動作と同一で
ある。
共通制量装置１００はデータ線路対１０１金介しての半
二重動作を可能とする回路（図示せず）を含んでいる。
二重動作を可能とする回路（図示せず）を含んでいる。
加入者端末１０２に対して述べたのと類似の周知の仕方
で、共通制御装置１００は第４図に示すように約２５ｍ
５毎に周期的に制御フレーム４０２ケ加入者端末１０２
に伝送し、状態フレーム４０４ ＝加入者端末１０２か
ら受信するよう作らｎている。
で、共通制御装置１００は第４図に示すように約２５ｍ
５毎に周期的に制御フレーム４０２ケ加入者端末１０２
に伝送し、状態フレーム４０４ ＝加入者端末１０２か
ら受信するよう作らｎている。
加入者端末１０２のＴＲＮ５モ一ド期間中、状態開側１
装置１０７はＤＡＴＡ ＩＮ導線からのデータ？送信器
１０４が４０ｋｂｓの速度で送信すること？許容する。
装置１０７はＤＡＴＡ ＩＮ導線からのデータ？送信器
１０４が４０ｋｂｓの速度で送信すること？許容する。
状態制御装置１０７が削°数、１犬４ｐ−Ｃ５１に達す
ると、状態フレーム４０４中の２４ビツトのデータすべ
てが伝送され終っており、送信器１０４ｉｄＴＥＮが論
理の０になるとディスエイプルされる。状態制御装置１
０７は計数状態Ｃ５２でＷＡ Ｉ Ｔモード５０５に入
る。
ると、状態フレーム４０４中の２４ビツトのデータすべ
てが伝送され終っており、送信器１０４ｉｄＴＥＮが論
理の０になるとディスエイプルされる。状態制御装置１
０７は計数状態Ｃ５２でＷＡ Ｉ Ｔモード５０５に入
る。
ＷＡ Ｉ Ｔモード期間中、即ち時間期間４０５中、状
態制御装置１０７は最早クロック１０８の４０ ｋ）ｌ
ｚの速度では計数せず、クロック１２７の２００ ）（
ｚの速度で計数するよう切換えられる。このようにして
カウンタの状ｇＣ５２およびＣ５３よシ成るＷＡＩＴモ
ードは約ｌＱｍｓであｐｌこの間ＲＥＮおよびＴＥＮは
共に論理００レベルで必シ、従って送信器１０４および
受１言器１０３はディスエイプルされてｂる。ここで制
御フレーム４０２Ｖｉ２５ｍｓ毎にのみ送信さｎるので
、受信器１（１３ｒｒｉＴＲＮＳモードが終了した直後
にはエネイブルされないことに注意されたい。ＷＡ Ｉ
Ｔモード期間中受信器１０３をディスエイプル状態に
保持することによシこのｌＱｍｓの期間中誤って起動す
ることが防止され、従ってシステムの耐雑音性が改善さ
れる。
態制御装置１０７は最早クロック１０８の４０ ｋ）ｌ
ｚの速度では計数せず、クロック１２７の２００ ）（
ｚの速度で計数するよう切換えられる。このようにして
カウンタの状ｇＣ５２およびＣ５３よシ成るＷＡＩＴモ
ードは約ｌＱｍｓであｐｌこの間ＲＥＮおよびＴＥＮは
共に論理００レベルで必シ、従って送信器１０４および
受１言器１０３はディスエイプルされてｂる。ここで制
御フレーム４０２Ｖｉ２５ｍｓ毎にのみ送信さｎるので
、受信器１（１３ｒｒｉＴＲＮＳモードが終了した直後
にはエネイブルされないことに注意されたい。ＷＡ Ｉ
Ｔモード期間中受信器１０３をディスエイプル状態に
保持することによシこのｌＱｍｓの期間中誤って起動す
ることが防止され、従ってシステムの耐雑音性が改善さ
れる。
計数状態Ｃ５４において状態制御装置１ Ｃ１７はＨＵ
ＮＴモード５ｏ１にリセットさ汎、受信器１０３は信号
ＲＥＮが論理の１にセットきれたときエネイブルされる
。ＨＵ Ｎ Ｔモード、即ち時間期間４０６に：あって
は受信ａ’ｌ Ｕ ３は次の制御フレームのデータ４０
７ｆｆｉ受信する準備状態にある。
ＮＴモード５ｏ１にリセットさ汎、受信器１０３は信号
ＲＥＮが論理の１にセットきれたときエネイブルされる
。ＨＵ Ｎ Ｔモード、即ち時間期間４０６に：あって
は受信ａ’ｌ Ｕ ３は次の制御フレームのデータ４０
７ｆｆｉ受信する準備状態にある。
以下では同一の送信器１０４および１２１と同一の受信
１５１（Ｊ３および１２２のｊ−１’ 、１ｉｌｌｌな
動作について述べる。本発明に従い、制御フレーム４０
２２よび状態フレーム４υ４のグ１１きデータの伝送は
スタート・ビットやトップ・ビットの系列を必要とする
ことなしに実行される。不発りＪ（ｉｌ−実現する方法
および装置ケ第１．２および３図全参照して述べる。
１５１（Ｊ３および１２２のｊ−１’ 、１ｉｌｌｌな
動作について述べる。本発明に従い、制御フレーム４０
２２よび状態フレーム４υ４のグ１１きデータの伝送は
スタート・ビットやトップ・ビットの系列を必要とする
ことなしに実行される。不発りＪ（ｉｌ−実現する方法
および装置ケ第１．２および３図全参照して述べる。
共通制御装置１００２よび端末１０２は夫々導線式のデ
ータ線路対１０１のインピーダンスと整合させるため線
路終端抵抗１１９および１２０’（ｒ有している。受信
器１υ３および送信器１０４はデータ線路対１０１に並
列に接続されている。同様に共通制御装置１００はデー
タａ路対１０１に並列に接続をれた送信器１２１および
受信器１２２？！−有している。
ータ線路対１０１のインピーダンスと整合させるため線
路終端抵抗１１９および１２０’（ｒ有している。受信
器１υ３および送信器１０４はデータ線路対１０１に並
列に接続されている。同様に共通制御装置１００はデー
タａ路対１０１に並列に接続をれた送信器１２１および
受信器１２２？！−有している。
２進データが伝送されていない静止期間中、データ線路
対１０１のチップＴおよびリングＲ導線間の電圧ＶＴ−
ＶＲは受信器１０３および１２２の入力抵抗回路網πよ
シ形成式扛ている。この静止電圧はデータ線路対１０１
上の論理のＯおよび論理の１なるデータ・ビットを表わ
す２つの電圧のほぼ中間の値を有している。第４図全参
照すると４００に示すように約＋１．２Ｖよりも大きい
ＶＴ −ＶＲ′電圧は論理の１を表わし、約−１，２Ｖ
より小さい電圧は論理の０全表わす。静止電圧は一〇、
５Ｖから＋０．５Ｖの間の１直全有している。−１−０
，５Ｖ〜＋１５Ｖおよび−０，５〜−１，２Ｖの電圧は
不確定状態でるる。
対１０１のチップＴおよびリングＲ導線間の電圧ＶＴ−
ＶＲは受信器１０３および１２２の入力抵抗回路網πよ
シ形成式扛ている。この静止電圧はデータ線路対１０１
上の論理のＯおよび論理の１なるデータ・ビットを表わ
す２つの電圧のほぼ中間の値を有している。第４図全参
照すると４００に示すように約＋１．２Ｖよりも大きい
ＶＴ −ＶＲ′電圧は論理の１を表わし、約−１，２Ｖ
より小さい電圧は論理の０全表わす。静止電圧は一〇、
５Ｖから＋０．５Ｖの間の１直全有している。−１−０
，５Ｖ〜＋１５Ｖおよび−０，５〜−１，２Ｖの電圧は
不確定状態でるる。
第２図全参照すると、送信器１０４０回路の詳細が示き
れている。送信器１２２０回路は送信器１０４の回路と
同一である。先に指摘した如く、送信エネイブル導線Ｔ
ＥＮは送信状態期間中？除いて論理のＯレベルである。
れている。送信器１２２０回路は送信器１０４の回路と
同一である。先に指摘した如く、送信エネイブル導線Ｔ
ＥＮは送信状態期間中？除いて論理のＯレベルである。
導線ＴＥＮが論理００レベルでるると、駆動器制御回路
２０１はエネイブルされず、従って導線Ｔ１も導線Ｒ１
もいず扛も論理のルベルにはない。駆動器制御回路２０
１はＡＮＤゲート２１８，２１９およびインバータ２２
０より成る。導線ＴＥＮが論理のＯのとき、ＡＮＩ）ゲ
ート２１８および２１９は共に論理の０２出力する。導
線ＴＥＮが論理の１であるとき、導ｉ ＤＡＴＡ ＩＮ
上の論理の１および０は夫々導線Ｔ Ｉ 上（７）論理
の１２よびＯに、そして導線ＴＯ上の論理の０および１
Ｋｆｘる。このようにして、鳴動器制御１ｔ４１回路２
０１がエネイブルされると、導１ＩｆＪ、ＤＡＴＡ Ｉ
Ｎ上の論理の１人力は同一の′電流源２０２および２０
３をエネイブルし、同一の電流源２０４′Ｊ？よび２０
５をディスエイプルする。同、城に、導線ＤＡＴＡ Ｉ
Ｎ上の論、１」σ月〕入力は電流源２０２および２０３
（ｒディスエイプルし、電流源２０４および２（１５を
エネイブルする。
２０１はエネイブルされず、従って導線Ｔ１も導線Ｒ１
もいず扛も論理のルベルにはない。駆動器制御回路２０
１はＡＮＤゲート２１８，２１９およびインバータ２２
０より成る。導線ＴＥＮが論理のＯのとき、ＡＮＩ）ゲ
ート２１８および２１９は共に論理の０２出力する。導
線ＴＥＮが論理の１であるとき、導ｉ ＤＡＴＡ ＩＮ
上の論理の１および０は夫々導線Ｔ Ｉ 上（７）論理
の１２よびＯに、そして導線ＴＯ上の論理の０および１
Ｋｆｘる。このようにして、鳴動器制御１ｔ４１回路２
０１がエネイブルされると、導１ＩｆＪ、ＤＡＴＡ Ｉ
Ｎ上の論理の１人力は同一の′電流源２０２および２０
３をエネイブルし、同一の電流源２０４′Ｊ？よび２０
５をディスエイプルする。同、城に、導線ＤＡＴＡ Ｉ
Ｎ上の論、１」σ月〕入力は電流源２０２および２０３
（ｒディスエイプルし、電流源２０４および２（１５を
エネイブルする。
静止期間中、導線ＴＥＮは論理００レベルにあり、小姑
器制御卸回路２０１はディスエイプルされ、従って電流
源２０２〜２０５はディスエイプルされる。この条件の
下ではダイオード２０６〜２１７は＋２．４Ｖの電圧源
がデータｄＪ ｊ！８対１０１のチップＴまたはリング
Ｒ導ＷＪ、刀・ら′電流をとり出したり、または電流全
シンクしたりすることが防止される。静止期間中、送信
器１０４および１２１はデータ線路対１０１から切端さ
れ、従ってデータ線路対１０１上の直流電圧は受１ａ器
ＩＬｊ３および１２２の抵抗によって決定される。
器制御卸回路２０１はディスエイプルされ、従って電流
源２０２〜２０５はディスエイプルされる。この条件の
下ではダイオード２０６〜２１７は＋２．４Ｖの電圧源
がデータｄＪ ｊ！８対１０１のチップＴまたはリング
Ｒ導ＷＪ、刀・ら′電流をとり出したり、または電流全
シンクしたりすることが防止される。静止期間中、送信
器１０４および１２１はデータ線路対１０１から切端さ
れ、従ってデータ線路対１０１上の直流電圧は受１ａ器
ＩＬｊ３および１２２の抵抗によって決定される。
第３図全参照すると、電圧比較器３０１および３０２は
高い入カインピーダンスケ有しているので、導線Ｔおよ
びＲ上の電圧は＋２．４Ｖおよび＋２．３Ｖの電圧源な
らひに第１図の終端抵抗１１９および１２０によって決
定される。差分電圧ＶＴ４Ｒは＋０．１Ｖ以下であり、
これは第４図に示す静止電圧の範囲（＋０．５〜−〇、
５ Ｖ ）の間に十分大っている。導線ＴおよびＲ上に
静止電圧が加わっている場合、第３図の受信器３０１お
よび３０２の出力は共に論理のＯである。
高い入カインピーダンスケ有しているので、導線Ｔおよ
びＲ上の電圧は＋２．４Ｖおよび＋２．３Ｖの電圧源な
らひに第１図の終端抵抗１１９および１２０によって決
定される。差分電圧ＶＴ４Ｒは＋０．１Ｖ以下であり、
これは第４図に示す静止電圧の範囲（＋０．５〜−〇、
５ Ｖ ）の間に十分大っている。導線ＴおよびＲ上に
静止電圧が加わっている場合、第３図の受信器３０１お
よび３０２の出力は共に論理のＯである。
第２図に戻ると、送信ＴＲＮ５モ一ド期間中、導線ＴＥ
Ｎは論理のルベルにあり、それによって駆動器制御回路
２０１をエネイブルする。
Ｎは論理のルベルにあり、それによって駆動器制御回路
２０１をエネイブルする。
駆動器制師回路２０１がエネイブルされると、導線ＤＡ
ＴＡ ＩＮ上の論理のＯは導線ＴＩ上に論理のＯ信号を
、導線Ｒ１上に論理の１信号全発生する。この条件が成
立している期間中、電流源２０２２よび２０３はディス
エイプルされ、電流源２０４および２０５はエネイブル
される。その結果、約２２ｒｎＡのループ電流がリング
導線Ｒ１共通制御装置ＩＬＩＯおよびチップ導線Ｔ（７
７通して流れる。同様に、導線ＤＡｉ’Ａ ＩＮ 、Ｊ
：に論理の］なるデータ・ピットが存在するものと頭足
すると、導線Ｔ１は論理の１となシ、導線Ｒ１は論理の
０となシ、その結果電流源２０２，２０３はエネイブル
され、電流源２０４，２０５はディスエイプルされる。
ＴＡ ＩＮ上の論理のＯは導線ＴＩ上に論理のＯ信号を
、導線Ｒ１上に論理の１信号全発生する。この条件が成
立している期間中、電流源２０２２よび２０３はディス
エイプルされ、電流源２０４および２０５はエネイブル
される。その結果、約２２ｒｎＡのループ電流がリング
導線Ｒ１共通制御装置ＩＬＩＯおよびチップ導線Ｔ（７
７通して流れる。同様に、導線ＤＡｉ’Ａ ＩＮ 、Ｊ
：に論理の］なるデータ・ピットが存在するものと頭足
すると、導線Ｔ１は論理の１となシ、導線Ｒ１は論理の
０となシ、その結果電流源２０２，２０３はエネイブル
され、電流源２０４，２０５はディスエイプルされる。
この場合、約２２１ＴＩＡのループ電流が電流源２０２
νよび２′ｏ３によシ発生される。このループ電流はダ
イオード２０Ｂから導１腺Ｔ１抵抗１１９および１２ｏ
１受信器１０３および１２２、導線Ｒ１ダイオード２０
７全通して電流源２０３に流れる。Ｒ１は論理のＯであ
るので、電流源２０５はオフであシ、ダイオード２１３
には電流は流れない。
νよび２′ｏ３によシ発生される。このループ電流はダ
イオード２０Ｂから導１腺Ｔ１抵抗１１９および１２ｏ
１受信器１０３および１２２、導線Ｒ１ダイオード２０
７全通して電流源２０３に流れる。Ｒ１は論理のＯであ
るので、電流源２０５はオフであシ、ダイオード２１３
には電流は流れない。
次に第３図を参照して受信器１０３０回路の動作につい
て述べる。先に指Ｊ闇した如く、受信ａ１２２ｔｒｒ抵
抗３０３〜３１０’に介して逆並列的にデータ線路対１
０１に接続された電圧比較器３Ｌ１１′Ｊ３−よひ３０
２よシ成る。受信器１２２の動作は受１言器１υ３の動
作と同一であｐｌこれ以上述べない。
て述べる。先に指Ｊ闇した如く、受信ａ１２２ｔｒｒ抵
抗３０３〜３１０’に介して逆並列的にデータ線路対１
０１に接続された電圧比較器３Ｌ１１′Ｊ３−よひ３０
２よシ成る。受信器１２２の動作は受１言器１υ３の動
作と同一であｐｌこれ以上述べない。
好ましき実施例ではデータ伝送または開側１フレーム４
０２の終了はデータ・ビットを６１数することによシ決
定されるが、ここで述べた回路？使用すれば受信器１０
３は電圧ＶＴ−ＶＲが２進状態電圧から静止状態への変
位を検出することによってもデータ伝送の終了？決定し
得ることは明らかである。
０２の終了はデータ・ビットを６１数することによシ決
定されるが、ここで述べた回路？使用すれば受信器１０
３は電圧ＶＴ−ＶＲが２進状態電圧から静止状態への変
位を検出することによってもデータ伝送の終了？決定し
得ることは明らかである。
当業者にあっては第１．２および３図に示す好ましき実
施例は周知の個別論理回路、Ｌｓ■回路またはマイクロ
プロセッサ回路全使用して実現し得ることは明白である
。好ましき実施例全半二重データ通信システムの一部と
して述べたが、全二重データ通信システムに適用するこ
ともできる。このようにして、以上述べたことは本発明
の原理の応用を例示するにす＠′ないこと全理解された
い。描業者にあっては本発明の精神および範囲全逸脱す
ることなく他の方法および回路を実現し得ることは明白
でるる。
施例は周知の個別論理回路、Ｌｓ■回路またはマイクロ
プロセッサ回路全使用して実現し得ることは明白である
。好ましき実施例全半二重データ通信システムの一部と
して述べたが、全二重データ通信システムに適用するこ
ともできる。このようにして、以上述べたことは本発明
の原理の応用を例示するにす＠′ないこと全理解された
い。描業者にあっては本発明の精神および範囲全逸脱す
ることなく他の方法および回路を実現し得ることは明白
でるる。
第１図は通信システムの１部としての本発明を示す図、
第２図は送信回路の詳細な図、第３図は受信回路の詳細
な図、第４図は通信施設上の典型的な電圧波形図、第５
図は第１図に示すシステムの動作状態図である。 〈主要部分の符号の説明〉
第２図は送信回路の詳細な図、第３図は受信回路の詳細
な図、第４図は通信施設上の典型的な電圧波形図、第５
図は第１図に示すシステムの動作状態図である。 〈主要部分の符号の説明〉
Claims (1)
- 【特許請求の範囲】 １１対の線路を介して一定長のデータ・キャラクタ全伝
送する非同期２進データ通信システム（第１図）に２い
て、 ２進データの論理の１状態と論理の０状態金表わす２つ
のレベルの中間レベルである静止電圧がキャラクタとキ
ャラクタの間の期間中に形成さｎ５ 前記静止電圧から論理の１または論理の０状態を表わす
レベルのいずれかへの変位がデータ・キャラクタの開始
時点をマークし、 一定長のキャラクタの計数値がデータ・キャラクタの終
了ｒン一りすること￥：特徴とする非同期２進データ通
信システム。 ２、特許請求の範囲第１項記載の非同期データ通１言シ
ステムに２いて、 各々反転訃よび非反転入力端子金有する第１およびｇ２
の増幅器（例えば３０１゜３０２、第３図）は前記静止
電圧からの変位全検出し、 前ａＣ線路対の一方の導線は前記第１の増１龍器の反転
入力端子に、そして前記第２の増＋４器の非反転入力端
子に接続されてお広前記線路対の能力の導ａ、は前記第
１０増福器の非反転入力端子に、そして前記第２の増幅
器の反転入力端子に接続されていること全特徴とする非
同期デ′−タ通信システム。 ３ 特許請求の範囲第１項記載の非同期データ通信シス
テムにおいて、 前記線路対を介しての第１の電流源（ｆｌｌえば２（１
２，２０３、第２図）からの第１の方向に流れる第１の
ループ電流は論理の０なる２進デ一タ信号を表わす差分
電圧を発生させ、 前記線路対を介しての第２の電流源（例えば２（１４，
１（１Ｂ、第２図）からの第２の方向に流れる第２のル
ープ電流は論理の１なる２進デ一タ信号を表わす差分纒
圧？発生させることを特徴とする非同期ガータ通信シス
テム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/443,392 US4454383A (en) | 1982-11-22 | 1982-11-22 | Asynchronous data transmission method and circuitry |
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