JPH04103743U - 非同期２進データ通信回路 - Google Patents

Abstract

(57)【要約】 【目的】 非同期データ伝送において、スタートビット
およびストップビットを使用せずに送信データの同期を
とる。 【構成】 伝送線路対上の２進データ信号を表わす２つ
の電圧レベルの中間の電圧である静止電圧から２進デー
タの第１のビットの１つの電圧レベルへの変位を伝送さ
れる２進データの開始を示すものとして使用する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は非同期データ伝送に、細目的には、スタート・ビット系列を使用する ことなしに非同期２進データ伝送を行なう回路に関する。

【０００２】

【技術の背景】

データの伝送施設を介しての伝送は、非同期的または同期的に行われる。非同 期的な伝送方法にあっては、データの１ブロック（キャラクタ、フレーム等）内 のデータ・ビットは厳密な時間系列を成して伝送されるが、データのブロックは 厳密な時間系列を成しては伝送されない。データのブロックは厳密な時間系列を 成しては伝送されないので、受信端末が到来するデータの個々のブロックに対し 自分自身を再同期化させるためにスタートおよびストップ・ビットが要求される 。このように、非同期データ伝送を使用することの不利益な点はデータのブロッ クと共にスタートおよびストップ・ビットを伝送しなければならないので伝送効 率が悪化することにある。

【０００３】

【考案の要約】

本考案は、伝送線路対上の２進データ信号を表わす２つの電圧レベルの中間の 電圧である静止差分電圧から２進データ伝送の第１のビットの差分電圧への変位 より成るスタート系列を使用する伝送線路対を介しての２進データの非同期的伝 送の装置を与えている。この差分電圧変位をデータ伝送のスタート系列として使 用することにより送信側が受信側に貴重な伝送容量を利用することなしにデータ 伝送のスタートを知らせることが出来る。受信側ではこの静止状態電圧から論理 の０または１なる２進電圧への差分電圧変位は受信器を到来するデータ伝送に再 同期化させるのに使用される。各々のデータ伝送は予め定められたブロック長を 有しているので、１つのデータ伝送の終了は受信されたデータ・ビットの数を計 数することにより決定される。

【０００４】 本考案の、好ましき実施例として２線式のデータ線路対を介して半二重モード で２進データを非同期的に伝送する装置が示されている。好ましき実施例にあっ ては、静止状態期間中に線路対上に存在する差分電圧は受信側に位置する抵抗を バイアスすることにより発生される。差分電圧の変位期間中、線路対上の電圧は 該線路対を駆動する送信器の電流源から取り出される。変位の後、線路対上に存 在する差分電圧は送信器側に位置する電圧源から取り出される。差分電圧変位の 期間中線路対を駆動するのに電流源を使用するのは線路対を流れる電流を制限し 、短絡した場合の保護を行うと共に他の線路対への漏話を減少させることにある 。送信器および受信器の両者における線路対の低い終端インピーダンスは静止お よび変位状態期間中における雑音に対する耐性を高める。安定なデータ伝送状態 期間中線路対を駆動するのに電圧源を使用すると良好な耐雑音性が得られる。

【０００５】

【実施例】

図１には本考案の好ましき実施例が、２線式のデータ線路対１０１を介して共 通制御装置１００に接続する加入者端末１０２の１部として示されている。加入 者端末１０２との適合性のある半二重非同期データ通信を可能とするため同様な 回路が共通制御装置１００にも設けられている。以下図１、図４および図５を参 照して共通制御装置１００と加入者端末１０２の間のデータ通信系列の一般的記 述を行う。

【０００６】 共通制御装置１００は制御データ・フレーム４０２を周期的に伝送し、端末１ ０２からの状態データ・フレーム４０２より成る即時応答を待受ける。その後共 通制御装置１００が再び端末１０２をインタロゲートするまで通信は行われない 。このようにして共通制御装置１００と加入者端末１０２の間の通信はデータ線 路対１０１を介して半二重モードで実行される。

【０００７】 図４の波形ＶＴ−ＶＲはデータ線路対１０１のチップＴおよびリングＲ導線間 の差分電圧を表わしている。データ線路対１００上でデータ通信が行われていな い静止状態Ｑ４０１を当面仮定すると、電圧ＶＴ−ＶＲは約０Ｖであり、データ 線路対１０１には電流は流れない。静止状態４０１期間中、加入者端末１０２は ＨＵＮＴモード５０１にあり、それによって端末は常時データ線路対１０１上の 次に到来する制御フレーム・データをチェックしている。共通制御装置１００が 、データ、例えば制御フレーム４０２を送信すると、電圧ＶＴ−ＶＲは２進デー タと関連する電圧に切換わる。端末１０２は電圧ＶＴ−ＶＲの初期変位を検出し 、受信ＲＣＶモードに入る。制御フレーム４０２の伝送が終了すると、電圧ＶＴ −ＶＲは静止状態４０３期間中０に戻り、端末１０２はターン・アラウンド・モ ードＴＡに入る。予め定められた時間の後、端末１０２は送信モードＴＲＮＳに 入り、状態フレーム４０４を伝送し、該状態フレームは共通制御装置１００によ り受信される。状態フレーム４０４の伝送後、端末１０２はＷＡＩＴモード４０ ５に入る。ＷＡＩＴモードは雑音の影響を最小化するため受信器１０３がデイス エイブルされている時間期間であり、従ってこのときはデータの受信は行われな い。ＷＡＩＴモードの予め定められた時間期間が経過した後、端末１０２は再び ＨＵＮＴモードに入る。

【０００８】 以下で加入者端末１０２の動作の詳細を図１、図４および図５を参照して説明 する。データ線路対１０１上でデータが伝送されていないものと仮定すると（即 ちシステムが静止状態にあるものと仮定すると）電圧ＶＴ−ＶＲはほぼ０Ｖ４０ １であり、加入者端末１０２はＨＵＮＴモードにある。共通制御装置１００の制 御装置１２６は導線１２４上に予め定められた数の制御データ・ビットより成る 制御フレームを発生し、該データはデータ線路対１０１を介して送信器１２１に よって伝送される。共通制御装置１００がデータの伝送を開始すると、差分電圧 ＶＴ−ＶＲは制御フレーム４０２の第１のビットとして論理の１を表わす正のレ ベル４０８に向うか、または論理の０を表わす負のレベル４０９に向う。第１の データ・ビットが１レベル４０８であると仮定すると、約０Ｖから＋1.２Ｖより も大なる電圧へのＶＴ−ＶＲの変化は受信器１０３により検出される。このよう にして、第１のデータ・ビットはまた制御フレーム４０２のスタート・ビットと しても作用する。第１のデータ・ビットの受信期間中に有効データ・ビット信号 ＶＤＢが発生され、該信号ＶＤＢは図５の状態図に示すよう加入者端末１０２を ＨＵＮＴモード５０１からＲＣＶモード５０２に切換える。図１に示すように、 信号ＶＤＢは、正の受信パルスＰＲＰ、即ち論理の１データ・ビットまたは負の 受信パルス（ＮＲＰ）即ち論理の０データ・ビットが受信器１０３によりデータ 線路対１０１の両端に検出されたときゲート１０５により発生される。受信され るデータは論理の０かまたは論理の１のいずれかであるから、信号ＶＤＢは制御 フレーム４０２の伝送期間中定常的に１信号状態に留まる。

【０００９】 雑音とデータを区別するため、信号ＶＤＢは４０kbs なるデータ速度の６倍の 速度でサンプルされる。３つの相続くサンプルがデータは未だ存在することを指 示すると、遅延回路１０６がトリガされ、１／２ビット時間後、クロック・エネ イブル信号ＣＥＮを４０KHz のクロック１０８および状態制御装置１０７に加え る。状態制御装置１０７をＨＵＮＴモード５０１からＲＣＶモード５０２に切換 えるのはこのクロック・エネイブル信号ＣＥＮである。４０KHz のクロック１０ ８の出力１２３は、ＣＲＣＣ回路１１０、データ・レシスタ１０９および状態制 御装置１０７にクロック信号を提供する。

【００１０】 状態制御装置１０７は基本的には連続する制御フレーム４０２および４０７を 受信する間に５４の離散的状態を発生するカウンタおよびデコーダ回路である。 ５４の離散的状態は受信（ＲＣＶ）、ターン・アラウンド（ＴＡ）、送信（ＴＲ ＮＳ）、ＷＡＩＴおよびＨＵＮＴより成る端末１０２の動作モードに分割される 。受信ＲＣＶモード５０２期間中、状態Ｃ１−Ｃ２４はビット・クロック速度（ ４０KHz ）で制御フレーム４０２の受信されたデータ・ビットＢ１−Ｂ２４と同 時に生起する。ターン・アラウンドＴＡモード期間中、状態Ｃ２５−Ｃ２７はま たビット・クロック速度（４０KHz ）で生起する。このターン・アラウンド・モ ード５０３期間中はデータ線路対１０１上にはデータは存在しない。端末の送信 ＴＲＮＳモード５０４期間中、状態Ｃ２８−Ｃ５１は状態フレーム４０４のビッ トＢ１−Ｂ２４と同時に生起する。ＷＡＩＴ状態５０５は状態Ｃ５２−Ｃ５３を 含んでいるが、これはクロック１２７から取り出された２００Hzのおそいクロッ ク速度で制御装置１０７により計数される。状態Ｃ５４はＨＵＮＴモード５０１ を形成し、このとき受信器１０３は信号ＲＥＮによってエネイブルされ、データ 線路対１０１上で受信されるデータを再び探索する。状態制御装置１０７は標準 的な集積回路チップを使用して周知の仕方で実現できる。

【００１１】 先に指摘した如く、信号ＶＤＢは制御フレーム４０２のビットＢ１−Ｂ２４を 受信している期間中論理の１である。状態制御装置１０７はデータ・ビットＢ１ ４およびＢ１６の期間中２つの周期的チェックを実行し、制御フレーム期間中デ ータが尚受信されているかどうかを確認する。これらのチェックはインバータ１ １１により反転された信号ＶＤＢ（以下、反転ＶＤＢ信号と記す。なお、図では

【数１】 と表記する）と状態制御装置１０７の状態Ｃ１４（Ｂ１４）およびＣ１６（Ｂ１ ６）期間中に論理の１となる信号Ｃ１４／Ｃ１６のＡＮＤをとるゲート１１２に より実行される。状態Ｃ１４またはＣ１６のいずれかの期間中に線路対１０１上 に最早データが存在しなくなると、信号ＶＤＢは論理の０となり、反転ＶＤＢ信 号は論理の１となり、ＡＮＤゲート１１２は論理の１信号ＦＦをＯＲゲート１１ ３に加え、該ＯＲゲート１１３は状態制御装置１０７にＲＥＳＥＴ信号を出力す る。図５に示すように、状態制御装置１０７が論理の１なるＲＥＳＥＴ信号を受 信すると、状態制御装置１０７はＲＣＶモードからＨＵＮＴモードに戻り、受信 データが制御フレームのデータでないことを指示する。

【００１２】 ゲート１１２は線路対１０１上に存在するかどうかはチェックするがデータが 誤っているかどうかはチェックしないことに注意されたい。制御フレーム４０２ のデータが誤っているかどうかのチェックは共通制御装置１００によって送信さ れる制御フレーム４０２の最後のビット・グループであるサイクリック・リダン ダンシイ・チェック・キャラクタ（ＣＲＣＣ）を用いて通常の仕方で実行される 。加入者端末１０２にあっては、ＣＲＣＣ回路１１０は送信されたＣＲＣＣコー ドを受信し、該コードと受信されたデータから発生されたＣＲＣＣコードを比較 し、データに誤りが存在するかどうか調べる。制御フレーム４０２が誤って受信 されると、有効データＶＤ導線は論理の０となり、ゲート１１４が有効データを 受信したことを示すＶＤＲ信号をゲート１１４が出力することを禁止する。イン バータ１１５はデータ・エラーがＣＲＣＣ回路により検出されたとき端子ＣＬＲ を介してデータ・レジスタ１０９からのデータをクリアする信号ＶＤＲの反転信 号を発生する。加入者端末１０２は状態フレーム４０４を使用して共通制御装置 １００に制御フレーム４０２で誤りが起ったことを知らせ、その結果制御フレー ム４０２は共通制御装置１００により再送される。

【００１３】 データが受信されているとき、状態制御装置１０７は制御フレーム４０２のビ ットを計数し、データ・レジスタ１０９は受信器１０３の導線ＮＲＰから受信さ れたデータの各ビットをロードする。４０KHz のクロック１０８はデータ・レジ スタ１０９および状態制御装置１０７の両者を駆動するので、受信されたデータ ・ビット（Ｂ１−Ｂ２４）と状態制御装置１０７の計数状態（Ｃ１−Ｃ２４）の 間には同期が存在する。状態制御装置１０７は制御フレーム４０２の１６のデー タ・ビットと一致した１６のパルスより成る直列クロック信号ＳＥＲＣＬＫを出 力する。加入者端末１０２中の論理回路（図示せず）は信号ＳＥＲＣＬＫを使用 してＤＡＴＡＯＵＴ導線からのデータ・ビットを種々の記憶装置および制御回路 に加える。これらの回路は計数値が２４のときに制御フレーム４０２のデータが 誤りなく受信されたことを示す有効データ・レデイＶＤＲ信号をゲート１１４が 出力するまでこれらデータ・ビットに対しては作用しない。

【００１４】 カウンタの状態Ｃ２５において制御フレーム４０２の受信が完了すると、状態 制御装置１０７は約ビット時間に等しい時間期間の間ターン・アラウンド（ＴＡ ）モードに入る。カウンタの状態Ｃ２７において、データ線路対１０１の静止状 態がゲート１１６によりチェックされる。ゲート１１６はまた状態制御装置１０ ７に先に受信されたデータが本当に制御フレーム４０２であったかどうかを決定 する他のチェックを実行させる。データ線路対１０１が現在静止状態４０３であ るとすると（制御フレーム４０２の受信後は静止状態とならなければならない） 、反転ＶＤＢ信号はインバータ１１１により論理の１となり、有効フレーム信号 ＶＦがゲート１１６から出力される。有効フレーム信号ＶＦは正しい長さの制御 フレーム４０２が加入者端末１０２により受信されたことを指示する。

【００１５】 カウンタの状態Ｃ２７においてデータが尚データ線路対１０１上に存在する場 合には受信されたデータは有効な制御フレーム４０２ではないことに注意された い。従って反転ＶＤＢ信号は論理の０であり、ゲート１１６は論理の０なる信号 ＶＦを発生し、インバータ１１７は論理の１を出力し、それによってＯＲゲート １１３からＲＥＳＥＴ信号が発生される。図５に示すように、論理の０レベルの 信号ＶＦは状態制御装置１０７をＨＵＮＴモードにリセット５０６する。

【００１６】 有効な制御フレーム４０２が受信されているものと仮定すると、ＶＦは論理の １であり、加入者端末１０２はカウンタの状態がＣ２８に達すると送信ＴＲＮＳ モード５０４に入る。ＴＲＮＳモード期間中、加入者端末１０２は状態フレーム ４０４フォーマットで共通制御装置１００にデータを送信する。図４に示す如く 、状態フレーム４０４は制御フレーム４０２と同様２４ビットのフレームである 。ＴＲＮＳモードにあっては、状態制御装置１０７は論理の１なる送信エネイブ ル信号を出力する。信号ＴＥＮは状態フレームを加入者端末１０２から送信する ことを許容する。

【００１７】 後で詳述するように、送信器１０４はデータ線路対１０１上に２進状態の電圧 信号を出力する。図１に示す如く、状態フレーム４０４で伝送されるデータは加 入者端末１０２の他の部分から導線ＤＡＴＡ ＩＮによって受信される。導線Ｄ ＡＤＡ ＩＮ上の論理の１信号は図４の４１０によって示すような正のＶＴ−Ｖ Ｒ信号を発生し、論理の０は負のＶＴ−ＶＲ信号４１１を発生する。

【００１８】 共通制御装置１００の受信器１２２はデータ線路対１０１を介してデータを受 信し、導線１２５にデータを出力して制御装置１２６に加える。受信器１２２の 動作は以下で詳細に述べる受信器１０３の動作と同一である。共通制御装置１０ ０はデータ線路対１０１を介しての半二重動作を可能とする回路（図示せず）を 含んでいる。加入者端末１０２に対して述べたのと類似の周知の仕方で、共通制 御装置１００は図４に示すように約２５ms毎に周期的に制御フレーム４０２を加 入者端末１０２に伝送し、状態フレーム４０４を加入者端末１０２から受信する よう作られている。

【００１９】 加入者端末１０２のＴＲＮＳモード期間中、状態制御装置１０７はＤＡＴＡ ＩＮ導線からのデータを送信器１０４が４０kbs の速度で送信することを許容す る。状態制御装置１０７が計数状態Ｃ５１に達すると、状態フレーム４０４中の ２４ビットのデータすべてが伝送され終っており、送信器１０４はＴＥＮが論理 の０になるとデイスエイブルされる。状態制御装置１０７は計数状態Ｃ５２でＷ ＡＩＴモード５０５に入る。

【００２０】 ＷＡＩＴモード期間中、即ち時間期間４０５中、状態制御装置１０７は最早ク ロック１０８の４０KHz の速度では計数せず、クロック１２７の２００Hzの速度 で計数するよう切換えられる。このようにしてカウンタの状態Ｃ５２およびＣ５ ３より成るＷＡＩＴモードは約１０msであり、この間ＲＥＮおよびＴＥＮは共に 論理の０レベルであり、従って送信器１０４および受信器１０３はデイスエイブ ルされている。ここで制御フレーム４０２は２５ms毎にのみ送信されるので、受 信器１０３はＴＲＮＳモードが終了した直後にはエネイブルされないことに注意 されたい。ＷＡＩＴモード期間中受信器１０３をデイスエイブル状態に保持する ことによりこの１０msの期間中誤って起動することが防止され、従ってシステム の耐雑音性が改善される。

【００２１】 計数状態Ｃ５４において状態制御装置１０７はＨＵＮＴモード５０１にリセッ トされ、受信器１０３は信号ＲＥＮが論理の１にセットされたときエネイブルさ れる。ＨＵＮＴモード、即ち時間期間４０６にあっては受信器１０３は次の制御 フレームのデータ４０７を受信する準備状態にある。

【００２２】 以下では同一の送信器１０４および１２１と同一の受信器１０３および１２２ の詳細な動作について述べる。本考案に従い、制御フレーム４０２および状態フ レーム４０４の如きデータの伝送はスタート・ビットやトップ・ビットの系列を 必要とすることなしに実行される。本考案を実現する装置を図１、図２および図 ３を参照して述べる。

【００２３】 共通制御装置１００および端末１０２は夫々２線式のデータ線路対１０１のイ ンピーダンスと整合させるため線路終端抵抗１１９および１２０を有している。 受信器１０３および送信器１０４はデータ線路対１０１に並列に接続されている 。同様に共通制御装置１００はデータ線路対１０１に並列に接続された送信器１ ２１および受信器１２２を有している。２進データが伝送されていない静止期間 中、データ線路対１０１のチップＴおよびリングＲ導線間の電圧ＶＴ−ＶＲは受 信器１０３および１２２の入力抵抗回路網により形成されている。この静止電圧 はデータ線路対１０１上の論理の０および論理の１なるデータ・ビットを表わす ２つの電圧のほぼ中間の値を有している。図４を参照すると４００に示すように 約＋1.２Ｖよりも大きいＶＴ−ＶＲ電圧は論理の１を表わし、約−1.２Ｖより小 さい電圧は論理の０を表わす。静止電圧は−0.５Ｖから＋0.５Ｖの間の値を有し ている。＋0.５Ｖ〜＋1.２Ｖおよび−0.５〜−1.２Ｖの電圧は不確定状態である 。

【００２４】 図２を参照すると、送信器１０４の回路の詳細が示されている。送信器１２２ の回路は送信器１０４の回路と同一である。先に指摘した如く、送信エネイブル 導線ＴＥＮは送信状態期間中を除いて論理の０レベルである。導線ＴＥＮが論理 の０レベルであると、駆動器制御回路２０１はエネイブルされず、従って導線Ｔ １も導線Ｒ１もいずれも論理の１レベルにはない。駆動器制御回路２０１はＡＮ Ｄゲート２１８、２１９およびインバータ２２０より成る。導線ＴＥＮが論理の ０のとき、ＡＮＤゲート２１８および２１９は共に論理の０を出力する。導線Ｔ ＥＮが論理の１であるとき、導線ＤＡＴＡ ＩＮ上の論理の１および０は夫々導 線Ｔ１上の論理の１および０に、そして導線Ｔ０上の論理の０および１になる。 このようにして駆動器制御回路２０１がエネイブルされると、導線ＤＡＴＡ Ｉ Ｎ上の論理の１入力は同一の電流源２０２および２０３をエネイブルし、同一の 電流源２０４および２０５をデイスエイブルする。同様に、導線ＤＡＴＡ ＩＮ 上の論理の０入力は電流源２０２および２０３をデイスエイブルし、電流源２０ ４および２０５をエネイブルする。

【００２５】 静止期間中、導線ＴＥＮは論理の０レベルにあり、駆動器制御回路２０１はデ イスエイブルされ、従って電流源２０２〜２０５はデイスエイブルされる。この 条件の下ではダイオード２０６〜２１７は＋2.４Ｖの電圧源がデータ線路対１０ １のチップＴまたはリングＲ導線から電流をとり出したり、または電流をシンク したりすることが防止される。静止期間中、送信器１０４および１２１はデータ 線路対１０１から切離され、従ってデータ線路対１０１上の直流電圧は受信器１ ０３および１２２の抵抗によって決定される。

【００２６】 図３を参照すると、電圧比較器３０１および３０２は高い入力インピーダンス を有しているので、導線ＴおよびＲ上の電圧は＋2.４Ｖおよび＋2.３Ｖの電圧源 ならびに図１の終端抵抗１１９および１２０によって決定される。差分電圧ＶＴ −ＶＲは＋0.１Ｖ以下であり、これは図４に示す静止電圧の範囲（＋0.５〜−0. ５Ｖ）の間に十分入っている。導線ＴおよびＲ上に静止電圧が加わっている場合 、図３の受信器３０１および３０２の出力は共に論理の０である。

【００２７】 図２に戻ると、送信ＴＲＮＳモード期間中、導線ＴＥＮは論理の１レベルにあ り、それによって駆動器制御回路２０１をエネイブルする。駆動器制御回路２０ １がエネイブルされると、導線ＤＡＴＡ ＩＮ上の論理の０は導線Ｔ１上に論理 の０信号を、導線Ｒ１上に論理の１信号を発生する。この条件が成立している期 間中、電流源２０２および２０３はデイスエイブルされ、電流源２０４および２ ０５はエネイブルされる。その結果、約２２mAのループ電流がリング導線Ｒ、共 通制御装置１００およびチップ導線Ｔを通して流れる。同様に、導線ＤＡＴＡ ＩＮ上に論理の１なるデータ・ビットが存在するものと仮定すると、導線Ｔ１は 論理の１となり、導線Ｒ１は論理の０となり、その結果電流源２０２、２０３は エネイブルされ、電流源２０４、２０５はデイスエイブルされる。この場合、約 ２２mAのループ電流が電流源２０２および２０３により発生される。このループ 電流はダイオード２０６から導線Ｔ、抵抗１１９および１２０、受信器１０３お よび１２２、導線Ｒ、ダイオード２０７を通して電流源２０３に流れる。Ｒ１は 論理の０であるので、電流源２０５はオフであり、ダイオード２１３には電流は 流れない。

【００２８】 次に図３を参照して受信器１０３の回路の動作について述べる。先に指摘した 如く、受信器１２２は抵抗３０３〜３１０を介して逆並列的にデータ線路対１０ １に接続された電圧比較器３０１および３０２より成る。受信器１２２の動作は 受信器１０３の動作と同一であり、これ以上述べない。

【００２９】 好ましき実施例ではデータ伝送または制御フレーム４０２の終了はデータ・ビ ットを計数することにより決定されるが、ここで述べた回路を使用すれば受信器 １０３は電圧ＶＴ−ＶＲが２進状態電圧から静止状態への変位を検出することに よってもデータ伝送の終了を決定し得ることは明らかである。

【００３０】 当業者にあっては図１、図２および図３に示す好ましき実施例は周知の個別論 理回路、ＬＳＩ回路またはマイクロプロセッサ回路を使用して実現し得ることは 明白である。好ましき実施例を半二重データ通信システムの一部として述べたが 、全二重データ通信システムに適用することもできる。このようにして、以上述 べたことは本考案の原理の応用を例示するにすぎないことを理解されたい。当業 者にあっては本考案の精神および範囲を逸脱することなく他の方法および回路を 実現し得ることは明白である。

【図面の簡単な説明】

【図１】通信システムの一部としての本考案を示す図で
ある。

【図２】送信回路の詳細な図である。

【図３】受信回路の詳細な図である。

【図４】通信施設上の典型的な電圧波形図である。

【図５】図１に示すシステムの動作状態図である。

【符号の説明】

２０２ 第１の電流源 ２０３ 第１の電流源 ２０４ 第２の電流源 ２０５ 第２の電流源 ３０１ 第１の増幅器 ３０２ 第２の増幅器

Claims (4)

【実用新案登録請求の範囲】
1. 【請求項１】 固定長のデータキャラクタを一対の線路
   を介して伝送する非同期２進データ通信回路（例えば図
   １）において、２進データの論理１の状態と論理０の状
   態を表わす２つのレベルの中間レベルである静止電圧が
   キャラクタとキャラクタの間の期間中に形成され、およ
   び前記静止電圧から該論理１または論理０の状態を表わ
   す電圧レベルのいずれかへの最初の変位が該データキャ
   ラクタのデータビットの開始を表わし、当該データビッ
   トの２進値は該最初の変位における論理状態電圧によっ
   て表わされるものであることを特徴とする非同期２進デ
   ータ通信回路。
2. 【請求項２】 請求項１記載の非同期２進データ通信回
   路において、各々反転および非反転入力端子を有し、前
   記静止電圧からの変位を検出する第１および第２の増幅
   器（例えば３０１、３０２、図３）を含み、前記線路対
   の一方の導線は前記第１の増幅器の反転入力端子および
   前記第２の増幅器の非反転入力端子に接続されており、
   前記線路対の他方の導線は前記第１の増幅器の非反転入
   力端子および前記第２の増幅器の反転入力端子に接続さ
   れていることを特徴とする非同期２進データ通信回路。
3. 【請求項３】 請求項１記載の非同期２進データ通信回
   路において、前記線路対を介しての第１の電流源（例え
   ば２０２、２０３、図２）から第１の方向に流れる第１
   のループ電流が論理０なる２進データ信号を表わす差分
   電圧を発生し、および前記線路対を介しての第２の電流
   源（例えば２０４、２０５、図２）から第２の方向に流
   れる第２のループ電流が論理１の２進データ信号を表わ
   す差分電圧を発生することを特徴とする非同期２進デー
   タ通信回路。
4. 【請求項４】 請求項１記載の非同期２進データ通信回
   路において、一定長のキャラクタの計数値がデータ・キ
   ャラクタの終了を指示することを特徴とする非同期２進
   データ通信回路。