JP2511469B2 - ホ−ムバスシステム - Google Patents
ホ−ムバスシステムInfo
- Publication number
- JP2511469B2 JP2511469B2 JP62202044A JP20204487A JP2511469B2 JP 2511469 B2 JP2511469 B2 JP 2511469B2 JP 62202044 A JP62202044 A JP 62202044A JP 20204487 A JP20204487 A JP 20204487A JP 2511469 B2 JP2511469 B2 JP 2511469B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- home bus
- receiver
- signal
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】 ［技術分野］ 本発明は、ホームバスシステムに関するものである。
［背景技術］ 従来、この種のホームバスシステムは、第４図に示す
ように、ホームバスコントローラ１と、電話機2a,セキ
ュリティユニット2b,エアコン2cなどの端末機器とがホ
ームバス３を介して接続され、各端末機器2a〜2cとホー
ムバス３との間には整合をとるためのインターフェース
ユニット4a〜4cが介装されている。また、共通の伝送路
であるホームバス３のツイストペア線、同軸ケーブルか
らの情報の取り出しは、情報コンセント5a〜5cを介して
行なわれ、外線ｌや放送網（CATV網）BCなどの外部情報
網へはホームバスコントローラ１を経由して接続される
ようになっている。
ように、ホームバスコントローラ１と、電話機2a,セキ
ュリティユニット2b,エアコン2cなどの端末機器とがホ
ームバス３を介して接続され、各端末機器2a〜2cとホー
ムバス３との間には整合をとるためのインターフェース
ユニット4a〜4cが介装されている。また、共通の伝送路
であるホームバス３のツイストペア線、同軸ケーブルか
らの情報の取り出しは、情報コンセント5a〜5cを介して
行なわれ、外線ｌや放送網（CATV網）BCなどの外部情報
網へはホームバスコントローラ１を経由して接続される
ようになっている。
また、ホームバス３を構成するツイストペア線および
同軸ケーブルにて伝送される信号は、制御信号と情報信
号とに分類され、各々にその信号伝達チャンネルとして
制御チャンネルと情報チャンネルとが規定されている。
なお、同軸ケーブルの場合には、伝送周波数帯域により
制御チャンネル、情報チャンネルが区別され、ツイスト
ペア線の場合はその媒体により制御チャンネル、情報チ
ャンネルが区別されるようになっている。
同軸ケーブルにて伝送される信号は、制御信号と情報信
号とに分類され、各々にその信号伝達チャンネルとして
制御チャンネルと情報チャンネルとが規定されている。
なお、同軸ケーブルの場合には、伝送周波数帯域により
制御チャンネル、情報チャンネルが区別され、ツイスト
ペア線の場合はその媒体により制御チャンネル、情報チ
ャンネルが区別されるようになっている。
ここに、制御信号Vaのフォーマットは、第５図（ａ）
に示すように、優先コード（Ａ）、自己アドレス
（Ｂ）、相手アドレス（Ｃ）、制御コード（Ｄ）、電文
長（Ｅ）、データ／コマンド（Ｆ）、チェックコード
（Ｇ）、ダミーコード（Ｈ）、ACK/NAK（Ｉ）にて形成
されている。但し、メッセージパケットは、256キャラ
クタであり、このメッセージパケットは、キャラクタを
論理単位として構成し、各キャラクタは調歩同期のスタ
ート、ストップおよびパリティの各ビットを含む11ビッ
トにより構成されている。第５図（ｂ）はビット単位の
伝送波形を示すもので、デューティ比50％、負論理のAM
I信号（Alternate Mark Inversion）となっている。こ
のAMI信号は、パルス有のとき「０」であり、パルス無
のとき「１」であり、「０」のパルスは順次交互に正、
負極性にならなければならない。また、各制御信号Va間
には、それぞれ休止期間T0が設けられている。
に示すように、優先コード（Ａ）、自己アドレス
（Ｂ）、相手アドレス（Ｃ）、制御コード（Ｄ）、電文
長（Ｅ）、データ／コマンド（Ｆ）、チェックコード
（Ｇ）、ダミーコード（Ｈ）、ACK/NAK（Ｉ）にて形成
されている。但し、メッセージパケットは、256キャラ
クタであり、このメッセージパケットは、キャラクタを
論理単位として構成し、各キャラクタは調歩同期のスタ
ート、ストップおよびパリティの各ビットを含む11ビッ
トにより構成されている。第５図（ｂ）はビット単位の
伝送波形を示すもので、デューティ比50％、負論理のAM
I信号（Alternate Mark Inversion）となっている。こ
のAMI信号は、パルス有のとき「０」であり、パルス無
のとき「１」であり、「０」のパルスは順次交互に正、
負極性にならなければならない。また、各制御信号Va間
には、それぞれ休止期間T0が設けられている。
ところで、従来のインターフェースユニット4a〜4cの
構成は、第６図に示すように、制御信号Vaが伝送される
ホームバス３の信号線D1,D2に接続されたパルストラン
ス10と、一対のドライバー11a,11bおよびレシーバ12a,1
2bと、ナンド回路よりなる合成回路13と、自己アドレス
設定部14と、相手アドレス設定部15と、演算処理部16と
で構成されており、その動作は以下のようになってい
る。
構成は、第６図に示すように、制御信号Vaが伝送される
ホームバス３の信号線D1,D2に接続されたパルストラン
ス10と、一対のドライバー11a,11bおよびレシーバ12a,1
2bと、ナンド回路よりなる合成回路13と、自己アドレス
設定部14と、相手アドレス設定部15と、演算処理部16と
で構成されており、その動作は以下のようになってい
る。
いま、演算処理部16は、端末機器2a〜2cから監視信号
が入力されたとき、この監視信号に基いて自己アドレス
（Ｂ）および相手アドレス（Ｃ）などを付加した制御信
号Vaを送出するためのドライブ信号Vs（＋）,Vs（−）
を作成して出力し、このドライブ信号Vs（＋）,Vs
（−）によってドライバー11a,11bを制御してパルスト
ランス10を介してホームバス３にAMI信号よりなる制御
信号Vaを送出するようになっている。また、ホームバス
３を介して伝送される制御信号Vaは、パルストランス1
0、レシーバー12a,12bおよび合成回路13にて受信され、
この受信出力Vrは演算処理部16にて常にモニタされてお
り、その制御信号Va中の相手アドレス（Ｃ）が自己アド
レス設定部14に設定されている自己アドレス（Ｂ）と一
致すれば端末機器2a〜2cに対して受信されたデータ（あ
るいはコマンド）を出力するようになっている。ところ
で、このような従来例において、ホームバス３にて伝送
されるAMI信号がノイズの影響を受けて伝送エラーが生
じた場合には、チェックコード（Ｇ）に基いたパリティ
チェックあるいはビット数チェックによって伝送エラー
が検出されるようになっているが、伝送エラーのチェッ
クが即時的に行なわれていないので、明らかな伝送エラ
ーが生じていてもパリティチェックあるいはビットチェ
ックが行なわれるまでは伝送エラーが確認できず、伝送
エラーに対する対応が遅れてしまうという問題があっ
た。すなわち、正極性のパルスあるいは負極性のパルス
が連続して得られた場合には、明らかな伝送エラーが生
じていることになるが、この時点では伝送エラーを検出
することができず、チェックコード（Ｇ）が受信されて
から伝送エラーが判定されるようになっていたので、即
時的に伝送エラーの認識が行えず、伝送エラーに対する
対応が遅くなってしまうという問題があった。
が入力されたとき、この監視信号に基いて自己アドレス
（Ｂ）および相手アドレス（Ｃ）などを付加した制御信
号Vaを送出するためのドライブ信号Vs（＋）,Vs（−）
を作成して出力し、このドライブ信号Vs（＋）,Vs
（−）によってドライバー11a,11bを制御してパルスト
ランス10を介してホームバス３にAMI信号よりなる制御
信号Vaを送出するようになっている。また、ホームバス
３を介して伝送される制御信号Vaは、パルストランス1
0、レシーバー12a,12bおよび合成回路13にて受信され、
この受信出力Vrは演算処理部16にて常にモニタされてお
り、その制御信号Va中の相手アドレス（Ｃ）が自己アド
レス設定部14に設定されている自己アドレス（Ｂ）と一
致すれば端末機器2a〜2cに対して受信されたデータ（あ
るいはコマンド）を出力するようになっている。ところ
で、このような従来例において、ホームバス３にて伝送
されるAMI信号がノイズの影響を受けて伝送エラーが生
じた場合には、チェックコード（Ｇ）に基いたパリティ
チェックあるいはビット数チェックによって伝送エラー
が検出されるようになっているが、伝送エラーのチェッ
クが即時的に行なわれていないので、明らかな伝送エラ
ーが生じていてもパリティチェックあるいはビットチェ
ックが行なわれるまでは伝送エラーが確認できず、伝送
エラーに対する対応が遅れてしまうという問題があっ
た。すなわち、正極性のパルスあるいは負極性のパルス
が連続して得られた場合には、明らかな伝送エラーが生
じていることになるが、この時点では伝送エラーを検出
することができず、チェックコード（Ｇ）が受信されて
から伝送エラーが判定されるようになっていたので、即
時的に伝送エラーの認識が行えず、伝送エラーに対する
対応が遅くなってしまうという問題があった。
［発明の目的］ 本発明は上記の点に鑑みて為されたものであり、その
目的とするところは、伝送エラーの認識を即時的に行う
ことができ、伝送エラーに対す対応を迅速に行うことが
できるホームバスシステムを提供することにある。
目的とするところは、伝送エラーの認識を即時的に行う
ことができ、伝送エラーに対す対応を迅速に行うことが
できるホームバスシステムを提供することにある。
［発明の開示］ （構 成） 本発明は、ホームバスコントローラと複数の端末機器
とをホームバスを介して接続するとともに、ホームバス
と端末機器との間の整合用のインターフェースユニット
を介装し、ホームバスにて伝送される制御信号をAMI信
号としたホームバスシステムにおいて、正極性のパルス
を検出するとパルスを出力する第１のレシーバと、負極
性のパルスを検出するとパルスを出力する第２のレシー
バと、第１のレシーバから出力されるパルスをカウント
し第２のレシーバから出力されるパルスによりリセット
される２ビットの第１のカウンタと、第２のレシーバか
ら出力されるパルスをカウントし第１のレシーバから出
力されるパルスによりリセットされる２ビットの第２の
カウンタと、第１のカウンタと第２のカウンタとの出力
の論理和をとるオア回路とからなるエラー検出部をイン
ターフェースユニットに設け、正極性のパルスあるいは
負極性のパルスが連続したときにオア回路からエラー信
号を出力するものである。
とをホームバスを介して接続するとともに、ホームバス
と端末機器との間の整合用のインターフェースユニット
を介装し、ホームバスにて伝送される制御信号をAMI信
号としたホームバスシステムにおいて、正極性のパルス
を検出するとパルスを出力する第１のレシーバと、負極
性のパルスを検出するとパルスを出力する第２のレシー
バと、第１のレシーバから出力されるパルスをカウント
し第２のレシーバから出力されるパルスによりリセット
される２ビットの第１のカウンタと、第２のレシーバか
ら出力されるパルスをカウントし第１のレシーバから出
力されるパルスによりリセットされる２ビットの第２の
カウンタと、第１のカウンタと第２のカウンタとの出力
の論理和をとるオア回路とからなるエラー検出部をイン
ターフェースユニットに設け、正極性のパルスあるいは
負極性のパルスが連続したときにオア回路からエラー信
号を出力するものである。
しかして、ホームバスを伝送されるAMI信号を構成し
ているパルス列の極性に誤りが生じると同時に伝送エラ
ーを検出することにより、伝送エラーに対する対応を迅
速に行うことができるホームバスシステムを提供するも
のである。
ているパルス列の極性に誤りが生じると同時に伝送エラ
ーを検出することにより、伝送エラーに対する対応を迅
速に行うことができるホームバスシステムを提供するも
のである。
とくに、２個のレシーバと２個のカウンタと１個のオ
ア回路とによりエラー検出部を構成していることによっ
て、ホームバスから正極性のパルスあるいは負極性のパ
ルスが２個連続して入力された時点でエラー信号を出力
するから、何ら複雑な演算を要することなく比較的簡単
な構成部品のみで伝送エラーの検出を行うことができ
る。
ア回路とによりエラー検出部を構成していることによっ
て、ホームバスから正極性のパルスあるいは負極性のパ
ルスが２個連続して入力された時点でエラー信号を出力
するから、何ら複雑な演算を要することなく比較的簡単
な構成部品のみで伝送エラーの検出を行うことができ
る。
（実施例） 第１図は本発明一実施例のインターフェースユニット
4a〜4cの要部構成を示すもので、従来例と同様のホーム
バスシステムのインターフェースユニット4a〜4cにおい
て、正極性のパルスあるいは負極性のパルスが連続した
ことを検出してエラー信号を出力するエラー検出部６を
インターフェースユニット4a〜4cに設けたものである。
エラー検出部６は、レシーバー12a,12bから出力される
一方のパルスをカウントするとともに他方のパルスでリ
セットされる２ビットのカウンタ回路CO1,CO2と、カウ
ンタ回路CO1,CO2のカウントアップ出力の論理和をとる
オア回路ORとで形成されており、オア回路ORから出力さ
れるエラー信号Veは演算処理部16に入力されている。ま
た、ドライバー11a,11bは、バッファBA1,BA2およびトラ
ンジスタQ1,Q2にて形成され、レシーバー12a,12bは、コ
ンパレータCP1,CP2にて形成されている。図中、抵抗R1,
R2、R3,R4は受信信号分圧用の抵抗、抵抗R5,R6は基準電
圧設定用の抵抗、抵抗R7,R8はプルアップ用の抵抗、抵
抗R9,R10はベース抵抗である。
4a〜4cの要部構成を示すもので、従来例と同様のホーム
バスシステムのインターフェースユニット4a〜4cにおい
て、正極性のパルスあるいは負極性のパルスが連続した
ことを検出してエラー信号を出力するエラー検出部６を
インターフェースユニット4a〜4cに設けたものである。
エラー検出部６は、レシーバー12a,12bから出力される
一方のパルスをカウントするとともに他方のパルスでリ
セットされる２ビットのカウンタ回路CO1,CO2と、カウ
ンタ回路CO1,CO2のカウントアップ出力の論理和をとる
オア回路ORとで形成されており、オア回路ORから出力さ
れるエラー信号Veは演算処理部16に入力されている。ま
た、ドライバー11a,11bは、バッファBA1,BA2およびトラ
ンジスタQ1,Q2にて形成され、レシーバー12a,12bは、コ
ンパレータCP1,CP2にて形成されている。図中、抵抗R1,
R2、R3,R4は受信信号分圧用の抵抗、抵抗R5,R6は基準電
圧設定用の抵抗、抵抗R7,R8はプルアップ用の抵抗、抵
抗R9,R10はベース抵抗である。
以下、実施例の動作について説明する。いま、第２図
（ａ）はホームバス３上の制御信号Vaの＋側にノイズＮ
が重畳された場合を示すもので、カウンタ回路CO1のク
ロック端子▲▼に印加されるレシーバー12a出力
は第２図（ｂ）に示すようになっており、リセット端子
▲▼に印加されるレシーバー12b出力は第２
図（ｃ）に示すようになっている。したがって、ノイズ
Ｎの重畳部分以外では、カウンタ回路のクロック端子▲
▼およびリセット端子▲▼に交互にパ
ルスが印加されるので、カウンタ回路CO1のカウントア
ップ出力Q2は第２図（ｄ）に示すようにＬとなってい
る。一方、ノイズＮの重畳部分では、正極性のパルスが
２個連続してカウンタ回路CO1のクロック端子▲
▼に入力されるので、カウンタ回路CO1のカウントアッ
プ出力Q2がＨになり、オア回路OR出力がＨになってエラ
ー信号Veが出力されることになる。なお、制御信号Vaの
一側は正常な信号であるので、カウンタ回路CO2のクロ
ック端子▲▼およびリセット端子▲▼
に、交互にパルスが印加され、カウントアップ出力Q2が
Ｈになることはない。
（ａ）はホームバス３上の制御信号Vaの＋側にノイズＮ
が重畳された場合を示すもので、カウンタ回路CO1のク
ロック端子▲▼に印加されるレシーバー12a出力
は第２図（ｂ）に示すようになっており、リセット端子
▲▼に印加されるレシーバー12b出力は第２
図（ｃ）に示すようになっている。したがって、ノイズ
Ｎの重畳部分以外では、カウンタ回路のクロック端子▲
▼およびリセット端子▲▼に交互にパ
ルスが印加されるので、カウンタ回路CO1のカウントア
ップ出力Q2は第２図（ｄ）に示すようにＬとなってい
る。一方、ノイズＮの重畳部分では、正極性のパルスが
２個連続してカウンタ回路CO1のクロック端子▲
▼に入力されるので、カウンタ回路CO1のカウントアッ
プ出力Q2がＨになり、オア回路OR出力がＨになってエラ
ー信号Veが出力されることになる。なお、制御信号Vaの
一側は正常な信号であるので、カウンタ回路CO2のクロ
ック端子▲▼およびリセット端子▲▼
に、交互にパルスが印加され、カウントアップ出力Q2が
Ｈになることはない。
また、制御信号Vaの一側にノイズＮが重畳された場合
の動作は第３図に示すようになり、負極性のパルスが連
続したときにカウンタ回路CO2のカウントアップ出力Q2
がＨになり、オア回路OR出力がＨになってエラー信号Ve
が出力されるようになっている。
の動作は第３図に示すようになり、負極性のパルスが連
続したときにカウンタ回路CO2のカウントアップ出力Q2
がＨになり、オア回路OR出力がＨになってエラー信号Ve
が出力されるようになっている。
以上のように、実施例にあっては、正極性あるいは負
極性のパルスが連続して得られたときに、エラー信号Ve
が出力されるようになっているので、伝送エラーの認識
を即時的に行うことでき、伝送エラーに対する対応を迅
速に行えることになる。
極性のパルスが連続して得られたときに、エラー信号Ve
が出力されるようになっているので、伝送エラーの認識
を即時的に行うことでき、伝送エラーに対する対応を迅
速に行えることになる。
［発明の効果］ 本発明は上述のように、ホームバスコントローラと複
数の端末機器とをホームバスを介して接続するととも
に、ボームバスと端末機器との間に整合用のインターフ
ェースユニットを介装し、ホームバスにて伝送される制
御信号をAMI信号としたホームバスシステムにおいて、
正極性のパルスを検出するとパルスを出力する第１のレ
シーバと、負極性のパルスを検出するとパルスを出力す
る第２のレシーバと、第１のレシーバから出力されるパ
ルスをカウントし第２のレシーバから出力されるパルス
によりリセットされる２ビットの第１のカウンタと、第
２のレシーバから出力されるパルスをカウントし第１の
レシーバから出力されるパルスによりリセットされる２
ビットの第２のカウントと、第１のカウンタと第２のカ
ウンタとの出力の論理和をとるオア回路とからなるエラ
ー検出部をインターフェースユニットに設け、正極性の
パルスあるいは負極性のパルスが連続したときにオア回
路からエラー信号を出力するものであり、正極性あるい
は負極性のパルスが連続したときにエラー信号を出力す
るようにしているので、伝送エラーの認識を即時的に行
うことができ、伝送エアーに対する対応を迅速に行うこ
とができるという効果があり、とくに、２個のレシーバ
と２個のカウンタと１個のオア回路とによりエラー検出
部を構成して、ホームバスから正極性のパルスあるいは
負極性のパルスが２個連続して入力された時点でエラー
信号を出力するから、何ら複雑な演算を要することなく
比較的簡単な構成部品のみで伝送エラーの検出を行うこ
とができるという利点がある。
数の端末機器とをホームバスを介して接続するととも
に、ボームバスと端末機器との間に整合用のインターフ
ェースユニットを介装し、ホームバスにて伝送される制
御信号をAMI信号としたホームバスシステムにおいて、
正極性のパルスを検出するとパルスを出力する第１のレ
シーバと、負極性のパルスを検出するとパルスを出力す
る第２のレシーバと、第１のレシーバから出力されるパ
ルスをカウントし第２のレシーバから出力されるパルス
によりリセットされる２ビットの第１のカウンタと、第
２のレシーバから出力されるパルスをカウントし第１の
レシーバから出力されるパルスによりリセットされる２
ビットの第２のカウントと、第１のカウンタと第２のカ
ウンタとの出力の論理和をとるオア回路とからなるエラ
ー検出部をインターフェースユニットに設け、正極性の
パルスあるいは負極性のパルスが連続したときにオア回
路からエラー信号を出力するものであり、正極性あるい
は負極性のパルスが連続したときにエラー信号を出力す
るようにしているので、伝送エラーの認識を即時的に行
うことができ、伝送エアーに対する対応を迅速に行うこ
とができるという効果があり、とくに、２個のレシーバ
と２個のカウンタと１個のオア回路とによりエラー検出
部を構成して、ホームバスから正極性のパルスあるいは
負極性のパルスが２個連続して入力された時点でエラー
信号を出力するから、何ら複雑な演算を要することなく
比較的簡単な構成部品のみで伝送エラーの検出を行うこ
とができるという利点がある。
第１図は本発明一実施例を要部回路図、第２図および第
３図は同上の動作説明図、第４図は本発明に係るホーム
バスシステムの概略構成図、第５図は同上の動作説明
図、第６図は同上の要部回路図である。 １はホームバスコントローラ、2a〜2cは端末機器、３は
ホームバス、4a〜4cはインターフェースユニット、６は
エラー検出部である。
３図は同上の動作説明図、第４図は本発明に係るホーム
バスシステムの概略構成図、第５図は同上の動作説明
図、第６図は同上の要部回路図である。 １はホームバスコントローラ、2a〜2cは端末機器、３は
ホームバス、4a〜4cはインターフェースユニット、６は
エラー検出部である。
Claims (1)
- 【請求項１】ホームバスコントローラと複数の端末機器
とをホームバスを介して接続するとともに、ホームバス
と端末機器との間に整合用のインターフェースユニット
を介装し、ホームバスにて伝送される制御信号をAMI信
号としたホームバスシステムにおいて、正極性のパルス
を検出するとパルスを出力する第１のレシーバと、負極
性のパルスを検出するとパルスを出力する第２のレシー
バと、第１のレシーバから出力されるパルスをカウント
し第２のレシーバから出力されるパルスによりリセット
される２ビットの第１のカウンタと、第２のレシーバか
ら出力されるパルスをカウントし第１のレシーバから出
力されるパルスによりリセットされる２ビットの第２の
カウンタと、第１のカウンタと第２のカウンタとの出力
を論理和をとるオア回路とからなるエラー検出部をイン
ターフェースユニットに設け、正極性のパルスあるいは
負極性のパルスが連続したときにオア回路からエラー信
号を出力することを特徴とするホームバスシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62202044A JP2511469B2 (ja) | 1987-08-13 | 1987-08-13 | ホ−ムバスシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62202044A JP2511469B2 (ja) | 1987-08-13 | 1987-08-13 | ホ−ムバスシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6444651A JPS6444651A (en) | 1989-02-17 |
| JP2511469B2 true JP2511469B2 (ja) | 1996-06-26 |
Family
ID=16450997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62202044A Expired - Lifetime JP2511469B2 (ja) | 1987-08-13 | 1987-08-13 | ホ−ムバスシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2511469B2 (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5742249A (en) * | 1980-08-27 | 1982-03-09 | Nippon Telegr & Teleph Corp <Ntt> | Digital transmission system |
| JPS57132462A (en) * | 1981-02-09 | 1982-08-16 | Nec Corp | Monitoring system for digital relay device |
| JPS57140054A (en) * | 1981-02-23 | 1982-08-30 | Nec Corp | Ami coding circuit |
| JPS592461A (ja) * | 1982-06-28 | 1984-01-09 | Fujitsu Ltd | 擬似同期防止方式 |
| JPS60144046A (ja) * | 1984-01-06 | 1985-07-30 | Nec Corp | フレ−ム同期回路 |
-
1987
- 1987-08-13 JP JP62202044A patent/JP2511469B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5742249A (en) * | 1980-08-27 | 1982-03-09 | Nippon Telegr & Teleph Corp <Ntt> | Digital transmission system |
| JPS57132462A (en) * | 1981-02-09 | 1982-08-16 | Nec Corp | Monitoring system for digital relay device |
| JPS57140054A (en) * | 1981-02-23 | 1982-08-30 | Nec Corp | Ami coding circuit |
| JPS592461A (ja) * | 1982-06-28 | 1984-01-09 | Fujitsu Ltd | 擬似同期防止方式 |
| JPS60144046A (ja) * | 1984-01-06 | 1985-07-30 | Nec Corp | フレ−ム同期回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6444651A (en) | 1989-02-17 |
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