JPH0659054B2

JPH0659054B2 - デ−タ伝送装置

Info

Publication number: JPH0659054B2
Application number: JP62177266A
Authority: JP
Inventors: 泰治田島
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-07-17
Filing date: 1987-07-17
Publication date: 1994-08-03
Anticipated expiration: 2009-08-03
Also published as: JPS6422138A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ホームバスシステムなどに好適なデータ伝送
装置に関する。

〔従来の技術〕

家庭内の電気機器等を相互に接続し、これらの操作，管
理を行なういわゆるホームバスシステムが各方面から提
案されている。このホームバスシステムは、共通伝送路
（バス）に電気機器等を接続し、バスを介してそれらを
制御したり、データのやりとりを行なうシステムであ
る。

第１４図はホームバスシステムの概念図であつて、１は
ホームバス、２〜５は情報コンセント、６〜９はデータ
の送受を行うデータ伝送装置、１０〜１３は家庭内の各
端末である。

同図において、各端末１０〜１３が信号をホームバス１
上で伝送する場合には、複数のビツトから成るパケツト
と呼ばれる単位で信号伝送を行ない、このパケツト単位
で通信制御が行なわれる。第１５図にホームバスシステ
ムに使用されている代表的なパケツトフオーマツトを示
す。なお、同図において、１４は優先ビツト部、１５は
自己アドレス部、１６は相手アドレス部、１７は制御コ
ード部、１８は電文長部、１９はデータ部、２０はフレ
ームチエツクコード部、２１は受信端末からの応答信
号、２２は次のパケツトである。１パケツトの各部１４
〜１９は、たとえば１ビツトのスタートビツト、８ビツ
トからなる内容を表わすビツト群、１ビツトのパリテイ
ビツトおよび１ビツトのストツプビツトからなつてい
る。ホームバスシステムでは、同期方式として調歩同期
方式が用いられ、競合制御方式としては基本的にＣＳＭ
Ａ／ＣＤCarrier Sense Multiple Access with Collisi
on Detection)が用いられる。

各端末１０〜１３は、パケツトを送信する場合、まず、
ホームバス１上の信号を監視し(Carrier Sense)、一定
時間以上信号がないことを確認した後に第１５図に示す
フオーマツトのパケツトを時間Ｔ_１をかけて送信する。
一方、受信側は、このパケツトを受信した後、そのパケ
ツトの誤り検出を行ない、一定時間Ｔ_２後に応答信号２
１を返送する。その後、受信側の内部処理用時間として
一定のパケツト間隔Ｔ_３だけ経過した後に、次のパケツ
ト２２の送信が行なわれる。このとき、もし、同時に複
数の端末が送信を行なうと、第１５図Ｔ_Ａで示した時点
で信号の衝突が発生する。この衝突を検出するために、
各端末１０〜１３はパケツトの送信と同時に各ビツトの
中央でホームバス１上の信号をサンプリングし、これと
送信データとの比較を行う。

第１６図に信号衝突時の２つの端末の送信データとバス
上のデータを示す。ここで、同図(a)は端末１０の送信
データ、同図(b)はホームバス１上のデータ、同図(c)は
端末１１の送信データであり、パルスデユーテイ比は５
０％で示している。ホームバスシステムでは、パルスト
ランスを用いてＡＭＩ(Alternate Mark Inversion)符号
の負論理、平衝Ｂ４を行なつている。これは、論理
“１”のビツトを零ボルトの電位で表わすとすると、論
理“０”のビツトを正または負レベルのパルスで表わさ
れるようにしたものであり、ある論理“０”のビツトが
正，負いずれかのレベルのパルスで表わされると、次の
論理“０”のビツトのレベルは先の論理“０”のビツト
とは逆のレベルとなる。これを第１６図(a)で説明する
と、ここでは、１パケツト中の１ビツトのスタートビツ
ト、８ビツトｂ_０〜ｂ_７からなるデータ、１ビツトのパ
リテイビツトＰおよび１ビツトのストツプビツトからな
る優先ビツト部１４、自己アドレス部１５などの１つの
部分を表わしており、スタートビツトは論理“０”、ス
トツプビツトは論理“１”としている。また、論理
“１”のレベルは１として表わし、論理“０”のレベル
は±０の２つで表わしており、論理“０”ビツトはレベ
ル＋０または−０とレベル１とをとるデユーテイ比５０
％のパルスである。いま、この第１６図(a)に示す部分
のデータのビツトｂ_０，ｂ_３，ｂ_５，ｂ_６が論理“０”
とし、このデータが“０１１０１００１”のビツトパタ
ーンで表わしており、スタートビツトが論理“０”でそ
のレベルが＋０に設定されたとすると、次の論理“０”
のビツトｂ_０はレベルが−０に設定される。そして、次
の論理“０”のビツトｂ_３はレベルが＋０となり、以下
順次に論理“０”のビツトｂ_５，ｂ_６は夫々レベルが−
０，＋０となる。

このように、スタートビツトから順に論理“０”のビツ
トのレベル＋０，−０，＋０，………というように交互
にレベルが反転される。パリテイビツトＰは１パケツト
の各部分内でのレベルが＋０のパルスの数と−０のパル
スの数とを等しくするためのものであり、これらが同数
の場合にはレベルが１に、＋０のパルスが１つ多い場合
にはレベルが−０に、−０のパルスが１つ多い場合には
レベルが＋０に設定される。これにより、パケツト内の
平均レベルが０ボルトに設定され、直流分の伝送を阻止
することができる。第１６図(a)の場合、＋０のレベル
の論理“０”のビツトが−０のレベルの論理“０”のビ
ツトよりも１つ多いから、パリテイビツトＰは、−０の
レベルに設定されている。

そこで、いま、端末１が第１６図(a)に示すデータを送
信し、これと同時に、端末２が第１６図(c)に示すデー
タを送信するものとする。これらデータは第１５図に示
す時点Ｔ_Ａから同時に送信開始され、このために、これ
らはスタートビツトから各ビツトが同期している。ここ
で、第１６図(a)，(c)のビツトパターンがビツトｂ_５ま
で等しいとすると、このビツトパターンが、第１６図
(b)に示すように、ホームバス１上に現われる。各端末
１，２はパケツトのビツトｂ_０〜ｂ_７からなるデータ部
内で論理“０”のビツトの±０レベルのパルスの中央部
にタイミングが合うように、各ビツト毎にホームバス１
のレベルを検出して送信データの各ビツトのレベルと比
較しており、スタートビツトからホームバス１のレベル
と送信データのビツトのレベルとが一致する限り、送信
し続ける。第１６図の矢印はホームバスのレベルを検出
して送信データのレベルと比較するタイミングを表わし
ている。

その後、データ部のビツトｂ_６は、端末１では第１６図
(a)に示すように論理“０”であり、端末２では同図(c)
に示すように論理“１”であつてビツトが異なる。ここ
で、上記のように、ホームバスシステムでは、ＡＭＩ符
号の負論理を行なつているので、ホームバス１上では、
論理“１”より論理“０”が優先される。このため、ホ
ームバス１では、端末１の論理“０”のビツトｂ_６が現
われることになる。これに対して、端末２では、論理
“１”のビツトｂ_６を送信したにもかかわらず、ホーム
バス１上では、論理“０”となり、これによつて信号衝
突が生じたことを検出する(Collision Detection)。信
号衝突を検出した端末２は直ちに送信を中断して受信処
理へ移行し、そのパケツトが自己宛であれば、バツフア
へとりこむ。一方、端末１は、衝突を検出することな
く、データの送信を続ける。

このように、ホームバスシステムでは、複数のパケツト
の衝突が発生しても、そのうちで優先度が一番高いパケ
ツトを送信するデータ伝送装置は衝突を検出することな
くこのパケツトを送信し続けることが出来るという利点
を有している。この方法を「ビツト照合勝ち残り方式」
と呼んでいる。なお、このビツト照合は通常パケツトの
うち優先ビツト部（第１５図１４）及び自己アドレス部
（第１５図１５）のみで行なう。

このような通信システムでは、信頼性を確保するため
に、ホームバスからの開放状態（データ伝送装置がホー
ムバスからはずれた状態）を検出して使用者などに知ら
せる手段が必要となる。この検出手段については、特開
昭６０−１８５４４９号公報や特開昭６０−２０４１４
４号公報などで述べられている。

〔発明が解決しようとする問題点〕

しかし、上記の公知文献は、オープンコレクタによるワ
イヤードＯＲ方式のバス型式についてのみ述べられてお
り、ホームバスシステムのように、パルストランスを用
いた平衡伝送方式の通信システムについては配慮がなさ
れていなかつた。

すなわち、オープンコレクタによるワイヤードＯＲ方式
のバス型式では、送信部はスイツチを介してホームバス
に接続され、受信部はスイツチの出力側つまりホームバ
ス側に接続される。ホームバスは所定レベルにプルアツ
プされている。送信はスイツチのオン，オフすることに
よつて行なわれる。このオン，オフによつてホームバス
のレベルが変化する。受信はホームバスのレベルを検出
することによつて行なわれる。そこで、データ伝送装置
がホームバスから開放していると、スイツチの出力側は
常に接地レベルに固定される。したがつて、受信レベル
が所定時間以上接地レベルであれば、ホームバスから開
放していることがわかる。しかし、平衡伝送方式の通信
システムの場合、送受信回路は、パルストランスによ
り、バスから絶縁されているために、パルストランスの
二次側、すなわち、ホームバス側がどのようなレベルで
も一次側のレベルは一定であり、データ伝送装置のバス
からの開放状態を検出することができない。特にホーム
バスシステムでは、第１４図に示すように、各データ伝
送装置６〜９は、情報コンセント２〜５により、自由に
ホームバス１に接続したり、開放したりできるので、各
情報端末が正しくホームバス１に接続されていないとい
う事故が発生しやすい。

本発明の目的は、かかる問題点を解消し、パルストラン
スを用いた平衡伝送方式の通信システムにおいても、簡
単にバスの開放状態を検出することができ、それにより
システムの信頼性が向上したデータ伝送装置を提供する
ことにある。

〔問題点を解決するための手段〕

上記目的を達成するために、本発明は、パルストランス
回路の一次側の電圧を検出する第１の手段と、該手段の
検出出力と該パルストランス回路に供給される送信デー
タとを比較する第２の手段とを設ける。

〔作用〕

パルストランス回路の二次側を開放した状態で該パルス
トランス回路の一次側に送信データを供給すると、二次
側が開放したことによる二次側インピーダンスの変化に
より、該パルストランス回路の一次側に送信データのパ
ルスに伴なうバツクスウイング電圧が生ずる。上記第２
の手段は、送信データのパルスに続く期間で送信データ
と上記第１の手段の検出出力とのレベル差からバツクス
ウイング電圧を検出し、バスから開放されていることを
判定する。

〔実施例〕

以下、本発明の実施例を図面によつて説明する。

第１図は本発明によるデータ伝送装置の一実施例を示す
構成図であつて、１はホームバス、３０はパケツトの送
信を制御する送信制御回路、３１は送信制御回路から送
られてきた送信データをバス上のフオーマツトに変換す
るパラレル−シリアル変換回路（以下、Ｐ→Ｓ変換回路
という）、３２はＮＲＺ(Non Return to Zero)信号をＡ
ＭＩ信号に変換するＡＭＩ変換回路、３３，３４はオー
プンコレクタタイプのドライバ、３５はパルストランス
回路、３６〜４３は電圧分圧用の抵抗、４４〜４７は電
圧比較器、４８，４９は論理積回路、５０はシリアルデ
ータを８ビツトのパラレルデータに変換するシリアル−
パラレル変換回路（以下、Ｓ→Ｐ変換回路という）、５
１はパケツトの受信を制御する受信制御回路、５２はパ
ケツトの衝突を検出する衝突検出回路、５３はバス開放
検出回路、５４はオープンコレクタタイプのドライバ、
５５は外部警報用の発光ダイオード、５６は電流制限用
の抵抗、５７，５８は終端抵抗、５９はこのデータ伝送
装置の全体の動作を制御する中央制御装置（以下、ＣＰ
Ｕという）である。

まず、データ伝送装置が正しくホームバス１に接続され
ているときのデータ送，受信動作について、第２図およ
び第３図を用いて説明する。なお、第２図は送信時の、
第３図は受信時の各部の信号波形を示している。

データ伝送装置がパケツトを送信する場合には、第１図
および第２図において、ＣＰＵ５９は第１５図に示した
パケツトを優先ビツト部１４，自己アドレス部１５，…
……毎にその内容を表わす８ビツト情報をパラレルの送
信データとして出力する。送信制御回路３０はこの
送信データをＰ−Ｓ変換回路３１に送り、シリアル
のＮＲＺ信号に変換するとともに、優先ビツト部１４，
自己アドレス部１５、………毎にスタートビツト、パリ
テイビツト、ストツプビツトを付加する。したがつて、
優生ビツト部１４，自己アドレス部１５、………は夫々
１１ビツトで表わされる。このＮＲＺ信号の一部を第２
図(a)に示す。このＮＲＺ信号がＡＭＩ変換回路３２に
供給される。ここで、ＮＲＺ信号は高，低の２つのレベ
ルをとるが、高レベルを“１”レベル、低レベルを
“０”レベルとすると、論理“１”のビツトは“１”レ
ベルをとり、第２図(a)に示すように、論理“０”ビツ
トはデイーテイ比５０％の“０”レベル、“１”レベル
からなつている。ＡＭＩ変換回路３２は、第２図(a)の
ＮＲＺ信号の１つおきの、“０”レベルで“０”とな
り、それ以外の区間では“１”レベルとなる信号ＴＸ_＋
（第２図(b)）と、ＮＲＺ信号の他の１つおきの“０”
レベルで“０”レベルとなり、それ以外の区間で“１”
レベルとなる信号ＴＸ₋（第２図(c)）とを生成して出
力する。信号ＴＸ_＋はオープンコレクタ型ドライバ３３
を駆動し、信号ＴＸ₋はオープンコレクタ型ドライバ３
４を駆動する。オープンコレクタ型ドライバ３３はパル
ストランス回路３５の一次巻線の一端に接続され、オー
プンコレクタ型ドライバ３４はこの一次巻線の他端に接
続されており、かつこの一次巻線の中心タツプに電源電
圧Ｖ_ｃｃが印加されている。かかる構成により、オープ
ンコレクタ型ドライバ３３，３４はパルストランス回路
３５の差動ドライバとして作用し、パルストランス回路
３５の二次巻線側には、信号ＴＹ_＋と信号ＴＸ₋とが、
それらの“０”レベル部分が互いに逆極性となるよう
に、加算された波形の信号、すなわち、第２図(d)に示
すＡＭＩ符号の送信データＴＸが得られる。

なお、パルストランス回路３５の一次巻線のオープンコ
レクタ型ドライバ３３側の端子には、第２図（ｅ）に示
すように、信号ＴＸ_＋に信号ＴＸ₋が逆相で加算された
波形の信号ＰＡが得られ、この一次巻線の他の端子に
は、第２図（ｆ）に示すように、信号ＴＸ₋に信号ＴＸ
_＋が逆相で加算された波形の信号ＰＢが得られる。これ
ら信号ＰＡ，ＰＢは、信号ＴＸ_＋，ＴＸ₋の“１”のレ
ベルに相当するレベルが電源電圧Ｖ_ｃｃとなり、“０”
のレベルに相当するレベルは０ボルトと２Ｖ_ｃｃであ
る。また、パルストランス回路３５は直流分を阻止する
から、その二次巻線に得られるＡＭＩ符号の送信データ
ＴＸは、信号ＰＡまたはＰＢと同一波形であつて、第１
６図で説明したように、論理“１”ビツトのレベルを基
準とすると、論理“０”ビツトがデユーテイ比５０％の
正，負パルスとなる。

データ伝送装置がパケツトを受信する場合には、第１図
および第３図において、他のデータ伝送装置から送信さ
れたＡＭＩ符号のデータ（第３図（ａ））は、受信デー
タＲＸとして、パルストランス回路３５の二次巻線に供
給され、その一次巻線の一方の端子に信号ＰＡ（第３図
（ｂ））が、他方の端子に信号ＰＢ（第３図（ｃ））が
誘起される。ここで、受信データＲＸは、上記のよう
に、論理“１”のビツトのレベルを基準とすると、論理
“０”のビツトはデユーテイ比５０％の正または負パル
スであり、信号ＰＡは受信データＲＸと同じ波形である
が、論理“１”のビツトが電源電圧Ｖ_ｃｃに、論理
“０”ビツトの上記負パルスに対応する部分のレベルは
０ボルトに、正パルスに対応する部分のレベルは２Ｖ
_ｃｃに夫々設定され、かつ信号ＰＡ，ＰＢは電圧Ｖ_ｃｃ
に関して互いに反転した関係にある。

信号ＰＡは電圧比較器４４に、信号ＰＢは電圧比較器４
５に夫々供給され、夫々抵抗４０，４１による電源電圧
Ｖ_ｃｃの分圧電圧Ｖ_ｒ１′と比較され、信号ＰＡ，ＰＢ
の分圧電圧Ｖ_ｒ１′よりも低いレベル部分を検出する。
この分圧電圧Ｖ_ｒ１′は１つでもよいが、第３図
（ｂ），（ｃ）に示すように、極めて近接した２つの電
圧Ｖ_ｒ１，Ｖ_ｒ２とし、信号ＰＡ，ＰＢの電源電圧Ｖ
_ｃｃよりも低い部分をスライスするようにしてもよい。

電圧比較器４４の出力信号ＲＡは、第３図(d)に示すよ
うに、受信データＲＸの正パルス部分で“０”レベル、
それ以外の区間で“１”となつており、電圧比較器４５
の出力信号ＲＢは、第３図(e)に示すように、受信デー
タＲＸの正パルス部分で“０”レベル、それ以外の区間
で“１”レベルとなつている。これら信号ＲＡ，ＲＢは
論理積回路４８に供給され、第３図(f)に示すように、
信号ＲＡ，ＲＢの“０”レベルで“０”レベルとなり、
それ以外の区間で“１”レベルとなる受信データが
得られる。この受信データはＮＲＺ信号であり、Ｓ
−Ｐ変換回路５０で、受信制御回路５１の制御により、
このＮＲＺ信号を各ビツト期間の１／２期間毎にその中
央の時点ｔ_１，ｔ_２，ｔ_３，………でサンプリングする
ことにより、スタートビツト，パリテイビツト，ストツ
プビツトが除かれて内容を表わす８ビツトの情報のみが
取り出され、８ビツトの情報毎にパラレル信号に変換さ
れ、受信制御回路５１を介してＣＰＵ５９に取り込まれ
る。なお、パリテイチエツク、アドレスの判定などの処
理については説明を省略する。

データ送信時には、衝突検出回路５２により、信号衝突
の検出が行なわれる。パケツトは第１５図に示した構成
をなしているが、この信号衝突の検出はその優先ビツト
１４や自己アドレス１５の送信期間に行なわれ、信号衝
突が検出されると直ちに受信モードとし、他のデータ伝
送装置からの送信データを少なくとも相手アドレス部１
６から受信できるようにし、この送信データが自己宛の
ものであるか否かを判定できるようにする。

この信号衝突の検出はＡＭＩ符号の負論理を用いて行な
われるが、この検出動作を第４図のフローチヤートを用
いて説明する。

先に第２図によつて説明したようにして送信データ▲
▼を送信すると（ステツプ６０）、Ｐ→Ｓ変換回路３
１が出力するシリアルの送信データ▲▼は、また、
衝突検出回路５２にも供給される。衝突検出回路５２
は、この送信データ▲▼の各ビツト毎にその開始点
から１／４ビツト期間経過した時点（第２図では、
ｔ_１，ｔ_３，ｔ_５，ｔ_７，ｔ_９，………の時点）のレベ
ルをチエツクしてビツトが論理“１”か“０”かを判定
し、論理“１”のビツトを検出すると（第２図では、時
点ｔ_５で検出される）（ステツプ６１）、このビツトが
優先ビツト部や自己アドレス部のものであるときには
（ステツプ６２）、この検出時点で論理積回路４８の出
力信号ＲＸを取り込む。

このとき、他のデータ伝送装置がデータ送信していると
きには、この送信データは受信データＲＸとしてパルス
トランス回路３５に供給されており、この受信データＲ
Ｘと送信データ▲▼とが等しいときには、パルスト
ランス回路３５の一次巻線、二次巻線のビツトは同じで
あり、また、受信データＲＸが論理“１”のビツトで送
信データが論理“０”のビツトであるときには、パルス
トランス回路３５の一次巻線，二次巻線のいずれにも論
理“０”のビツトが現われるが、受信データＲＸが論理
“０”のビツトで送信データ▲▼が論理“１”ビツ
トのときには、パルストランス回路３５の一次巻線の両
端子のレベルは電源電圧Ｖ_ｃｃではなく、一方の端子が
０ボルト、他方の端子が２Ｖ_ｃｃとなり、論理“０”の
ビツトが現われる。したがつて、先に説明したことか
ら、論理積回路４８の出力信号ＲＸは論理“０”のビツ
トである。

衝突検出回路５２は、送信データ▲▼が論理“１”
であることを検出した時点（第２図の場合、時点ｔ_５）
で論理積回路４８の出力信号ＲＸをチエツクし（ステツ
プ６３）、この出力信号ＲＸが論理“０”のビツトであ
れば信号衝突があつたと判定し（ステツプ６４）、ＣＰ
Ｕ５９は送信モードから受信モードに切換える（ステツ
プ６５）。

もちろん、送信データが優先ビツト部１４や自己アドレ
ス部１５（第１５図）でないとき（ステツプ６２）、あ
るいは優先ビツト部１４や自己アドレス部１５であつて
も、送信データ▲▼が論理“１”のビツトのときに
論理積回路４８の出力信号ＲＸも論理“１”のビツトで
あるときには（ステツプ６４）、送信データ▲▼が
フレームチエツクコード部２０でない限り（ステツプ６
６）、送信を続行する。

次に、データ伝送装置がホームバス１から開放されてい
るか否かを検出する動作について説明する。データ伝送
装置がホームバス１から開放しているということは、パ
ルストランス回路３５の二次巻線側が開放していること
であるが、この場合、データ伝送装置が送信モードにあ
つてＣＰＵ５９が送信データ▲▼を出力すると、パ
ルストランス回路３５の一次巻線の両端子の信号ＰＡ，
ＰＢには、論理“０”のビツトのパルスの後でバツクス
イングが生ずる。これをバス開放検出回路５３が検出す
ることにより、ＣＰＵ５９がデータ伝送装置はホームバ
ス１から開放していると判定するのである。

そこで、まず、パルストランス回路３５の一次巻線側の
信号ＰＡ，ＰＢの波形について説明する。

第１図は、パルストランス回路３５を中心に示すと、送
信モードでは第５図のように表わすことができる。但
し、７１は一次巻線側からみた入力源であり、この入力
源７１はパルスを出力する。また、７２は二次巻線側か
らみた負荷であり、抵抗値Ｒ_Ｌの抵抗とみることができ
る。この第５図の一次巻線側に換算した等価回路を示す
と、第６図のようになる。ここで、第５図の入力源７１
は直流電源７３、抵抗値ｒの内部抵抗７４およびスイツ
チ７５で表わすことができる。また、７６は１次インダ
クタンス、７７は等価容量、７８はトランスの損失抵
抗、８０は一次側に換算した負荷抵抗であり、夫々の値
をＬ_Ｐ，Ｃ_Ｐ，Ｒ_Ｃ，Ｒ_１Ｌとする。

いま、時間γだけスイツチ７５を閉じたとし、このとき
の時間軸上では、スイツチ７５を閉じた時点をｔ＝−
γ、次にスイツチ７５を開いた時点をｔ＝０とする。こ
れによつて第５図の入力源７１が出力するパルストラン
ス回路３５の入力信号は、第７図（ａ）に示すように、
時点ｔ＝０で立下がるパルス幅γの高レベルのパルスで
ある。但し、Ｖ_０はこのパルスの振幅である。

ここで、パルストランス回路３５の二次側に負荷抵抗７
２が接続されているとすると、ラプラス変換による点Ｐ
_１の電圧Ｅ（ｓ）は次のように表わされる。

となる。ここで、とおくと、上記式（１）は次のように表わされる。

となる。

ところで、一般に、等価容量７７の値Ｃ_Ｐは立上り時間
を速くするため充分小さく、かつ１次インダクタンス７
６の値Ｌ_Ｐは充分に大きく設定されている。そのため、
負荷抵抗Ｒ_Ｌが接続された状態では、上記式（３）から
ｋ＞１となる。このときのバツクスウイング電圧を上記
式（１）を逆ラプラス変換することにより求めると、となり、このときの波形は第７図（ｂ）に示すようにな
る。このように正常な状態では、過制動となつてｔ＝０
以降でバツクスウイング電圧はほとんど現われない。

これに対し、データ伝送装置がホームバス１から開放と
なつてパルストランスの２次側が開放状態になると、こ
の状態では負荷抵抗８０が接続されておらず、通常、パ
ルストランスの損失抵抗７８の値Ｒ_Ｃは負荷抵抗８０の
値Ｒ_Ｌに比べて非常に大きいので、上記式（２）に示す
ことから抵抗値Ｒ_Ｆが非常に大きくなり、その結果、式
（３），（５）から明らかなように、ｋ＜１となつてΔ
が大きくなる。したがつて、このときの式（１′）の逆
ラプタス変換は次式（７）のように振動解となる。

このときの波形は、第７図（ｃ）に示すようになり、ｔ
＝０以降にバツクスイング電圧が生ずる。

このように、パルストランス回路３５の二次側が負荷抵
抗がはずされて開放状態になると、一次側に大きなバツ
クスイングが生ずる。

次に、かかるバツクスイング電圧を利用して第１図のデ
ータ伝送装置がホームバス１から開放しているか否かの
検出動作を、第４図，第８図を用いて説明する。

いま、パルストランス回路３５の二次側が開放している
ものとして、ＣＰＵ５９が送信データ▲▼を出力す
ると、Ｐ→Ｓ変換回路３１から第８図（ａ）に示すシリ
アルな送信データ▲▼が出力される。この送信デー
タ▲▼はＡＭＩ変換回路３２で第８図（ｂ），
（ｃ）に示す信号ＴＸ_＋，ＴＸ₋に変換され、夫々オー
プンコレクタ型ドライバ３３，３４に供給される。パル
ストランス回路３５はこれら信号ＴＸ_＋，ＴＸ₋で駆動
されるが、このパルストランス回路３５の二次側が開放
されているので、第５図〜第７図で説明したように、パ
ルストランス回路３５の一次側では、信号ＴＸ_＋，ＴＸ
₋の論理“０”のビツトを表わすパルスが供給される毎
に、このパルスの後縁からバツクスイングが起り、第８
図（ｄ），（ｅ）に示すように、パルストランス回路３
５の一次巻線の量端子に生ずる信号ＰＡ，ＰＢにパルス
の後縁からバツクスイング電圧が生ずる。先にも説明し
たように、信号ＰＡ，ＰＢは電源電圧Ｖ_ｃｃのレベルに
関して波形が互いに反転した関係にあるが、これらに生
ずるバツクスイング電圧も同様に反転した関係にある。

信号ＰＡは電圧比較器４６に、信号ＰＢは電圧比較器４
７に夫々供給され、夫々抵抗４２，４３による電源電圧
Ｖ_ｃｃの分圧電圧Ｖ_ｒ２′と比較される。この分圧電圧
Ｖ_ｒ２′は抵抗４０，４１による分圧電圧Ｖ_ｒ１′より
も電源電圧Ｖ_ｃｃに近く設定されており、信号ＰＡ，Ｐ
Ｂの分圧電圧Ｖ_ｒ２′よりも低いレベル部分を検出す
る。

そこで、バツクスイング電圧がなければ、電圧比較器４
６の出力信号ＯＡはＡＭＩ変換回路３２の出力信号ＴＸ
_＋と等しくなるが、送信データ▲▼が第８図（ａ）
に示す波形であり、バツクスイング電圧が生じたときに
は、信号ＯＡの波形は第８図（ｆ）のようになる。すな
わち、いま、送信データ▲▼の最初の“０”レベル
の期間の中央を時点ｔ_１とし、これより１ビツト期間の
１／２の期間毎に時点ｔ_２，ｔ_３，ｔ_４，………をとる
と、電圧比較器４６の出力信号ＯＡは、バツクスイング
電圧が生じなければ時点ｔ_１，ｔ_７で“０”のレベルと
なり、他の時点では“１”のレベルとなるが、バツクス
イング電圧が生ずると、時点ｔ_４，ｔ_１０でも“０”の
レベルとなる。この信号ＯＡのバツクスイング電圧によ
つて“０”のレベルとなる時点ｔ_４，ｔ_１０は、信号Ｐ
Ａ，ＯＡを対比すると明らかなように、信号ＰＡのレベ
ルが２Ｖ_ｃｃのパルスの後である。電圧比較器４７の出
力信号ＯＢも、バツクスイング電圧がなければ信号ＴＸ
₋と同じ波形であり、時点ｔ_３，ｔ_９で“０”のレベル
となつて他の時点では“１”のレベルであるが、バツク
スイング電圧があると、信号ＰＢのレベルが２Ｖ_ｃｃの
パルスの後の時点ｔ_２，ｔ_８でも“０”のレベルとな
る。

これら信号ＯＡ，ＯＢは論理積回路４９に供給され、第
８図（ｈ）に示す波形の信号ＯＣが得られる。この信号
ＯＣは時点ｔ_１〜ｔ_４，ｔ_７〜ｔ_１０で“０”レベルで
あり、この“０”レベル期間は信号ＰＡ，ＰＢの０ボル
トのレベルのパルス、すなわち送信データ▲▼の
“０”レベルのパルスと、バツクスイング電圧とによる
ものである。しかも、このバツクスイング電圧による
“０”レベルの部分は送信データ▲▼の“０”レベ
ルのパルスの後の“１”のレベルとなる期間に位置する
ことになり、第８図では、時点ｔ_２，ｔ_４，ｔ_８，ｔ
_１０で信号ＯＣはバツクスイング電圧によつて“０”レ
ベルとなつている。

バス開放検出回路５３は、論理積回路４９の出力信号Ｏ
Ｃのかかるレベルの変化を用いて、第４図に示す手法で
データ伝送装置がホームバス１から開放しているか否を
検出する。

すなわち、いま、第８図（ａ）に示す波形の送信データ
を送信開始するものとすると（第４図のステツプ６
０）、バス開放検出回路５３はＰ→Ｓ変換回路３１から
この送信データ▲▼を取り込み、各ビツト毎にそれ
が論理“１”であるか論理“０”であるかを判定する
（第４図のステツプ６１）。この判定は送信データ▲
▼の各ビツト毎にそのビツト期間の開始からビツト期
間長の１／４の時点で行なわれる。したがつて、第８図
の場合、送信データ▲▼に対して時点ｔ_１，ｔ_３，
ｔ_５，ｔ_７，ｔ_９で行なわれる。これにより、論理
“０”のビツトでは、“０”のレベルが、論理“１”の
ビツトでは“１”のレベルが検出される。

ここで、第８図（ａ）に示す送信データ▲▼の場
合、時点Ｔ_１で送信データ▲▼のレベルを検出する
と、これは“０”のレベルであり、第４図のステツプ６
１では論理“０”のビツトと判定する。そこで、次に、
時点ｔ_１よりビツト期間長の１／２だけ遅れた時点ｔ_２
で論理積回路４９の出力信号ＯＣのレベルをチエツクす
る（第４図のステツプ６７）。バツクスイング電圧がな
ければこの出力信号ＯＣは送信データ▲▼と等しい
から、検出されるレベルは“１”であるが、バツクスイ
ング電圧があれば、この時点かｔ_２での信号ＯＣのレベ
ルは“０”となる（第４図のステツプ６８）。この検出
結果はＣＰＵ５９に供給される。ＣＰＵ５９は論理積回
路４９の出力信号ＯＣの時点ｔ_２におけるレベルが
“０”であるという検出結果を受けると、データ伝送装
置がホームバス１から開放されていると判定して（第４
図のステツプ６９）、送信モードを解除するとともに、
オープンコレクタ型のドライバ５４を介して発光ダイオ
ード５６を駆動し、使用者に異常を知らせる（第４図の
ステツプ７０）。

なお、以上の説明から明らかであるが、データ伝送装置
がホームバスから開放されていることは、送信データの
最初の論理“０”のビツトの期間で検出される。

以上のように、この実施例によれば、データ伝送装置が
ホームバスから開放状態であることを検出し、使用者へ
通報することが出来るので、システム全体の信頼性を向
上することができるという効果がある。また、逆に、ホ
ームバスから開放状態であることを検出できるというこ
とは、データ伝送装置が情報コンセントからはずされ、
他の場所で、情報コンセントに接続された際のホームバ
スへの接続検知を行うことができるという効果もある。
すなわち、コントローラはデータ伝送装置に信号を送つ
て端末の制御を行なうが、データ伝送装置がホームバス
から開放されたときには、このデータ伝送装置に信号を
送つたことによる返答信号がないことにより、コントロ
ール信号はこのデータ伝送装置がホームバスから開放さ
れたことを知ることができるが、逆に、ホームバスから
開放されていたデータ伝送装置がホームバスに接続され
たときには、コントローラはこのことを知ることができ
ない。しかし、この実施例では、データ伝送装置自身が
ホームバスに接続されたことを確実に検知することもで
きるので、この検知とともにコントローラにその旨の信
号を送ることもでき、これによつて、コントローラはデ
ータ伝送装置が接続されたことを直ちに知ることができ
る。第９図は本発明によるデータ伝送装置の他の実施例
を示す構成図であつて、８１はオープンコレクタ型のバ
ツフア回路、８２は抵抗であり、第１図に対応する部分
には同一符号を付けている。

第１図に示した実施例では、衝突検出回路５２とバス開
放検出回路５３は別々の論理積回路４８，４９の出力信
号を入力していたが、第９図に示すこの実施例では、こ
れらが共通の論理積回路の出力信号を入力するようにし
たものである。

第１０図において、パルストランス回路３５の一次巻線
の一方の端子の信号ＰＡは電圧比較器４４に、他方の端
子の信号ＰＢは電圧比較器４５に夫々供給され、夫々抵
抗４０，４１による電源電圧Ｖ_ｃｃの分圧電圧Ｖ_ｒｏ′
と比較される。電圧比較器４４の出力信号ＲＡと電圧比
較器４５の出力信号ＲＢとは論理積回路４８に供給さ
れ、論理積回路４８の出力信号ＲＸがＳ→Ｐ変換回路５
０、衝突検出回路５２およびバス開放検出回路５３に供
給される。

受信時および信号衝突の検出時には、ＣＰＵ５９は、バ
ツフア回路８１により、抵抗８２を接地し、抵抗４１に
抵抗８２を並列接続して分圧電圧Ｖ_ｒ０′を低く設定す
る。また、データ伝送装置がホームバス１から開放して
いるか否かを検出するときには、ＣＰＵ５９は、バツフ
ア回路８１により、抵抗８２の端子を開放して抵抗８２
を抵抗４１から切り離し、分圧電圧Ｖ_ｒｏ′を電源電圧
Ｖ_ｃｃの近くに設定する。

なお、通常、データ伝送装置がホームバス１から開放し
ているときのバツクスイング電圧は、少なくとも１サイ
クル目では振幅が大きいので、データ伝送装置がホーム
バス１から開放しているか否かを検出するときの分圧電
圧Ｖ_ｒ０′を、受信時や信号衝突検出時での分圧電圧Ｖ
_ｒ０′と等しくしてもよい。この場合には、バツフア回
路８１や抵抗８２は不要となる。

以上はＡＭＩ符号の波形がデユーテイ比５０％の場合で
あつたが、デユーテイ比が１００％であつても同様であ
る。この場合の第９図の動作を第１０図〜第１２図を用
いて説明する。

いま、データ伝送装置が送信モードにあるとすると、Ｃ
ＰＵ５９はパラレルの送信データ▲▼を出力し、Ｐ
→Ｓ変換回路３１からはシリアルの送信データ▲▼
が出力される。この送信データ▲▼は、デユーテイ
比１００％であることから、論理“１”のビツトでは
“１”のレベルに、論理“０”のビツトでは“０”のレ
ベルとなつている。第１０図（ａ）は送信データ▲
▼のビツトパターンを示し、スタートビツトＳ_ｔが論理
“０”のビツトであり、以下、ビツトｂ_０，ｂ_１，
ｂ_２，ｂ_３，………の順に論理“０”，“１”，
“０”，“１”………となつている。

この送信データ▲▼はＡＭＩ変換回路３２に供給さ
れ、送信データ▲▼の１つおきの論理“０”のビツ
トで“０”のレベルとなり、その他の区間で“１”のレ
ベルとなる信号ＴＸ_＋（第１０図（ｂ））と、送信デー
タ▲▼の他の１つおきの論理“０”のビツトで
“０”のレベルとなり、その他の区間で“１”のレベル
となる信号ＴＸ₋（第１０図（ｃ））とが形成される。
これら信号ＴＸ_＋，ＴＸ₋は、夫々オープンコレクタ型
のドライバ３３，３４に供給され、これによつてパルス
トランス回路３５が駆動される。パルストランス回路３
５の一次巻線の一方の端子には、第１０図（ｄ）に示す
ように、信号ＴＸ_＋が“０”のレベルのときには０ボル
トのレベルで信号ＴＸ₋が“０”のレベルのときには２
Ｖ_ｃｃのレベルとなり（このとき、送信データ▲▼
は論理“０”のビツト）信号ＴＸ_＋，ＴＸ₋がともに、
“１”のレベルのときに電源電圧Ｖ_ｃｃのレベルとなる
（このとき、送信データ▲▼は論理“１”のビツ
ト）信号ＰＡが生じ、パルストランス回路３５の一次巻
線の一方の端子には、第１０図（ｅ）に示すように、信
号ＰＡを電源電圧Ｖ_ｃｃのレベルに関して反転した波形
の信号ＰＢが得られる。他のデータ伝送装置が送信モー
ドにないときには、信号ＰＡまたはＰＢと同様の波形
で、その電源電圧Ｖ_ｃｃのレベルの期間が０ボルトとな
つた送信データＴＸがパルストランス回路３５の二次側
に現われ、ホームバス１を介して伝送される。

この場合にも、データ伝送の開始とともに、信号衝突の
検出を行なう。この検出動作を第１１図をも用いて説明
する。

いま、このデータ伝送装置が送信データ▲▼の送信
を開始すると同時に、他のデータ伝送装置が送信データ
の送信を開始したとする（ステツプ８３）。ＣＰＵ５９
は送信データ▲▼がパケツト先頭部の優先ビツト部
１４や自己アドレス部１５（第１５図）であるか否かを
判定し（ステツプ８４）、優先ビツト部１４や自己アド
レス部１５であれば、衝突検出回路５２の検出結果を取
り込んで信号衝突が生じているか否かを判定する（ステ
ツプ８５）。

この判定動作を第１０図により説明する。いま、他のデ
ータ伝送装置からホームバス１を介して伝送されてくる
送信データが、第１０図（ｆ）に示すように、スタート
ビツトＳ_ｔからビツトｂ_５まで第１０図（ａ）に示す送
信データ▲▼と同じビツトパターンであるとする
と、送信データ▲▼による信号ＰＡ，ＰＢの波形は
第１０図（ｆ）に示す送信データによつてパルストラン
ス回路３５の一次側に生ずる信号ＰＡ，ＰＢの波形と一
致する。したがつて、論理積回路４８の出力信号ＲＸの
波形は、第１０図（ｉ）に示すように、Ｐ→Ｓ変換回路
３１から出力される送信データ▲▼の波形と同じで
ある。

ところで、時点Ｔ_Ｂでの第１０図（ａ）の送信データ▲
▼のビツトｂ_６が論理“１”のビツトであるのに対
し、第１０図（ｆ）のビツトｂ_６が論理“０”のビツト
であるとすると、パルストランス回路３５の一次側の信
号ＰＡは、第１０図（ｅ）に示すように、０ボルトのレ
ベルとなり、信号ＰＢは２Ｖ_ｃｃのレベルとなる。つま
り、いずれも論理“０”のビツトのレベルとなる。これ
は電圧比較器４４によつて検出され、この時点Ｔ_Ｂで衝
突検出回路５２によつてＰ→Ｓ変換回路３１が出力する
送信データ▲▼と論理積回路４８の出力信号ＲＸと
のレベルの差異が検出される。この検出結果はＣＰＵ５
９に送られ、ＣＰＵ５９は送信モードから受信モードに
切り換える。

第１１図にもどつて、ステツプ８５で信号衝突が検出さ
れて受信モードが設定されると、受信制御回路５１を動
作させて他のデータ伝送装置からの送信データを受信す
るのであるが、この受信データの各ビツトを監視しつつ
次のスタートビツトＳ_ｔの受信までＣＰＵは受信データ
の取り込みを待つ。

ＣＰＵ５９は、信号衝突が優先ビツト部１４（第１５
図）で検出されたときには、次の自己アドレス部１５
（第１５図）のスタートビツトＳ_ｔから受信データの取
り込みを開始し、信号衝突が自己アドレス部１５で検出
されたときには、次の相手アドレス部１６（第１５図）
のスタートビツトＳ_ｔから受信データの取り込みを開始
する（ステツプ８８，８９）。

次に、データ伝送装置のホームバス１からの開放状態の
検出動作について第１２図を用いて説明する。

いま、データ伝送装置がホームバス１から開放されてい
るものとし、第１２図（ａ）に示すように、スタートビ
ツトＳ_ｔおよびビツトｂ_０，ｂ_１が論理“０”のビツト
でビツトｂ_２が論理“１”のビツトとなるビツトパター
ンで送信データ▲▼を出力したとすると、ＡＭＩ変
換回路３２はスタートビツトＳ_ｔとビツトｂ_１で“０”
のレベル、ビツトｂ_０，ｂ_２で“１”のレベルとなる信
号▲▼_＋（第１２図（ｂ））と、ビツトｂ_０で
“０”のレベル、スタートビツトＳ_ｔおよびビツト
ｂ_１，ｂ_２で“１”のレベルの信号ＴＸ₋（第１２
（ｃ））とを出力する。

パルストランス回路３５はこれら信号ＴＸ_＋，ＴＸ₋に
よつて駆動されるが、その二次側が開放されていること
からバツクスイングが起り、パルストランス回路３５の
一次巻線の一方側の端子の信号ＰＡには、第１２図
（ｄ）に示すように、ビツトｂ_２で電源電圧Ｖ_ｃｃレベ
ルよりも高い方向に変化するバツクスイング電圧が生
じ、他方の端子の信号ＰＢには、第１２図（ｅ）に示す
ように、ビツトｂ_２で電源電圧Ｖ_ｃｃのレベルよりも低
い方向に変化するバツクスイング電圧が生ずる。

そこで、信号ＰＡと抵抗４０，４１による分圧電圧Ｖ
_ｒ０′と比較する電圧比較器４４の出力信号ＲＡは、第
１２図（ｆ）に示すように、信号ＴＸ_＋と同じ波形とな
るが、信号ＰＢと分圧電圧Ｖ_ｒ０′とを比較する電圧比
較器４７の出力信号ＲＢは、第１２図（ｇ）に示すよう
に、信号ＴＸ₋にビツトｂ_２の部分が“０”のレベルの
波形となる。したがつて、論理積回路４８の出力信号Ｒ
Ｘは、第１２図（ｈ）に示すように、第１２図（ａ）示
す送信データ▲▼にさらにビツトｂ_２の部分が
“０”のレベルに変更された波形となる。

この送信データ▲▼と信号ＲＸとのビツトｂ_２での
差異は衝突検出回路５２とバス開放検出回路５３とで検
出され、これら検出結果はＣＰＵ５９に取り込まれる。
これは第１１図のステツプ８５である。そこで、ＣＰＵ
５９は衝突検出回路５２の検出結果に基づいて送信モー
ドから受信モードに切換え、次の自己アドレス部１５や
相手アドレス部１６（第１５図）のスタートビツトＳ_ｔ
が受信されるか否かを検出する（第１１図のステツプ８
８）。その後、同じパケツト期間内にスタートビツトＳ
_ｔが受信されなければ、バス開放検出回路５３の検出結
果を勘案してデータ伝送装置はホームバス１から開放さ
れていると判定し（第１１図のステツプ９０）、発光ダ
イオード５５を発光させて使用者にこれを通報する。

ここで、信号衝突であるかホームバス１からの開放であ
るかを判別するために、第１１図のステツプ８８のスタ
ートビツトＳ_ｔの有無検出を行なうのは、ＡＭＩ符号の
波形がデユーテイ比１００％であるために、データ伝送
装置がホームバス１から開放していて送信データの論理
“０”のビツトの後の論理“１”のビツト期間にバツク
スイング電圧が生じても、これは衝突検出回路５２で論
理“０”のビツトとして検出され、論理“０”のビツト
が続く受信データが受信されて信号衝突しているのと同
様の状態となるためである。衝突検出回路５２が２つの
入力データ▲▼，ＲＸの不一致を検出すると受信モ
ードに変わるが、バス衝突検出回路５３もこの不一致を
検出している。その後、スタートビツトＳ_ｔがあれば、
これは他のデータ伝送装置からの送信データにおけるも
のであり、データ伝送装置はホームバス１につながつて
いることになる。しかし、スタートビツトＳ_ｔを受信す
べき時点にこれを受信しなければ、データ伝送装置がホ
ームバス１から開放していることになり、バス開放検出
回路５３の出力から、データ伝送装置はホームバス１か
ら開放されていると判定するのである（ステツプ９
０）。

以上のように、第９図の実施例において、ＡＭＩ符号の
波形が１００％の場合でも、データ伝送装置のホームバ
スからの開放を検出することができる。第９図の実施例
は衝突検出回路５２、バス開放検出回路５３の入力源を
共通にした点だけが第１図の実施例と異なるものである
から、第９図の実施例が第４図に示した動作を行なうよ
うにすることができるし、また、第１図の実施例が第１
１図に示した動作を行なうようにすることもできる。し
たがつて、第１図の実施例も、ＡＭＩ符号の波形がデユ
ーテイ比１００％であつても、上記と同様にして信号衝
突、ホームバスからの開放を検出できる。

次に、第１図や第９図に示した実施例の他の動作を第１
２図および第１３図を用いて説明する。

ＣＳＭＡ／ＣＤを用いた通信システムでは、第１５図に
示すパケツト中の優先ビツト部１４により、各パケツト
の優先度を決めている。ホームバスシステムでは、この
優先ビツト部１４として１６進数２桁（８ビツト）の数
値ＦＣＨ，ＦＥＨ，ＦＤＨ，ＦＦＨの４種類を設けられ
ている。ここで、各情報は最下位ビツトから順に送ら
れ、かつＦＣＨ＝“００１１１１１１”，ＦＥＨ＝“０
１１１１１１１”，ＦＤＨ＝“１０１１１１１１”，Ｆ
ＦＨ＝“１１１１１１１１”であるから、負論理によ
り、ＦＣＨ＞ＦＥＨ＞ＦＤＨ＞ＦＦＨの順に優先順位が定まることになる。そして、最優先順
位ＦＣＨの優先ビツト部１４を含むパケツトを送信する
場合には、衝突検出回路５２を非作動状態とし、信号衝
突検出を行なわないようにする。

そこで、ホームバスからの開放チエツク用としての送信
パケツト中の優先ビツトをＰＢ＝ＦＣＨと定める。も
し、データ伝送装置がホームバス１に正しく接続されて
いれば、優先ビツト部を送信して時点（第１３図のステ
ツプ９２）で衝突を検出することはなく（第１３図のス
テツプ９３）、自己アドレス部以下を送信し（第１３図
のステツプ９４）、通常の送受信ルーチンへと移行する
（第１３図のステツプ９５）。

これに対し、データ伝送装置がホームバス１から開放さ
れている場合には、第１２図に示すように、ビツトｂ_１
のバツクスイング電圧によりビツトｂ_２の受信データは
論理“０”となつてしまう。そこで、この場合には、バ
ス開放検出回路５３の方がビツトｂ_２で信号衝突を検出
し（第１３図のステツプ９３）、しかも、このビツトｂ
_２が入力データ▲▼の論理“０”のビツトｂ_１に続
く論理“０”のビツトであることを検出する。すなわ
ち、優先ビツト部１４が最優先のＦＣＨであるパケツト
を送信したにもかかわらず信号衝突がバス開放検出回路
５３によつて検出されたことになり、この検出結果にも
とづいてＣＰＵ５９はデータ伝送装置はホームバス１か
ら開放されていると判定し（第１３図のステツプ９
６）、発光ダイオード５５を発光させて使用者に通報す
る（第１３図のステツプ９７）。

なお、以上の説明では、ホームバスからの開放状態検出
時における警報手段として、発光ダイオードを用いた場
合についてであつたが、ブザー等を用いて音により使用
者へ通報するようにしてもよいことは明らかである。

〔発明の効果〕

以上説明したように、本発明によれば、パルストランス
を用いた平衡伝送方式によるデータ伝送装置において、
データ伝送装置がバスから開放状態であることを検出
し、使用者へ通報することが出来るので、システム全体
の信頼性を向上することができるという効果がある。

【図面の簡単な説明】

第１図は本発明によるデータ伝送装置の一実施例を示す
構成図、第２図は第１図の送信時の各部の信号を示す波
形図、第３図は同じく受信時の各部の信号を示す波形
図、第４図は第１図に示した実施例の動作を示すフロー
チヤート、第５図〜第７図は第１図におけるパルストラ
ンス回路で生ずるバツクスイングの説明図、第８図は第
１図におけるホームバスからの開放時での各部の信号を
示す波形図、第９図は本発明によるデータ伝送装置の他
の実施例を示す構成図、第１０図は第９図に示す実施例
の信号衝突時における第９図の各部の信号を示す波形
図、第１１図は第９図に示す実施例の動作を示すフロー
チヤート、第１２図は第９図に示す実施例のホームバス
からの開放時での第９図の各部の信号を示す波形図、第
１３図は第１図，第９図に示す実施例の他の動作を示す
フローチヤート、第１４図はホームバスシステムの全体
構成図、第１５図はホームバスシステムに用いられるパ
ケツトのフオーマツト図、第１６図はパケツト衝突時の
送受信データの波形図である。１……ホームバス、３０……送信制御回路、３２……Ａ
ＭＩ変換回路、３３，３４……ドライバ、３５……パル
ストランス回路、４４〜４７……電圧比較器、４８，４
９……論理積回路、５１……受信制御回路、５２……衝
突検出回路、５３……バス開放検出回路、５９……中央
制御装置。

Claims

【特許請求の範囲】

【請求項１】送信データを生成する送信手段と、一次側
が該送信手段に接続され二次側が共通伝送路に接続され
るパルストランス回路と、該パルストランス回路の一次
側の電圧を検出してデータを生成する電圧検出手段と、
該電圧検出手段からの該データを受信する受信手段とを
備えたデータ伝送装置において、該送信手段から該パルストランス回路に送信データを供
給したときの該パルストランス回路の一次側の電圧を検
出し、データを生成する第１の手段と、該第１の手段からの該データと該送信手段からの送信デ
ータとを比較し、該パルストランス回路の二次側開放に
伴なう該パルストランス回路の一次側でのバックスイン
グ電圧の発生の有無を検出する第２の手段と、該第２の手段による該バックスイング電圧の発生の検出
に伴なって、該パルストランス回路の二次側が該共通伝
送路から開放されていると判定する第３の手段とを設け、該共通伝送路からの開放を検知することができ
るように構成したことを特徴とするデータ伝送装置。
【請求項２】特許請求の範囲第１項において、前記第１の手段として前記電圧検出手段を用いたことを
特徴とするデータ伝送装置。
【請求項３】特許請求の範囲第１項または第２項におい
て、前記送信データは負論理のＡＭＩ符号からなり、前記第２の手段は、前記送信データの論理“０”のビッ
トを表わすパルスに続く期間における前記送信データと
前記第１の手段からのデータとのレベルの差異を検出す
ることを特徴とするデータ伝送装置。
【請求項４】特許請求の範囲第１項，第２項または第３
項において、前記第３の手段が前記共通伝送路から開放されているこ
とを判定したのに伴ない、通報を発する第４の手段を有
することを特徴とするデータ伝送装置。
【請求項５】特許請求の範囲第４項において、前記第４の手段は、前記第３の手段が前記共通伝送路か
ら開放されていることを判定した後、前記受信手段が前
記送信データの送信期間に特定のビットを検出しないと
き、前記通報を発することを特徴とするデータ伝送装
置。