JPH0741232Y2

JPH0741232Y2 - 非同期２進データ通信回路

Info

Publication number: JPH0741232Y2
Application number: JP1991065307U
Authority: JP
Inventors: ヘルムジュドトーマス
Original assignee: ウエスターンエレクトリックカムパニー，インコーポレーテッド
Priority date: 1982-11-22
Filing date: 1991-08-19
Publication date: 1995-09-20
Anticipated expiration: 1998-11-22
Also published as: CA1213956A; FR2536611A1; DE3341904A1; JPH04103743U; GB2130458A; US4454383A; GB2130458B; GB8330865D0; JPS59105740A

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】本考案は非同期データ伝送に、細
目的には、スタート・ビット系列を使用することなしに
非同期２進データ伝送を行なう回路に関する。

【０００２】

【技術の背景】データの伝送施設を介しての伝送は、非
同期的または同期的に行われる。非同期的な伝送方法に
あっては、データの１ブロック（キャラクタ、フレーム
等）内のデータ・ビットは厳密な時間系列を成して伝送
されるが、データのブロックは厳密な時間系列を成して
は伝送されない。データのブロックは厳密な時間系列を
成しては伝送されないので、受信端末が到来するデータ
の個々のブロックに対し自分自身を再同期化させるため
にスタートおよびストップ・ビットが要求される。この
ように、非同期データ伝送を使用することの不利益な点
はデータのブロックと共にスタートおよびストップ・ビ
ットを伝送しなければならないので伝送効率が悪化する
ことにある。

【０００３】

【考案の要約】本考案は、伝送線路対上の２進データ信
号を表わす２つの電圧レベルの中間の電圧である静止差
分電圧から２進データ伝送の第１のビットの差分電圧へ
の変位より成るスタート系列を使用する伝送線路対を介
しての２進データの非同期的伝送の装置を与えている。
この差分電圧変位をデータ伝送のスタート系列として使
用することにより送信側が受信側に貴重な伝送容量を利
用することなしにデータ伝送のスタートを知らせること
が出来る。受信側ではこの静止状態電圧から論理の０ま
たは１なる２進電圧への差分電圧変位は受信器を到来す
るデータ伝送に再同期化させるのに使用される。各々の
データ伝送は予め定められたブロック長を有しているの
で、１つのデータ伝送の終了は受信されたデータ・ビッ
トの数を計数することにより決定される。

【０００４】本考案の、好ましき実施例として２線式の
データ線路対を介して半二重モードで２進データを非同
期的に伝送する装置が示されている。好ましき実施例に
あっては、静止状態期間中に線路対上に存在する差分電
圧は受信側に位置する抵抗をバイアスすることにより発
生される。差分電圧の変位期間中、線路対上の電圧は該
線路対を駆動する送信器の電流源から取り出される。変
位の後、線路対上に存在する差分電圧は送信器側に位置
する電圧源から取り出される。差分電圧変位の期間中線
路対を駆動するのに電流源を使用するのは線路対を流れ
る電流を制限し、短絡した場合の保護を行うと共に他の
線路対への漏話を減少させることにある。送信器および
受信器の両者における線路対の低い終端インピーダンス
は静止および変位状態期間中における雑音に対する耐性
を高める。安定なデータ伝送状態期間中線路対を駆動す
るのに電圧源を使用すると良好な耐雑音性が得られる。

【０００５】

【実施例】図１には本考案の好ましき実施例が、２線式
のデータ線路対１０１を介して共通制御装置１００に接
続する加入者端末１０２の１部として示されている。加
入者端末１０２との適合性のある半二重非同期データ通
信を可能とするため同様な回路が共通制御装置１００に
も設けられている。以下図１、図４および図５を参照し
て共通制御装置１００と加入者端末１０２の間のデータ
通信系列の一般的記述を行う。

【０００６】共通制御装置１００は制御データ・フレー
ム４０２を周期的に伝送し、端末１０２からの状態デー
タ・フレーム４０２より成る即時応答を待受ける。その
後共通制御装置１００が再び端末１０２をインタロゲー
トするまで通信は行われない。このようにして共通制御
装置１００と加入者端末１０２の間の通信はデータ線路
対１０１を介して半二重モードで実行される。

【０００７】図４の波形ＶＴ−ＶＲはデータ線路対１０
１のチップＴおよびリングＲ導線間の差分電圧を表わし
ている。データ線路対１００上でデータ通信が行われて
いない静止状態Ｑ４０１を当面仮定すると、電圧ＶＴ−
ＶＲは約０Ｖであり、データ線路対１０１には電流は流
れない。静止状態４０１期間中、加入者端末１０２はＨ
ＵＮＴモード５０１にあり、それによって端末は常時デ
ータ線路対１０１上の次に到来する制御フレーム・デー
タをチェックしている。共通制御装置１００が、デー
タ、例えば制御フレーム４０２を送信すると、電圧ＶＴ
−ＶＲは２進データと関連する電圧に切換わる。端末１
０２は電圧ＶＴ−ＶＲの初期変位を検出し、受信ＲＣＶ
モードに入る。制御フレーム４０２の伝送が終了する
と、電圧ＶＴ−ＶＲは静止状態４０３期間中０に戻り、
端末１０２はターン・アラウンド・モードＴＡに入る。
予め定められた時間の後、端末１０２は送信モードＴＲ
ＮＳに入り、状態フレーム４０４を伝送し、該状態フレ
ームは共通制御装置１００により受信される。状態フレ
ーム４０４の伝送後、端末１０２はＷＡＩＴモード４０
５に入る。ＷＡＩＴモードは雑音の影響を最小化するた
め受信器１０３がデイスエイブルされている時間期間で
あり、従ってこのときはデータの受信は行われない。Ｗ
ＡＩＴモードの予め定められた時間期間が経過した後、
端末１０２は再びＨＵＮＴモードに入る。

【０００８】以下で加入者端末１０２の動作の詳細を図
１、図４および図５を参照して説明する。データ線路対
１０１上でデータが伝送されていないものと仮定すると
（即ちシステムが静止状態にあるものと仮定すると）電
圧ＶＴ−ＶＲはほぼ０Ｖ４０１であり、加入者端末１０
２はＨＵＮＴモードにある。共通制御装置１００の制御
装置１２６は導線１２４上に予め定められた数の制御デ
ータ・ビットより成る制御フレームを発生し、該データ
はデータ線路対１０１を介して送信器１２１によって伝
送される。共通制御装置１００がデータの伝送を開始す
ると、差分電圧ＶＴ−ＶＲは制御フレーム４０２の第１
のビットとして論理の１を表わす正のレベル４０８に向
うか、または論理の０を表わす負のレベル４０９に向
う。第１のデータ・ビットが１レベル４０８であると仮
定すると、約０Ｖから＋1.２Ｖよりも大なる電圧へのＶ
Ｔ−ＶＲの変化は受信器１０３により検出される。この
ようにして、第１のデータ・ビットはまた制御フレーム
４０２のスタート・ビットとしても作用する。第１のデ
ータ・ビットの受信期間中に有効データ・ビット信号Ｖ
ＤＢが発生され、該信号ＶＤＢは図５の状態図に示すよ
う加入者端末１０２をＨＵＮＴモード５０１からＲＣＶ
モード５０２に切換える。図１に示すように、信号ＶＤ
Ｂは、正の受信パルスＰＲＰ、即ち論理の１データ・ビ
ットまたは負の受信パルス（ＮＲＰ）即ち論理の０デー
タ・ビットが受信器１０３によりデータ線路対１０１の
両端に検出されたときゲート１０５により発生される。
受信されるデータは論理の０かまたは論理の１のいずれ
かであるから、信号ＶＤＢは制御フレーム４０２の伝送
期間中定常的に１信号状態に留まる。

【０００９】雑音とデータを区別するため、信号ＶＤＢ
は４０kbs なるデータ速度の６倍の速度でサンプルされ
る。３つの相続くサンプルがデータは未だ存在すること
を指示すると、遅延回路１０６がトリガされ、１／２ビ
ット時間後、クロック・エネイブル信号ＣＥＮを４０KH
z のクロック１０８および状態制御装置１０７に加え
る。状態制御装置１０７をＨＵＮＴモード５０１からＲ
ＣＶモード５０２に切換えるのはこのクロック・エネイ
ブル信号ＣＥＮである。４０KHz のクロック１０８の出
力１２３は、ＣＲＣＣ回路１１０、データ・レシスタ１
０９および状態制御装置１０７にクロック信号を提供す
る。

【００１０】状態制御装置１０７は基本的には連続する
制御フレーム４０２および４０７を受信する間に５４の
離散的状態を発生するカウンタおよびデコーダ回路であ
る。５４の離散的状態は受信（ＲＣＶ）、ターン・アラ
ウンド（ＴＡ）、送信（ＴＲＮＳ）、ＷＡＩＴおよびＨ
ＵＮＴより成る端末１０２の動作モードに分割される。
受信ＲＣＶモード５０２期間中、状態Ｃ１−Ｃ２４はビ
ット・クロック速度（４０KHz ）で制御フレーム４０２
の受信されたデータ・ビットＢ１−Ｂ２４と同時に生起
する。ターン・アラウンドＴＡモード期間中、状態Ｃ２
５−Ｃ２７はまたビット・クロック速度（４０KHz ）で
生起する。このターン・アラウンド・モード５０３期間
中はデータ線路対１０１上にはデータは存在しない。端
末の送信ＴＲＮＳモード５０４期間中、状態Ｃ２８−Ｃ
５１は状態フレーム４０４のビットＢ１−Ｂ２４と同時
に生起する。ＷＡＩＴ状態５０５は状態Ｃ５２−Ｃ５３
を含んでいるが、これはクロック１２７から取り出され
た２００Hzのおそいクロック速度で制御装置１０７によ
り計数される。状態Ｃ５４はＨＵＮＴモード５０１を形
成し、このとき受信器１０３は信号ＲＥＮによってエネ
イブルされ、データ線路対１０１上で受信されるデータ
を再び探索する。状態制御装置１０７は標準的な集積回
路チップを使用して周知の仕方で実現できる。

【００１１】先に指摘した如く、信号ＶＤＢは制御フレ
ーム４０２のビットＢ１−Ｂ２４を受信している期間中
論理の１である。状態制御装置１０７はデータ・ビット
Ｂ１４およびＢ１６の期間中２つの周期的チェックを実
行し、制御フレーム期間中データが尚受信されているか
どうかを確認する。これらのチェックはインバータ１１
１により反転された信号ＶＤＢ（以下、反転ＶＤＢ信号
と記す。なお、図では

【数１】と表記する）と状態制御装置１０７の状態Ｃ１
４（Ｂ１４）およびＣ１６（Ｂ１６）期間中に論理の１
となる信号Ｃ１４／Ｃ１６のＡＮＤをとるゲート１１２
により実行される。状態Ｃ１４またはＣ１６のいずれか
の期間中に線路対１０１上に最早データが存在しなくな
ると、信号ＶＤＢは論理の０となり、反転ＶＤＢ信号は
論理の１となり、ＡＮＤゲート１１２は論理の１信号Ｆ
ＦをＯＲゲート１１３に加え、該ＯＲゲート１１３は状
態制御装置１０７にＲＥＳＥＴ信号を出力する。図５に
示すように、状態制御装置１０７が論理の１なるＲＥＳ
ＥＴ信号を受信すると、状態制御装置１０７はＲＣＶモ
ードからＨＵＮＴモードに戻り、受信データが制御フレ
ームのデータでないことを指示する。

【００１２】ゲート１１２は線路対１０１上に存在する
かどうかはチェックするがデータが誤っているかどうか
はチェックしないことに注意されたい。制御フレーム４
０２のデータが誤っているかどうかのチェックは共通制
御装置１００によって送信される制御フレーム４０２の
最後のビット・グループであるサイクリック・リダンダ
ンシイ・チェック・キャラクタ（ＣＲＣＣ）を用いて通
常の仕方で実行される。加入者端末１０２にあっては、
ＣＲＣＣ回路１１０は送信されたＣＲＣＣコードを受信
し、該コードと受信されたデータから発生されたＣＲＣ
Ｃコードを比較し、データに誤りが存在するかどうか調
べる。制御フレーム４０２が誤って受信されると、有効
データＶＤ導線は論理の０となり、ゲート１１４が有効
データを受信したことを示すＶＤＲ信号をゲート１１４
が出力することを禁止する。インバータ１１５はデータ
・エラーがＣＲＣＣ回路により検出されたとき端子ＣＬ
Ｒを介してデータ・レジスタ１０９からのデータをクリ
アする信号ＶＤＲの反転信号を発生する。加入者端末１
０２は状態フレーム４０４を使用して共通制御装置１０
０に制御フレーム４０２で誤りが起ったことを知らせ、
その結果制御フレーム４０２は共通制御装置１００によ
り再送される。

【００１３】データが受信されているとき、状態制御装
置１０７は制御フレーム４０２のビットを計数し、デー
タ・レジスタ１０９は受信器１０３の導線ＮＲＰから受
信されたデータの各ビットをロードする。４０KHz のク
ロック１０８はデータ・レジスタ１０９および状態制御
装置１０７の両者を駆動するので、受信されたデータ・
ビット（Ｂ１−Ｂ２４）と状態制御装置１０７の計数状
態（Ｃ１−Ｃ２４）の間には同期が存在する。状態制御
装置１０７は制御フレーム４０２の１６のデータ・ビッ
トと一致した１６のパルスより成る直列クロック信号Ｓ
ＥＲＣＬＫを出力する。加入者端末１０２中の論理回路
（図示せず）は信号ＳＥＲＣＬＫを使用してＤＡＴＡＯ
ＵＴ導線からのデータ・ビットを種々の記憶装置および
制御回路に加える。これらの回路は計数値が２４のとき
に制御フレーム４０２のデータが誤りなく受信されたこ
とを示す有効データ・レデイＶＤＲ信号をゲート１１４
が出力するまでこれらデータ・ビットに対しては作用し
ない。

【００１４】カウンタの状態Ｃ２５において制御フレー
ム４０２の受信が完了すると、状態制御装置１０７は約
ビット時間に等しい時間期間の間ターン・アラウンド
（ＴＡ）モードに入る。カウンタの状態Ｃ２７におい
て、データ線路対１０１の静止状態がゲート１１６によ
りチェックされる。ゲート１１６はまた状態制御装置１
０７に先に受信されたデータが本当に制御フレーム４０
２であったかどうかを決定する他のチェックを実行させ
る。データ線路対１０１が現在静止状態４０３であると
すると（制御フレーム４０２の受信後は静止状態となら
なければならない）、反転ＶＤＢ信号はインバータ１１
１により論理の１となり、有効フレーム信号ＶＦがゲー
ト１１６から出力される。有効フレーム信号ＶＦは正し
い長さの制御フレーム４０２が加入者端末１０２により
受信されたことを指示する。

【００１５】カウンタの状態Ｃ２７においてデータが尚
データ線路対１０１上に存在する場合には受信されたデ
ータは有効な制御フレーム４０２ではないことに注意さ
れたい。従って反転ＶＤＢ信号は論理の０であり、ゲー
ト１１６は論理の０なる信号ＶＦを発生し、インバータ
１１７は論理の１を出力し、それによってＯＲゲート１
１３からＲＥＳＥＴ信号が発生される。図５に示すよう
に、論理の０レベルの信号ＶＦは状態制御装置１０７を
ＨＵＮＴモードにリセット５０６する。

【００１６】有効な制御フレーム４０２が受信されてい
るものと仮定すると、ＶＦは論理の１であり、加入者端
末１０２はカウンタの状態がＣ２８に達すると送信ＴＲ
ＮＳモード５０４に入る。ＴＲＮＳモード期間中、加入
者端末１０２は状態フレーム４０４フォーマットで共通
制御装置１００にデータを送信する。図４に示す如く、
状態フレーム４０４は制御フレーム４０２と同様２４ビ
ットのフレームである。ＴＲＮＳモードにあっては、状
態制御装置１０７は論理の１なる送信エネイブル信号を
出力する。信号ＴＥＮは状態フレームを加入者端末１０
２から送信することを許容する。

【００１７】後で詳述するように、送信器１０４はデー
タ線路対１０１上に２進状態の電圧信号を出力する。図
１に示す如く、状態フレーム４０４で伝送されるデータ
は加入者端末１０２の他の部分から導線ＤＡＴＡＩＮ
によって受信される。導線ＤＡＤＡＩＮ上の論理の１
信号は図４の４１０によって示すような正のＶＴ−ＶＲ
信号を発生し、論理の０は負のＶＴ−ＶＲ信号４１１を
発生する。

【００１８】共通制御装置１００の受信器１２２はデー
タ線路対１０１を介してデータを受信し、導線１２５に
データを出力して制御装置１２６に加える。受信器１２
２の動作は以下で詳細に述べる受信器１０３の動作と同
一である。共通制御装置１００はデータ線路対１０１を
介しての半二重動作を可能とする回路（図示せず）を含
んでいる。加入者端末１０２に対して述べたのと類似の
周知の仕方で、共通制御装置１００は図４に示すように
約２５ms毎に周期的に制御フレーム４０２を加入者端末
１０２に伝送し、状態フレーム４０４を加入者端末１０
２から受信するよう作られている。

【００１９】加入者端末１０２のＴＲＮＳモード期間
中、状態制御装置１０７はＤＡＴＡＩＮ導線からのデー
タを送信器１０４が４０kbs の速度で送信することを許
容する。状態制御装置１０７が計数状態Ｃ５１に達する
と、状態フレーム４０４中の２４ビットのデータすべて
が伝送され終っており、送信器１０４はＴＥＮが論理の
０になるとデイスエイブルされる。状態制御装置１０７
は計数状態Ｃ５２でＷＡＩＴモード５０５に入る。

【００２０】ＷＡＩＴモード期間中、即ち時間期間４０
５中、状態制御装置１０７は最早クロック１０８の４０
KHz の速度では計数せず、クロック１２７の２００Hzの
速度で計数するよう切換えられる。このようにしてカウ
ンタの状態Ｃ５２およびＣ５３より成るＷＡＩＴモード
は約１０msであり、この間ＲＥＮおよびＴＥＮは共に論
理の０レベルであり、従って送信器１０４および受信器
１０３はデイスエイブルされている。ここで制御フレー
ム４０２は２５ms毎にのみ送信されるので、受信器１０
３はＴＲＮＳモードが終了した直後にはエネイブルされ
ないことに注意されたい。ＷＡＩＴモード期間中受信器
１０３をデイスエイブル状態に保持することによりこの
１０msの期間中誤って起動することが防止され、従って
システムの耐雑音性が改善される。

【００２１】計数状態Ｃ５４において状態制御装置１０
７はＨＵＮＴモード５０１にリセットされ、受信器１０
３は信号ＲＥＮが論理の１にセットされたときエネイブ
ルされる。ＨＵＮＴモード、即ち時間期間４０６にあっ
ては受信器１０３は次の制御フレームのデータ４０７を
受信する準備状態にある。

【００２２】以下では同一の送信器１０４および１２１
と同一の受信器１０３および１２２の詳細な動作につい
て述べる。本考案に従い、制御フレーム４０２および状
態フレーム４０４の如きデータの伝送はスタート・ビッ
トやトップ・ビットの系列を必要とすることなしに実行
される。本考案を実現する装置を図１、図２および図３
を参照して述べる。

【００２３】共通制御装置１００および端末１０２は夫
々２線式のデータ線路対１０１のインピーダンスと整合
させるため線路終端抵抗１１９および１２０を有してい
る。受信器１０３および送信器１０４はデータ線路対１
０１に並列に接続されている。同様に共通制御装置１０
０はデータ線路対１０１に並列に接続された送信器１２
１および受信器１２２を有している。２進データが伝送
されていない静止期間中、データ線路対１０１のチップ
ＴおよびリングＲ導線間の電圧ＶＴ−ＶＲは受信器１０
３および１２２の入力抵抗回路網により形成されてい
る。この静止電圧はデータ線路対１０１上の論理の０お
よび論理の１なるデータ・ビットを表わす２つの電圧の
ほぼ中間の値を有している。図４を参照すると４００に
示すように約＋1.２Ｖよりも大きいＶＴ−ＶＲ電圧は論
理の１を表わし、約−1.２Ｖより小さい電圧は論理の０
を表わす。静止電圧は−0.５Ｖから＋0.５Ｖの間の値を
有している。＋0.５Ｖ〜＋1.２Ｖおよび−0.５〜−1.２
Ｖの電圧は不確定状態である。

【００２４】図２を参照すると、送信器１０４の回路の
詳細が示されている。送信器１２２の回路は送信器１０
４の回路と同一である。先に指摘した如く、送信エネイ
ブル導線ＴＥＮは送信状態期間中を除いて論理の０レベ
ルである。導線ＴＥＮが論理の０レベルであると、駆動
器制御回路２０１はエネイブルされず、従って導線Ｔ１
も導線Ｒ１もいずれも論理の１レベルにはない。駆動器
制御回路２０１はＡＮＤゲート２１８、２１９およびイ
ンバータ２２０より成る。導線ＴＥＮが論理の０のと
き、ＡＮＤゲート２１８および２１９は共に論理の０を
出力する。導線ＴＥＮが論理の１であるとき、導線ＤＡ
ＴＡＩＮ上の論理の１および０は夫々導線Ｔ１上の論
理の１および０に、そして導線Ｔ０上の論理の０および
１になる。このようにして駆動器制御回路２０１がエネ
イブルされると、導線ＤＡＴＡＩＮ上の論理の１入力
は同一の電流源２０２および２０３をエネイブルし、同
一の電流源２０４および２０５をデイスエイブルする。
同様に、導線ＤＡＴＡＩＮ上の論理の０入力は電流源
２０２および２０３をデイスエイブルし、電流源２０４
および２０５をエネイブルする。

【００２５】静止期間中、導線ＴＥＮは論理の０レベル
にあり、駆動器制御回路２０１はデイスエイブルされ、
従って電流源２０２〜２０５はデイスエイブルされる。
この条件の下ではダイオード２０６〜２１７は＋2.４Ｖ
の電圧源がデータ線路対１０１のチップＴまたはリング
Ｒ導線から電流をとり出したり、または電流をシンクし
たりすることが防止される。静止期間中、送信器１０４
および１２１はデータ線路対１０１から切離され、従っ
てデータ線路対１０１上の直流電圧は受信器１０３およ
び１２２の抵抗によって決定される。

【００２６】図３を参照すると、電圧比較器３０１およ
び３０２は高い入力インピーダンスを有しているので、
導線ＴおよびＲ上の電圧は＋2.４Ｖおよび＋2.３Ｖの電
圧源ならびに図１の終端抵抗１１９および１２０によっ
て決定される。差分電圧ＶＴ−ＶＲは＋0.１Ｖ以下であ
り、これは図４に示す静止電圧の範囲（＋0.５〜−0.５
Ｖ）の間に十分入っている。導線ＴおよびＲ上に静止電
圧が加わっている場合、図３の受信器３０１および３０
２の出力は共に論理の０である。

【００２７】図２に戻ると、送信ＴＲＮＳモード期間
中、導線ＴＥＮは論理の１レベルにあり、それによって
駆動器制御回路２０１をエネイブルする。駆動器制御回
路２０１がエネイブルされると、導線ＤＡＴＡＩＮ上
の論理の０は導線Ｔ１上に論理の０信号を、導線Ｒ１上
に論理の１信号を発生する。この条件が成立している期
間中、電流源２０２および２０３はデイスエイブルさ
れ、電流源２０４および２０５はエネイブルされる。そ
の結果、約２２mAのループ電流がリング導線Ｒ、共通制
御装置１００およびチップ導線Ｔを通して流れる。同様
に、導線ＤＡＴＡＩＮ上に論理の１なるデータ・ビット
が存在するものと仮定すると、導線Ｔ１は論理の１とな
り、導線Ｒ１は論理の０となり、その結果電流源２０
２、２０３はエネイブルされ、電流源２０４、２０５は
デイスエイブルされる。この場合、約２２mAのループ電
流が電流源２０２および２０３により発生される。この
ループ電流はダイオード２０６から導線Ｔ、抵抗１１９
および１２０、受信器１０３および１２２、導線Ｒ、ダ
イオード２０７を通して電流源２０３に流れる。Ｒ１は
論理の０であるので、電流源２０５はオフであり、ダイ
オード２１３には電流は流れない。

【００２８】次に図３を参照して受信器１０３の回路の
動作について述べる。先に指摘した如く、受信器１２２
は抵抗３０３〜３１０を介して逆並列的にデータ線路対
１０１に接続された電圧比較器３０１および３０２より
成る。受信器１２２の動作は受信器１０３の動作と同一
であり、これ以上述べない。

【００２９】好ましき実施例ではデータ伝送または制御
フレーム４０２の終了はデータ・ビットを計数すること
により決定されるが、ここで述べた回路を使用すれば受
信器１０３は電圧ＶＴ−ＶＲが２進状態電圧から静止状
態への変位を検出することによってもデータ伝送の終了
を決定し得ることは明らかである。

【００３０】当業者にあっては図１、図２および図３に
示す好ましき実施例は周知の個別論理回路、ＬＳＩ回路
またはマイクロプロセッサ回路を使用して実現し得るこ
とは明白である。好ましき実施例を半二重データ通信シ
ステムの一部として述べたが、全二重データ通信システ
ムに適用することもできる。このようにして、以上述べ
たことは本考案の原理の応用を例示するにすぎないこと
を理解されたい。当業者にあっては本考案の精神および
範囲を逸脱することなく他の方法および回路を実現し得
ることは明白である。

【図面の簡単な説明】

【図１】通信システムの一部としての本考案を示す図で
ある。

【図２】送信回路の詳細な図である。

【図３】受信回路の詳細な図である。

【図４】通信施設上の典型的な電圧波形図である。

【図５】図１に示すシステムの動作状態図である。

【符号の説明】

２０２第１の電流源２０３第１の電流源２０４第２の電流源２０５第２の電流源３０１第１の増幅器３０２第２の増幅器

Claims

【実用新案登録請求の範囲】

【請求項１】固定長のデータキャラクタを一対の線路
を介して伝送する非同期２進データ通信回路（例えば図
１）において、２進データの論理１の状態と論理０の状
態を表わす２つのレベルの中間レベルである静止電圧が
キャラクタとキャラクタの間の期間中に形成され、およ
び前記静止電圧から該論理１または論理０の状態を表わ
す電圧レベルのいずれかへの最初の変位が該データキャ
ラクタのデータビットの開始を表わし、当該データビッ
トの２進値は該最初の変位における論理状態電圧によっ
て表わされるものであることを特徴とする非同期２進デ
ータ通信回路。
【請求項２】請求項１記載の非同期２進データ通信回
路において、各々反転および非反転入力端子を有し、前
記静止電圧からの変位を検出する第１および第２の増幅
器（例えば３０１、３０２、図３）を含み、前記線路対
の一方の導線は前記第１の増幅器の反転入力端子および
前記第２の増幅器の非反転入力端子に接続されており、
前記線路対の他方の導線は前記第１の増幅器の非反転入
力端子および前記第２の増幅器の反転入力端子に接続さ
れていることを特徴とする非同期２進データ通信回路。
【請求項３】請求項１記載の非同期２進データ通信回
路において、前記線路対を介しての第１の電流源（例え
ば２０２、２０３、図２）から第１の方向に流れる第１
のループ電流が論理０なる２進データ信号を表わす差分
電圧を発生し、および前記線路対を介しての第２の電流
源（例えば２０４、２０５、図２）から第２の方向に流
れる第２のループ電流が論理１の２進データ信号を表わ
す差分電圧を発生することを特徴とする非同期２進デー
タ通信回路。
【請求項４】請求項１記載の非同期２進データ通信回
路において、一定長のキャラクタの計数値がデータ・キ
ャラクタの終了を指示することを特徴とする非同期２進
データ通信回路。