JPH029493B2

JPH029493B2 -

Info

Publication number: JPH029493B2
Application number: JP56156359A
Authority: JP
Inventors: Antoniusu Maria Fuan Egumondo Yohannesu; Kurein Kahannesu; Chenkanpu Enkuberuto
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1980-10-02
Filing date: 1981-10-02
Publication date: 1990-03-02
Also published as: AU543703B2; DE3173456D1; AU7578681A; CA1194173A; NL8005458A; JPS5791054A; US4398298A; EP0049917B1; EP0049917A1

Description

【発明の詳細な説明】本発明は接続線路と、これに接続されて情報を
送受する複数個の局を有し、各局はプロセツサ、
送信段及び受信段を具え、各局のプロセツサは送
信段を経て接続線路へのフリーアクセスを有し、
更に各局は接続線路へ略々同時にアクセスを要求
する他局及びアクセスを持つ他局の存在の検出時
に送信局をスイツチオフする検出器を具えて成る
通信システム並びに該通信システムに好適な局に
関するものである。

斯る通信システムは雑誌“Electronics”1980
年６月15日、第89及び90頁に開示されている。フ
リーアクセスを用いる利点は、どの局に送信を許
可するかを決定する高価な中央システムコントロ
ーラが故障した場合でも全通信システムを動作状
態にすることができるため、中央システムコント
ローラがない点にある。通信システムをフリーア
クセスにするときは、既に送信を開始している局
又は略々同時に送信を開始する局を検出する検出
器を各局に設ける。上記の雑誌には、アクセスを
要求する局が送信中の他局を検出するときは予定
の期間待つこと（この待ち期間はトライアルがく
り返される度に長くなる）が記載されている。し
かし、他の送信局の存在をどのように検出するか
については記載がない。既に送信を開始している
局は例えば接続線路に接続したキヤリア検出器に
よつて検出することができる。しかし、略々同時
に、即ち同一クロツクパルス周期中に送信を開始
する他局の検出は、このとき両局が接続線路上の
情報に影響を与えるが当該局に受信される合成情
報は自局が送信した情報により占められてしまう
ため、問題がある。

本発明の目的は同一クロツクパルス周期中に送
信を開始する局を実際上満足に検出するようにし
た通信システムを提供せんとするにある。本発明
通信システムは、送信段と受信段が両方とも接続
線路に接続されている局であつて接続線路へのア
クセスを要求する又はアクセスを持つ局におい
て、該局が予定の論理値を送出するときにその送
信段の出力インピーダンスをインピーダンス増大
装置により少くとも接続線路の特性インピーダン
スと同程度に一時的に増大させ、受信段の出力端
子に結合された検出器により、前記インピーダン
スの増大中に受信段が前記予定の論理値と異なる
論理値を受信するときに、送信局をスイツチオフ
する検出信号を発生するよう構成したことを特徴
とする。

送信段の出力インピーダンスを一時的に増大す
ることによつて、局自身が送信した予定の論理
値、例えば論理値０が遠隔局から発生され接続線
路を経て送られる間に減衰された他の論理値、例
えば論理値１と略々同様にその検出に作用する。
ここで、論理値０及び１は送信段により接続線路
に供給される所定の電圧に対応する。送信段のイ
ンピーダンスが増大しない場合、局自身が送信し
た論理値０が検出器において接続線路に存在する
合成信号における他局からの減衰した論理値１よ
り優勢となるため、減衰した論理値１を検出する
ことができない。

特定の構成の接続線路に適合する送信段の簡単
な例においては、局内の送信段には、２個のスリ
ーステート出力端子と信号入力端子と制御入力端
子を有するタイプのものであつて制御入力端子を
介して高及び低出力インピーダンス状態が得ら
れ、低出力インピーダンス状態のときに信号入力
端子に供給された信号に応じて２個の出力端子に
論理値１及び０をそれぞれ発生する送信増幅器を
設け、該増幅器の２個の出力端子を２線式線路の
ような接続線路の２線に接続し、信号入力端子及
び制御入力端子をプロセツサに接続する。

送信段により発生される論理値と関連する或は
関連しない出力インピーダンスの増大を得るため
に、プロセツサをエンコーダを経て送信増幅器の
信号入力端子に接続し、更にエンコーダをインピ
ーダンス増大装置を経て送信増幅器の制御入力端
子に接続する。

高インピーダンス状態において送信増幅器の出
力端子から前記予定の論理値に対応する電圧を発
生させるために、接続線路の２線に接続された送
信増幅器の２個の出力端子を局内で抵抗を経て異
なる電位の電源端子にそれぞれ接続する。

本発明通信システムの他の例においては、更に
前記抵抗を用いて接続線路への局の接続を略々無
反射とするために、接続線路の２線に接続された
局のこれら抵抗の並列等価抵抗値を接続線路の特
性インピーダンスと同程度にする。

更に他の例では、接続線路に接続された局の個
数を考慮して、接続線路に接続された全局の前記
抵抗の並列等価抵抗値を接続線路の特性インピー
ダンスに略々等しくする。

本発明通信システムの更に他の例においては、
スイツチング動作の結果として送信増幅器の出力
に許容し得ない過渡現象が現われるのを阻止する
ために、エンコーダが前記予定の論理値を送信増
幅器の出力端子に発生する瞬時からずれた瞬時に
インピーダンス増大装置が送信増幅器の高出力イ
ンピーダンス状態を発生するようにする。

許可された送信中スイツチオフされないように
した簡単な構成のインピーダンス増大装置を具え
る本発明通信システムの更に他の例においては、
該インピーダンス増大装置は、第１及び第２入力
端子を有する論理ゲートを具え、その第１及び第
２入力端子をエンコーダの出力端子にそれぞれ直
接及び微分回路を経て接続し、該ゲートの出力端
子を送信増幅器の制御入力端子に接続すると共に
抵抗を経て接地した構成とする。

インピーダンス増大装置をプロセツサにより直
接スイツチオン又はオフし得るようにした本発明
通信システムの更に他の例では、該インピーダン
ス増大装置は、エンコーダの出力端子とクロツク
パルス信号を発生するプロセツサの出力端子にそ
れぞれ接続された入力端子を有する第１論理ゲー
トを具え、該第１ゲートの出力端子を第２論理ゲ
ートの入力端子に接続すると共に該第２ゲートの
他方の入力端子をパルス状ゲートオン／オフスイ
ツチング信号を発生するプロセツサの出力端子に
接続し、該第２ゲートの出力端子を送信増幅器の
制御入力端子に接続すると共に抵抗を経て接地し
た構成とする。

検出器を実際の検出期間と無関係のパルス幅を
有する検出信号を発生するようにした本発明通信
システムの更に他の例においては、該検出器を送
信段と受信段にそれぞれ接続された入力端子を有
する比較回路と、該比較回路の出力端子に接続さ
れた入力端子とプロセツサの入力端子に接続され
た出力端子を有するホールド回路をもつて構成す
る。

同時に送信を開始した他局の検出後に送信段を
簡単な手段でスイツチオフして再スイツチオンに
備えるようにした本発明通信システムの更に他の
例においては、検出器の検出信号出力端子を、検
出時にスイツチング信号を発生する出力端子を有
するプロセツサの入力端子に接続し、このプロセ
ツサ出力端子を検出器に接続してこれをリセツト
処理すると共に送信段に接続してそのインピーダ
ンスを増大するようにする。

他局が同時に送信を開始したか否かをできるだ
け速く検出し得るようにした本発明通信システム
の更に他の例においては、各局のプロセツサを接
続線路へのアクセスの要求時にビツト順次コード
ワードを発生するよう構成し、各局のコードワー
ドは前記予定の論理値が他局のコードワードとは
常に異なる位置に位置するように定める。

各局が同一周波数であるが場合により位相が異
なるクロツクパルス信号を発生するクロツクパル
ス発生器を具えるために送信の同時開始が１クロ
ツクパルス周期内の同時開始を意味する場合に
は、ビツト順次コードワードは接続線路に接続さ
れた局の個数より少くとも１ビツト多いビツト数
を有するものとし、全ての局のコードワードの第
１ビツトは前記予定の論理値とは異なる論理値に
する。

ビツト順次コードワードを用いるか、或はアク
セスのサーチを予定の期間中に行ない、送信すべ
き情報を初めから直接送信するようにした通信シ
ステムにおいては、プロセツサの出力端子を検出
器とインピーダンス増大装置の入力端子に接続
し、プロセツサのこの出力端子には、検出信号が
発生することなくアクセスが所定の期間要求され
た後に検出器を禁止すると共にインピーダンス増
大装置をスイツチオフするパルス状信号を発生す
るようにする。

前記第１及び第２ゲートを有する容易にスイツ
チし得るインピーダンス増大装置を具える通信シ
ステムにおいては前記第１及び第２ゲートをそれ
ぞれANDゲート及びNANDゲートとする。

図面につき本発明を説明する。

第１図に示す通信システムにおいて、１は接続
線路を示し、これには複数個の局２₁，２₂，……
２_xが接続される。接続線路１は２本の平行線l₁
及びl₂を有する２線式線路である。局２₁は線l₁及
びl₂の一端に、局２_xは他端に接続されている。
接続線路１は例えば0.5キロメートル以上の長さ
を有し、局２は例えばテレビジヨンカメラ及び／
又は制御兼信号処理ユニツトを具える。この通信
システムはテレビジヨンスタジオ内、テレビジヨ
ンスタジオ間又は制御ユニツトと遠隔カメラとの
間に配置することができる。一例では、３〜４
（＝ｘ）局を接続線路１に接続し、この線路は0.5
キロメートルの長さで、約120オームに等しい特
性インピーダンスを有するものとする。

各局２は送信すべき情報を線l₁及びl₂にそれぞ
れ接続された出力端子０₁及び０₂を有する送信段
４に供給するプロセツサ３（μp）を具える。出
力端子０₂は反転出力端子で、出力端子０₁が論理
値１のとき出力端子０₂は論理値０となり、また
その逆となる。一例では出力端子０₁及び０₂にお
ける論理値０及び１は0.5Vに等しいかそれより
低い電位及び2.5Vに等しいかそれより高い電位
にそれぞれ対応する。

各局２は更に（＋）入力端子及び（−）入力端
子が線l₁及びl₂にそれぞれ接続された受信段５を
具える。受信段５のマルチ出力／入力端子はプロ
セツサ３のマルチ入力／出力端子に接続する。更
に、受信段の出力端子は検出器６（DET）の入
力端子に接続し、検出器６の他の入力端子に送信
段４を接続する。検出器６の出力及び入力端子は
プロセツサ３の入力及び出力端子に接続する。

第１図には局２₁を詳細に示し、多数の入力端
子と出力端子を区別して示してある。プロセツサ
３の出力端子３₁は送信すべきデータDAT１を出
力し、このデータは送信段４内のエンコーダ４₁
（COD）に供給される。エンコーダ４₁は更にプ
ロセツサのマルチ出力端子、即ちクロツクパルス
信号nCLを発生するマルチ出力端子３₂に接続さ
れ（ここでnCLはクロツクパルス周波数CLの１、
２、４又は８倍に等しい）、これらのクロツクパ
ルス信号は第２図及び／又は第４図に示す端子３
₂₁，３₂₂，３₂₃及び３₂₄にそれぞれ発生する。第
２図に示す回路図の場合のようにプロセツサの出
力端子３₃をエンコーダ４₁に接続することもでき
る（第１図には一点鎖線で示す）。

エンコーダ４₁の出力端子は送信段４内の送信
増幅器４₂の信号入力端子SIに接続する。この増
幅器の出力端子は送信段４の出力端子０₁及び０₂
に相当し、これら出力端子を抵抗４₃を経て大地
電位に接続された端子及び抵抗４₄を経て電圧端
子＋U₁に接続された端子にそれぞれ接続する。
これら電圧端子は電圧源（図示せず）の１部を構
成する。更に、送信増幅器４₂は制御入力端子CI
を有し、この端子にはエンコーダの出力端子がイ
ンピーダンス増大装置４₅（Ｚ）を経て接続され
る。第４図の回路図の場合のように、インピーダ
ンス増大装置４₅の他の入力端子をプロセツサの
出力端子３₃に接続することができる（第１図に
は破線で示す）。

送信増幅器４₂は３つの出力状態を有するタイ
プのものとし、制御入力CIにより高及び低出力
インピーダンス状態が得られ、低出力インピーダ
ンスのときに信号入力端子SIに供給される論理値
１又は０の信号に応じて出力端子０₁及び０₂に論
理値１及び０又は０及び１をそれぞれ発生する。
この送信増幅器４₂は例えばモトローラ増幅器
MC3487（商品名）とする。所定の信号増幅器に
おいては（U₁＝5V）、制御入力端子CIに最低＋
3Vが存在する場合の低インピーダンス状態にお
ける増幅器出力端子の論理値０及び１はそれぞれ
48ｍＡで0.5V以下及び−20ｍＡで＋2.5V以上に
対応する。制御入力端子CIに0Vの大地電位が存
在する場合の高インピーダンス状態においては増
幅器出力端子には信号入力端子SIに供給される電
圧と無関係に僅かに約100μAのリーク電流が流れ
るだけである。

抵抗４₃及び４₄は２つの機能を有する。第１
に、これら抵抗は、送信増幅器４₂の高出力イン
ピーダンス状態において出力端子０₁及び０₂の電
位が増幅器４₂に論理値“０”の信号が供給され
た場合と一致するようにする、即ち出力端子０₁
の電位を0.5V以下に、出力端子０₂の電位を2.5V
以上にする。第２に、抵抗４₃及び４₄の値を適当
に選択して、データの接続線路１へのデータの移
送が略々無反射となるようにする。これら抵抗の
値を330オームに選択すると、その並列等価抵抗
値は接続線路１の120オームの特性インピーダン
スと略々同程度の165オームになる。例えば４（＝
ｘ）個の局２を接続線路１に接続するときは、上
記の抵抗を上述の値に選択すると、全ての抵抗４
_３及び４₄の並列等価抵抗値は接続線路１の特性イ
ンピーダンスに略々等しくなるため、無反射のデ
ータ伝送が適性に達成される。

第１図に示すように、局２₁においては線l₁及
びl₂が受信増幅器５₁の（＋）及び（−）入力端
子に接続されている。受信増幅器５₁の出力端子
はデコーダ５₂（DECOD）の入力端子に接続さ
れ、このデコーダの他の入力端子及び出力端子は
プロセツサ３の出力端子３₄及び入力端子３₅にそ
れぞれ接続される。受信増幅器５₁（差動増幅器）
及びデコーダ５₂は受信段５の１部を構成する。

更に、受信増幅器５₁の出力端子はキヤリア検
出器６₁の入力端子と、一般に不一致検出器６₂と
称されている検出器６₂の入力端子に接続し、こ
れら検出器は相まつて検出器６を構成する。キヤ
リア検出器６₁の他の入力端子はプロセツサの出
力端子３₆に接続し、この検出器の出力端子をプ
ロセツサの入力端子３₇に接続する。検出器６₂の
他の入力端子をエンコーダ４₁の出力端子とプロ
セツサの出力端子３₃にそれぞれ接続し、エンコ
ーダ４₁の出力端子は更にインピーダンス増大装
置４₅に接続する。検出器６₂の出力端子６₂をプ
ロセツサの入力端子３₈に接続する。

以下に、局２₁が送信を開始したいときのその
動作を説明する。このときプロセツサ３が出力端
子３₆にキヤリア検出器６₁の駆動信号を発生す
る。斯る後にキヤリア検出器６₁はプロセツサの
入力端子３₇に、増幅器５₁の出力端子にキヤリア
信号が検出されたか否かを表わす信号を供給す
る。キヤリア信号が検出された場合には、プロセ
ツサ３はキヤリア検出を再度行なう前に所定時間
待つ。キヤリア信号が検出されない場合、即ち他
の局２₂〜２_xのどれも送信をしていない場合に
は、プロセツサ３は出力端子３₁，３₂及び３₃に
信号を出力する。これに応答して局２₁の送信段
４が動作状態になり、論理値１及び０から成るデ
ータストリームDAT１を他の図を参照して後に
説明するように送信する。この論理値１及び０か
ら成るデータストリームは自身の受信増幅器５₁
で受信される。増幅器５₁で受信されたデータス
トリームは検出器６₂においてエンコーダ４₁から
到来する送信データストリームと比較される。他
に何の手段を講じない場合、略々同時に送信を開
始してデータDAT２を送信する局があつても受
信増幅器５₁の出力信号はその影響を殆んど受け
ない。その理由は、データDAT２は接続線路１
で減衰されて到来するのに対し、自局の受信デー
タストリームDAT１は減衰されないためである。
本発明においては、局２₁の送信段４が予定の論
理値、例えば０を送信するときは、インピーダン
ス増大装置４₅を動作状態にして送信段４の出力
インピーダンスを少くとも接続線路１の特性イン
ピーダンスと同程度に増大して自局の送信データ
ストリームが他局２₂により送信されたデータと
同程度に減衰されるようにする。これにより検出
器６₂による他局２₂から同時に送信された論理値
１の検出が可能となり、この検出後に局２₁の送
信段４はプロセツサ出力端子３₃の信号によりス
イツチオフされる。

次に、キヤリア検出器６₁がプロセツサ３を釈
放した後に、局２₁が接続線路１へのアクセスを
要求する際、以下に述べるといくつかの構成例が
考えられる。

同時に送信を開始した他局の検出をできるだけ
速く検出するために、各局２は接続線路１へのア
クセスを要求する際に固有のビツト順次コードワ
ードを送信するようにする。例えば、４つの局が
接続されているときは、これらコードワードは例
えば1110、1101、1011及び0111とすることがで
き、この場合各局の送信増幅器の出力インピーダ
ンスは自己のコードワードの論理値０を送信する
ときに一時的に増大する。クロツクパルス信号
CL（キヤリア）は各局２においてそれぞれ同一の
周波数及び位相を有するものとする。クロツクパ
ルス周波数は同一であるが位相は同一でない場合
には、同時開始は１クロツク周期以内の同時開始
を意味するものとする。従つて、最初のクロツク
パルス周期は検出に使用できない。この場合には
コードワードをビツト数が局２の個数より少くと
も１ビツト多いものとする。上述の４個の局２を
具える例においてはこれらコードワードは11110、
11101、11011及び10111となる。

他の構成例では予定のコードワードの送信はや
めて他局向けデータの送信を直接開始させる。こ
の際、自己の論理値０の送信中（増大インピーダ
ンス状態中）に論理値１が検出されない限り、こ
のことは他局が送信中でないことを示す。他局が
自局の論理値０の送信時にある期間に亘り連続的
に論理値０を送信する可能性は若干時間後に小さ
くなるため、検出器６₂とインピーダンス増大装
置４₅がスイツチオフされ得る。本例の場合、検
出器は例えば12データビツト後にスイツチオフさ
れ得る。

検出器６₂とインピーダンス増大装置４₅のスイ
ツチオフを実現するために、エンコーダ４₁と送
信増幅器４₂を動作状態に維持する。第６図は第
４図の回路図の変形例を示し、これについては後
述する。

通信システムを外部妨害に対し不感応にすると
きは、検出器スイツチオフ構成を完全に省略する
ことができる。第１図に示す通信システムにおい
ては、外部妨害は２線式接続線路の２線l₁及びl₂
に同程度に影響を与えるため、差動増幅器から成
る受信増幅器５₁の出力信号には何の影響も与え
ない。第２及び第４図に示す局２₁の構成は、送
信が許可されたとき検出器６₂及びインピーダン
ス増大装置４₅のスイツチオフが発生しないよう
にした通信システムに用いるのに好適である。偶
発的妨害による送信段４のスイツチオフを一層確
実に回避するために、数回くり返えされた正の検
出後にのみスイツチオフが行なわれるようにす
る。

第２図において、第１図に示す素子と同一の素
子は第１図と同一の符号で示す。信号nCLを発生
する第１図のプロセツサ３のマルチ出力端子３₂
を第２図においては出力端子３₂₁，３₂₃として示
し、これら出力端子にはクロツクパルス信号CL
及び４CLがそれぞれ発生する。第３図にこれら
クロツク信号４CL及びCLを時間の関数として示
す。データDAT１も第３図に示し、このデータ
はＸで示すようにビツト101を有し、このデータ
の前後は論理値１である。Ｓ１〜Ｓ９は第２図の
回路に発生する他の種々の信号を示す。

第２図において、データDAT１を出力する端
子３₁及びクロツクパルス信号CLを出力する端子
３₂₁は排他ORゲート７の入力端子に接続する。
論理ゲート７の出力端子は第３図に示す信号Ｓ１
を出力し、この信号はその入力端子に論理値０と
１の組み合わせが存在するときにのみ論理値１に
なる。ゲート７の出力端子はＤ−フリツプフロツ
プ８の入力端子Ｄに接続する。フリツプフロツプ
８のクロツク入力端子Ｃはクロツクパルス信号４
CLが発生する端子３₂₃に接続する。フリツプフ
ロツプ８のセツト入力端子Ｓは接地し、リセツト
入力端子Ｒは端子３₃に接続する。端子３₃には第
２及び第３図に示す信号S₉が発生する。フリツプ
フロツプ８は、Ｓ及びＲ入力端子に論理値０（大
地電位）が存在する場合にＣ入力端子の正方向パ
ルス縁においてＱ出力端子にＤ入力端子に存在す
る論理値０又は１を出力する。Ｒ入力端子に論理
値１が供給されるとフリツプフロツプ８はリセツ
トされてＣ及びＤ入力端子に供給される信号と無
関係にＱ出力端子に論理値０を出力する。フリツ
プフロツプ８のＱ出力端子の信号S₂を第３図に示
す。信号S₉が論理値０の間、信号４CLの短かい
矢印で示すパルス縁によりフリツプフロツプ８の
状態が切り換えられる。これに応答してＱ出力端
子のS₂はＤ入力端子に存在する信号S₁の点を付し
て示す値に追従する。信号S₉に論理値１が現われ
ると、信号S₂に論理値０が発生する。

ゲート７とフリツプフロツプ８はエンコーダ４
_１を構成し、信号S₂を符号化された出力信号とし
て送信増幅器４₂の信号入力端子SIに供給する。
第３図に示すように、DAT１の論理値１及び論
理値０は信号S₂におけるコード10及び01にそれぞ
れ対応する。DAT１のＸ印で示すビツト101は信
号S₂においてはコード100110になる。この符号化
の結果として接続線路１の線l₁及びl₂の平均電圧
は情報DAT１の内容と無関係に零になる。

第２図においてフリツプフロツプ８のＱ出力端
子はインバータ９の入力端子に接続する。インバ
ータ９の出力端子（第３図の信号₂を出力する）
をコンデンサ１０と抵抗１１の直列接続を経て接
地する。コンデンサ１０と抵抗１１の接続点をイ
ンバータ１２を経てNANDゲート１３の入力端
子に接続し、このゲートの他方の入力端子をイン
バータ９の出力端子に接続する。このゲート１３
の出力端子を送信増幅器４₂の制御入力端子CIに
接続すると共に抵抗１４を経て接地する。

コンデンサ１０と抵抗１１は微分回路を構成
し、インバータ１２の出力端子に第３図の信号S₃
を生ぜしめる。ゲート１３は論理値１が信号₂
及びS₃の両方に存在するときにのみ論理値０を発
生し、供給される信号S₂及びS₃に応答して第３図
に示す信号S₄を発生する。上述の構成の送信増幅
器４₂では信号S₄における論理値０によりこの増
幅器は高インピーダンス状態になる。

第２図には受信増幅器５₁が信号S₅を発生する
ことも示す。増幅器５₁は例えばモトローラ増幅
器MC3486とし、その制御入力端子を電圧端子＋
U1に直接接続すると共に抵抗１５を経て接地す
る。

第２図の局２が送信をしないで他の局からこの
局にのみ向けられた情報を受信する場合には、受
信増幅器５₁に後続されたデコーダ５₂（第１図）
がプロセツサ３により駆動される。受信は１以上
のスタートビツトで開始し、このビツトの後にア
ドレスコードワードと、アドレス局に向けられた
情報ビツトが続いている。デコーダ５₂における
復号は排他ORゲートにより行なうことができ
る。このゲートにクロツクパルス信号010101と到
来データストリーム101010が供給されると出力信
号111111を生じ、これは送信されて来た受信すべ
き情報DAT＝111に対応する。同様に、到来デー
タストリーム100110が供給されるとゲート出力信
号は110011になり、これは送信されて来た受信す
べき情報DAT＝101に対応する。

第２図の局２自身が送信するときは、デコーダ
５₂はスイツチオフ状態にし得るので、これへの
信号S₅の供給は何の影響もない。第２図の送信増
幅器４₂のみが接続線路１の線l₁及びl₂に信号を供
給する場合には、受信増幅器５₁の出力信号S₅は
信号S₂と略々同一になる。この場合の信号S₅の信
号変化を第３図に実線で示す。Ｘ印はコード
100110に対応する受信情報101を示す。

ここで、第２図の局のみが送信しているのでは
なく、他の局も接続線路１に情報を供給している
ものとし、その情報が例えば111で、受信段５に
はコード101010で受信されるものとする。このコ
ードを第３図の信号S₅に点線で示す。送信増幅器
４₂のインピーダンスが増大しないものとすると、
情報101の中心の論理値０に対する自己送信01コ
ード（P₃及びP₄）が信号S₅において優勢となる。
これに対し、インピーダンスが増大するときは他
局により送信された論理値が優勢となる。第３図
に示す例においては、このことはインピーダンス
の増大時（信号S₄の論理値０により行なわれる）
に点線パルス値P₁が信号S₅に生ずることを意味
する。この結果、信号S₅の信号変化P₃、P₄の代
りに信号変化P₁、P₄が生ずることになる。

第２図において、信号S₂及びS₅は排他ORゲー
ト１６の入力端子に供給される。信号S₆を出力す
るゲート１６の出力端子はＤ−フリツプフロツプ
１７のＤ入力端子に接続する。ゲート１６はその
入力端子に論理値０及び１の組み合わせが存在す
るときにのみ第３図の信号S₆に論理値１を発生
し、信号変化P₁、P₄に対しては信号S₆に点線で
示すパルスを発生する。クロツクパルス信号CL
を出力する端子３₂₁がフリツプフロツプ１７のＣ
入力端子に接続され、Ｓ及びＲ入力端子が接地さ
れているため、フリツプフロツプ７のＱ出力端子
は第３図に示す信号S₇を出力する。斯くして他の
送信局の検出により信号S₇に点線で示すクロツク
パルス周期に等しい検出期間を有するゲート１６
とフリツプフロツプ１７は比較回路１６，１７と
して動作する。

フリツプフロツプ１７のＱ出力端子をＤ−フリ
ツプフロツプのＣ入力端子は接続する。このフリ
ツプフロツプのＳ入力端子は接地し、Ｄ入力端子
は電圧端子＋U₁（論理値１）に接続する。フリツ
プフロツプ１８のＲ入力端子は信号S₉が発生する
端子３₃に接続する。フリツプフロツプ１８のＱ
出力端子は端子３₈に接続し、第３図に示す信号
S₈を出力する。信号S₈は検出器６₂からの検出信
号であり、他の送信局２の検出時に点線で示すパ
ルスを発生する。この場合、フリツプフロツプ１
８はホールド回路として作動し、フリツプフロツ
プの状態変化は信号S₉の論理値１がリセツト入力
端子Ｒに発生するときにのみ生ずる。

第２図につき述べた局２の実施例においては、
第１図のプロセツサ３の入力端子３₈に供給され
る信号S₈の点線で示す論理値１はプロセツサ３と
してその出力端子３₃の信号S₉に論理値１を生ぜ
しめる。このとき、論理値０がエンコーダ４₁の
フリツプフロツプ８からの信号S₂及び検出器６₂
のフリツプフロツプ１８からの信号S₈に発生す
る。このときゲート１３は両入力端子とも論理値
１を有するため、信号S₄を出力する出力端子は論
理値０（大地電位）になる。これにより送信増幅
器４₂が高インピーダンス状態になる結果、送信
段４が接続線路１から切り離される。

第２図の局２は、エンコーダ４₁をスイツチオ
フすることなく検出器６₂をスイツチオフする手
段を具えていない。従つて、局２による送信中
に、検出器６₂は連続的に動作状態になる。この
ことは、他局による送信がそれら自身のキヤリア
検出器６₁により阻止されると共に、外部妨害が
２線l₁及びl₂にそれぞれ同一の影響を与え、従つ
て差動増幅器の形態の受信増幅器の出力信号に何
の影響も及ぼさないために許容することができ
る。送信が停止すると、プロセツサ３はプロセツ
サ出力端子３₃の信号S₉に論理値１を発生する。

第４図に示す局２の実施例においては、情報
DAT１及びクロツクパルス信号CLを出力する端
子３₁及び３₂₁を排他ORゲート１９を経てフリツ
プフロツプ２０のＤ入力端子に結合する。Ｄ入力
端子には第３図について述べたと同様の信号S₁₀
が供給され、この信号の変化を第５図に示す。フ
リツプフロツプ２０のＳ及びＲ入力端子は接地さ
れ、Ｃ入力端子はクロツクパルス信号２CLを供
給する端子３₂₂に接続される。フリツプフロツプ
２０のＱ出力端子と反転出力端子は信号S₁₁と
信号₁₁をそれぞれ出力する。エンコーダ４₁を構
成するゲート１９とフリツプフロツプ２０は信号
S₁₁を送信増幅器４₂の信号入力端子SIに供給す
る。信号₁₁はNANDゲート２１の入力端子に供
給され、このゲートの他の２個の入力端子はクロ
ツクパルス信号２CL及び４CLを発生する端子３
₂₂及び３₂₃に接続する。ゲート２１の出力端子は
ANDゲート２２の入力端子に接続し、このゲー
ト２２の他方の入力端子は信号S₁₂を供給する端
子３₃に接続する。ゲート２２の出力は送信増幅
器４₂の制御入力端子CIに直接接続すると共に抵
抗２３を経て接地する。ゲート２２の出力端子は
第５図に示す信号S₁₃を出力し、この信号は信号
S₁₂が論理値１である場合において信号₁₁，２
CL及び４CLに同時に論理値１が存在する場合に
のみ論理値０を発生する。信号S₁₂が論理値０の
場合は信号S₁₃が論理値０になり、送信段４はス
イツチオフされる。

第４図の受信増幅器５₁はその出力端子に信号
S₁₄を出力し、その制御入力端子は電圧端子＋U₁
に直接接続されると共に抵抗２４を経て接地され
ている。信号S₅に対し第３図について説明したと
同様に第５図の信号S₁₄の信号変化を実線（コー
ド01：P₃、P₄）及び点線（コード10；P₁、P₂）
で示す。信号S₁₄はANDゲート２５の入力端子に
供給され、このゲートの他方の入力端子には信号
S₁₁が供給される。第３図において信号S₆につい
て述べたと同様にゲート２５は、信号S₁₃にイン
ピーダンスを増大する論理値０が存在すると共に
他の送信局が点線で示すパルス値P₁を発生する
ときに、点線で示すパルスを有する信号S₁₅を出
力する。

ゲート２５の出力端子はフリツプフロツプ２６
のＤ入力端子に接続する。このフリツプフロツプ
のＳ及びＲ入力端子は接地すると共にＣ入力端子
はクロツクパルス信号８CLを発生する端子３₂₄
に接続する。この結果、フリツプフロツプ２６は
Ｑ出力端子に、点線で示すパルスを短かい検出パ
ルスとして有する第５図の信号S₁₆を発生する。
ゲート２５及びフリツプフロツプ２６は比較回路
２５，２６を構成する。

フリツプフロツプ２６のＱ出力端子はフリツプ
フロツプ２７のＣ入力端子に接続する。フリツプ
フロツプ２７のＳ入力端子は接地し、Ｄ入力端子
は電圧端子＋U₁（論理値１）に接続する。フリツ
プフロツプ２７のＲ入力端子はインバータ２８を
経て信号S₁₂が発生する端子３₃に接続する。この
フリツプフロツプ２７のＱ出力端子は端子３₈に
検出信号S₁₇を供給する。フリツプフロツプ２７
は検出器６₂のホールド回路を構成する。

第３図の信号S₄及びS₅（S₂）と第５図の信号S₁₃
及びS₁₄（S₁₁）から明らなように、信号S₄及びS₁₃
における論理値１から論理値０への変化に対応す
るインピーダンス増大瞬時は送信すべき信号S₂又
はS₁₁におけるパルス縁の発生時と一致しない。
このようにすると、許容し得ない組み合わせの過
度現象の発生が阻止される。斯る過渡現象の組み
合わせは特に接続線路１における誘導性−容量性
負荷現象により発生する。

第４図に示す局２の実施例においては信号S₁₂
における論理値０により検出器６₂と送信増幅器
４₂がスイツチオフされる。このとき送信増幅器
４₂は高インピーダンス状態になる。第６図は第
４図の変形例を示し、この例では第４図の
NANDゲート２１及びANDゲート２２をAND
ゲート２１′及びNANDゲート２２′と置き換え
る。本例では信号S₁₂に論理値１が発生するとき
はゲート２２′が第５図に信号S₁₃に対し示す信号
変化をそのまま発生する。しかし、信号S₁₂に論
理値０が発生するときは、検出器６₂が切り離さ
れ、ゲート２２′が送信増幅器４₂の制御入力端子
CIに論理値１を供給する。このときインピーダ
ンス増大装置４₅はスイツチオフ状態になる。こ
れにより信号S₁₂を予定期間中接続線路１へのア
クセスを要求するのに使用することができ、斯る
後に信号S₁₇の点線で示す検出信号も発生しない
ときは検出器６₂が禁止され、インピーダンス増
大装置がスイツチオフされるため、低出力インピ
ーダンス状態の送信増幅器４₂が送信を続けるこ
とができる。完全のためには送信の終了時にプロ
セツサ３は送信増幅器４₂を高インピーダンス状
態に調整する必要がある。その理由は、さもなけ
れば接続線路１が低出力インピーダンスで負荷さ
れたままとなるためである。

【図面の簡単な説明】

第１図は本発明通信システムの一例を示すブロ
ツク図、第２図は本発明による局の第１の実施例
の詳細回路図、第３図は第２図の回路の各部の信
号波形図、第４図は本発明による局の第２の実施
例の詳細回路図、第５図は第４図の回路の各部の
信号波形図、第６図は第４図の変形例を示す回路
図である。１……接続線路、l₁，l₂……線、２₁，２₂，…
２_x……局、３……プロセツサ、４……送信段、
４₁……エンコーダ、４₂……送信増幅器、４₃，
４₄……抵抗、４₅……インピーダンス増大装置、
５……受信段、５₁……受信増幅器、５₂……デコ
ーダ、６……検出器、６₁……キヤリア検出器、
６₂……不一致検出器。

Claims

【特許請求の範囲】１接続線路と、これに接続されて情報を送受す
る複数個の局を有し、各局はプロセツサ、送信段
及び受信段を具え、各局のプロセツサは送信段を
経て接続線路へのフリーアクセスを有し、更に各
局は接続線路へ略々同時にアクセスを要求する他
局及びアクセスを持つ他局の存在の検出時に送信
段をスイツチオフする検出器を具えており、送信
段と受信段が両方とも接続線路に接続されている
局であつて接続線路へのアクセスを要求する又は
アクセスを持つ局においては、送信段の出力イン
ピーダンスを予定の論理値の送出時に高インピー
ダンスにし、この高インピーダンス時に受信段が
前記予定の論理値と異なる論理値を受信するとき
に受信段の出力端子に結合された前記検出器が送
信段をスイツチオフする検出信号を発生するよう
にした通信システムにおいて、予定の論理値の送
出中送信段の出力インピーダンスをインピーダン
ス増大装置により少くとも接続線路の特性インピ
ーダンスの大きさ程度に一時的に増大させ、該送
信段には、２個のスリーステート出力端子と信号
入力端子と制御入力端子を有するタイプの送信増
幅器であつて、制御入力端子を介して高及び低出
力インピーダンス状態が得られ、低出力インピー
ダンス状態のときに信号入力端子に供給された信
号に応じて２個の出力端子に論理値１及び０をそ
れぞれ発生する送信増幅器を設け、該増幅器の２
個の出力端子を２線式線路のような接続線路の２
線に接続し、該増幅器の信号入力端子及び制御入
力端子をプロセツサに結合したことを特徴とする
通信システム。２特許請求の範囲第１項記載の通信システムに
おいて、プロセツサをエンコーダを経て送信増幅
器の信号入力端子に接続し、更にエンコーダをイ
ンピーダンス増大装置を経て送信増幅器の制御入
力端子に接続したことを特徴とする通信システ
ム。３特許請求の範囲第１項記載の通信システムに
おいて、接続線路の２線に接続された送信増幅器
の２個の出力端子を局内で抵抗を経て異なる電位
の電源端子にそれぞれ接続したことを特徴とする
通信システム。４特許請求の範囲第３項記載の通信システムに
おいて、接続線路の２線に接続された局の抵抗の
並列等価抵抗値を接続線路の特性インピーダンス
と同程度にしたことを特徴とする通信システム。５特許請求の範囲第４項記載の通信システムに
おいて、接続線路に接続された全局の前記抵抗の
並列等価抵抗値を接続線路の特性インピーダンス
に略々等しくしたことを特徴とする通信システ
ム。６特許請求の範囲第２項記載の通信システムに
おいて、エンコーダが前記予定の論理値を送信増
幅器の出力端子に発生する瞬時からずれた瞬時に
インピーダンス増大装置が送信増幅器の高出力イ
ンピーダンス状態を発生するようにしたことを特
徴とする通信システム。７特許請求の範囲第２又は６項記載の通信シス
テムにおいて、インピーダンス増大装置は、第１
及び第２入力端子を有する論理ゲートを具え、そ
の第１及び第２入力端子をエンコーダの出力端子
にそれぞれ直接及び微分回路を経て接続し、該ゲ
ートの出力端子を送信増幅器の制御入力端子に接
続すると共に抵抗を経て接地した構成としたこと
を特徴とする通信システム。８特許請求の範囲第２又は６項記載の通信シス
テムにおいて、インピーダンス増大装置は、エン
コーダの出力端子とクロツクパルス信号を発生す
るプロセツサの出力端子にそれぞれ接続された入
力端子を有する第１論理ゲートを具え、該第１ゲ
ートの出力端子を第２論理ゲートの入力端子に接
続すると共に該第２ゲートの他方の入力端子をパ
ルス状ゲートオン／オフスイツチング信号を発生
するプロセツサの出力端子に接続し、該第２ゲー
トの出力端子を送信増幅器の制御入力端子に接続
すると共に抵抗を経て接地した構成としたことを
特徴とする通信システム。９特許請求の範囲第１〜８項の何れか１項記載
の通信システムにおいて、検出器を送信段と受信
段にそれぞれ接続された入力端子を有する比較回
路と、該比較回路の出力端子に接続された入力端
子とプロセツサの入力端子に接続された出力端子
を有するホールド回路をもつて構成したことを特
徴とする通信システム。１０特許請求の範囲第１〜９項の何れか１項記
載の通信システムにおいて、検出器の検出信号出
力端子を、検出時にスイツチング信号を発生する
出力端子を有するプロセツサの入力端子に接続し
て、このプロセツサ出力端子を検出器に接続して
これをリセツト処理すると共に送信段に接続して
そのインピーダンスを増大するようにしたことを
特徴とする通信システム。１１特許請求の範囲第１〜１０項の何れか１項
記載の通信システムにおいて各局のプロセツサを
接続線路へのアクセスの要求時にビツト順次コー
ドワードを発生するよう構成し、各局のコードワ
ードは前記予定の論理値が他局のコードワードと
は常に異なる位置に位置するように定めたことを
特徴とする通信システム。１２特許請求の範囲第１１項記載の通信システ
ムにおいて、ビツト順次コードワードは接続線路
に接続された局の個数より少くとも１ビツト多い
ビツト数を有するものとし、全ての局のコードワ
ードの第１ビツトは前記予定の論理値とは異なる
論理値にしたことを特徴とする通信システム。１３特許請求の範囲第１〜１２項の何れか１項
記載の通信システムにおいて、プロセツサの出力
端子を検出器とインピーダンス増大装置の入力端
子に接続し、プロセツサのこの出力端子は、検出
信号が発生することなくアクセスが所定の期間要
求された後に検出器を禁止すると共にインピーダ
ンス増大装置をスイツチオフするパルス状信号を
発生するものとしたことを特徴とする通信システ
ム。１４特許請求の範囲第８又は９項記載の通信シ
ステムにおいて、前記第１及び第２ゲートをそれ
ぞれANDゲート及びNANDゲートとしたことを
特徴とする通信システム。