JPS6160049A - フアイバ光学インターフエイス - Google Patents
フアイバ光学インターフエイスInfo
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- JPS6160049A JPS6160049A JP60183803A JP18380385A JPS6160049A JP S6160049 A JPS6160049 A JP S6160049A JP 60183803 A JP60183803 A JP 60183803A JP 18380385 A JP18380385 A JP 18380385A JP S6160049 A JPS6160049 A JP S6160049A
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- JP
- Japan
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- flip
- gate
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- exclusive
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B10/00—Transmission systems employing electromagnetic waves other than radio-waves, e.g. infrared, visible or ultraviolet light, or employing corpuscular radiation, e.g. quantum communication
- H04B10/29—Repeaters
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0262—Arrangements for detecting the data rate of an incoming signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4904—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using self-synchronising codes, e.g. split-phase codes
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１１正１１
今日のワークステーションの構成は、多数の゛従パワー
クステーション（以下、スレーブ）が゛°主゛°ユニッ
ト（以下、マスク）内に存在するデータエー支を利用す
るクラスタ相互接続構成（ｃｌｕｓｔｅｒ ｒ旧ｃｒｃ
ｏｎｎｅｃｔｉｏｎ ｓａｔ＞ｅｍｅ）を用いている。
クステーション（以下、スレーブ）が゛°主゛°ユニッ
ト（以下、マスク）内に存在するデータエー支を利用す
るクラスタ相互接続構成（ｃｌｕｓｔｅｒ ｒ旧ｃｒｃ
ｏｎｎｅｃｔｉｏｎ ｓａｔ＞ｅｍｅ）を用いている。
クラスタインターフェイスは、２つのディジタル信号、
すなわちデータおよびクロックを利用するパデイジー−
チェイン（ｄａｉｓｙ −ｃｈａｉｎｅｄ ） ” ’
フイヤードシステムとして実現されている。双方向性電
気的インターフェイスが用いられかつ２つの個別的にシ
ールドされたツイストペアを含む単一の外被が設けられ
ｌζケーブルが１つのワークステ、 −ジョン
から次のワークステーションまで延びており、このケー
ブルはラインの先端において抵抗的に終結している。。
すなわちデータおよびクロックを利用するパデイジー−
チェイン（ｄａｉｓｙ −ｃｈａｉｎｅｄ ） ” ’
フイヤードシステムとして実現されている。双方向性電
気的インターフェイスが用いられかつ２つの個別的にシ
ールドされたツイストペアを含む単一の外被が設けられ
ｌζケーブルが１つのワークステ、 −ジョン
から次のワークステーションまで延びており、このケー
ブルはラインの先端において抵抗的に終結している。。
ラインに沿った通信は、゛°ボールおよび選択″プロト
コルを用い、ここで゛マスタ″は、通信が望まれている
かどうかを調べるために各°“スレーブ°′に周期的に
質問する。゛マスタ″は、そのユニットアドレスを介し
て特定のスレーブにデータを向けることができる。ビッ
ト配向されたプロトコルは、すべてのワークステーショ
ンによって用いられる。伝送は必然的にクロックおよび
データバスに沿った半２重である。どのユニットによる
伝送も、そのデータおよびクロックトライバの能動化お
よび°“フラグ′°キャラクタを含む所定の信号パター
ンの発生を含んでいる。受信ステーションによる信号パ
ターンの受信は、伝送情報の受信に対して必要不可欠で
ある。
コルを用い、ここで゛マスタ″は、通信が望まれている
かどうかを調べるために各°“スレーブ°′に周期的に
質問する。゛マスタ″は、そのユニットアドレスを介し
て特定のスレーブにデータを向けることができる。ビッ
ト配向されたプロトコルは、すべてのワークステーショ
ンによって用いられる。伝送は必然的にクロックおよび
データバスに沿った半２重である。どのユニットによる
伝送も、そのデータおよびクロックトライバの能動化お
よび°“フラグ′°キャラクタを含む所定の信号パター
ンの発生を含んでいる。受信ステーションによる信号パ
ターンの受信は、伝送情報の受信に対して必要不可欠で
ある。
このクラスタにおける各ワークステーションは、固有の
通信ビット速度を有している。最も遅い°゛スレーブ″
°基づいて、クラスタ全体の最大速度を決定することが
゛マスタ”の機能である。
通信ビット速度を有している。最も遅い°゛スレーブ″
°基づいて、クラスタ全体の最大速度を決定することが
゛マスタ”の機能である。
ワイヤードクラスタは、いくつかの基本的な限界を有し
ている。ワークステーション間の最大距離とともにクラ
スタ全体の長さの限界が課されている。この条件は、ワ
イヤの容量およびクラスタインターフェイス回路のドラ
イブ能力からもたらされている。さらに、異なる電源に
接続されたユニッ：・間の接地電位差は、システムにノ
イズを導入し、このノイズは、ときたま非常に多くのデ
ータエラーを引起こすので、クラスタデータは高速で伝
送することができない。＠俊に、保護されていない領域
を通過する感知可能データを伝えるワイヤードクラスタ
ケーブルは、漏洩の危険にさらされがちである。
ている。ワークステーション間の最大距離とともにクラ
スタ全体の長さの限界が課されている。この条件は、ワ
イヤの容量およびクラスタインターフェイス回路のドラ
イブ能力からもたらされている。さらに、異なる電源に
接続されたユニッ：・間の接地電位差は、システムにノ
イズを導入し、このノイズは、ときたま非常に多くのデ
ータエラーを引起こすので、クラスタデータは高速で伝
送することができない。＠俊に、保護されていない領域
を通過する感知可能データを伝えるワイヤードクラスタ
ケーブルは、漏洩の危険にさらされがちである。
要求されているのは、前述の制限を受けにくく、ワイヤ
ードインターフェイスの機能のすべてを実行し、かつそ
れに直接式わるものであるインターフェイスである。こ
の発明のファイバ光学インターフェイスモジｌ−ルはそ
のような要求を満している。
ードインターフェイスの機能のすべてを実行し、かつそ
れに直接式わるものであるインターフェイスである。こ
の発明のファイバ光学インターフェイスモジｌ−ルはそ
のような要求を満している。
発明の概要
この発明に従うと、ワイレードクラスタインターフエイ
スによって伝えられた電気信号を伝送のための光学信号
に変換し、さらにそれらを受信ユニットにおいて電気信
号に再変換するファイバ光学インターフェイスモジュー
ルが提供されている。
スによって伝えられた電気信号を伝送のための光学信号
に変換し、さらにそれらを受信ユニットにおいて電気信
号に再変換するファイバ光学インターフェイスモジュー
ルが提供されている。
ファイバ光学は、一方向の光伝送しか効率良く支持する
ことができないので、２つの個別的なファイバから構成
されるケーブルがワークステーション間で延びている。
ことができないので、２つの個別的なファイバから構成
されるケーブルがワークステーション間で延びている。
各方向の伝送のために１つのファイバが用いられ、デー
タおよびクロック信号は、結合されて伝送のための複合
信号となり、かつ受信端部においてその成分信号に分離
される。
タおよびクロック信号は、結合されて伝送のための複合
信号となり、かつ受信端部においてその成分信号に分離
される。
ワークステーションによって用いられる双方向データバ
スから単信の、ずなわら２ｍの単方向性の光学データ伝
送モードおよびリターンへの変換はまた、インターフェ
イスモジュールにおいて実現される。
スから単信の、ずなわら２ｍの単方向性の光学データ伝
送モードおよびリターンへの変換はまた、インターフェ
イスモジュールにおいて実現される。
このインターフェイスはまた、変更なしに、゛°上流°
゛ステーションから°“下流″ステーションへの伝送を
通過させ、その逆も同様である。この場合、結合された
光学データ／クロック信号は、光学レシーバによって電
気信号に変換されてもどされる。この電気信号はその後
、次のステーションに進むケーブルをドライブしている
光学ユニットに与えられる。ステーション間の信号バッ
ファのために、クラスタの最大量に関する制限は、クラ
スタにｄ３りるステーションの最大数によって乗算され
たステーション間の最大距離に等しい。
゛ステーションから°“下流″ステーションへの伝送を
通過させ、その逆も同様である。この場合、結合された
光学データ／クロック信号は、光学レシーバによって電
気信号に変換されてもどされる。この電気信号はその後
、次のステーションに進むケーブルをドライブしている
光学ユニットに与えられる。ステーション間の信号バッ
ファのために、クラスタの最大量に関する制限は、クラ
スタにｄ３りるステーションの最大数によって乗算され
たステーション間の最大距離に等しい。
ビット周期の数分の１の範囲内で入ってくるデータのビ
ット速度を決定することができるということがこの光学
インターフェイスの特徴である。
ット速度を決定することができるということがこの光学
インターフェイスの特徴である。
したがって、適当なデータ検出器回路経路が素早く確立
され、さらにデータストリームにおけるデータのどのよ
うな損失または遅延も防止される。
され、さらにデータストリームにおけるデータのどのよ
うな損失または遅延も防止される。
この発明の光学インターフェイスの他の特徴および利点
は、以下の詳細む説明においてより明白になるであろう
。
は、以下の詳細む説明においてより明白になるであろう
。
ＬＬ亘二１１１」説明
第１因の構成を参照すると、レシーバユニット１０およ
びドライバユニット１２は結合されて、ワークスデーシ
コンに対するＲ３４２２Ａ互換性平衡インターフエイス
を形成し、さらに通常のクラスタ出力において終結する
ケーブルの対向する先端に物理的に取付りられている。
びドライバユニット１２は結合されて、ワークスデーシ
コンに対するＲ３４２２Ａ互換性平衡インターフエイス
を形成し、さらに通常のクラスタ出力において終結する
ケーブルの対向する先端に物理的に取付りられている。
クロックおよびデータの対の各々、すなわち、ユニット
１０における増幅器１０ａおよび１０ｂとユニット１２
における１２ｂとは、ケーブルの各端部において、抵抗
１４および１６によってそれぞれそれらの特性インピー
ダンスの２倍で終結さけられている。
１０における増幅器１０ａおよび１０ｂとユニット１２
における１２ｂとは、ケーブルの各端部において、抵抗
１４および１６によってそれぞれそれらの特性インピー
ダンスの２倍で終結さけられている。
第１図を続けて参照するとともにさらに第２図を参照す
ると、そこでは、ワークステーションからの伝送が、こ
の発明の光学インターフェイスを利用する以下の態様で
実現されることが示されている。
ると、そこでは、ワークステーションからの伝送が、こ
の発明の光学インターフェイスを利用する以下の態様で
実現されることが示されている。
２つの排他的ＯＲゲー１−２２．８よび２４とインバー
タ２６とともに、Ｄ−タイプフリップフロップ１８およ
び２０は、レシーバユニット１０によって与えられた入
力クロックおよびデータ信号を結合して第２図の；ｌ
Ｄ １１において見られるような゛″２相ゼｏ （ｂｉ
−ｐｈａｓｅ ｚｅｒｏ） ”結合された波形を形成す
るエンコーダとして作動する。゛２相ゼロ′°は、現在
用いられている多くのいわゆる自己クロック直列データ
伝送コードの１つである。それは、多くの点でこれらの
コードの最もよく知られたもの、すなわちマンチェスタ
ーに類似しているが、しかしながら、現在の応用例にお
いていくつかの独特の利点を有している。双方のコード
は、データビット間隔の全部または半分のいずれかであ
るタイミングエレメントの結合を有している。
タ２６とともに、Ｄ−タイプフリップフロップ１８およ
び２０は、レシーバユニット１０によって与えられた入
力クロックおよびデータ信号を結合して第２図の；ｌ
Ｄ １１において見られるような゛″２相ゼｏ （ｂｉ
−ｐｈａｓｅ ｚｅｒｏ） ”結合された波形を形成す
るエンコーダとして作動する。゛２相ゼロ′°は、現在
用いられている多くのいわゆる自己クロック直列データ
伝送コードの１つである。それは、多くの点でこれらの
コードの最もよく知られたもの、すなわちマンチェスタ
ーに類似しているが、しかしながら、現在の応用例にお
いていくつかの独特の利点を有している。双方のコード
は、データビット間隔の全部または半分のいずれかであ
るタイミングエレメントの結合を有している。
第２図に示されるように、第２図のＡ°°において示さ
れたビット間隔に対して、かつ°°Ｂ″および゛Ｃパの
データＪ５ にびクロック波形に対して、“Ｄ″にａ３
いて描かれた２相ゼロ（しばしば“２相間隔″と呼ばれ
る）波形は、各データピッ１〜周期のエツジにおける遷
移を示している。ざらに、Ｅ′′のロジック状態の表示
において見られるように、ロジック“ＯＩＩを表わす周
期は、波形″゛Ｄ″において見られるように、中間−ビ
ット時間における付加的なｊ！！移を含んでいる。２相
ピロコードは、実質的に完全な５０％デユーティサイク
ルを伴なう波形を発生ずるということは明らかである。
れたビット間隔に対して、かつ°°Ｂ″および゛Ｃパの
データＪ５ にびクロック波形に対して、“Ｄ″にａ３
いて描かれた２相ゼロ（しばしば“２相間隔″と呼ばれ
る）波形は、各データピッ１〜周期のエツジにおける遷
移を示している。ざらに、Ｅ′′のロジック状態の表示
において見られるように、ロジック“ＯＩＩを表わす周
期は、波形″゛Ｄ″において見られるように、中間−ビ
ット時間における付加的なｊ！！移を含んでいる。２相
ピロコードは、実質的に完全な５０％デユーティサイク
ルを伴なう波形を発生ずるということは明らかである。
ざらに、それは極性は感知Ｕず、ずなわら波形の反転は
］″をＯ″に変えず、またその逆も同様である。これは
真のマンチェスターコーディングではない。
］″をＯ″に変えず、またその逆も同様である。これは
真のマンチェスターコーディングではない。
第２図に描かれた２相ゼロエンコーダの考察に戻ると、
ユニット１０の増幅器１０ｂからのクロック信号はフリ
ップフロップ１８の’ ＣＬ Ｋ ”端子に与えられ、
さらにインバータ２６にお（」る反転後にフリップフロ
ップ２０の“’ ＣＬ Ｋ ” ＋ｉ子に与えられる。
ユニット１０の増幅器１０ｂからのクロック信号はフリ
ップフロップ１８の’ ＣＬ Ｋ ”端子に与えられ、
さらにインバータ２６にお（」る反転後にフリップフロ
ップ２０の“’ ＣＬ Ｋ ” ＋ｉ子に与えられる。
ユニット１０の増幅器１０ａによって与えられた、一方
のデータは、排他的ＯＲゲート２２の１対の入力端子の
一方に与えられ、この排他的ＯＲゲート２２の出力は、
フリップフロップ１８の“Ｄ″入力端子に与えられる。
のデータは、排他的ＯＲゲート２２の１対の入力端子の
一方に与えられ、この排他的ＯＲゲート２２の出力は、
フリップフロップ１８の“Ｄ″入力端子に与えられる。
排他的ＯＲゲート２２の他方の端子はフリップフロップ
１８の“Ｑ １１出力端子に結合される。フリップフロ
ップ２０の“Ｄ°′入力端子はフリップフロップ２０の
“Ｑ″出力端子に接続される。
１８の“Ｑ １１出力端子に結合される。フリップフロ
ップ２０の“Ｄ°′入力端子はフリップフロップ２０の
“Ｑ″出力端子に接続される。
上述の回路構成は以下の動作をもたらす。フリップフロ
ップ２０は常に、そこに与えられたクロック信号の立ち
上がりにおいて状態を変え、前述の図においてＡ ＋＋
で示され！ζビット間隔の各々の開始において、コード
化された出力の基準エラ。
ップ２０は常に、そこに与えられたクロック信号の立ち
上がりにおいて状態を変え、前述の図においてＡ ＋＋
で示され！ζビット間隔の各々の開始において、コード
化された出力の基準エラ。
ジを発生ずるく第２図の波形” Ｄ ” ）。フリップ
フロップ１８は、入ってくるクロック信号の立ち下がり
においてクロックされ、ざらにその゛Ｄ″入力端子にお
１ノるロジックレベルに従って状態を変化させまたは変
化さゼない。フリップフロップ１８Ｊ５よび２０のそれ
ぞれの出力端子“０°゛および１１ Ｑ ＩＩは、排他
的ＯＲゲート２４に与えられ、このゲート２４の出力は
第２図の２相ゼロ波形″゛Ｄ″である。エンコーダの動
作のシーケンスは、フリップフロップ２０に与えられた
入ってくるクロックの立ち上がりにおいて、排他的ＯＲ
ゲート２４の出力を反転することによってビット間隔が
１；■始されるよ−５にしている。中間−ビット間隔に
おいて、フリップフロップ１８に与えられたクロック信
号の立ち下がりによって、排他的ＯＲゲート２４の出力
は、入ってくるデータロジック゛°１″５、
に対して同じ状態に留まりかつロジック°゛０″に対し
て再度反転されるであろう。
フロップ１８は、入ってくるクロック信号の立ち下がり
においてクロックされ、ざらにその゛Ｄ″入力端子にお
１ノるロジックレベルに従って状態を変化させまたは変
化さゼない。フリップフロップ１８Ｊ５よび２０のそれ
ぞれの出力端子“０°゛および１１ Ｑ ＩＩは、排他
的ＯＲゲート２４に与えられ、このゲート２４の出力は
第２図の２相ゼロ波形″゛Ｄ″である。エンコーダの動
作のシーケンスは、フリップフロップ２０に与えられた
入ってくるクロックの立ち上がりにおいて、排他的ＯＲ
ゲート２４の出力を反転することによってビット間隔が
１；■始されるよ−５にしている。中間−ビット間隔に
おいて、フリップフロップ１８に与えられたクロック信
号の立ち下がりによって、排他的ＯＲゲート２４の出力
は、入ってくるデータロジック゛°１″５、
に対して同じ状態に留まりかつロジック°゛０″に対し
て再度反転されるであろう。
入力クロック信号はまた、排他的ＯＲゲート２８とイン
バータ３０および３２とから形成されるエツジ検出器に
与えられる。したがって、クロック信号は排他的ＯＲゲ
ート２８の一方の入力端子と、１対の直列接続されたイ
ンバータ３０および３２の入力端子とに共通して与えら
れる。インバータ３２の出力は、排他的ＯＲゲート２８
の他方の入力に接続される。インバータ３ｏおよび３２
は、結合された遅延を提供し、これはコンデンサ３４に
よってインバータ３２において増大される。
バータ３０および３２とから形成されるエツジ検出器に
与えられる。したがって、クロック信号は排他的ＯＲゲ
ート２８の一方の入力端子と、１対の直列接続されたイ
ンバータ３０および３２の入力端子とに共通して与えら
れる。インバータ３２の出力は、排他的ＯＲゲート２８
の他方の入力に接続される。インバータ３ｏおよび３２
は、結合された遅延を提供し、これはコンデンサ３４に
よってインバータ３２において増大される。
一方のロジックレベルから他方のロジックレベルへの変
化が存在するときに生じるように、排他的ＯＲゲート２
８への入力が異なるときに、ゲート２８は、前述のイン
バータ遅延によって決定される持続時間を有する出力パ
ルスを生じるであろう。
化が存在するときに生じるように、排他的ＯＲゲート２
８への入力が異なるときに、ゲート２８は、前述のイン
バータ遅延によって決定される持続時間を有する出力パ
ルスを生じるであろう。
簡単に述べると、排他的ＯＲゲート２８は、入力クロッ
ク信号のすべての遷移に対して出力パルスを発生する。
ク信号のすべての遷移に対して出力パルスを発生する。
エツジ検出器における排他的ＯＲゲート２８からの出力
パルスは、再トリガ可能な単安定マルチバイブレータ３
６の゛°Ｂ″入力端子に与えられる。
パルスは、再トリガ可能な単安定マルチバイブレータ３
６の゛°Ｂ″入力端子に与えられる。
” Ｒ／ Ｃ”および゛Ｃ″端子に結合された抵抗３８
およびコンデンサ４０によって決定されたマルチバイブ
レータ３６の周期は、最も遅いクラスタのクロック速度
ビット周期、たとえば２．２５マイクロ秒の１．／２よ
りもわずかに長くなるように選択される。したがって、
単安定マルチバイブレータ３６の出力端子“°Ｑ′°は
、第１のクロック遷移によってハイに進み、さらにワー
クステーションからのクロック信号が終了するすぐ後ま
でそのままの状態に留まるであろう。単安定マルチバイ
ブレータ３６の″Ｑ Ｉ？出力端子上の対応するローの
信号は、ＮＯＲゲート４２および４４のそれぞれの入力
端子に与えられる。これらのゲート４２および４４の出
力はそれぞれ、ドライバ４６および４８の１対の入力端
子の一方に与えられる。これらのユニットの他方の入力
端子は、排他的ＯＲゲート２４の出力端子に共通に結合
され、・・パ２相ゼｃ ＩＩ信弓がその上に出力される
。ダイオード５２とともに、ポイント５０にＪ３いて出
力を有するドライバ４８は、ＬＥＤ５４を付勢する。Ｌ
Ｅ０５４は“上流”ファイバ光学ケーブルに注いでいる
。同様に、ダイオード５８とともに、５６において出力
を有するドライバ４６は、゛下流°゛ケーブルに関連し
て、ＬＥＤ６０に対するドライブ回路を提供している。
およびコンデンサ４０によって決定されたマルチバイブ
レータ３６の周期は、最も遅いクラスタのクロック速度
ビット周期、たとえば２．２５マイクロ秒の１．／２よ
りもわずかに長くなるように選択される。したがって、
単安定マルチバイブレータ３６の出力端子“°Ｑ′°は
、第１のクロック遷移によってハイに進み、さらにワー
クステーションからのクロック信号が終了するすぐ後ま
でそのままの状態に留まるであろう。単安定マルチバイ
ブレータ３６の″Ｑ Ｉ？出力端子上の対応するローの
信号は、ＮＯＲゲート４２および４４のそれぞれの入力
端子に与えられる。これらのゲート４２および４４の出
力はそれぞれ、ドライバ４６および４８の１対の入力端
子の一方に与えられる。これらのユニットの他方の入力
端子は、排他的ＯＲゲート２４の出力端子に共通に結合
され、・・パ２相ゼｃ ＩＩ信弓がその上に出力される
。ダイオード５２とともに、ポイント５０にＪ３いて出
力を有するドライバ４８は、ＬＥＤ５４を付勢する。Ｌ
Ｅ０５４は“上流”ファイバ光学ケーブルに注いでいる
。同様に、ダイオード５８とともに、５６において出力
を有するドライバ４６は、゛下流°゛ケーブルに関連し
て、ＬＥＤ６０に対するドライブ回路を提供している。
ワークステーションからのデータの伝送期間中に、ステ
ーシコンによるデータの受信と関連する、単安定マルチ
バイブレータ６２および６４の対は、非活動状態に保持
される。
ーシコンによるデータの受信と関連する、単安定マルチ
バイブレータ６２および６４の対は、非活動状態に保持
される。
この状態は、単安定マルチバイブレータ３６の１１ Ｇ
）Ｉ端子上のローレベル信号の、マルチバイブレータ
６２および６４のリセットＲｏ”９８子への供給からも
たらされる。以下に考察されるように、マルチバイブレ
ータ３６は同様に、ワークステーションによるデータの
受信１ｉｔａＩ？Ｘｌ中に非活動リセット状態に保持さ
れる。このクロス−ロックアウト（Ｃｒｏｓｓ −１ｏ
ｃｋｏｕｔ ）は、データ伝送または受信のみが可能で
あるが、（またはいずれも不可能であるが）、双方とも
可能ではないので、データの衝突が生じＩＩないことを
保証している。
）Ｉ端子上のローレベル信号の、マルチバイブレータ
６２および６４のリセットＲｏ”９８子への供給からも
たらされる。以下に考察されるように、マルチバイブレ
ータ３６は同様に、ワークステーションによるデータの
受信１ｉｔａＩ？Ｘｌ中に非活動リセット状態に保持さ
れる。このクロス−ロックアウト（Ｃｒｏｓｓ −１ｏ
ｃｋｏｕｔ ）は、データ伝送または受信のみが可能で
あるが、（またはいずれも不可能であるが）、双方とも
可能ではないので、データの衝突が生じＩＩないことを
保証している。
ワークステーション作動システムににって発生したプロ
トコルは、１つのステーションだけが任意の時間に伝送
を試みかつ他のすべてのユニットはデータの受信を侍っ
ているということを保証しているということに注意すべ
きである。
トコルは、１つのステーションだけが任意の時間に伝送
を試みかつ他のすべてのユニットはデータの受信を侍っ
ているということを保証しているということに注意すべ
きである。
引続き第１図および第２図を参照すると、ワークステー
ションによるデータの受信は以下のように実現される。
ションによるデータの受信は以下のように実現される。
前述のように、データは゛上流″または゛下流経路″か
ら受信される。ｉＷＪ者は、集積化されたファイバ光学
受信ユニツＩ〜６６を含み；後者はユニット６８を含ん
でいる。この光学インターフェイスが取って代わる、ワ
イＶ−ドクラスタの動作を適正に複製するために、この
光学インターフェイスは、他のワークステーションによ
る受信のためにクラスタに沿って、どのような受信デー
タをも変えることなく通過さぼなければならない。また
、インターフェイスはそのワークステーションによる使
用のために受信されたデータをそのもとの形式に戻すよ
うに再変換しなければならない。
ら受信される。ｉＷＪ者は、集積化されたファイバ光学
受信ユニツＩ〜６６を含み；後者はユニット６８を含ん
でいる。この光学インターフェイスが取って代わる、ワ
イＶ−ドクラスタの動作を適正に複製するために、この
光学インターフェイスは、他のワークステーションによ
る受信のためにクラスタに沿って、どのような受信デー
タをも変えることなく通過さぼなければならない。また
、インターフェイスはそのワークステーションによる使
用のために受信されたデータをそのもとの形式に戻すよ
うに再変換しなければならない。
例示の目的で、光学伝送が“上流″ワークステーション
からユニット６６によって受取られたものと仮定する。
からユニット６６によって受取られたものと仮定する。
受信ユニット６６の出力および°°上下流′ユニット６
８の出力は、排他的ＯＲゲート７０の入力端子の対のそ
れぞれに与えられる。
８の出力は、排他的ＯＲゲート７０の入力端子の対のそ
れぞれに与えられる。
排他的ＯＲゲート７０の出力は、前述のタイプのエツジ
検出器に与えられる。エツジ検出器は、排他的ＯＲゲー
ト７２と、１対のインバータ７４および７６と、コンデ
ンサ７８とを含んでいる。排他的ＯＲゲート７０の出力
はまた、２相ゼロデータ検出器に与えられる。このデー
タ検出器は、排他的ＯＲゲート８０と、Ｄタイプフリッ
プフロップ８２および８４と、１対の単安定マルチバイ
ブレータ８６および８８とを含んでいる。
検出器に与えられる。エツジ検出器は、排他的ＯＲゲー
ト７２と、１対のインバータ７４および７６と、コンデ
ンサ７８とを含んでいる。排他的ＯＲゲート７０の出力
はまた、２相ゼロデータ検出器に与えられる。このデー
タ検出器は、排他的ＯＲゲート８０と、Ｄタイプフリッ
プフロップ８２および８４と、１対の単安定マルチバイ
ブレータ８６および８８とを含んでいる。
受信ユニット６６によって受取られたデータはまた、排
他的ＯＲゲート９０（インバータとして結線された）お
よびＮＯＲゲート４２を介して伝送ＬＥＤ６０のた峠の
ドライバ４６に与えられる。
他的ＯＲゲート９０（インバータとして結線された）お
よびＮＯＲゲート４２を介して伝送ＬＥＤ６０のた峠の
ドライバ４６に与えられる。
２相コード化データストリームは極性に依存していない
ので、この回路経路において生じる反転は、光学変換プ
ロセスによって導入される等化パルス幅歪を助ける。同
様に、ユニット６８によって受信されたコード化された
データは、インバータ６９およびＮＯＲゲート４４を介
してゲート処理されてドライバ４８に与えられる。
ので、この回路経路において生じる反転は、光学変換プ
ロセスによって導入される等化パルス幅歪を助ける。同
様に、ユニット６８によって受信されたコード化された
データは、インバータ６９およびＮＯＲゲート４４を介
してゲート処理されてドライバ４８に与えられる。
２相ゼロデータ検出器を適正に作動させるために、入っ
てくるデータのデータ速１哀は知られていなければなら
ない。前述のように、クラスタは少なくとも２つの速度
、たとえば、３０７．２Ｋまたは１．８４３２Ｍビット
速度で、または実際の作動的ワークステーションにおい
て用いられるようなこれらの速度の組合わせによって作
動する。
てくるデータのデータ速１哀は知られていなければなら
ない。前述のように、クラスタは少なくとも２つの速度
、たとえば、３０７．２Ｋまたは１．８４３２Ｍビット
速度で、または実際の作動的ワークステーションにおい
て用いられるようなこれらの速度の組合わせによって作
動する。
それゆえに、この光学インターフェイスは、この速度を
決定し、かつ適正な単安定マルチバイブレータ、ずなわ
ち８６または８８のいずれかを、どのデータも失うこと
もなくかつデータストリームを遅延させることもなく、
データ検出器回路に接続しなければならない。
決定し、かつ適正な単安定マルチバイブレータ、ずなわ
ち８６または８８のいずれかを、どのデータも失うこと
もなくかつデータストリームを遅延させることもなく、
データ検出器回路に接続しなければならない。
入ってくるデータ速度の決定は、Ｄタイプフリップフロ
ップ９２Ｊ３よびＮＡＮＤゲート９４とともに、再１−
リガ可能な単安定マルチバイブレータ６２および６４か
ら構成される回路によって、１ビット周期以下の期間内
になされる。入って（るデータは、第２図の波形１１
Ｄ １１において示されるようにコード化された、゛２
相ゼロ″である。このコード化構成において、第２図の
Ａ′°におけるビット間隔マーカによって示されるよう
に、サベてのビット周期のエツジにおいて極性遷移が生
じるということを思い出すべきである。データ゛１°”
は、完全なビット時間幅である一方で、１１０１１は、
ビット周期の中間において（その方向が先のエツジ遷移
の方向とは逆の）遷移を有している。１．８４３２Ｍビ
ットデータのビット周期が５４３ナノ秒であるのに対し
、３０７．２にごットデータに対するビット周期は３．
２５マイクロ秒である。
ップ９２Ｊ３よびＮＡＮＤゲート９４とともに、再１−
リガ可能な単安定マルチバイブレータ６２および６４か
ら構成される回路によって、１ビット周期以下の期間内
になされる。入って（るデータは、第２図の波形１１
Ｄ １１において示されるようにコード化された、゛２
相ゼロ″である。このコード化構成において、第２図の
Ａ′°におけるビット間隔マーカによって示されるよう
に、サベてのビット周期のエツジにおいて極性遷移が生
じるということを思い出すべきである。データ゛１°”
は、完全なビット時間幅である一方で、１１０１１は、
ビット周期の中間において（その方向が先のエツジ遷移
の方向とは逆の）遷移を有している。１．８４３２Ｍビ
ットデータのビット周期が５４３ナノ秒であるのに対し
、３０７．２にごットデータに対するビット周期は３．
２５マイクロ秒である。
ワークステーションによってデータが受信されないとき
に、単安定マルチバイブレータ６２および６４はトリガ
されず、かつフリップフロップ９２は、その°ＩＲＤ１
１端子に与えられたＮＡＮＤゲート９４の出力を介して
直接リセットされる。受信ユニット６６または６８のい
ずれかによってデ。
に、単安定マルチバイブレータ６２および６４はトリガ
されず、かつフリップフロップ９２は、その°ＩＲＤ１
１端子に与えられたＮＡＮＤゲート９４の出力を介して
直接リセットされる。受信ユニット６６または６８のい
ずれかによってデ。
−夕が受取られるときに、エツジ検出器における排他的
ＯＲゲー１〜７２の出力上の信号は、単安定マルチバイ
ブレータ６２および６４の双方の°“８ Ｉ？入力端子
に共通に与えられる。もしも１．８４３２Ｍピッ［・デ
ータが受信されていれば、マルチバイブレータ６２およ
び６４の双方は少なくとも５４３ナノ秒ごとに再トリガ
されるであろう。単安定マルチバイブレータ６２の″“
Ｒ／ Ｃ”およびＩＩ ＣＩ＋端子に接続された抵抗性
および容量性タイミングコンボーネン１−は、トリが時
に９００ナノ秒の持続時間をイ：Ｊη゛るパルスを供給
し；単安定マルチバイブレータ６４に対するタイミング
コンポーネン１へは５マイクロ秒のパルス幅を提供する
。
ＯＲゲー１〜７２の出力上の信号は、単安定マルチバイ
ブレータ６２および６４の双方の°“８ Ｉ？入力端子
に共通に与えられる。もしも１．８４３２Ｍピッ［・デ
ータが受信されていれば、マルチバイブレータ６２およ
び６４の双方は少なくとも５４３ナノ秒ごとに再トリガ
されるであろう。単安定マルチバイブレータ６２の″“
Ｒ／ Ｃ”およびＩＩ ＣＩ＋端子に接続された抵抗性
および容量性タイミングコンボーネン１−は、トリが時
に９００ナノ秒の持続時間をイ：Ｊη゛るパルスを供給
し；単安定マルチバイブレータ６４に対するタイミング
コンポーネン１へは５マイクロ秒のパルス幅を提供する
。
１．８４３２Ｍビットデータによって、単安定マルチバ
イブレータ６２および６４のいずれもデータストリーム
が終了する前にタイムアウトせず、ざらにフリップフロ
ップ９２のリセット状態は変化されずに維持されるであ
ろうということは明白である。しかしながら、もしも３
０７．２にビットデータが受信されると、単安定マルチ
バイブレータ６２は、９００ナノ秒後にタイムアウトし
、マルチバイブレータ６２の“Ｑ ＋１ 端子上の信号
レベルのためにフリップフロップ９２をセットするであ
ろう。したがって、フリップフロップ９２は、入ってく
るデータのデータ速度をストアするように顆能する。ワ
ークステーションによる情報の受信期間中の単安定マル
チバイブレータ６４の゛Φ″端子上の出力レベルは、単
安定マルチバイブレータ３６のリセット端子＋１ Ｒｏ
ｌｌに与えられて単安定マルチバイブレータ３６を非活
動状態に保つ。
イブレータ６２および６４のいずれもデータストリーム
が終了する前にタイムアウトせず、ざらにフリップフロ
ップ９２のリセット状態は変化されずに維持されるであ
ろうということは明白である。しかしながら、もしも３
０７．２にビットデータが受信されると、単安定マルチ
バイブレータ６２は、９００ナノ秒後にタイムアウトし
、マルチバイブレータ６２の“Ｑ ＋１ 端子上の信号
レベルのためにフリップフロップ９２をセットするであ
ろう。したがって、フリップフロップ９２は、入ってく
るデータのデータ速度をストアするように顆能する。ワ
ークステーションによる情報の受信期間中の単安定マル
チバイブレータ６４の゛Φ″端子上の出力レベルは、単
安定マルチバイブレータ３６のリセット端子＋１ Ｒｏ
ｌｌに与えられて単安定マルチバイブレータ３６を非活
動状態に保つ。
ビット時間の１／３以下の遅い速度が決定される。
第２図のＥ″によって示されるように、パフラグ′°キ
ャラクタの前に少なくとも３つの非有効（ｎｏｎ −５
１ｇｎ１ｆｉｃａｎｔ ）データビットが存在するので
、これはデータストリーム上に最小限の影響を有してい
る。
ャラクタの前に少なくとも３つの非有効（ｎｏｎ −５
１ｇｎ１ｆｉｃａｎｔ ）データビットが存在するので
、これはデータストリーム上に最小限の影響を有してい
る。
フリップフロップ９２は、フリップフロップ９２の゛Ｑ
″出力端子の２人力データセレクタ／マルチプレクサ９
６の゛Ｓ°′選択入力端子への接続のだめに、２人カデ
ータぎレクタ／マルチプレクサ９６の動作を制御する。
″出力端子の２人力データセレクタ／マルチプレクサ９
６の゛Ｓ°′選択入力端子への接続のだめに、２人カデ
ータぎレクタ／マルチプレクサ９６の動作を制御する。
データセレクタ９６の機能は、適正な単安定マルチバイ
ブレータ８６または８８の出力をＤタイプフリップフロ
ップ８２および８４に共通して向けることである。これ
は単安定マルチバイブレータ８６および８８のそれぞれ
の“°Ｏ′′出力端子をデータセレクタ９６の入力端子
１１１ ｏＡＴＴおよびｌ 、 Ａ１１に接続し、さら
にデータセレクタ９６の゛ＩＹＡＩＴ出力端子を、２相
データ検出器または復調器に配置されたフリップフロッ
プ８２Ｊ５よび８４の双方の’ ＣＬ Ｋ ”端子に接
続することによって実現される。
ブレータ８６または８８の出力をＤタイプフリップフロ
ップ８２および８４に共通して向けることである。これ
は単安定マルチバイブレータ８６および８８のそれぞれ
の“°Ｏ′′出力端子をデータセレクタ９６の入力端子
１１１ ｏＡＴＴおよびｌ 、 Ａ１１に接続し、さら
にデータセレクタ９６の゛ＩＹＡＩＴ出力端子を、２相
データ検出器または復調器に配置されたフリップフロッ
プ８２Ｊ５よび８４の双方の’ ＣＬ Ｋ ”端子に接
続することによって実現される。
受信ユニット６６または６８のいずれかによって受信さ
れた入ってくるデータは、その出力はポイント６６ ａ
７Ｊよび６８ａに現われるが、それぞれ排他的ＯＲゲ
ート７０の入力端子に与えられる。
れた入ってくるデータは、その出力はポイント６６ ａ
７Ｊよび６８ａに現われるが、それぞれ排他的ＯＲゲ
ート７０の入力端子に与えられる。
ゲート７０の出力信号は検出されるべき２相ゼロデータ
ストリームである。このデータは、排他的ＯＲゲート８
０の入力端子の対の一方およびフリップフロップ８２の
゛Ｄ′″入力に与えられる。排他的ＯＲゲート８０の出
力は、２つの単安定マルチバイブレータ８６および８８
の゛Ｂ″入力に共通に与えられる。前者は、２．４マイ
クロ秒のパルスを発生し、後者は３５０ナノ秒のパルス
を発生する。データストリームにおける基準エツジ遷移
は、排他的ＯＲゲート８０の出力を上昇させ、単安定マ
ルチバイブレータ８６および８０の双方をトリガする。
ストリームである。このデータは、排他的ＯＲゲート８
０の入力端子の対の一方およびフリップフロップ８２の
゛Ｄ′″入力に与えられる。排他的ＯＲゲート８０の出
力は、２つの単安定マルチバイブレータ８６および８８
の゛Ｂ″入力に共通に与えられる。前者は、２．４マイ
クロ秒のパルスを発生し、後者は３５０ナノ秒のパルス
を発生する。データストリームにおける基準エツジ遷移
は、排他的ＯＲゲート８０の出力を上昇させ、単安定マ
ルチバイブレータ８６および８０の双方をトリガする。
単安定マルチバイブレータ８６および８８の各々の周期
は、関連するビットデータ速度に対するビット周期の半
分よりも大きいが全体よりも小さくなるようにセラｉ−
される。実際に、データビット周期の約７５％の期間が
容認できるということが見出されている。
は、関連するビットデータ速度に対するビット周期の半
分よりも大きいが全体よりも小さくなるようにセラｉ−
される。実際に、データビット周期の約７５％の期間が
容認できるということが見出されている。
前述のように、データセレクタ９６は、選択された周期
の終わりにおいて、単安定マルチバイブレータ８６また
は８８のいずれがフリップフロップ８２および８４をク
ロックするかを決定する。
の終わりにおいて、単安定マルチバイブレータ８６また
は８８のいずれがフリップフロップ８２および８４をク
ロックするかを決定する。
フリップフロップ８２は、入ってくるデータの向きをス
トアし、したがって次の基準エツジにおいてプロセスの
反復をもたらしている。フリップフロツブ８４は、タイ
ミング周期の終わりにおいて排他的ＯＲゲート８０の出
力をストアし、これは本来のデータの状態を表わしてい
る。２相データ検出器の出力は、フリップフロップ８４
のＱ′。
トアし、したがって次の基準エツジにおいてプロセスの
反復をもたらしている。フリップフロツブ８４は、タイ
ミング周期の終わりにおいて排他的ＯＲゲート８０の出
力をストアし、これは本来のデータの状態を表わしてい
る。２相データ検出器の出力は、フリップフロップ８４
のＱ′。
端子上に現われ、ざらにＲ３４２２Ａデータ、ドライバ
１２ｂの入力端子に与えられる。ドライバユニット１２
は、単安定マルチバイブレータ６４の” Ｑ ” 端子
上に存在している、そこに与えられた信号によって能動
化される。
１２ｂの入力端子に与えられる。ドライバユニット１２
は、単安定マルチバイブレータ６４の” Ｑ ” 端子
上に存在している、そこに与えられた信号によって能動
化される。
単安定マルチバイブレータ８６および８８の゛″Φ°′
端子上に現われた信号は、ビットエツジクロック信号を
与え、さらに一定の応用例において、復調されたデータ
をクロックアウトするのに用いられる。しかしながら、
それはロジック°゛１゛に対してほぼ７５％の、そして
゛０パに対しては２５％のデユーティサイクルを有して
おり、このデユーティサイクルは今日のシステムにおい
ては有利ではない。したがって、単安定マルチバイブレ
ータ８６および８８の゛０″端子はそれぞれ単安定マル
チバイブレータ９８Ｆ３よび１００の付加的な対の°゛
Ｂパ入力端子に接続される。マルチバイブレータ９８は
２７０ナノ秒の周期を有しており；マルチバイブレータ
１００は１．６マイクロ秒の周期を有している。ビット
エツジクロック信号は、マルチバイブレータ９８および
１００をトリガし、これらのマルチバイブレータはほぼ
５０％のデユーティサイクルを伴なうクロックを発生す
る。データセレクタ９６の゛Ｓ°°入力端子における１
３号に基づいて、単安定マルチバイブレータ９８または
１００のいずれかからのクロックパルスは、出力端子゛
Ｙ８″を介してＲ３４２２Δクロツクトライバ１２ａの
入力に向けられている。
端子上に現われた信号は、ビットエツジクロック信号を
与え、さらに一定の応用例において、復調されたデータ
をクロックアウトするのに用いられる。しかしながら、
それはロジック°゛１゛に対してほぼ７５％の、そして
゛０パに対しては２５％のデユーティサイクルを有して
おり、このデユーティサイクルは今日のシステムにおい
ては有利ではない。したがって、単安定マルチバイブレ
ータ８６および８８の゛０″端子はそれぞれ単安定マル
チバイブレータ９８Ｆ３よび１００の付加的な対の°゛
Ｂパ入力端子に接続される。マルチバイブレータ９８は
２７０ナノ秒の周期を有しており；マルチバイブレータ
１００は１．６マイクロ秒の周期を有している。ビット
エツジクロック信号は、マルチバイブレータ９８および
１００をトリガし、これらのマルチバイブレータはほぼ
５０％のデユーティサイクルを伴なうクロックを発生す
る。データセレクタ９６の゛Ｓ°°入力端子における１
３号に基づいて、単安定マルチバイブレータ９８または
１００のいずれかからのクロックパルスは、出力端子゛
Ｙ８″を介してＲ３４２２Δクロツクトライバ１２ａの
入力に向けられている。
この発明の光学インターフェイスの現実の作動的実滴例
において、以下のタイプの集積回路が用いられている。
において、以下のタイプの集積回路が用いられている。
この情報は例示のためにのみ与えられており、この発明
を限定しようとりるちのではないということが理解され
るべきである。レシーバユニット１０およびドライバユ
ニット１２はそれぞれタイプ２６ＬＳ３２および２６Ｌ
Ｓ３１である。Ｄタイプフリップフロップのすべてはタ
イプ７４ Ｌ Ｓ ７４ Ａであり；単安定マルチバイ
ブレータ３６．６２および６４はタイプ７４ＬＳ１２３
であり；排他的ＯＲゲートはタイプ７．４ＬＳ８６であ
り；ゲート４２．４４および９４はタイプ７４ Ｌ Ｓ
ＯＯで必り；伝送ドライバユニットはタイプ７５４５
１Ｂであり；データセレクタ９６はタイプ７４ＬＳ１５
７であり；インバータはタイプ７４ＬＳＯ４であり：単
安定マルチバイブレータ８６，８８．９８および１００
はタイプ７４ＬＳ２２１であり： Ｌ Ｅ Ｉ） ５４
および６０はＨＦＢＲ−１２０４であり：ファイバ光学
受信ユニットはＨＦＢＲ−２２０２である。ＬＳ−ＴＴ
Ｌロジックは主に、電力の要求を最小限にしかつ速度を
ａ適化するために用いられているということが注目され
るべきである。他のロジックフッミリは、それらの遅延
が同等であれば良好に用いることができる。
を限定しようとりるちのではないということが理解され
るべきである。レシーバユニット１０およびドライバユ
ニット１２はそれぞれタイプ２６ＬＳ３２および２６Ｌ
Ｓ３１である。Ｄタイプフリップフロップのすべてはタ
イプ７４ Ｌ Ｓ ７４ Ａであり；単安定マルチバイ
ブレータ３６．６２および６４はタイプ７４ＬＳ１２３
であり；排他的ＯＲゲートはタイプ７．４ＬＳ８６であ
り；ゲート４２．４４および９４はタイプ７４ Ｌ Ｓ
ＯＯで必り；伝送ドライバユニットはタイプ７５４５
１Ｂであり；データセレクタ９６はタイプ７４ＬＳ１５
７であり；インバータはタイプ７４ＬＳＯ４であり：単
安定マルチバイブレータ８６，８８．９８および１００
はタイプ７４ＬＳ２２１であり： Ｌ Ｅ Ｉ） ５４
および６０はＨＦＢＲ−１２０４であり：ファイバ光学
受信ユニットはＨＦＢＲ−２２０２である。ＬＳ−ＴＴ
Ｌロジックは主に、電力の要求を最小限にしかつ速度を
ａ適化するために用いられているということが注目され
るべきである。他のロジックフッミリは、それらの遅延
が同等であれば良好に用いることができる。
結論として、復改のワークステーションの相互接続にお
ける特定の応用を見出すファイバ光学インターフェイス
が開示された。以上のように、この１発明のインターフ
ェイスは従来用いられていたワイヤードインターフェイ
スに直接変わるものであり、種々の付随する利点をもｌ
′Ｃらしている。特定の応用例に従って、変化および修
正がここに教示されたインターフェイスに要求されても
よい。
ける特定の応用を見出すファイバ光学インターフェイス
が開示された。以上のように、この１発明のインターフ
ェイスは従来用いられていたワイヤードインターフェイ
スに直接変わるものであり、種々の付随する利点をもｌ
′Ｃらしている。特定の応用例に従って、変化および修
正がここに教示されたインターフェイスに要求されても
よい。
そのような変化および修正はそれらがこの発明の真の範
囲から離れない限り特：＋ｌ： Ｈ求の範囲によってカ
バーされるものである。
囲から離れない限り特：＋ｌ： Ｈ求の範囲によってカ
バーされるものである。
第１図は、第１Ａ図および第１Ｂ図の関係を示す図であ
る。 第１Ａ図および第１Ｂ図は共に、この発明の光学インタ
ーフェイスの概略図である。 第２図は、第１図の構成に伴なう波形図である。 図において、１０はレシーバユニット、１２はドライバ
ユニット、１８，２０．８２．８４．９２はフリップフ
ロップ、２２，２４，２８，７０゜７２．８０は排他的
ＯＲゲート、２６，３０，３２．６９．７４．７６はイ
ンバータ、３６．６２゜６４．８６．８８は単安定マル
チバイブレータ、４６．４８はドライバ、５４．６０は
ＬＥＤ、６６．６８はファイバ光学受信ユニット、９６
は２人カデータセレクタ７／マルチプレクサを示ず。 特許出願人 バロース・コーポレーション代 理
人 弁理士 深 児 久 部（ほか２名）
る。 第１Ａ図および第１Ｂ図は共に、この発明の光学インタ
ーフェイスの概略図である。 第２図は、第１図の構成に伴なう波形図である。 図において、１０はレシーバユニット、１２はドライバ
ユニット、１８，２０．８２．８４．９２はフリップフ
ロップ、２２，２４，２８，７０゜７２．８０は排他的
ＯＲゲート、２６，３０，３２．６９．７４．７６はイ
ンバータ、３６．６２゜６４．８６．８８は単安定マル
チバイブレータ、４６．４８はドライバ、５４．６０は
ＬＥＤ、６６．６８はファイバ光学受信ユニット、９６
は２人カデータセレクタ７／マルチプレクサを示ず。 特許出願人 バロース・コーポレーション代 理
人 弁理士 深 児 久 部（ほか２名）
Claims (14)
- （１）複数のビット速度のうちの少なくとも１つでコー
ド化されたデータを各々伝送しかつ受信することができ
るクラスタ配置のワークステーションのためのファイバ
光学インターフェイスであって、 前記ワークステーションの１つに配置されて前記ビット
速度のうちの与えられた速度で前記コード化されたデー
タを受取る少なくとも１つのファイバ光学受信ユニット
と、 前記コード化されたデータを復調するデータ検出器手段
とを備え、前記検出器手段は、第１の排他的ＯＲゲート
と、第１および第２のフリップフロップと、前記複数の
ビット速度の所定の第１の関数であるそれぞれのトリガ
された出力パルス持続時間を有する第１の複数の単安定
マルチバイブレータとを含み、前記コード化されたデー
タは、前記第１の排他的ＯＲゲートへおよび前記第１の
フリップフロップへ与えられ、前記第１のフリップフロ
ップの出力はまた前記排他的ＯＲゲートに与えられ、前
記排他的ＯＲゲートの出力は前記第２のフリップフロッ
プへおよび前記第１の複数の単安定マルチバイブレータ
へ共通に与えられて前記第１の複数の単安定マルチバイ
ブレータをトリガし、 前記複数のビット速度の所定の第２の関数であるそれぞ
れのトリガされた出力パルス持続時間を有する第２の複
数の単安定マルチバイブレータと、前記コード化された
データを受取る第１のエッジ検出器手段とをさらに備え
、前記エッジ検出器手段の出力は前記第２の複数の単安
定マルチバイブレータに共通に与えられて前記コード化
されたデータの各遷移時に前記第２の複数の単安定マル
チバイブレータをトリガし、前記第２の複数の単安定マ
ルチバイブレータのうちの与えられたものに結合された
第３のフリップフロップをさらに備え、前記第３のフリ
ップフロップの状態は、前記単安定マルチバイブレータ
のうちの与えられたものの相対的なパルス持続時間の関
数でありかつ前記コード化されたデータのパルス間隔の
関数であり、前記第１の複数の単安定マルチバイブレー
タのそれぞれの出力と前記第３のフリップフロップとの
間に挿入されたデータセレクタ手段をさらに備え、前記
第３のフリップフロップの出力レベルは、前記第１の複
数の単安定マルチバイブレータのうちの１つを選択しか
つ出力パルスをそこから前記第１および第２のフリップ
フロップの双方に向けさせて前記第１および第２のフリ
ップフロップをクロックし、前記第２のフリップフロッ
プの出力および前記第１の複数の単安定マルチバイブレ
ータの選択されたものはそれぞれ復調されたデータおよ
びビットエッジクロックパルスを供給する、ファイバ光
学インターフェイス。 - （２）前記エッジ検出器手段は、１対の入力端子と１つ
の出力端子とを有する第２の排他的ＯＲゲートを含み、
前記コード化されたデータは前記入力端子の一方に与え
られ、直列に接続された第１および第２のインバータゲ
ートをさらに含み、前記インバータゲートの各々は入力
および出力端子を有し、前記第１のインバータゲートの
入力端子は前記第２の排他的ＯＲゲートの出力端子に結
合され、前記第２のインバータゲートの出力端子は前記
第２の排他的ＯＲゲートの前記入力端子の対の他方に結
合され、前記第２のインバータゲートを横切って並列に
接続された容量性手段をさらに含む、特許請求の範囲第
１項記載のファイバ光学インターフェイス。 - （３）前記第２の複数の単安定マルチバイブレータのう
ちの与えられたものは、前記複数のビット速度のうちの
所定の速度に対応するビット持続時間以下のトリガされ
た出力パルス持続時間を与え、前記第２の複数の単安定
マルチバイブレータの“タイミング−アウト”は、前記
第３のフリップフロップを一方の安定した状態からその
逆の状態に切換えさせ、前記第３のフリップフロップの
切換は前記複数のビット速度のうちの前記所定の速度に
おける前記コード化されたデータの受信を示す、特許請
求の範囲第２項記載のファイバ光学インターフェイス。 - （４）クロックおよびデータ信号を結合して伝送するエ
ンコーダ手段をさらに含み、前記エンコーダ手段は、第
４および第５のフリップフロップと、第３および第４の
排他的ＯＲゲートと、第３のインバータゲートとを含み
、前記第３および第４の排他的ＯＲゲートの各々は、１
対の入力端子と１つの出力端子とを有し、前記第４およ
び第５のフリップフロップの各々は、１つの入力端子と
、“Ｑ”および“＠Ｑ＠”出力端子と、“ＣＬＫ”端子
とを有し、 前記データ信号は前記第３の排他的ＯＲゲートの入力端
子に与えられ、前記第４のフリップフロップの“Ｑ”出
力端子は前記第３の排他的ＯＲゲートの他方の入力端子
に結合され、前記第３の排他的ＯＲゲートの出力端子は
前記第４のフリップフロップの入力端子に結合され、 前記クロック信号は前記第４のフリップフロップの前記
“ＣＬＫ”端子に与えられかつ前記第３のインバータゲ
ートにおける反転後に前記第５のフリップフロップの“
ＣＬＫ”端子に与えられ、前記第５のフリップフロップ
の“＠Ｑ＠”端子はその入力端子に結合され、 前記第４および第５のフリップフロップの“＠Ｑ＠”お
よび“Ｑ”端子はそれぞれ前記第４の排他的ＯＲゲート
の入力端子に結合され、前記コード化されたデータは前
記第４の排他的ＯＲゲートの出力端子上に出力される、
特許請求の範囲第３項記載のファイバ光学インターフェ
イス。 - （５）前記第１のエッジ検出器手段と同一回路構成の第
２のエッジ検出器手段をさらに含み、前記クロック信号
は前記第２のエッジ検出器手段に与えられ、伝送単安定
マルチバイブレータをさらに含み、前記第２のエッジ検
出器手段の出力は前記伝送単安定マルチバイブレータに
与えられて前記伝送単安定マルチバイブレータをトリガ
し、前記伝送単安定マルチバイブレータの出力レベル持
続時間は、連続するクロック信号間の間隔よりも長くな
るように選択され、 少なくとも１つの出力ドライバおよび関連するＬＥＤ放
射源をさらに含み、前記第４の排他的ＯＲゲートの出力
端子上に出力された前記コード化されたデータは前記出
力ドライバに与えられ、前記トリガされた伝送単安定マ
ルチバイブレータの出力レベルは前記コード化されたデ
ータと同時に前記出力ドライバに与えられて前記出力ド
ライバを能動化し、これにより前記コード化されたデー
タが前記ＬＥＤ放射源により伝送される、特許請求の範
囲第４項記載のファイバ光学インターフェイス。 - （６）前記トリガされた伝送単安定マルチバイブレータ
の前記出力レベルは前記第２の複数の単安定マルチバイ
ブレータのそれぞれのリセット端子に結合されて前記コ
ード化されたデータの伝送期間中におけるそれらの非活
動状態を保証し、前記第２の複数の単安定マルチバイブ
レータの所定のトリガされたものの出力レベルは前記伝
送単安定マルチバイブレータのリセット端子に与えられ
て前記コード化されたデータの受信期間中におけるその
非活動状態を保証することを特徴とする、特許請求の範
囲第５項記載のファイバ光学インターフェイス。 - （７）前記コード化されたデータは２相ゼロであること
を特徴とする、特許請求の範囲第６項記載のファイバ光
学インターフェイス。 - （８）前記第１の複数の単安定マルチバイブレータのト
リガされたパルス持続時間はそれぞれ前記複数のビット
速度に対応するデータビット持続時間の半分よりも長い
が全体よりも短い、特許請求の範囲第７項記載のファイ
バ光学インターフェイス。 - （９）前記複数のビット速度の所定の第３の関数である
それぞれのトリガされた出力パルス持続時間を有する第
３の複数の単安定マルチバイブレータをさらに含み、 前記第１の複数の単安定マルチバイブレータの出力パル
スはそれぞれ前記第３の複数の単安定マルチバイブレー
タに結合されて前記第３の複数の単安定マルチバイブレ
ータをトリガし、前記第３の複数の単安定マルチバイブ
レータのそれぞれの出力パルスは前記データセレクタ手
段に与えられ、前記第３のフリップフロップの状態は前
記第３の複数の単安定マルチバイブレータの１つを選択
するように機能し、前記選択された単安定マルチバイブ
レータの出力は所定のデューティサイクルのクロックパ
ルスを前記ファイバ光学インターフェイスに与える、特
許請求の範囲第８項記載のファイバ光学インターフェイ
ス。 - （１０）前記第３の複数の単安定マルチバイブレータの
トリガされたパルス持続時間はそれぞれ前記複数のビッ
ト速度に関連するビット間隔の実質的に１／２に対応す
る、特許請求の範囲第９項記載のファイバ光学インター
フェイス。 - （１１）１対のファイバ光学受信ユニットが設けられか
つそれぞれ“上流”および“下流”伝送ワークステーシ
ョンと関連し、かつ前記受信ユニットの対の出力を受取
りかつ前記コード化されたデータをそこから前記データ
検出器手段の前記第１の排他的ＯＲゲートに与えるよう
に結合された第５の排他的ＯＲゲートを含む、特許請求
の範囲第１０項記載のファイバ光学インターフェイス。 - （１２）前記コード化されたデータをそれぞれ受信“上
流”および“下流”ワークステーションに伝送する１対
の出力ドライバおよび関連するＬＥＤが設けられる、特
許請求の範囲第１１項記載のファイバ光学インターフェ
イス。 - （１３）前記ファイバ光学受信ユニットの各々と前記出
力ドライバの一つとの間に挿入されて、前記コード化さ
れたデータを、反転を除いて、変えることなく前記クラ
スタにおける他のワークステーションへ通過させるゲー
ト手段をさらに含む、特許請求の範囲第１２項記載のフ
ァイバ光学インターフェイス。 - （１４）前記複数のビット速度は、１．８４３２Ｍビッ
トおよび３０７．２Ｋビットであり、前者は５４３ナノ
秒のビット周期を有しかつ後者は３．２５マイクロ秒の
ビット周期を有し、前記第１、第２および第３の複数の
単安定マルチバイブレータは各々１対のマルチバイブレ
ータを含む、特許請求の範囲第１３項記載のファイバ光
学インターフェイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/644,066 US4584719A (en) | 1984-08-24 | 1984-08-24 | Fiber optic workstation datalink interface |
| US644066 | 2000-08-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6160049A true JPS6160049A (ja) | 1986-03-27 |
| JPH0481378B2 JPH0481378B2 (ja) | 1992-12-22 |
Family
ID=24583308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60183803A Granted JPS6160049A (ja) | 1984-08-24 | 1985-08-21 | フアイバ光学インターフエイス |
Country Status (4)
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|---|---|
| US (1) | US4584719A (ja) |
| EP (1) | EP0174124A3 (ja) |
| JP (1) | JPS6160049A (ja) |
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- 1985-08-21 JP JP60183803A patent/JPS6160049A/ja active Granted
- 1985-08-21 CA CA000489170A patent/CA1255940A/en not_active Expired
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| EP0174124A3 (en) | 1988-09-07 |
| EP0174124A2 (en) | 1986-03-12 |
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| JPH0481378B2 (ja) | 1992-12-22 |
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