CN214586457U - Swp主接口电路及终端 - Google Patents

Abstract

本实用新型提出一种SWP主接口电路及终端，其中，电路包括：SWP主接口；电压脉冲发射单元，包括信号处理器，信号处理器的输入端用于接收初始数字调制信号，信号处理器的第一输出端连接电流接收单元，信号处理器的第二输出端分别连接SWP主接口及电流接收单元；电流接收单元，电流接收单元与SWP主接口相连，用于在SWP主接口发送电压脉冲调制信号时，基于电流阈值从SWP主接口接收SWP从接口发送的电流调制信号。该电路在电压脉冲发射单元中引入了信号处理器，有利于减少大量干扰信号、减少电路发射时的功耗。

Description

SWP主接口电路及终端

技术领域

本实用新型涉及近距离通信技术领域，尤其涉及一种SWP主接口电路及终端。

背景技术

近场支付是基于近距离无线通信(Near Field Communication，简称NFC)技术的移动支付技术，能够方便的应用于手机、手环、电脑等嵌入式智能设备，目前，主要的近场支付方案是SWP-SIM卡方案，其中，NFC上的SWP(single wire protocol，单线连接协议) 接口作为SWP-SIM通信的主接口，UICC(Universal Integrated Circuit Card，通用集成电路卡)上的SWP接口作为SWP-SIM通信的从接口。因此，高性能、低成本的SWP主接口电路的设计和研究具有非常重要的意义。SWP主接口是UICC卡与NFC前端芯片之间实现单线全双工通信关键接口，SWP主接口的性能直接关系到NFC前端芯片卡与UICC卡通信的好坏。

相关技术中，SWP主接口电路如图1所示，其中，数字调制信号SWPIN经过缓冲器BUF1、晶体管PM1、晶体管NM1、电阻器R1组成的发射单元，发射电压信号S1给SWP 从接口，完成发射功能。然而，当SWPIN电平反转时，PM1和NM1会有一段同时导通的时间，这样会带来两个问题：解调输出信号含有大量干扰信号；二是增加电路功耗。

实用新型内容

本实用新型旨在至少在一定程度上解决相关技术中的技术问题之一。

本实用新型主要的技术方案如下。

本实用新型第一方面提出了一种SWP主接口电路，包括：SWP主接口；电压脉冲发射单元，所述电压脉冲发射单元包括信号处理器，所述信号处理器的输入端用于接收初始数字调制信号，所述信号处理器的第一输出端连接电流接收单元，所述信号处理器的第二输出端分别连接所述SWP主接口及所述电流接收单元；电流接收单元，所述电流接收单元分别与所述输入输出接口及电压脉冲发射单元相连，用于在所述电压脉冲调制信号为高电平的情况下，基于电流阈值从所述输入输出接口接收所述SWP从接口发送的电流调制信号。

在一些示例中，SWP主接口电路，还包括：接收阈值调节单元，所述接收阈值调节单元与所述电流接收单元连接，所述接收阈值调节单元用于调节所述电流阈值。

在一些示例中，SWP主接口电路，还包括：静电防护单元，所述静电防护单元，包括：第一二极管、第二二极管及第一电阻器，其中，所述第一电阻器的一端连接所述SWP主接口，所述第一电阻器的另一端分别与所述第一二极管的正极、所述第二二极管的负极、所述电压脉冲发射单元及所述电流接收单元相连，所述第一二极管的负极连接电源端，所述第二二极管的正极连接地端。

在一些示例中，所述电压脉冲发射单元，还包括：第一缓冲器、第一PMOS晶体管、第一NMOS晶体管及第二电阻器，其中，所述第一缓冲器的输入端用于接收初始数字调制信号，所述第一缓冲器的输出端连接所述信号处理器的输入端，所述信号处理器的第一输出端连接所述第一PMOS晶体管的栅极，所述信号处理器的第二输出端连接所述第一 NMOS晶体管的栅极，所述第一PMOS晶体管的漏极连接所述第二电阻器的一端，所述第二电阻器的另一端分别与所述第一NMOS晶体管的漏极、所述第一二极管的正极及所述电流接收单元相连，所述第一PMOS晶体管的源极与电源端相连，所述第一NMOS晶体管的源极与地端相连；所述信号处理器，用于根据所述第一缓冲器的输出信号控制所述第一输出端输出第一数字调制信号，并通过所述第一数字调制信号控制所述第一PMOS晶体管的导通与关断；以及用于根据所述第一缓冲器的输出信号控制所述第二输出端输出第二数字调制信号，并通过所述第一数字调制信号控制所述第一NMOS晶体管的导通与关断。

在一些示例中，所述电流接收单元，包括：第二PMOS晶体管、第三电阻器、延迟器、比较器、D触发器及第二缓冲器，其中，所述第二PMOS晶体管的栅极与地端连接，所述第二PMOS晶体管的源极连接第一PMOS晶体管的源极，所述第二PMOS晶体管的漏极连接所述第三电阻器的一端，所述比较器的正输入端分别连接第三电阻器的另一端与所述接收阈值调节单元，所述比较器的负输入端连接所述第一二极管的正极，所述比较器的输出端连接所述D触发器的D输入端，所述延迟器的输入端连接所述信号处理器的第一输出端，所述延迟器的输出端连接所述D触发器的CK输入端，所述D触发器的输出端连接所述第二缓冲器的输入端。

在一些示例中，所述接收阈值调节单元，包括：第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第五NMOS晶体管、第六NMOS晶体管、第七NMOS晶体管、第八NMOS晶体管、第九NMOS晶体管及第十NMOS晶体管，其中，所述第二NMOS晶体管的栅极、所述第三NMOS晶体管的栅极、所述第四NMOS晶体管的栅极、所述第五 NMOS晶体管的栅极、所述第六NMOS晶体管的栅极、所述第二NMOS晶体管的漏极分别与参考电流输入端相连，所述第七NMOS晶体管的栅极、所述第八NMOS晶体管的栅极、所述第九NMOS晶体管的栅极、所述第十NMOS晶体管的栅极分别与所述电流阈值的调节端相连，所述第二NMOS晶体管的源极、所述第三NMOS晶体管的源极、所述第四NMOS晶体管的源极、所述第五NMOS晶体管的源极、所述第六NMOS晶体管的源极均分别与地端相连，所述第三NMOS晶体管的漏极与所述第七NMOS晶体管的源极相连，所述第四NMOS晶体管的漏极与所述第八NMOS晶体管的源极相连，所述第五NMOS晶体管的漏极与所述第九NMOS晶体管的源极相连，所述第六NMOS晶体管的漏极与所述第十NMOS晶体管的源极相连，所述第七NMOS晶体管的漏极、所述第八NMOS晶体管的漏极、所述第九NMOS晶体管的漏极、所述第十NMOS晶体管的漏极分别与所述比较器的正输入端相连；所述接收阈值调节单元，具体用于通过所述电流阈值的调节端对电流阈值进行调整。

在一些示例中，所述SWP主接口电路，还包括：与所述电流接收单元的输出端连接的数字解调单元，所述数字解调单元用于将所述电流接收单元输出的输出信号进行解调处理，以解析出SWP从接口发送的数据。

在一些示例中，所述电流阈值的调节范围为50uA～750uA，所述电流阈值的调节精度为50uA/bit。

在一些示例中，所述电流阈值的大小为400uA±50uA。

本实用新型第二方面提出了一种终端，包括本实用新型第一方面提出的SWP主接口电路。

通过本实用新型的技术方案，在SWP主接口电路的电压脉冲发射单元中引入信号处理器，从而可以通过信号处理器的两个输出端输出两路信号，有利于减少大量干扰信号、减少电路发射时的功耗。

本实用新型附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本实用新型的实践了解到。

附图说明

本实用新型上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

图1为相关技术中SWP主接口电路的结构示意图；

图2为根据本实用新型实施例的SWP主接口电路的结构示意图；

图3A为根据本实用新型一个实施例的第一数字调制信号与第二数字调制信号的时序示意图；

图3B为根据本实用新型另一个实施例的第一数字调制信号与第二数字调制信号的时序示意图；

图4为根据本实用新型一个实施例的SWP主接口电路的结构示意图；

图5为根据本实用新型一个示例的SWP主接口电路的结构示意图；

图6为根据本实用新型实施例的终端的结构示意图。

具体实施方式

下面详细描述本实用新型的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本实用新型，而不能理解为对本实用新型的限制。

需要说明的是，参照图1，相关技术中的SWP主接口电路的工作原理为：SWP主接口向SWP从接口传输电压信号S1，采用电平宽度调制方式，逻辑“1”在3/4周期内为高电平，逻辑“0”在1/4周期内为低电平。SWP从接口向SWP主接口传输电流信号S2，采用负载调制方式，逻辑“1”在S1信号为高电平时S1调制负载为600uA～1mA，逻辑“0”在S1信号为低电平时S1调制负载为-20uA～0uA，S1信号和S2信号叠加在一条单线上实现全双工通信。然而，当SWPIN电平反转时，PM1和NM1会有一段同时导通的时间，这样会带来两个问题：解调输出信号含有大量干扰信号；二是增加电路功耗。

本实用新型实施例为了避免或者减少PM1和NM1同时导通的时间，提出了一种SWP主接口电路。

下面参考附图2-图6描述本实用新型实施例的SWP主接口电路及终端。

图2为根据本实用新型实施例的SWP主接口电路的结构框图。

如图2所示，该SWP主接口电路100，包括：SWP主接口101、电压脉冲发射单元102 及电流接收单元103。

其中，电压脉冲发射单元102包括信号处理器CKP，信号处理器CKP的输入端用于接收初始数字调制信号，信号处理器CKP的第一输出端连接电流接收单元103，信号处理器CKP的第二输出端分别连接SWP主接口101及电流接收单元103；电流接收单元103分别与SWP主接口101及电压脉冲发射单元102相连，用于在SWP主接口发送电压脉冲调制信号时，基于电流阈值从SWP主接口101接收SWP从接口发送的电流调制信号。

需要说明的是，本实用新型实施例中的SWP主接口可以理解为SWP主接口电路的输入输出接口，其可以连接UICC(Universal Integrated Circuit Card，通用集成电路卡)的SWP 从接口。

具体地，初始数字调制信号SWPIN信号(可以是高电平信号，也可以是低电平信号)经过电压脉冲发射单元102的信号处理器CKP后可以转换为两路不同沿的第一数字调制信号及第二数字调制信号，其中，第一数字调制信号与第二数字调制信号的上升沿不存在重合的现象，两信号的下降沿也不存在重合的现象，进而电压脉冲发射单元102可基于第一数字调制信号及第二数字调制信号，分别控制SWP主接口101向UICC的SWP从接口发送电压脉冲调制信号S1，以完成电压脉冲调制信号的发射。在SWP主接口发射电压脉冲调制信号S1的同时，SWP主接口101可以接收SWP从接口发射的电流调制信号S2，此时，SWP主接口电路的电流接收单元103基于电流阈值从SWP主接口101接收SWP从接口发送的电流调制信号S2，以完成电流调制信号的接收。

需要说明的是，两个信号不同沿，可以理解为两个信号的上升沿不存在重合的现象、且该两个信号的下降沿也不存在重合的现象，即，如图3A和图3B所示，在第一数字调制信号与第二数字调制信号均为低电平的情况下，当第一数字调制信号的上升沿到来时，第二数字调制信号可仍为低电平，当第二数字信号的上升沿到来时，第一数字调制信号可扔为高电平，当第二数字调制信号的下降沿到来时，第一数字调制信号可仍为高电平。

其中，参照图3A，当第一数字调制信号的上升沿与第二数字调制信号的上升沿之间的延迟时间为t时，为了保证SWP主接口电路的可靠工作，可将延迟时间t设置为较小时间值，例如延迟时间t可以是20ns(纳秒)。

也就是说，根据ETSI(European Telecommunications Standards Institute，欧洲电信标准协会)定义的TS 102613协议规范，SWP主接口101发射电压脉冲调制信号S1的同时， SWP从接口可以发射电流调制信号S2，实现单线全双工通信。

该SWP主接口电路，相较于相关技术中的SWP主接口电路(只能产生一路信号)，在电压脉冲发射单元中引入了信号处理器，从而可以产生两路上升沿不重合、且下降沿不重合的第一数字调制信号及第二数字调制信号，并通过该两路信号控制电压脉冲调制信号的发射，有利于减少大量干扰信号，减少电路功耗。

由此，该实用新型在SWP主接口电路中引入信号处理器，可以产生两路信号，并通过该两路信号控制电压脉冲调制信号的发射，从而有利于减少大量干扰信号、减少电路发射时的功耗。

需要说明的是，相关技术中，接收电流调制信号S2的电流阈值较容易受工艺的影响，即电流阈值可能会随工艺的变化而变化。为此，本实用新型实施例中，可以对电流阈值进行调节，以弥补电流阈值随工艺的变化而变化带来的接受性能降低的问题。

即在本实用新型的一个实施例中，如图4所示，SWP主接口电路100还可包括：接收阈值调节单元104。

其中，接收阈值调节单元104与电流接收单元103连接，接收阈值调节单元104用于调节电流阈值。

具体地，接收阈值调节单元104可对电流阈值进行调节，并可将调节后的电流阈值发送给电流接收单元103，进而电流接收单元103基于调节后的电流阈值从SWP主接口101接收SWP从接口发送的电流调制信号S2，以完成电流调制信号S2的接收。

由此，通过接收阈值调节单元实现对电流阈值的调节，可以弥补电流阈值随工艺的变化，从而提高接收性能。

在本实用新型的一个实施例中，如图5所示，SWP主接口电路100还可包括：静电防护单元105。

参照图4，静电防护单元，可包括：第一二极管D1、第二二极管D2及第一电阻器R1。

其中，第一电阻器R1的一端连接SWP主接口101(图4中的SWP-PAD端)，第一电阻器R1的另一端分别与第一二极管D1的正极、第二二极管D2的负极、电压脉冲发射单元102及电流接收单元103相连，第一二极管D1的负极连接电源端VDD，第二二极管D2 的正极连接地端VSS。

进一步地，参照图5，电压脉冲发射单元102，还可包括：第一缓冲器BUF1、第一PMOS晶体管PM1、第一NMOS晶体管NM1及第二电阻器R2。

其中，第一缓冲器BUF1的输入端用于接收初始数字调制信号SWPIN，第一缓冲器BUF1的输出端连接信号处理器CKP的输入端，信号处理器CKP的第一输出端连接第一 PMOS晶体管PM1的栅极，信号处理器CKP的第二输出端连接第一NMOS晶体管NM1 的栅极，第一PMOS晶体管PM1的漏极连接第二电阻器R2的一端，第二电阻器R2的另一端分别与第一NMOS晶体管NM1的漏极、第一二极管D1的正极及电流接收单元103 相连，第一PMOS晶体管PM1的源极与电源端VDD相连，第一NMOS晶体管NM1的源极与地端VSS相连。可以理解的是，参照图5，第一缓冲器BUF1的电源端及信号处理器 CKP的电源端分别与电源端VDD相连，第一缓冲器BUF1的地端及信号处理器CKP的地端分别与地端VSS相连。

其中，信号处理器CKP，用于根据第一缓冲器BUF1的输出信号控制第一输出端输出第一数字调制信号OUTN，并通过第一数字调制信号OUTN控制第一PMOS晶体管PM1 的导通与关断；信号处理器CKP，还用于根据第一缓冲器BUF1的输出信号控制第二输出端输出第二数字调制信号OUTP，并通过第二数字调制信号OUTP控制第一NMOS晶体管 NM1的导通与关断。

具体地，初始数字调制信号SWPIN信号经第一缓冲器BUF1后输入到信号处理器CKP，进而信号处理器CKP根据第一缓冲器BUF1的输出信号产生两路相反、非交接的第一数字调制信号OUTN及第二数字调制信号OUTP，以使第一数字调制信号OUTN控制第一PMOS 晶体管PM1的导通与关断，第二数字调制信号OUTP控制第一NMOS晶体管NM1的导通与关断。

需要说明的是，由于第一数字调制信号OUTN及第二数字调制信号OUTP是两路不同沿的信号，且第一数字调制信号与第二数字调制信号的上升沿和下降沿都不存在重合的现象(即两个信号的上升沿不重合、下降沿也不重合)，因此，通过信号OUTN及OUTP分别控制第一PMOS晶体管PM1及第一NMOS晶体管NM1时，可以避免两个晶体管同时导通的现象，进而可以避免同时导通时第二电阻器R2流过大电流导致的比较器误判现象，同时可降低SWP主接口发射时的功耗。

具体而言，某场景下：第一数字调制信号OUTN及第二数字调制信号OUTP均为低电平，此时，第一PMOS晶体管PM1处于导通状态、第一NMOS晶体管NM1处于关断状态。经过一段时间后，第一数字调制信号OUTN的上升沿到来，于是第一数字调制信号OUTN 控制第一PMOS晶体管PM1关断，此时，第二数字调制信号OUTP为仍低电平信号，即第二数字调制信号OUTP控制的第一NMOS晶体管NM1仍处于关断状态，延迟一段时间后，第二数字调制信号OUTP变为高电平信号，此时，第二数字调制信号OUTP控制第一 NMOS晶体管NM1导通，此时，SWP主接口101输出低电平。当第二数字调制信号OUTP 的下降沿到来时，第二数字调制信号OUTP控制第一NMOS晶体管NM1关断，此时，第一数字调制信号OUTN仍为高电平信号，即第一数字调制信号OUTN控制的第二PMOS 晶体管PM1仍处于关断状态，延迟一段时间后第一数字调制信号OUTN变为低电平信号，此时，第一数字调制信号OUTN控制第二PMOS晶体管PM1导通，此时，SWP主接口101 输出高电平。也即，第一数字调制信号OUTN为高电平信号的时间比第二数字调制信号 OUTP为高电平信号的时间较长，而且第一数字调制信号OUTN的上升沿与第二数字调制信号OUTP的上升沿不存在重合的现象、第一数字调制信号OUTN的下降沿与第二数字调制信号OUTP的下降沿也不存在重合的现象，所以，第一数字调制信号OUTN为低电平信号时，第二数字调制信号OUTP不是高电平信号，进而第一PMOS晶体管PM1及第一NMOS 晶体管NM1不存在同时导通的现象。

由此，该实施例在SWP主接口电路，在电压脉冲发射单元中引入信号处理器，可以避免两个晶体管同时导通的现象，可以减少大量干扰信号，进而可以避免同时导通时第二电阻器流过大电流导致的比较器误判现象，同时可降低SWP主接口发射时的功耗。

在本实用新型的一个实施例中，参照图5，电流接收单元103，可包括：第二PMOS 晶体管PM2、第三电阻器R3、延迟器DELAY1、比较器COM1、D触发器DFF1及第二缓冲器BUF2。

其中，参照图4，第二PMOS晶体管PM2的栅极与地端VSS连接，第二PMOS晶体管PM2的源极连接第一PMOS晶体管PM1的源极，第二PMOS晶体管PM2的漏极连接第三电阻器R3的一端，比较器COM1的正输入端分别连接第三电阻器R3的另一端与接收阈值调节单元104，比较器COM1的负输入端连接第一二极管D1的正极，比较器COM1 的输出端连接D触发器DFF1的D输入端，延迟器DELAY1的输入端连接信号处理器CKP 的第一输出端，延迟器DELAY1的输出端连接D触发器DFF1的CK输入端，D触发器DFF1 的输出端连接第二缓冲器BUF2的输入端。可以理解的是，参照图4，第二缓冲器BUF2 的电源端、D触发器DFF1的电源端、延迟器DELAY1的电源端、比较器COM1的电源端均与电源端VDD相连，第二缓冲器BUF2的地端、D触发器DFF1的地端、延迟器DELAY1 的地端、比较器COM1的地端均与地端VSS相连接。

具体地，在SWP主接口101发射电压脉冲调制信号S1的同时，SWP主接口101可以接收SWP从接口发射的电流调制信号S2。接收阈值调节单元104可对电流阈值进行调节，比较器COM1根据调节后的电流阈值与电流调制信号S2的大小关系，输出高电平信号或者低电平信号，此时通过信号处理器CKP输出的第一数字调制信号OUTN经过延迟器 DELAY1对比较器COM1的输出信号进行采样，滤掉比较器COM1的输出信号中的一些干扰信号，将采样信号发送给第二缓存器BUF2，进而第二缓存器BUF2输出信号SWPOUT。

具体而言，电流调制信号S2的电流大小范围可以为600uA～1000uA(微安)，当电流调制信号S2大于电流阈值时，比较器COM1的输出信号为高电平信号；当电流调制信号 S2小于或者等于电流阈值时，比较器COM1的输出信号为低电平信号。通过初始数字调制信号SWPIN的下降沿采集比较器COM1的输出信号，滤掉初始数字调制信号SWPIN的上升沿导致的比较器COM1的输出误翻转信号，从而降低输出信号中的大量干扰信号。

由此，该实施例在SWP主接口电路中引入延迟电路和D触发器，可以降低输出信号中的大量干扰信号。

需要说明的是，为了实现接收阈值调节单元104对电流阈值的调节，本实用新型实施例提出了一种阈值调节单元104的结构，下面继续参照图4进行描述。

在本实用新型的一个示例中，参照图5，接收阈值调节单元104，可包括：第二NMOS晶体管NM2、第三NMOS晶体管NM3、第四NMOS晶体管NM4、第五NMOS晶体管 NM5、第六NMOS晶体管NM6、第七NMOS晶体管NM7、第八NMOS晶体管NM8、第九NMOS晶体管NM9及第十NMOS晶体管NM10。

其中，第二NMOS晶体管NM2的栅极、第三NMOS晶体管NM3的栅极、第四NMOS 晶体管NM4的栅极、第五NMOS晶体管NM5的栅极、第六NMOS晶体管NM6的栅极、第二NMOS晶体管NM2的漏极分别与参考电流输入端IREF0P5U相连，第七NMOS晶体管NM7的栅极、第八NMOS晶体管NM8的栅极、第九NMOS晶体管NM9的栅极、第十 NMOS晶体管NM10的栅极分别与电流阈值的调节端VTH_TRIM<3:0>相连，第二NMOS 晶体管NM2的源极、第三NMOS晶体管NM3的源极、第四NMOS晶体管NM4的源极、第五NMOS晶体管NM5的源极、第六NMOS晶体管NM6的源极均与地端VSS相连，第三NMOS晶体管NM3的漏极与第七NMOS晶体管NM7的源极相连，第四NMOS晶体管NM4的漏极与第八NMOS晶体管NM8的源极相连，第五NMOS晶体管NM5的漏极与第九NMOS晶体管NM9的源极相连，第六NMOS晶体管NM6的漏极与第十NMOS晶体管 NM10的源极相连，第七NMOS晶体管NM7的漏极、第八NMOS晶体管NM8的漏极、第九NMOS晶体管NM9的漏极、第十NMOS晶体管NM10的漏极分别与比较器COM1 的正输入端相连。

其中，接收阈值调节单元104，具体可用于通过电流阈值的调节端VTH_TRIM<3:0>对电流阈值进行调整。

进一步地，电流阈值的调节范围可为50uA～750uA，调节精度可为50uA/bit。

又进一步地，电流阈值的大小可为400uA±50uA，例如，可以将电流阈值调整为450uA 或者350uA。

具体而言，可通过调节第二电阻器R2与第三电阻器R3间的宽长比、第一PMOS晶体管PM1与第一NMOS晶体管NM1间的宽长比及电流阈值的调节端VTH_TRIM<3:0>的电流值对电流阈值进行调节。

下面通过一个具体示例进行说明，在一个具体示例中，SWP主接口101发射电压脉冲调制信号S1的同时，SWP主接口101可以同时接收SWP从接口发射的电流调制信号S2(600uA～1000uA)，可设置第二电阻器R2与第三电阻器R3间的宽长比为1：100、第一 PMOS晶体管PM1与第一NMOS晶体管NM1间的宽长比为1比100、电流阈值的调节端 VTH_TRIM<3:0>的电流值为1000uA，那么此时SWP主接口接收电路的电流阈值为400uA，也就是说当电流调制信号S2大于400uA时，比较器COM1的输出信号为高电平，否则为低电平，再通过信号处理电路CKP输出的OUTN经过DELAY1延迟电路后对比较器COM1 的输出信号进行采样，滤掉比较器COM1的输出信号中一些干扰信号，将采样信号发送给第二缓存器BUF2，再将第二缓存器BUF2的输出信号SWPOUT进行解调处理，以得到正确的SWP从接口发送的数据，完成电流调制信号S2的接收功能。

需要说明的是，本实用新型中的电流阈值的调节范围及调节精度可以根据实际需求确定，上述电流阈值的大小、范围及调节精度仅仅是示例性的说明，并不构成对本实用新型的限制。

由此，SWP主接口电路中引入接收阈值调节电路，使其可以通过VTH_TRIM<3:0>端口来调整电流阈值，弥补电流阈值随工艺的变化而变化，提高接收性能。

需要说明的是，可将第二缓存器BUF2的输出信号SWPOUT经过数字解调处理后，得到正确的SWP从接口发送的数据。基于此，本实用新型提出了以下是实施例。

即在本申请的一个实施例中，SWP主接口电路100还可以包括：与电流接收单元103的输出端连接的数字解调单元，数字解调单元用于将电流接收单元103输出的输出信号进行解调处理，以解析出SWP从接口发送的数据。

其中，电流接收单元103的输出端可以是其第二缓冲器BUF2的输出端，也就是说第二缓冲器BUF2的输出端可以连接数字解调单元。

具体地，第二缓存器BUF2将其输出信号SWPOUT传送给数字解调单元，进而数值解调单元对该输出信号进行数字解调，以解析出正确的SWP从接口发送的数据，完成电流调制信号S2的接收功能，实现数据接收，从而可以提高接收准确性。

综上所述，本实用新型实施例的SWP主接口电路，可以降低发射时的功耗，还可以通过调节电流阈值来弥补电流阈值随工艺的变化而变化，还可以降低干扰信号，而且具有结构简单、易于集成的优点。

本实用新型实施例还提出了一种终端。图6为根据本实用新型实施例的终端的结构示意图。

如图6所示，该终端1000包括上述实施例提出的SWP主接口电路100。

需要说明的是，该终端1000可以是手机、手环、电脑等智能设备。

本实用新型实施例的终端，通过其SWP主接口电路，在电压脉冲发射单元中引入了信号处理器，有利于减少大量干扰信号、减少电路发射时的功耗。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本实用新型的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本实用新型的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，表示包括一个或更多个用于实现定制逻辑功能或过程的步骤的可执行指令的代码的模块、片段或部分，并且本实用新型的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能，这应被本实用新型的实施例所属技术领域的技术人员所理解。

在流程图中表示或在此以其他方式描述的逻辑和/或步骤，例如，可以被认为是用于实现逻辑功能的可执行指令的定序列表，可以具体实现在任何计算机可读介质中，以供指令执行系统、装置或设备(如基于计算机的系统、包括处理器的系统或其他可以从指令执行系统、装置或设备取指令并执行指令的系统)使用，或结合这些指令执行系统、装置或设备而使用。就本说明书而言，"计算机可读介质"可以是任何可以包含、存储、通信、传播或传输程序以供指令执行系统、装置或设备或结合这些指令执行系统、装置或设备而使用的装置。计算机可读介质的更具体的示例(非穷尽性列表)包括以下：具有一个或多个布线的电连接部(电子装置)，便携式计算机盘盒(磁装置)，随机存取存储器(RAM)，只读存储器(ROM)，可擦除可编辑只读存储器(EPROM或闪速存储器)，光纤装置，以及便携式光盘只读存储器(CDROM)。另外，计算机可读介质甚至可以是可在其上打印所述程序的纸或其他合适的介质，因为可以例如通过对纸或其他介质进行光学扫描，接着进行编辑、解译或必要时以其他合适方式进行处理来以电子方式获得所述程序，然后将其存储在计算机存储器中。

应当理解，本实用新型的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或固件来实现。如，如果用硬件来实现和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列(PGA)，现场可编程门阵列(FPGA)等。

本技术领域的普通技术人员可以理解实现上述实施例方法携带的全部或部分步骤是可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，该程序在执行时，包括方法实施例的步骤之一或其组合。

此外，在本实用新型各个实施例中的各功能单元可以集成在一个处理模块中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。所述集成的模块如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。

上述提到的存储介质可以是只读存储器，磁盘或光盘等。尽管上面已经示出和描述了本实用新型的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本实用新型的限制，本领域的普通技术人员在本实用新型的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (10)

1.一种SWP主接口电路，其特征在于，包括：

SWP主接口；

电压脉冲发射单元，所述电压脉冲发射单元包括信号处理器，所述信号处理器的输入端用于接收初始数字调制信号，所述信号处理器的第一输出端连接电流接收单元，所述信号处理器的第二输出端分别连接所述SWP主接口及所述电流接收单元；

所述电流接收单元，所述电流接收单元与所述SWP主接口相连，用于在所述SWP主接口发送电压脉冲调制信号时，基于电流阈值从输入输出接口接收所述SWP从接口发送的电流调制信号。

2.根据权利要求1所述的电路，其特征在于，还包括：接收阈值调节单元，

所述接收阈值调节单元与所述电流接收单元连接，所述接收阈值调节单元用于调节所述电流阈值。

3.根据权利要求2所述的电路，其特征在于，还包括：静电防护单元；

所述静电防护单元，包括：第一二极管、第二二极管及第一电阻器，其中，

所述第一电阻器的一端连接所述SWP主接口，所述第一电阻器的另一端分别与所述第一二极管的正极、所述第二二极管的负极、所述电压脉冲发射单元及所述电流接收单元相连，所述第一二极管的负极连接电源端，所述第二二极管的正极连接地端。

4.根据权利要求3所述的电路，其特征在于，所述电压脉冲发射单元，还包括：第一缓冲器、第一PMOS晶体管、第一NMOS晶体管及第二电阻器；其中，

所述第一缓冲器的输入端用于接收初始数字调制信号，所述第一缓冲器的输出端连接所述信号处理器的输入端，所述信号处理器的第一输出端连接所述第一PMOS晶体管的栅极，所述信号处理器的第二输出端连接所述第一NMOS晶体管的栅极，所述第一PMOS晶体管的漏极连接所述第二电阻器的一端，所述第二电阻器的另一端分别与所述第一NMOS晶体管的漏极、所述第一二极管的正极及所述电流接收单元相连，所述第一PMOS晶体管的源极与电源端相连，所述第一NMOS晶体管的源极与地端相连。

5.根据权利要求4所述的电路，其特征在于，所述电流接收单元，包括：第二PMOS 晶体管、第三电阻器、延迟器、比较器、D触发器及第二缓冲器；其中，

所述第二PMOS晶体管的栅极与地端连接，所述第二PMOS晶体管的源极连接第一PMOS晶体管的源极，所述第二PMOS晶体管的漏极连接所述第三电阻器的一端，所述比较器的正输入端分别连接所述第三电阻器的另一端与所述接收阈值调节单元，所述比较器的负输入端连接所述第一二极管的正极，所述比较器的输出端连接所述D触发器的D输入端，所述延迟器的输入端连接所述信号处理器的第一输出端，所述延迟器的输出端连接所述D触发器的CK输入端，所述D触发器的输出端连接所述第二缓冲器的输入端。

6.根据权利要求5所述的电路，其特征在于，所述接收阈值调节单元，包括：第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第五NMOS晶体管、第六NMOS晶体管、第七NMOS晶体管、第八NMOS晶体管、第九NMOS晶体管及第十NMOS晶体管；其中，

所述第二NMOS晶体管的栅极、所述第三NMOS晶体管的栅极、所述第四NMOS晶体管的栅极、所述第五NMOS晶体管的栅极、所述第六NMOS晶体管的栅极、所述第二NMOS晶体管的漏极分别与参考电流输入端相连，所述第七NMOS晶体管的栅极、所述第八NMOS晶体管的栅极、所述第九NMOS晶体管的栅极、所述第十NMOS晶体管的栅极分别与电流阈值的调节端相连，所述第二NMOS晶体管的源极、所述第三NMOS晶体管的源极、所述第四NMOS晶体管的源极、所述第五NMOS晶体管的源极、所述第六NMOS晶体管的源极分别与地端相连，所述第三NMOS晶体管的漏极与所述第七NMOS晶体管的源极相连，所述第四NMOS晶体管的漏极与所述第八NMOS晶体管的源极相连，所述第五NMOS晶体管的漏极与所述第九NMOS晶体管的源极相连，所述第六NMOS晶体管的漏极与所述第十NMOS晶体管的源极相连，所述第七NMOS晶体管的漏极、所述第八NMOS晶体管的漏极、所述第九NMOS晶体管的漏极、所述第十NMOS晶体管的漏极分别与所述比较器的正输入端相连。

7.根据权利要求1-6任一项所述的电路，其特征在于，还包括：

与所述电流接收单元的输出端连接的数字解调单元，所述数字解调单元用于将所述电流接收单元输出的输出信号进行解调处理，以解析出SWP从接口发送的数据。

8.根据权利要求6所述的电路，其特征在于，所述电流阈值的调节范围为50uA～750uA，所述电流阈值的调节精度为50uA/bit。

9.根据权利要求6所述的电路，其特征在于，所述电流阈值的大小为400uA±50uA。

10.一种终端，其特征在于，包括权利要求1-9任一项所述的SWP主接口电路。

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